CN110910943B - 半导体器件的熔丝锁存器 - Google Patents

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Abstract

本申请公开了一种半导体器件的熔丝锁存器。所述熔丝锁存器包括多个PMOS晶体管和多个NMOS晶体管以锁存熔丝单元数据。在熔丝锁存器中，PMOS晶体管形成在单个P型有源区中，以及NMOS晶体管在P型有源区的一侧布置成两级结构。

Description

半导体器件的熔丝锁存器
相关申请的交叉引用
本申请要求于2018年9月14日提交的申请号为10-2018-0110489的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本公开的实施例涉及一种半导体器件，以及更具体地涉及一种用于锁存修复熔丝单元的信息的熔丝锁存器。
背景技术
随着更高性能电子系统(例如，个人计算机(PC)和电子通信系统)的快速发展，已经开发了充当安装到电子系统的存储器的半导体器件以实现具有更高速度和更高集成度的产品。
为了实现具有更高集成度的半导体器件，用于在有限区域内有效地布置存储单元区域的存储单元的功能是重要的。然而，与有效地布置操作存储单元所需的外围电路区域(下文中称为外围区域)相关的另一功能比与有效地布置存储单元区域的存储单元相关的功能更重要。
用于修复存储单元的许多熔丝相关电路已广泛用在半导体器件中。因此，有效地布置这种熔丝相关电路以获得半导体器件的区域增益的技术也是重要的。
发明内容
本公开的各种实施例涉及提供一种半导体器件的熔丝锁存器，其显著地减轻或避免了由于相关技术的限制和缺点而导致的一个或多个问题。
本公开的实施例涉及一种能够提高半导体器件的区域增益的熔丝锁存器。
根据本公开的一个方面，一种半导体器件的熔丝锁存器包括第一NMOS晶体管和第二NMOS晶体管，它们中的每一个都被配置为通过其栅极端子来接收第一控制信号以及响应于所述第一控制信号来传送熔丝单元数据。所述熔丝锁存器还包括第一反相器，所述第一反相器包括串联耦接在电源电压与接地电压之间的第一PMOS晶体管和第三NMOS晶体管，所述第一反相器被配置为包括输入节点和输出节点，以使得所述输入节点耦接到所述第一NMOS晶体管并且所述输出节点耦接到所述第二NMOS晶体管。所述熔丝锁存器还包括第二反相器，所述第二反相器包括串联耦接在所述电源电压与所述接地电压之间的第二PMOS晶体管和第四NMOS晶体管，所述第二反相器被配置为包括输入节点和输出节点，以使得所述输入节点耦接到所述第一反相器的输出节点并且所述输出节点耦接到所述第一反相器的输入节点。所述熔丝锁存器还包括第五NMOS晶体管，其包括栅极端子和第一端子，以使得所述栅极端子耦接到所述第一反相器的输出节点并且耦接到所述第二反相器的输入节点，以及所述第一端子耦接到数据输出端子。所述熔丝锁存器还包括第六NMOS晶体管，所述第六NMOS晶体管被配置为通过其栅极端子来接收第二控制信号，以及被配置为响应于所述第二控制信号来选择性地将所述接地电压耦接到所述第五NMOS晶体管的第二端子。所述第一PMOS晶体管和所述第二PMOS晶体管形成在第一有源区中，所述第一NMOS晶体管至所述第四NMOS晶体管形成在第二有源区中，所述第二有源区在所述第一方向上位于所述第一有源区的一侧，以及所述第五NMOS晶体管和所述第六NMOS晶体管形成在第三有源区中，所述第三有源区在所述第一方向上位于所述第二有源区的一侧。
根据本公开的另一方面，公开了一种半导体器件的熔丝锁存器。所述熔丝锁存器包括多个PMOS晶体管和多个NMOS晶体管以锁存熔丝单元数据。PMOS晶体管形成在单个P型有源区中，以及NMOS晶体管形成在多个N型有源区中。所述多个N型有源区可以在所述P型有源区的一侧布置成两级结构。
应理解，前述一般性描述和以下对实施例的详细描述二者都是出于解释的目的而非旨在详尽无遗。
附图说明
当结合附图考虑时，通过参考以下详细描述，本公开的上述和其他特征和优点将变得显而易见，其中：
图1示出了根据本公开的实施例的熔丝锁存器的电路结构的示意图。
图2示出了根据本公开的实施例说明图1中所示的熔丝锁存器中所包含的构成元件的实际布局结构的概念图。
图3示出了根据本公开的实施例说明以阵列形状布置的单位熔丝锁存器(图2中所示)的有源区的布局结构的概念图。
图4示出了根据本公开的实施例说明熔丝锁存器的电路结构的示意图。
图5示出了根据本公开的实施例说明图4中所示的熔丝锁存器中所包含的构成元件的实际布局结构的示意图。
图6示出了根据本公开的实施例说明图4中所示的熔丝锁存器中所包含的构成元件的实际布局结构的示意图。
具体实施方式
现在参考本公开所提出的实施例，其示例在附图中示出。只要有可能，在整个附图中使用相同的附图标记来表示相同或相似的部分。
结合本公开所提出的实施例，仅出于说明性目的公开了特定的结构和功能描述。所提出的实施例代表有限数量的可能实施例。在不脱离本公开的范围或精神的情况下，可以以各种方式实现本公开的实施例。
在描述本公开的过程中，术语“第一”和“第二”可以用于将多个组件彼此区分开，但是组件在数量或顺序方面不受术语的限制。例如，在不脱离本公开的范围的情况下，第一组件可以被称为第二组件并且第二组件可以被称为第一组件。
本申请中使用的术语仅用于描述特定实施例，并不旨在限制本公开。除非另有明确说明，否则单数表达可以包括复数表达。
除非另外定义，否则本文中使用的所有术语(包括技术术语或科学术语)具有与本领域技术人员理解的含义相同的含义。除非在本申请中明确定义，在通常使用的字典中定义的术语可以被分析为具有与相关领域的背景相同的含义并且不应被分析为具有理想含义或过度形式的含义。本公开中使用的术语仅用于描述特定实施例的目的，并不旨在限制本公开。
图1示出了根据本公开的实施例说明熔丝锁存器1的电路结构的示意图。
参考图1，熔丝锁存器1可以包括熔丝信息传输电路10、锁存电路20和数据输出电路30。
熔丝信息传输电路10可以响应于控制信号CON1将熔丝单元数据FD1和FD2传送到锁存电路20。在这种情况下，第一熔丝单元数据FD1的值与第二熔丝单元数据FD2的值相对。例如，如果第一熔丝单元数据FD1的相位处于高电平(H)，则第二熔丝单元数据FD2的相位处于低电平(L)。熔丝信息传输电路10可以包括通道NMOS晶体管N1和N2。
NMOS晶体管N1可以包括：栅极端子，其被配置为接收控制信号CON1来作为输入信号；第一端子，其被耦接到第一输出端子，以便接收第一熔丝单元数据FD1来作为输入信号；以及第二端子，其通过节点A耦接到锁存电路20。NMOS晶体管N2可以包括：栅极端子，其被配置为接收控制信号CON1来作为输入信号；第一端子，其被耦接到熔丝单元的第二输出端子(未示出)以便接收第二熔丝单元数据FD2来作为输入信号；以及第二端子，其通过节点B耦接到锁存电路20。
锁存电路20可以将通过熔丝信息传输电路10接收的熔丝单元数据FD1和FD2锁存。锁存电路20可以包括第一反相器INV1和第二反相器INV2。第一反相器INV1的输入和输出(I/O)端子可以耦接到第二反相器INV2的输入和输出(I/O)端子，使得第一反相器INV1的I/O信号与第二反相器INV2的I/O信号可以彼此反馈。
第一反相器INV1可以包括串联耦接在电源电压(VDD)端子与接地电压(VSS)端子之间的PMOS晶体管P1和NMOS晶体管N3。PMOS晶体管P1的栅极端子和NMOS晶体管N3的栅极端子可以通过节点B共同耦接到NMOS晶体管N2的第二端子。PMOS晶体管P1的第一端子可以耦接到电源电压(VDD)端子，并且PMOS晶体管P1的第二端子可以耦接到NMOS晶体管N3的第二端子。NMOS晶体管N3的第一端子可以耦接到接地电压(VSS)端子，并且NMOS晶体管N3的第二端子可以耦接到PMOS晶体管P1的第二端子。即，PMOS晶体管P1的第二端子和NMOS晶体管N3的第二端子共同耦接至的特定节点可以是第一反相器INV1的输出节点(即，节点A)，使得该输出节点(节点A)可以耦接到NMOS晶体管N1的第二端子。PMOS晶体管P1和NMOS晶体管N3共同耦接至的特定节点可以是输入节点(即，节点B)，使得该输入节点(节点B)可以耦接到NMOS晶体管N2的第二端子。
第二反相器INV2可以包括串联耦接在电源电压(VDD)端子与接地电压(VSS)端子之间的PMOS晶体管P2和NMOS晶体管N4。PMOS晶体管P2的栅极端子和NMOS晶体管N4的栅极端子可以通过节点A共同耦接到NMOS晶体管N1的第二端子。PMOS晶体管P2的第一端子可以耦接到电源电压(VDD)端子，并且PMOS晶体管P2的第二端子可以耦接到NMOS晶体管N4的第二端子。NMOS晶体管N4的第一端子可以耦接到接地电压(VSS)端子，并且NMOS晶体管N4的第二端子可以耦接到PMOS晶体管P2的第二端子。即，PMOS晶体管P2的第二端子和NMOS晶体管N4的第二端子共同耦接至的特定节点可以是第二反相器INV2的输出节点(即，节点B)，使得该输出节点(节点B)可以耦接到NMOS晶体管N2的第二端子。PMOS晶体管P2和NMOS晶体管N4共同耦接至的特定节点可以是输入节点(即，节点A)，使得该输入节点(节点A)可以耦接到NMOS晶体管N1的第二端子。
数据输出电路30可以响应于控制信号CON2来输出由锁存电路20锁存的数据。数据输出电路30可以包括串联耦接在数据输出端子OUT与接地电压(VSS)端子之间的NMOS晶体管N5和N6。
NMOS晶体管N5可以包括耦接到节点B的栅极端子、耦接到数据输出端子OUT的第一端子、以及耦接到NMOS晶体管N6的第二端子。NMOS晶体管N6可以包括：栅极端子，其被配置为接收控制信号CON2来作为输入信号；第一端子，其被耦接到接地电压(VSS)端子；以及第二端子，其被耦接到NMOS晶体管N5的第二端子。
图2示出了根据本公开的实施例说明图1中所示的熔丝锁存器1中所包含的构成元件的实际布局结构的概念图。
为了便于描述和更好地理解本公开，在如图2中所示的对应晶体管的栅极中图示表示图1中的PMOS晶体管P1和P2以及NMOS晶体管N1至N6的参考标记。
参考图2，锁存电路20的PMOS晶体管P1和P2可以形成在单个P型有源区P_ACT中。换言之，对于一个实施例，分别包含在两个反相器INV1和INV2中的两个PMOS晶体管P1和P2可以共享单个有源区P_ACT。
对于一个实施例，熔丝信息传输电路10的NMOS晶体管N1和N2以及锁存电路20的NMOS晶体管N3和N4可以被形成为共享单个N型有源区N_ACT1。数据输出电路30的NMOS晶体管N5和N6可以被形成为共享另一个N型有源区N_ACT2。在这种情况下，N型有源区N_ACT1可以在第一方向(例如，Y轴方向)上位于P型有源区P_ACT的一侧处，并且另一N型有源区N_ACT2可以在第一方向上位于N型有源区N_ACT1的一侧(即，P型有源区P_ACT的相对侧)处。
即，在每个熔丝锁存器(单位熔丝锁存器)1中，NMOS晶体管N1至N6可以形成在两个N型有源区N_ACT1和N_ACT2中，并且PMOS晶体管P1和P2可以形成在一个P型有源区P_ACT1中。在这种情况下，因为N型有源区N_ACT1和N_ACT2可以在P型有源区P_ACT1的一侧布置成两级结构，所以有源区P_ACT、N_ACT1和N_ACT2可以被布置成具有P-N-N结构。
在N型有源区N_ACT1中，被配置为分别接收第一熔丝单元数据FD1和第二熔丝单元数据FD2的NMOS晶体管N1和N2的第一端子可以布置在N型有源区N_ACT1的两端。通过上面指示的结构，如果熔丝锁存器1以阵列形状布置，则相邻的熔丝锁存器1可以共享第一熔丝单元数据FD1和第二熔丝单元数据FD2所输入到的端子(即，信号传输线)。
另外，用来供应电源电压VDD和接地电压VSS的电源线可以布置在每个熔丝锁存器的两侧。通过上面指示的结构，如果熔丝锁存器1以阵列形状布置，则相邻的熔丝锁存器可以共享对应的电源线。
用于方便制造工艺的虚设有源区DUMMY_ACT可以在与第一方向垂直的第二方向(例如，X轴方向)上形成在N型有源区N_ACT2的一侧。虚设NMOS晶体管DN可以形成在虚设有源区DUMMY_ACT中。虚设NMOS晶体管DN的栅极端子、第一端子和第二端子可以耦接到接地电压(VSS)端子。可以根据需要来形成或不形成虚设有源区DUMMY_ACT。
如从图2中显而易见的，传送信号FD1、FD2、CON1和CON2的线路和传送电压VDD和VSS的线路(L)可以由以由金属线来形成，所述金属线由M0金属层构成。另外，上述线路可以通过接触件(contact)CONT耦接到栅极G或有源区P_ACT、N_ACT1和N_ACT2。
图3示出了根据本公开的实施例说明以阵列形状布置的单位熔丝锁存器(图2中所示)的有源区的布局结构的概念图。
参考图3，每个单位熔丝锁存器1可以包括沿第一方向(Y轴方向)布置的P型有源区P_ACT和N型有源区N_ACT1和N_ACT2。更详细地，P型有源区P_ACT、N型有源区N_ACT1和N型有源区N_ACT2可以依次地布置在第一方向(Y轴方向)上，导致形成在第一方向上布置的P-N-N结构。熔丝锁存器阵列可以包括在与第一方向(Y轴方向)垂直的第二方向(X轴方向)上排成一行布置的多个单位熔丝锁存器1。
如上所述，每个单位熔丝锁存器1的有源区可以布置成具有P-N-N结构，从而导致单位熔丝锁存器1的宽度(W1)减小。具体地，如果单位熔丝锁存器1排成一行布置为阵列形状，则可以大大减小熔丝锁存器阵列的宽度(W2)。
图4示出了根据本公开的实施例说明熔丝锁存器2的电路结构的示意图。为了便于描述，当可能时，在所有附图中使用相同的参考标记来指代相同或相似的部分。
参考图4，熔丝锁存器2可以包括熔丝信息传输电路10、锁存电路20、数据输出电路30和初始化电路40。
即，与图1中所示的熔丝锁存器1相比，图4中所示的熔丝锁存器2还可以包括初始化电路40。
图4中所示的熔丝信息传输电路10、锁存电路20和数据输出电路30与图1的那些在结构上相同，并且因此，为了简洁起见，这里省略了对这些组件的详细描述。
初始化电路40可以响应于复位信号RST使用接地电压(VSS)电平来初始化节点B。初始化电路40可以包括耦接在节点B与接地电压(VSS)端子之间的NMOS晶体管N7。
NMOS晶体管N7可以包括：栅极端子，其被配置为接收复位信号RST来作为输入信号；第一端子，其被耦接到接地电压(VSS)端子；以及第二端子，其被耦接到节点B。
如上所述，图4中所示的熔丝锁存器2可以包括初始化电路40，使得熔丝锁存器2可以使用初始化电路40在期望的时间点将熔丝信息初始化。
图5示出了根据本公开的实施例说明图4中所示的熔丝锁存器2中所包含的构成元件的实际布局结构的示意图。
为了便于描述和更好地理解本公开，在如图5中所示的对应晶体管的栅极中图示表示图4的PMOS晶体管P1和P2以及NMOS晶体管N1至N7的参考标记。
参考图5，锁存电路20的PMOS晶体管P1和P2可以形成在单个P型有源区P_ACT中。换言之，对于一个实施例，分别包含在两个反相器INV1和INV2中的两个PMOS晶体管P1和P2可以共享单个有源区P_ACT。
对于一个实施例，熔丝信息传输电路10的NMOS晶体管N1和N2以及锁存电路20的NMOS晶体管N3和N4可以被形成为共享单个N型有源区N_ACT1。数据输出电路30的NMOS晶体管N5和N6可以被形成为共享另一个N型有源区N_ACT2。另外，初始化电路40的NMOS晶体管N7可以形成在又一个N型有源区N_ACT3中。
在这种情况下，N型有源区N_ACT1可以在第一方向(Y轴方向)上位于P型有源区P_ACT的一侧，并且N型有源区N_ACT2和N_ACT3中的每一个可以在第一方向上位于N型有源区N_ACT1的一侧(即，P型有源区P_ACT的相对侧)。N型有源区N_ACT2和N_ACT3可以在与第一方向垂直的第二方向(X轴方向)上彼此平行地布置。N型有源区N_ACT3可以充当图2中所示的虚设有源区DUMMY_ACT。
换言之，在图5的单位熔丝锁存器2中，三个N型有源区N_ACT1、N_ACT2和N_ACT3可以在P型有源区P_ACT1的一侧布置成两级结构。
在第二方向上，N型有源区N_ACT2和N_ACT3的布置结构的总长度可以与N型有源区N_ACT1的长度相同。
图6示出了根据本公开的实施例说明图4中所示的熔丝锁存器2中所包含的构成元件的实际布局结构的示意图。
与图5的布局结构相比，图6的布局结构说明了在其中N型有源区N_ACT2和N_ACT3的位置彼此互换使得晶体管的位置和金属线路(L)的连接关系可以被部分改变的情况。即，图6中所示的有源区和晶体管相对于图5中所示的有源区和晶体管可以以两侧对称的方式布置。
如图5和图6中所示，假设三个N型有源区N_ACT1、N_ACT2和N_ACT3在P型有源区P_ACT1的一侧布置成两级结构，N型有源区N_ACT2和N_ACT3的位置可以彼此互换。
同样地，图2中所示的N型有源区N_ACT2和虚设有源区DUMMY_ACT的位置根据需要也可以彼此互换。
从以上描述中显而易见的是，本公开的实施例可以改善熔丝锁存器的结构，从而导致提高的区域增益。
本领域技术人员将理解，在不脱离本公开的精神和基本特征的情况下，实施例可以相对于本文所阐述的那些以其他特定方式实施。因此，上述实施例在所有方面都应被解释为说明性的而非限制性的。本公开的范围应由所附权利要求及其法律等同物来确定，而不是由以上描述来确定。此外，落在所附权利要求的含义和等同范围内的所有变化都旨在被包含在其中。另外，对于本领域技术人员显而易见的是，在所附权利要求中未明确彼此引用的权利要求可以作为实施例而组合地呈现，或者在提交申请之后通过后续的修改而合并为新的权利要求。
尽管已经描述了许多说明性实施例，但是应该理解，本领域技术人员可以设想出落入本公开原理的精神和范围内的许多其他修改和实施例。特别地，可能在本公开、附图和所附权利要求的范围内的组件部件和/或布置中进行多种变化和修改。除了组件部件和/或布置的变化和修改之外，备选使用对于本领域技术人员而言也是显而易见的。
附图中每个元件的符号
1、2：熔丝锁存器
10：熔丝信息传输电路
20：锁存电路
30：数据输出电路
40：初始化电路
P_ACT：P型有源区
N_ACT1至N_ACT3：N型有源区
P1、P2：PMOS晶体管
N1至N7：NMOS晶体管

Claims (12)

1.一种半导体器件的熔丝锁存器，包括：
第一和第二NMOS晶体管，它们中的每一个被配置为通过其栅极端子来接收第一控制信号并响应于所述第一控制信号来传送熔丝单元数据；
第一反相器，其包括串联耦接在电源电压与接地电压之间的第一PMOS晶体管和第三NMOS晶体管，所述第一反相器被配置为包括耦接到所述第一NMOS晶体管的输出节点以及包括耦接到所述第二NMOS晶体管的输入节点；
第二反相器，其包括串联耦接在所述电源电压与所述接地电压之间的第二PMOS晶体管和第四NMOS晶体管，所述第二反相器被配置为包括耦接到所述第一反相器的所述输出节点的输入节点以及包括耦接到所述第一反相器的所述输入节点的输出节点；
第五NMOS晶体管，其包括耦接到所述第一反相器的所述输入节点并耦接到所述第二反相器的所述输出节点的栅极端子，以及包括耦接到数据输出端子的第一端子；以及第六NMOS晶体管，其被配置为通过其栅极端子来接收第二控制信号，以及被配置为响应于所述第二控制信号来选择性地将所述接地电压耦接到所述第五NMOS晶体管的第二端子，
其中，所述第一和第二PMOS晶体管形成在第一有源区中，所述第一至第四NMOS晶体管形成在第二有源区中，所述第二有源区在第一方向上位于所述第一有源区的一侧，以及所述第五和第六NMOS晶体管形成在第三有源区中，所述第三有源区在所述第一方向上位于所述第二有源区的一侧。
2.根据权利要求1所述的半导体器件的熔丝锁存器，其中：
所述第一NMOS晶体管与所述第二NMOS晶体管分别被布置在所述第二有源区的两端；以及
在所述第二有源区内所述第三NMOS晶体管和所述第四NMOS晶体管被布置在所述第一NMOS晶体管与所述第二NMOS晶体管之间。
3.根据权利要求1所述的半导体器件的熔丝锁存器，还包括：
第一电源线，其位于所述第一有源区的两侧，所述第一电源线被配置为供应所述电源电压；以及
第二电源线，其通过接触件耦接到所述第三有源区的一端，所述第二电源线被配置为供应所述接地电压。
4.根据权利要求3所述的半导体器件的熔丝锁存器，还包括：
虚设有源区，其在与所述第一方向实质上垂直的第二方向上位于所述第三有源区的一侧，所述虚设有源区包括虚设NMOS晶体管。
5.根据权利要求4所述的半导体器件的熔丝锁存器，其中，所述虚设有源区的两端耦接到所述第二电源线。
6.根据权利要求1所述的半导体器件的熔丝锁存器，其中，所述第二有源区的两端分别通过接触件耦接到所述第一NMOS晶体管和所述第二NMOS晶体管。
7.根据权利要求3所述的半导体器件的熔丝锁存器，还包括：
第七NMOS晶体管，其被配置为通过其栅极端子来接收复位信号，所述第七NMOS晶体管耦接在所述第一反相器的所述输入节点与所述接地电压之间。
8.根据权利要求7所述的半导体器件的熔丝锁存器，其中，所述第七NMOS晶体管形成在第四有源区中，所述第四有源区在与所述第一方向实质上垂直的第二方向上位于所述第三有源区的一侧。
9.根据权利要求8所述的半导体器件的熔丝锁存器，其中，所述第四有源区的一端耦接到所述第二电源线。
10.一种半导体器件的熔丝锁存器，其包括多个PMOS晶体管和多个NMOS晶体管以锁存熔丝单元数据，
其中，所述多个PMOS晶体管形成在单个P型有源区中，以及所述多个NMOS晶体管形成在多个N型有源区中，
其中，所述多个N型有源区在所述P型有源区的一侧布置成两级结构。
11.根据权利要求10所述的熔丝锁存器，其中，所述多个N型有源区包括：
第一N型有源区，其在第一方向上布置在所述P型有源区的一侧；以及
第二N型有源区，其在所述第一方向上布置在所述第一N型有源区的一侧。
12.根据权利要求11所述的熔丝锁存器，其中，所述多个N型有源区还包括：
第三N型有源区，其在与所述第一方向实质上垂直的第二方向上位于所述第二N型有源区的一侧。
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