CN111724833B - 用于接收或发射电压信号的设备和存储器 - Google Patents

用于接收或发射电压信号的设备和存储器 Download PDF

Info

Publication number
CN111724833B
CN111724833B CN202010201785.4A CN202010201785A CN111724833B CN 111724833 B CN111724833 B CN 111724833B CN 202010201785 A CN202010201785 A CN 202010201785A CN 111724833 B CN111724833 B CN 111724833B
Authority
CN
China
Prior art keywords
input
output
inverter
current generator
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010201785.4A
Other languages
English (en)
Other versions
CN111724833A (zh
Inventor
A·M·马卡罗内
L·皮洛利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN111724833A publication Critical patent/CN111724833A/zh
Application granted granted Critical
Publication of CN111724833B publication Critical patent/CN111724833B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022—CMOS common source output SEPP amplifiers
    • H03F3/3023—CMOS common source output SEPP amplifiers with asymmetrical driving of the end stage
    • H03F3/3027—CMOS common source output SEPP amplifiers with asymmetrical driving of the end stage using a common source driving stage, i.e. inverting stage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4086—Bus impedance matching, e.g. termination
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/007—Regulation of charging or discharging current or voltage
    • H02J7/00712—Regulation of charging or discharging current or voltage the cycle being controlled or terminated in response to electric parameters
    • H02J7/00714—Regulation of charging or discharging current or voltage the cycle being controlled or terminated in response to electric parameters in response to battery charging or discharging current
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H03F3/45636—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedback means

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

用于接收或发射电压信号的设备和存储器可包含电流产生器，所述电流产生器具有第一和第二输入并且被配置成响应于其第一和第二输入之间的电压差而产生第一和第二输出之间的电流流动。所述设备可另外包含反馈放大器，所述反馈放大器具有连接到所述电流产生器的所述第一输出的第一输入、连接到所述电流产生器的所述第二输出的第二输入、通过第一电阻连接到其第一输入的第一电压信号节点，以及通过第二电阻连接到其第二输入的第二电压信号节点，其中第一反相器与所述第一电阻并联连接，第二反相器与所述第二电阻并联连接，且一对交叉耦合的反相器连接于所述第一电压信号节点与所述第二电压信号节点之间。

Description

用于接收或发射电压信号的设备和存储器
技术领域
本公开大体上涉及集成电路架构和操作，并且特定来说，在一或多个实施例中，本公开涉及用于接收或发射电压信号的设备，所述设备通常被称为输入或输出(I/O)缓冲电路。
背景技术
集成电路元件普遍存在于广泛范围的电子装置中。一种特定类型包含存储器装置，时常被简称为存储器。存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包括随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)和快闪存储器。
快闪存储器已发展成用于各种电子应用的广受欢迎的非易失性存储器源。快闪存储器通常使用允许高存储器密度、高可靠性和低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷阱)或其它物理现象(例如，相变或极化)进行编程(通常是指写入)，改变存储器单元的阈值电压(Vt)，所述改变确定每一存储器单元的数据状态(例如，数据值)。快闪存储器和其它非易失性存储器的常见用途包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话和可拆卸式存储器模块，且非易失性存储器的用途在持续扩大。
NAND快闪存储器是常用类型的快闪存储器装置，如此称谓的原因在于其中布置有基础存储器单元配置的逻辑形式。通常，用于NAND快闪存储器的存储器单元阵列被布置成使得阵列中的一行中的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列中的列包含在一对选择栅极之间，例如在源极选择晶体管与漏极选择晶体管之间，串联连接在一起的存储器单元串(常常被称为NAND串)。每一源极选择晶体管可连接到源极，而每一漏极选择晶体管可连接到数据线，例如列位线。使用存储器单元串与源极之间和/或存储器单元串与数据线之间的多于一个选择栅极的变型是已知的。
输入或输出缓冲电路在集成电路元件中普遍用于调节所接收的数据或选通信号以便提供具有明确限定的逻辑电平的输出电压信号，以供内部使用或供发射到外部装置。这类缓冲电路通常响应于两个输入电压信号，例如互补选通信号(例如，差分模式)，或数据信号和参考电压(例如，单端模式)，包含某一形式的差分放大器。
I/O缓冲器的通常较为重要的参数是输出占空比。举例来说，在读取或写入操作期间，在钟控数据的占空比变化到太远离期望值(例如50％的占空比)的情况下，可不利地影响数据的设置和保持时间。因此，数据有效窗可不足以执行所要操作。
发明内容
在本公开的实施例中，提供一种设备。所述设备包括：电流产生器，其包括被配置成接收第一电压信号的第一输入，包括被配置成接收第二电压信号的第二输入，并且被配置成响应于在其第一输入处接收到的电压电平和在其第二输入处接收到的电压电平之间的差而产生所述电流产生器的第一输出与所述电流产生器的第二输出之间的电流流动；和反馈放大器，其包括连接到所述电流产生器的所述第一输出的第一输入，包括连接到所述电流产生器的所述第二输出的第二输入，包括通过第一电阻连接到其第一输入的第一电压信号节点，并且包括通过第二电阻连接到其第二输入的第二电压信号节点；其中所述反馈放大器另外包括：第一反相器，其与所述第一电阻并联连接；第二反相器，其与所述第二电阻并联连接；和一对交叉耦合的反相器，其连接于所述反馈放大器的所述第一电压信号节点与所述反馈放大器的所述第二电压信号节点之间。
在本公开的实施例中，提供一种设备。所述设备包括：电流产生器，其包括被配置成接收第一电压信号的第一输入，包括被配置成接收第二电压信号的第二输入，包括第一输出，并且包括第二输出；第一反相器，其包括连接到所述电流产生器的所述第一输出的输入，并且包括输出；第二反相器，其包括连接到所述电流产生器的所述第二输出的输入，并且包括输出；第一电阻，其包括连接到所述第一反相器的所述输入的第一末端，并且包括连接到所述第一反相器的所述输出的第二末端；第二电阻，其包括连接到所述第二反相器的所述输入的第一末端，并且包括连接到所述第二反相器的所述输出的第二末端；第三反相器，其包括连接到所述第一反相器的所述输出的输入，并且包括连接到所述第二反相器的所述输出的输出；第四反相器，其包括连接到所述第二反相器的所述输出的输入，并且包括连接到所述第一反相器的所述输出的输出；其中所述电流产生器被配置成响应于在其第一输入处接收到的电压电平高于在其第二输入接收到的电压电平，在其第一输出产生电流源并且在其第二输出处产生电流汇；且其中所述电流产生器被配置成响应于在其第二输入处接收到的电压电平高于在其第一输入接收到的电压电平，在其第二输出处产生电流源并且在其第一输出处产生电流汇。
在本公开的实施例中，提供一种存储器。所述存储器包括：存储器单元阵列；输入/输出(I/O)控制电路，其被配置成从外部装置接收表示用于存储到所述存储器单元阵列的数据的电压信号；和寄存器，其被配置成从所述I/O控制电路接收表示用于存储到所述存储器单元阵列的所述数据的电压信号；其中所述I/O控制电路包括：导电节点，其被配置成从所述外部装置接收所述电压信号；电流产生器，其包括连接到所述导电节点的第一输入，包括被配置成接收参考电压信号的第二输入，包括第一输出，并且包括第二输出；第一反相器，其包括连接到所述电流产生器的所述第一输出的输入，并且包括输出；第二反相器，其包括连接到所述电流产生器的所述第二输出的输入，并且包括输出；第一电阻，其包括连接到所述第一反相器的所述输入的第一末端，并且包括连接到所述第一反相器的所述输出的第二末端；第二电阻，其包括连接到所述第二反相器的所述输入的第一末端，并且包括连接到所述第二反相器的所述输出的第二末端；第三反相器，其包括连接到所述第一反相器的所述输出的输入，并且包括连接到所述第二反相器的所述输出的输出；第四反相器，其包括连接到所述第二反相器的所述输出的输入，并且包括连接到所述第一反相器的所述输出的输出；第五反相器，其包括连接到所述第一反相器的所述输出的输入，并且包括连接到所述寄存器的输出；其中所述电流产生器被配置成响应于在其第一输入处接收到的电压电平高于在其第二输入接收到的电压电平，在其第一输出产生电流源并且在其第二输出处产生电流汇；且其中所述电流产生器被配置成响应于在其第二输入处接收到的电压电平高于在其第一输入接收到的电压电平，在其第二输出处产生电流源并且在其第一输出处产生电流汇。
附图说明
图1是根据实施例的存储器的简化框图，所述存储器与处理器作为电子系统的部分进行通信。
图2A-2B是可用于参考图1所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3A是相关技术的两级I/O缓冲电路的示意框图。
图3B是图3A中描绘的类型的I/O缓冲电路的第二级的更详细示意图。
图4A-4C是在概念上展示相关技术的I/O缓冲电路行为的通用波图。
图5A是根据一实施例的两级I/O缓冲电路的示意框图。
图5B是根据一实施例的图5A中描绘的类型的I/O缓冲电路的第二级的更详细示意图。
图6A-6C是在概念上展示根据一实施例的I/O缓冲电路行为的通用波图。
图7表示根据一实施例的I/O缓冲电路行为的模拟波图。
图8A是根据一实施例的包含输入缓冲器的设备的示意框图。
图8B是根据一实施例的包含输出缓冲器的设备的示意框图。
具体实施方式
在以下详细描述中，参考附图，所述附图形成本发明的一部分，且其中借助于说明示出特定实施例。在图式中，遍及若干视图，相似的附图标记描述大体上类似的组件。在不脱离本公开的范围的情况下，可以利用其它实施例，并且可以做出结构、逻辑和电性改变。因此，不应按限制性意义来看待以下详细描述。
举例来说，本文所使用的术语“半导体”可以指一层材料、晶片或衬底，并包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术、掺杂和未掺杂半导体、由基底半导体结构支撑的外延硅层，以及所属领域的技术人员熟知的其它半导体结构。此外，当在以下描述中提及半导体时，可能已利用先前处理步骤在基底半导体结构中形成区/结，且术语半导体可包含含有此类区/结的下伏层。
除非另外从上下文显而易见，否则如本文中所使用的术语术语“导电(conductive)”以及其各种相关形式(例如conduct、conductively、conducting、conduction、conductivity等)指代电学上的导电。类似地，除非另外根据上下文显而易见，否则如本文中所使用的术语“连接(connecting)”以及其各种相关形式(例如connect、connected、connection等)是指电性连接。
将使用存储器装置的输入缓冲器的实例论述各种实施例。然而，应理解，本文中所公开的概念也可应用于输出缓冲器，以及其它形式的集成电路元件。
输入缓冲器偏移可为围绕缓冲器的设置和保持时间要求的显著误差来源。设置时间(tDS)可定义为在有效数据必须存在于缓冲器的输入处的锁存时钟(例如，数据选通)边沿之前的最少时间。保持时间(tDH)可定义为在数据必须存在于输入缓冲器的输入处的锁存时钟边沿之后的最少时间。设置和保持时间一起定义期间数据线(DQ)上的数据必须有效的时钟边沿(上升和/或下降)周围的“窗”。tDS和tDH的值通常由行业、顾客或内部标准定义，通常定义为最小时间段。集成电路元件通常经设计以在超过这些标准中的每一个的容限或额外时间下操作。然而，典型集成电路制造中固有的可变性可造成tDS/tDH容限损失，并且可能导致无法在这些标准内操作。各种实施例有助于缓解通常在相关技术的I/O缓冲电路中发现的不对称性。
在本文中认识到，即使在值可能意图相等的情况下，行业处理和操作的可变性和精确度仍可能会导致与其既定值的差异。这些可变性和精确度通常取决于在集成电路装置的制造和操作中使用的技术。因而，如果值意图相等，那么将那些值视为相等而不考虑其所得值。
图1是根据一实施例的呈存储器(例如，存储器装置)100的形式的第一设备与呈处理器130的形式的第二设备作为呈电子系统的形式的第三设备的一部分进行通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、蜂窝电话等。例如存储器装置100外部的控制器的处理器130可以是存储器控制器或其它外部主机装置。
存储器装置100包含以行和列逻辑地布置的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(通常被称为字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(通常被称为位线)。单个存取线可与多于一个逻辑行的存储器单元相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未示出)能够经编程为至少两个目标数据状态中的一个。
提供行解码电路108和列解码电路110以对地址信号进行解码。接收和解码地址信号以存取存储器单元阵列104。存储器装置100还包含输入/输出(I/O)控制电路112以管理命令、地址和数据输入到存储器装置100以及从存储器装置100输出数据和状态信息。地址寄存器114与I/O控制电路112以及行解码电路108和列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112和控制逻辑116通信以锁存传入命令。I/O控制电路112可包含根据实施例的输入和/或输出缓冲电路(图1中未示出)。
控制器(例如，存储器装置100内部的控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，且产生外部处理器130的状态信息，即，控制逻辑116被配置成对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。控制逻辑116与行解码电路108和列解码电路110通信，以响应于地址而控制行解码电路108和列解码电路110。
控制逻辑116还与高速缓冲寄存器118通信。高速缓冲寄存器118如控制逻辑116所引导而锁存传入或传出的数据以在存储器单元阵列104正忙于分别写入或读取其它数据时暂时存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器118传递到数据寄存器120以传送到存储器单元阵列104；接着可将新数据从I/O控制电路112锁存于高速缓冲寄存器118中。在读取操作期间，数据可从高速缓冲寄存器118传送到I/O控制电路112以用于输出到外部处理器130；接着可将新数据从数据寄存器120传送到高速缓冲寄存器118。高速缓冲寄存器118和/或数据寄存器120可形成存储器装置100的页缓冲器(例如，可形成其一部分)。页缓冲器可另外包含感测装置(图1中未示出)，其用以例如通过感测连接到存储器单元阵列104的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路112和控制逻辑116通信，以将状态信息锁存以供输出到处理器130。
存储器装置100经由控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可能包含芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#、读取启用RE#和写入保护WP#。取决于存储器装置100的性质，可另外经由控制链路132接收额外或替代的控制信号(未示出)。存储器装置100经由复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)并且经由I/O总线134将数据输出到处理器130。
举例来说，可经由输入/输出(I/O)控制电路112处的I/O总线134的I/O引脚[7:0]接收命令，且接着可将所述命令写入到命令寄存器124中。可经由输入/输出(I/O)控制电路112处的I/O总线134的I/O引脚[7:0]接收地址，且接着可将所述地址写入到地址寄存器114中。可经由输入/输出(I/O)控制电路112处的8位装置的I/O引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着可将所述数据写入到高速缓冲寄存器118中。所述数据随后可写入到数据寄存器120中以用于编程存储器单元阵列104。对于另一实施例，高速缓冲寄存器118可省略，且所述数据可直接写入到数据寄存器120中。数据还可经由8位装置的输入/输出(I/O)引脚[7:0]或16位装置的输入/输出(I/O)引脚[15:0]输出。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，处理器130)电连接到存储器装置100的任何导电节点，例如普遍使用的导电垫或导电凸块。
所属领域的技术人员应了解，可提供额外的电路和信号，且已简化图1的存储器装置100。应认识到，参考图1描述的各种块组件的功能性可能未必隔离出集成电路装置的相异组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的大于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1的单个块组件的功能性。
另外，虽然根据各种信号的接收和输出的流行惯例而描述具体I/O引脚，但应注意，可在各种实施例中使用其它I/O引脚(或其它I/O节点结构)的组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2A是可例如作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的例如NAND存储器阵列等存储器单元阵列200A的一部分的示意图。存储器阵列200A包含存取线，例如字线2020到202N，和数据线，例如位线2040到204M。字线202可以多对一关系连接到图2A中未示出的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性等导电类型以例如形成p阱，或具有n型导电性以例如形成n阱。
存储器阵列200A可以行(每行对应于字线202)和列(每列对应于位线204)布置。每列可包含串联连接的存储器单元串(例如，非易失性存储器单元)，例如NAND串2060到206M中的一个。每一NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216并且可包含存储器单元2080到208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每一NAND串206中的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管)(例如选择栅极2100到210M中的一个(例如，其可为源极选择晶体管，通常被称为选择栅极源极))与选择栅极212(例如，场效应晶体管)(例如，选择栅极2120到212M中的一个(例如，其可为漏极选择晶体管，通常被称为选择栅极漏极))之间。选择栅极2100到210M可共同地连接到选择线214，例如源极选择线(SGS)，且选择栅极2120到212M可共同地连接到选择线215，例如漏极选择线(SGD)。虽然描绘为传统的场效应晶体管，但选择栅极210和212可利用与存储器单元208类似(例如，相同)的结构。选择栅极210和212可能表示串联连接的多个选择栅极，其中串联的每一选择栅极被配置成接收相同或独立的控制信号。
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应NAND串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择栅极210可配置成将对应NAND串206选择性地连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
每一选择栅极212的漏极可连接到对应NAND串206的位线204。举例来说，选择栅极2120的漏极可连接到对应NAND串2060的位线2040。每一选择栅极212的源极可连接到对应NAND串206的存储器单元208N。举例来说，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择栅极212可能被配置成将对应NAND串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列，且可具有大体平面结构，例如其中共同源极216、NAND串206和位线204在基本上平行的平面中延伸。替代地，图2A中的存储器阵列可能是三维存储器阵列，例如其中NAND串206可大体上垂直于含有共同源极216的平面且大体上垂直于含有位线204的平面延伸，所述位线204可大体上平行于含有共同源极216的平面。
如图2A中所示，存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压改变)的数据存储结构234(例如，浮动栅极、电荷阱或其它被配置成存储电荷的结构)，以及控制栅极236。数据存储结构234可包含导电和/或介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208可另外具有经界定的源极/漏极(例如，源极)230和经界定的源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(且在一些情况下形成)字线202。
存储器单元208的列可为NAND串206或选择性地连接到给定位线204的多个NAND串206。存储器单元208的行可为共同连接到给定字线202的存储器单元208。存储器单元208的行可(但不必)包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行常常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页常包含共同地连接到给定字线202的每个其它存储器单元208。举例来说，共同地连接到字线202N且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可以是存储器单元208(例如，偶数存储器单元)的一个物理页，而共同地连接到字线202N且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可以是存储器单元208(例如，奇数存储器单元)的另一物理页。虽然在图2A中未明确地描绘位线2043到2045，但从图中显而易见，存储器单元阵列200A的位线204可从位线2040到位线204M连续地编号。共同地连接到给定字线202的存储器单元208的其它分组也可限定存储器单元208的物理页。对于特定存储器装置，共同地连接到给定字线的所有存储器单元可能被认为是存储器单元的物理页。存储器单元(其在一些实施例中可仍是整个行)的物理页的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部页或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含配置成一起被擦除的那些存储器单元，如连接到字线2020-202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元页的提及在本文中是指存储器单元的逻辑页的存储器单元。
虽然结合NAND快闪存储器论述图2A的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS或其它被配置成存储电荷的数据存储结构)和其它架构(例如，AND阵列、NOR阵列等)。
图2B是例如可作为存储器单元阵列104的一部分在参考图1描述的类型的存储器中使用的存储器单元阵列200B的一部分的另一示意图。图2B中的带相同编号的元件对应于如关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，可以是漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线2040-204M，且通过选择晶体管210(例如，可以是源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可能选择性地连接到相同位线204。可通过使选择线2150-215K偏置以选择性地各自激活NAND串206和位线204之间的特定选择晶体管212，将NAND串206的子集连接到其相应位线204。可通过使选择线214偏置来激活选择晶体管210。每一字线202可连接到存储器阵列200B的多行存储器单元。通过特定子线202共同彼此连接的存储器单元的行可统称为层次。
图3A是相关技术的两级I/O缓冲电路300的示意框图。I/O缓冲电路300可为输入缓冲器或输出缓冲器。I/O缓冲电路300包含第一级330和第二级332。第一级330通常可用以放大输入信号并且产生单端输出，而第二级332通常可用以产生全逻辑摆幅(例如，轨对轨)的输出电压信号。
第一级330可包含比较器(例如，差分放大器)334，其具有被配置成接收第一电压信号VINP的第一输入336(例如，非反相或“+”输入)。第一电压信号VINP可表示从外部装置(例如，跨I/O总线134)接收，或从内部电路(例如寄存器(例如，高速缓冲寄存器118)，其被配置成产生表示存储于(例如，存储器单元阵列104的)存储器单元中的数据的数据信号)接收的数据信号。比较器334另外包含第二输入338(例如，反相或“-”输入)，其被配置成接收第二电压信号VREF。第二电压信号VREF可为参考电压信号。举例来说，在集成电路装置被配置成使用顶部轨道供电电压(例如Vcc)和底部轨道参考电势(例如Vss或接地)进行操作的情况下，第二电压信号VREF可具有处于顶部轨道供电电压和底部轨道参考电势之间的中间处的电压电平，例如Vcc/2。比较器334另外包含提供电压信号OUT1的输出。举例来说，如果VINP>VREF，那么电压信号OUT1可具有第一逻辑电平(例如，逻辑高电平)，且如果VINP<VREF，那么电压信号OUT1可具有不同于第一逻辑电平的第二逻辑电平(例如，逻辑低电平)。
I/O缓冲电路300包含第二级332。第二级332包含与电阻(例如，电阻器)344并联连接的第一反相器340。电阻344可具有连接到节点342的第一末端，以及连接到节点346的第二末端，所述节点342连接到第一反相器340的输入，所述节点346连接到第一反相器340的输出。第二级332另外包含第二反相器348，其具有连接到第一反相器340的输出的输入，并且具有连接到输出节点350以提供可表示电压信号VINP的逻辑电平的电压信号OUT的输出。
图3B是图3A中描绘的类型的I/O缓冲电路的第二级的更详细示意图。特定来说，图3B更详细地将第一反相器340提供为具有n型场效应晶体管(nFET)352，其具有连接到节点342的控制栅极、连接到电压节点354的第一源极/漏极(例如，源极)，以及连接到节点346的第二源极/漏极(例如，漏极)。第一反相器340另外示出为具有p型场效应晶体管(pFET)356，其具有连接到节点342的控制栅极、连接到电压节点358的第一源极/漏极(例如，源极)，以及连接到节点346的第二源极/漏极(例如，漏极)。图3B另外描绘可在含有第二级332B的I/O缓冲电路(例如，I/O缓冲电路300)的操作期间预期的电流流动。IR1′表示跨电阻344的电流流动，IM1′表示跨nFET 352的电流流动，且IM2′表示跨pFET 356的电流流动。在操作期间，如果电压信号OUT1具有逻辑高电平，那么IM2′+IR1′＝IM1′，而如果电压信号OUT1具有逻辑低电平，那么IM2′-IR1′＝IM1′。
图4A-4C是在概念上展示相关技术的I/O缓冲电路行为的通用波图。比较器(例如，差分放大器)通常展示不对称行为，使得其输出电压信号OUT1响应于第一电压信号VINP从低到高转变的回转速率可不同于其输出电压信号OUT1响应于第一电压信号VINP从高到低转变的回转速率。这可不利地影响I/O缓冲电路的占空比。
图4A描绘使第一电压信号VINP规则地振荡。图4B描绘此典型不对称行为。举例来说，响应于第一电压信号VINP与第二电压信号VREF相比转变到较高电压电平，输出电压信号OUT1可开始转变到更高，且可花费时间段460来转变到高于第二电压信号VREF。然而，响应于第一电压信号VINP与第二电压信号VREF相比转变到较低电压电平，输出电压信号OUT1可开始转变到更低，并且可花费时间段462来转变到低于第二电压信号VREF，其中时间段462大于时间段460。因此，输出电压信号OUT在第一电压信号VINP的从低到高转变之后保持于逻辑高电平处的时间段464大于输出电压信号OUT在第一电压信号VINP的从高到低转变之后保持于逻辑低电平处的时间段466。为获得所要的50％占空比，需要时间段464等于时间段466。
图5A是根据一实施例的两级I/O缓冲电路500的示意框图。I/O缓冲电路500可为输入缓冲器或输出缓冲器。I/O缓冲电路500包含第一级530和第二级532。第一级530通常可用以放大输入信号并且产生差分输出，而第二级332通常可用以产生全逻辑摆幅(例如，轨对轨)的差分输出电压信号。
第一级530可包含电流产生器(例如，压控电流产生器)535，其具有被配置成接收第一电压信号VINP的第一输入537(例如，非反相或“+”输入)。第一电压信号VINP可表示从外部装置(例如，跨I/O总线134)接收，或从内部电路(例如寄存器(例如，高速缓冲寄存器118)，其被配置成产生表示存储于(例如，存储器单元阵列104的)存储器单元中的数据的数据信号)接收的数据信号。电流产生器535另外包含第二输入539(例如，反相或“-”输入)，其被配置成接收第二电压信号VREF。第二电压信号VREF可为参考电压信号。举例来说，在集成电路装置被配置成使用顶部轨道供电电压(例如Vcc)和底部轨道参考电势(例如Vss或接地(例如，0V))进行操作的情况下，第二电压信号VREF可具有处于顶部轨道供电电压和底部轨道参考电势之间的中间处的电压电平，例如Vcc/2。电流产生器535可另外包含提供电压信号OUT1的第一输出553，以及提供电压信号OUT1N的第二输出555。电流产生器535可被配置成当第一电压信号VINP高于第二电压信号VREF时，在其第一输出553处产生电流源并且在其第二输出555产生电流汇。电流产生器535可进一步被配置成当第一电压信号VINP低于第二电压信号VREF时，在其第一输出553处产生电流汇并且在其第二输出555处产生电流源。
I/O缓冲电路500包含第二级532。第二级532可包含与第一电阻(例如，电阻器)545并联连接的第一反相器541。第一电阻545可具有连接到节点543的第一末端，以及连接到节点547的第二末端，所述节点543连接到第一反相器541的输入，所述节点547连接到第一反相器541的输出。第二级532可另外包含与第二电阻(例如，电阻器)561并联连接的第二反相器557。第二电阻561可具有连接到节点559的第一末端，以及连接到节点563的第二末端，所述节点559连接到第二反相器557的输入，所述节点563连接到第二反相器557的输出。第二级532可另外包含第三反相器569，其具有连接到节点547的输入和连接到节点563的输出。第二级532可另外包含第四反相器571，其具有连接到节点563的输入和连接到节点547的输出。
第二级532可另外包含第五反相器549，其具有连接到节点547的输入，以及连接到第一输出551以提供可表示电压信号VINP的逻辑电平的输出电压信号OUT的输出。第二级532可另外包含第六反相器565，其具有连接到节点563的输入，以及连接到第二输出567以提供可表示电压信号VINP的逻辑电平的补充的输出电压信号OUTN的输出。
图5B是图5A中描绘的类型的I/O缓冲电路的第二级的更详细示意图。特定来说，图3B更详细地提供反相器541、557、569和571。举例来说，第一反相器541可包含第一nFET5730，其具有连接到节点543的控制栅极、连接到电压节点5750的第一源极/漏极(例如，源极)，以及连接到节点547的第二源极/漏极(例如，漏极)。第一反相器541可另外包含第一pFET 5770，其具有连接到节点543的控制栅极、连接到电压节点5790的第一源极/漏极(例如，源极)，以及连接到节点547的第二源极/漏极(例如，漏极)。第四反相器571可包含第二nFET 5731，其具有连接到节点563的控制栅极、连接到电压节点5751的第一源极/漏极(例如，源极)，以及连接到节点547的第二源极/漏极(例如，漏极)。第四反相器571可另外包含第二pFET 5771，其具有连接到节点563的控制栅极、连接到电压节点5791的第一源极/漏极(例如，源极)，以及连接到节点547的第二源极/漏极(例如，漏极)。
第三反相器569可包含第三5732，其具有连接到节点547的控制栅极、连接到电压节点5752的第一源极/漏极(例如，源极)，以及连接到节点563的第二源极/漏极(例如，漏极)。第三反相器569可另外包含第三pFET 5772，其具有连接到节点547的控制栅极、连接到电压节点5792的第一源极/漏极(例如，源极)，以及连接到节点563的第二源极/漏极(例如，漏极)。第二反相器557可包含第四nFET 5733，其具有连接到节点559的控制栅极、连接到电压节点5753的第一源极/漏极(例如，源极)，以及连接到节点563的第二源极/漏极(例如，漏极)。第二反相器557可另外包含第四pFET 5773，其具有连接到节点559的控制栅极、连接到电压节点5793的第一源极/漏极(例如，源极)，以及连接到节点563的第二源极/漏极(例如，漏极)。电压节点5750-5753可表示共同电压节点，或可以其它方式被配置成接收同一电压电平，例如底部轨道参考电势，例如Vss或接地。电压节点5790-5793可表示共同电压节点，或可以其它方式被配置成接收同一电压电平，例如顶部轨道供电电压，例如Vcc。
图5B另外描绘可在含有第二级532B的I/O缓冲电路(例如，I/O缓冲电路500)的操作期间预期的电流流动。IR1表示跨电阻545(或R1)的电流流动，IM1表示跨nFET 5730(或M1)的电流流动，IM2表示跨pFET 5770(或M2)的电流流动，IM3表示跨nFET 5731(或M3)的电流流动，且IM4表示跨pFET 5771(或M4)的电流流动。在操作期间，如果电压信号OUT1维持于逻辑高电平处，那么可预期以下稳态关系：IM2+IR1＝IM1+IM3，其中可预期将pFET 5771解除激活。如果电压信号OUT1维持于逻辑低电平处，那么可预期以下稳态关系：IM1+IR1＝IM2+IM4，其中可预期将nFET 5731解除激活。如图5B中所描绘，响应于电压信号OUT1N，可预期反相器557和569的类似关系。
图6A-6C是在概念上展示根据一实施例的I/O缓冲电路行为的通用波图。一般来说，I/O缓冲电路500的差分(例如，全差分)可用以减轻如通常见于例如相关技术的I/O缓冲电路300中的比较器的单端信号中的不对称行为。特定来说，差分架构可倾向于将第一级530的双输出电压信号OUT1和OUT1N带到等于或接近参考电压信号Vref的稳态电压电平。通过这样做，可通过来自其稳态值的仅轻微扰动来促进输出电压信号OUT和OUTN的逻辑电平的转变，这可用以响应于电压信号VINP的从低到高和从高到低转变而提供更对称行为。
图6A描绘使第一电压信号VINP规则地振荡。图6B描绘根据一实施例可使用差分架构促进的大体对称行为。举例来说，如果第一电压信号VINP具有逻辑低电平，那么反相器541和571结合电阻545预期可展现稳态关系IM1+IR1＝IM2+IM4。随着第一电压信号VINP开始增加到高于其稳态值，电压信号OUT1可在681处，例如归因于从节点547穿过电阻545的电流流动以及汇到电流产生器535的电流的减小而开始充电，且转变关系可为IM1＝IM2+IM4+IR1，从而引起节点547处的电压电平的减小。同时，电压信号OUT1N可例如归因于电流穿过电阻561流到节点563以及来源于电流产生器535的电流的减小而开始放电。节点547处的电压电平的减小且电压信号OUT1的电压电平的增加，以及节点563处的电压电平的对应增加和电压信号OUT1N的电压电平的减小通常将引起分别流过电阻545和561的电流反相。反相器571接着可转变到将其pFET 5771解除激活，并且激活其nFET 5731，且反相器541和571结合电阻545预期可在节点547处的减小的电压电平下展现稳态关系IM1+IM3＝IM2+IR1。可同时发生对反相器557和569的对应(例如，互补)效应。电压信号OUT1和OUT1N接着可归因于可被视为nFET 5730和pFET 5770的自动调节机制而设法返回到其稳态值，这是因为被nFET 5730吸收的电流的部分可被nFET 5731吸收。然而，由于节点547处的电压电平的减小，输出电压信号OUT可从逻辑低电平转变为逻辑高电平。
相反地，如果第一电压信号VINP具有逻辑高电平，那么反相器541和571结合电阻545预期可展现稳态关系IM1+IM3＝IM2+IR1。随着第一电压信号VINP开始减小到低于其稳态值，电压信号OUT1可在683处，例如归因于电流穿过电阻545流到节点547以及来源于电流产生器535的电流减小而开始放电，且转变关系可为IM2＝IM1+IM3+IR1，这引起节点547处的电压电平增加。同时，电压信号OUT1N可例如归因于从节点563穿过电阻561的电流流动以及汇到电流产生器535的电流的减小而开始充电。节点547处的电压电平的增加和电压信号OUT1的电压电平的减小以及节点563处的电压电平的对应减小和电压信号OUT1N的电压电平的增加通常将引起分别流过电阻545和561的电流的反相。反相器571接着可转变到将其nFET5731解除激活，并且激活其pFET 5771，且反相器541和571结合电阻545预期可在节点547处的增加的电压电平下展现稳态关系IM1+IR1＝IM2+IM4。可同时发生对反相器557和569的对应(例如，互补)效应。电压信号OUT1和OUT1N接着可归因于可被视为nFET 5730和pFET 5770的自动调节机制而设法返回到其稳态值，这是因为被pFET 5770吸收的电流的部分可被pFET5771吸收。然而，由于节点547处的电压电平的增加，输出电压信号OUT可从逻辑高电平转变为逻辑低电平。
应注意，通过使用电流产生器，可响应于第一电压信号VINP开始转变到较高(或较低)电压电平而开始电压信号OUT1的转变，且并不会像相关技术的架构的情况那样要求在增加到高于(或分别地，低于)第二电压信号VREF的电平之前进行等待。因此，与利用比较器的相关技术的架构相比，输出电压信号OUT以及输出电压信号OUTN的转变可更快速地对第一输入电压信号VINP的改变作出响应。另外，由于可响应于仅第一电压信号VINP的电压电平的改变且不需要转变到高于或低于第二电压信号VREF而触发输出电压信号OUT的转变，因此输出电压信号OUT在第一电压信号VINP的从低到高转变之后保持于逻辑高电平处的时间段685可大体上等于输出电压信号OUT在第一电压信号VINP的从高到低转变之后保持在逻辑低电平处的时间段687，这可促成接近50％的占空比。
虽然图6A-6C的论述大体参考电压信号OUT1和输出电压信号OUT的响应，但所论述的概念可类似地应用于例如具有互补逻辑电平的电压信号OUT1N和输出电压信号OUTN。图7表示根据一实施例的I/O缓冲电路行为的模拟波图。特定来说，图7可描绘节点553(OUT1)、555(OUT1N)、547(OUT_N)、563(OUTN_N)、551(OUT)和567(OUTN)处的预期行为。在图7中描绘的实例中，电压信号OUT1和OUT1N可具有在第二电压信号VREF的20％内的稳态值，例如0.8*VREF<＝OUT1或OUT1N<＝1.2*VREF。电压信号OUT1的稳态值可大体上等于(例如，等于)电压信号OUT1N的稳态值。
根据实施例的I/O缓冲电路可用作输入缓冲电路，其中VINP可表示从外部装置接收的电压信号。图8A是根据一实施例的包含输入缓冲电路的设备的示意框图。
特定来说，图8A是根据一实施例的具有输入缓冲电路500A的设备800A(例如，存储器装置或其它集成电路装置)的一部分的示意框图。输入缓冲电路500A可具有被配置成通过裸片上终止(ODT)装置891连接到导电节点890(例如，导电垫或其它用于外部装置的电连接)的第一输入537。ODT装置891表示为连接于电压节点897(例如，被配置成接收顶部轨道供电电压，例如Vcc)与电压节点899(例如，被配置成接收底部轨道参考电势，例如Vss或接地)之间的上拉电阻893(例如，上拉终止装置)和下拉电阻895(例如，下拉终止装置)。虽然ODT的典型配置通常利用选择性地并联连接(Q.Tang的第9,621,160B2号美国专利的比照性图3)以有助于校准(例如，ZQ校准)到所要阻抗的多个上拉或下拉电阻，但ODT装置891的配置对于所公开的实施例并非重要的，并且可去除。作为实例，ODT装置891可表示旨在用于例如在导电节点890处所测量的传输线的阻抗匹配或其它用于外部装置的电连接的任何电路配置。
导电节点890可表示用于接收例如图1的I/O总线134的信号的物理触点。作为特定实例，导电节点890可被配置成接收数据(DQ)信号，例如表示数据的数字的信号。在此实例中，驱动器894可表示提供所述DQ信号的处理器130的驱动器，而电阻896可表示驱动器894和导电节点890之间的信号路径的阻抗。应注意，输入缓冲电路500A可表示设备800A的数据的任何数字(例如，位)。举例来说，对于数据的八个数字，设备800A可包含如图5A中描绘的I/O缓冲电路500的类似(例如，相同)配置的八个输入缓冲电路500A。
输入缓冲电路500A可另外包含被配置成接收例如VREF的参考电压的第二输入539。作为实例，参考电压VREF可具有处于电压节点897的电压电平和电压节点899的电压电平之间的中间处的电压电平，例如Vcc/2。参考电压VREF可从外部装置接收，或可在设备800A内部产生。
输入缓冲电路500A可另外包含第一输出551和第二输出567。第一输出551和/或第二输出567可选择性地连接到寄存器(例如，高速缓冲寄存器118)以用于提供指示在第一输入537上接收到的电压信号的逻辑电平的数据信号。
根据实施例的I/O缓冲电路还可用作输出缓冲电路，其中VINP可表示从内部电路接收的电压信号。图8B是根据一实施例的包含输出缓冲电路的设备的示意框图。
特定来说，图8B是根据一实施例的具有输出缓冲电路500B的设备800B(例如，存储器装置或其它集成电路装置)的一部分的示意框图。输出缓冲电路500B可具有第一输入537，其被配置成例如选择性地连接到寄存器(例如，高速缓冲寄存器118)以用于接收指示存储于存储器单元阵列104中的数据的逻辑电平的数据信号。输出缓冲电路500B可另外包含第二输入539，其被配置成接收参考电压，例如参考图8A所论述的VREF。
输出缓冲电路500B可另外包含第一输出551和第二输出567。第一输出551可通过ODT装置8910连接到导电节点8900(例如，导电垫或其它用于外部装置的电连接)。ODT装置8910可具有参考图8A的ODT装置891所描述的配置。类似地，ODT装置8910的配置对于所公开的实施例并非重要的。导电节点8900可表示用于将信号(例如数据(DQ)信号)提供到图1的I/O总线134的物理触点。另外或在替代方案中，第二输出567可通过ODT装置8911连接到导电节点8901(例如，导电垫或其它用于外部装置的电连接)。ODT装置8911可具有参考图8A的ODT装置891所描述的配置。类似地，ODT装置8911的配置对于所公开的实施例并非重要的，且可去除。导电节点8901可表示用于将信号(例如数据(DQ)信号)提供到图1的I/O总线134的物理触点。
应注意，输出缓冲电路500B可表示设备800B的数据的任何数字(例如，位)。举例来说，对于数据的八个数字，设备800B可包含如图5A中描绘的I/O缓冲电路500的类似(例如，相同)配置的八个输出缓冲电路500B。
总结
虽然本文中已说明且描述具体实施例，但所属领域的普通技术人员将了解，计算出实现相同目的的任何布置可以取代所示出的具体实施例。所属领域的技术人员将清楚实施例的许多改编。因此，本申请案意图涵盖实施例的任何改编或变型。

Claims (21)

1.一种用于接收电压信号的设备，其包括：
电流产生器，其包括被配置成接收第一电压信号的第一输入，包括被配置成接收第二电压信号的第二输入，并且被配置成响应于在其第一输入处接收到的电压电平和在其第二输入处接收到的电压电平之间的差而产生所述电流产生器的第一输出与所述电流产生器的第二输出之间的电流流动；和
反馈放大器，其包括连接到所述电流产生器的所述第一输出的第一输入，包括连接到所述电流产生器的所述第二输出的第二输入，包括通过第一电阻连接到其第一输入的第一电压信号节点，并且包括通过第二电阻连接到其第二输入的第二电压信号节点；
其中所述反馈放大器另外包括：
第一反相器，其与所述第一电阻并联连接；
第二反相器，其与所述第二电阻并联连接；和
一对交叉耦合的反相器，其连接于所述反馈放大器的所述第一电压信号节点与所述反馈放大器的所述第二电压信号节点之间。
2.根据权利要求1所述的设备，其另外包括：
第五反相器，其包括连接到所述第一电压信号节点的输入并且包括输出；和
第六反相器，其包括连接到所述第二电压信号节点的输入并且包括输出。
3.根据权利要求2所述的设备，其中所述第五反相器的所述输出连接到被配置成用于与外部装置通信的导电节点。
4.根据权利要求1所述的设备，其中所述电流产生器的所述第一输入连接到被配置成用于与外部装置通信的导电节点。
5.根据权利要求4所述的设备，其中所述电流产生器的所述第二输入连接到选自由以下组成的群组的节点：参考电压节点和被配置成用于与所述外部装置通信的导电节点。
6.根据权利要求1所述的设备，其中所述电流产生器被进一步配置成：
响应于在其第一输入处接收到的所述电压电平高于在其第二输入接收到的所述电压电平，在其第一输出处产生电流源并且在其第二输出处产生电流汇；和
响应于在其第二输入处接收到的所述电压电平高于在其第一输入处接收到的所述电压电平，在其第二输出处产生电流源并且在其第一输出处产生电流汇。
7.根据权利要求1所述的设备，其中所述第一反相器包括连接到所述电流产生器的所述第一输出的输入和连接到所述第一电压信号节点的输出，且其中所述第二反相器包括连接到所述电流产生器的所述第二输出的输入和连接到所述第二电压信号节点的输出。
8.根据权利要求7所述的设备，其中所述一对交叉耦合的反相器包括：
第三反相器，其包括连接到所述第一反相器的所述输出的输入，并且包括连接到所述第二反相器的所述输出的输出；
第四反相器，其包括连接到所述第二反相器的所述输出的输入，并且包括连接到所述第一反相器的所述输出的输出。
9.根据权利要求8所述的设备，其中所述第一反相器和所述第四反相器的大小设定成当在所述电流产生器的所述第一输入处接收到的所述电压电平维持高于在所述电流产生器的所述第二输入处接收到的所述电压电平时，维持所述第一电压信号节点的电压电平低于在所述电流产生器的所述第二输入处接收到的所述电压电平，且其中所述第一反相器和所述第四反相器的大小另外设定成当在所述电流产生器的所述第一输入处接收到的所述电压电平维持低于在所述电流产生器的所述第二输入处接收到的所述电压电平时，维持所述第一电压信号节点的所述电压电平高于在所述电流产生器的所述第二输入处接收到的所述电压电平。
10.根据权利要求8所述的设备，其中所述第二反相器和所述第三反相器的大小设定成当在所述电流产生器的所述第一输入处接收到的所述电压电平维持高于在所述电流产生器的所述第二输入处接收到的所述电压电平时，维持所述第二电压信号节点的电压电平高于在所述电流产生器的所述第二输入处接收到的所述电压电平，且其中所述第二反相器和所述第三反相器的大小另外设定成当在所述电流产生器的所述第一输入处接收到的所述电压电平维持低于在所述电流产生器的所述第二输入处接收到的所述电压电平时，维持所述第二电压信号节点的所述电压电平低于在所述电流产生器的所述第二输入处接收到的所述电压电平。
11.一种用于接收电压信号的设备，其包括：
电流产生器，其包括被配置成接收第一电压信号的第一输入，包括被配置成接收第二电压信号的第二输入，包括第一输出，并且包括第二输出；
第一反相器，其包括连接到所述电流产生器的所述第一输出的输入，并且包括输出；
第二反相器，其包括连接到所述电流产生器的所述第二输出的输入，并且包括输出；
第一电阻，其包括连接到所述第一反相器的所述输入的第一末端，并且包括连接到所述第一反相器的所述输出的第二末端；
第二电阻，其包括连接到所述第二反相器的所述输入的第一末端，并且包括连接到所述第二反相器的所述输出的第二末端；
第三反相器，其包括连接到所述第一反相器的所述输出的输入，并且包括连接到所述第二反相器的所述输出的输出；
第四反相器，其包括连接到所述第二反相器的所述输出的输入，并且包括连接到所述第一反相器的所述输出的输出；
其中所述电流产生器被配置成响应于在其第一输入处接收到的电压电平高于在其第二输入接收到的电压电平，在其第一输出产生电流源并且在其第二输出处产生电流汇；且
其中所述电流产生器被配置成响应于在其第二输入处接收到的电压电平高于在其第一输入接收到的电压电平，在其第二输出处产生电流源并且在其第一输出处产生电流汇。
12.根据权利要求11所述的设备，其另外包括：
导电节点，其被配置成用于与外部装置通信；
其中所述导电节点连接到所述电流产生器的所述第一输入。
13.根据权利要求12所述的设备，其另外包括：
裸片上终止装置；
其中所述导电节点通过所述裸片上终止装置连接到所述电流产生器的所述第一输入。
14.根据权利要求11所述的设备，其另外包括：
导电节点，其被配置成用于与外部装置通信；
其中所述导电节点经连接以接收指示所述第一电压信号的逻辑电平的电压信号。
15.根据权利要求14所述的设备，其中指示所述第一电压信号的所述逻辑电平的所述电压信号具有不同于所述第一电压信号的所述逻辑电平的逻辑电平。
16.根据权利要求11所述的设备，其中所述设备被配置成接收顶部轨道供电电压和底部轨道参考电势，且其中在所述电流产生器的所述第二输入处接收到的所述电压电平被配置成在所述顶部轨道供电电压和所述底部轨道参考电势之间的中间处。
17.根据权利要求16所述的设备，其另外包括：
其中所述第一反相器包括：
第一n型场效应晶体管nFET，其包括连接到所述第一反相器的所述输入的控制栅极、连接到被配置成接收所述底部轨道参考电势的电压节点的第一源极/漏极，以及连接到所述第一反相器的所述输出的第二源极/漏极；和
第一p型场效应晶体管pFET，其包括连接到所述第一反相器的所述输入的控制栅极、连接到被配置成接收所述顶部轨道供电电压的电压节点的第一源极/漏极，以及连接到所述第一反相器的所述输出的第二源极/漏极；
其中所述第四反相器包括：
第二nFET，其包括连接到所述第四反相器的所述输入的控制栅极、连接到被配置成接收所述底部轨道参考电势的电压节点的第一源极/漏极，以及连接到所述第四反相器的所述输出的第二源极/漏极；和
第二pFET，其包括连接到所述第四反相器的所述输入的控制栅极、连接到被配置成接收所述顶部轨道供电电压的电压节点的第一源极/漏极，以及连接到所述第四反相器的所述输出的第二源极/漏极；
其中所述第一nFET、所述第二nFET、所述第一pFET、所述第二pFET和所述第一电阻的大小设定成当在所述电流产生器的所述第一输入处接收到的所述电压电平维持高于在所述电流产生器的所述第二输入处接收到的所述电压电平的同时，满足以下条件：
IM2+IR1＝IM1+IM3；
0.8*VREF<＝V1<＝1.2*VREF；且
V2<V1；
其中所述第一nFET、所述第二nFET、所述第一pFET、所述第二pFET和所述第一电阻的大小设定成当在所述电流产生器的所述第一输入处接收到的所述电压电平维持低于在所述电流产生器的所述第二输入处接收到的所述电压电平的同时，满足以下条件：
IM1+IR1＝IM2+IM4；
0.8*VREF<＝V1<＝1.2*VREF；且
V2>V1；且
IR1＝流过所述第一电阻的电流，IM1＝流过所述第一nFET的电流，IM2＝流过所述第一pFET的电流，IM3＝流过所述第二nFET的电流，IM4＝流过所述第二pFET的电流，V1＝所述第一反相器的所述输入处的电压电平，V2＝所述第一反相器的所述输出处的电压电平，且VREF＝在所述电流产生器的所述第二输入处接收到的所述电压电平。
18.根据权利要求17所述的设备，其另外包括：
其中所述第二反相器包括：
第三nFET，其包括连接到所述第二反相器的所述输入的控制栅极、连接到被配置成接收所述底部轨道参考电势的电压节点的第一源极/漏极，以及连接到所述第二反相器的所述输出的第二源极/漏极；和
第三pFET，其包括连接到所述第二反相器的所述输入的控制栅极、连接到被配置成接收所述顶部轨道供电电压的电压节点的第一源极/漏极，以及连接到所述第二反相器的所述输出的第二源极/漏极；
其中所述第三反相器包括：
第四nFET，其包括连接到所述第三反相器的所述输入的控制栅极、连接到被配置成接收所述底部轨道参考电势的电压节点的第一源极/漏极，以及连接到所述第三反相器的所述输出的第二源极/漏极；和
第四pFET，其包括连接到所述第三反相器的所述输入的控制栅极、连接到被配置成接收所述顶部轨道供电电压的电压节点的第一源极/漏极，以及连接到所述第三反相器的所述输出的第二源极/漏极；且
其中所述第三nFET与所述第一nFET具有相同大小，所述第四nFET与所述第二nFET具有相同大小，所述第三pFET与所述第一pFET具有相同大小，所述第四pFET与所述第二pFET具有相同大小，且所述第二电阻与所述第一电阻具有相同大小。
19.一种存储器，其包括：
存储器单元阵列；
输入/输出I/O控制电路，其被配置成从外部装置接收表示用于存储到所述存储器单元阵列的数据的电压信号；和
寄存器，其被配置成从所述I/O控制电路接收表示用于存储到所述存储器单元阵列的所述数据的电压信号；
其中所述I/O控制电路包括：
导电节点，其被配置成从所述外部装置接收所述电压信号；
电流产生器，其包括连接到所述导电节点的第一输入，包括被配置成接收参考电压信号的第二输入，包括第一输出，并且包括第二输出；
第一反相器，其包括连接到所述电流产生器的所述第一输出的输入，并且包括输出；
第二反相器，其包括连接到所述电流产生器的所述第二输出的输入，并且包括输出；
第一电阻，其包括连接到所述第一反相器的所述输入的第一末端，并且包括连接到所述第一反相器的所述输出的第二末端；
第二电阻，其包括连接到所述第二反相器的所述输入的第一末端，并且包括连接到所述第二反相器的所述输出的第二末端；
第三反相器，其包括连接到所述第一反相器的所述输出的输入，并且包括连接到所述第二反相器的所述输出的输出；
第四反相器，其包括连接到所述第二反相器的所述输出的输入，并且包括连接到所述第一反相器的所述输出的输出；
第五反相器，其包括连接到所述第一反相器的所述输出的输入，并且包括连接到所述寄存器的输出；
其中所述电流产生器被配置成响应于在其第一输入处接收到的电压电平高于在其第二输入接收到的电压电平，在其第一输出产生电流源并且在其第二输出处产生电流汇；且
其中所述电流产生器被配置成响应于在其第二输入处接收到的电压电平高于在其第一输入接收到的电压电平，在其第二输出处产生电流源并且在其第一输出处产生电流汇。
20.根据权利要求19所述的存储器，其中所述I/O控制电路另外包括第六反相器，所述第六反相器包括连接到所述第二反相器的所述输出的输入，并且包括连接到所述寄存器的输出。
21.根据权利要求19所述的存储器，其中所述电流产生器的所述第一输入通过裸片上终止装置连接到所述导电节点。
CN202010201785.4A 2019-03-22 2020-03-20 用于接收或发射电压信号的设备和存储器 Active CN111724833B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/361,799 2019-03-22
US16/361,799 US10819296B2 (en) 2019-03-22 2019-03-22 Apparatus for receiving or transmitting voltage signals

Publications (2)

Publication Number Publication Date
CN111724833A CN111724833A (zh) 2020-09-29
CN111724833B true CN111724833B (zh) 2024-01-09

Family

ID=72514962

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010201785.4A Active CN111724833B (zh) 2019-03-22 2020-03-20 用于接收或发射电压信号的设备和存储器

Country Status (2)

Country Link
US (2) US10819296B2 (zh)
CN (1) CN111724833B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117198361A (zh) * 2022-06-01 2023-12-08 长鑫存储技术有限公司 接收电路以及存储器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109273028A (zh) * 2017-07-18 2019-01-25 三星电子株式会社 用于非易失性存储器设备的电压生成器及其操作方法
CN109416916A (zh) * 2016-06-29 2019-03-01 美光科技公司 电压产生电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6483347B1 (en) * 2001-07-11 2002-11-19 Micron Technology, Inc. High speed digital signal buffer and method
JP3561716B1 (ja) * 2003-05-30 2004-09-02 沖電気工業株式会社 定電圧回路
KR100605571B1 (ko) * 2004-05-10 2006-07-31 주식회사 하이닉스반도체 멀티-포트 메모리 소자
KR100805696B1 (ko) * 2005-09-29 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
WO2010003158A2 (en) * 2008-07-04 2010-01-07 Vampire Labs Automatic coupling of an alternating current power source and an inductive power apparatus to charge a target device battery
JP5341698B2 (ja) * 2009-09-28 2013-11-13 ルネサスエレクトロニクス株式会社 半導体装置
JP2012216702A (ja) * 2011-04-01 2012-11-08 Rohm Co Ltd データ保持装置及びこれを用いた論理演算回路
JP6377317B2 (ja) * 2012-05-30 2018-08-22 株式会社半導体エネルギー研究所 プログラマブルロジックデバイス
WO2015039049A1 (en) * 2013-09-13 2015-03-19 The Trustees Of Columbia University In The City Of New York Circuits and methods for switched-mode operational amplifiers
FR3016466B1 (fr) * 2014-01-10 2017-09-08 Commissariat Energie Atomique Procede et circuit pour programmer des cellules de memoire non volatile d'une matrice memoire volatile / non volatile
US9640271B2 (en) * 2014-12-09 2017-05-02 Micron Technology, Inc. Low-dropout regulator peak current control
US9515605B1 (en) * 2015-08-25 2016-12-06 Microsemi Storage Solutions (U.S.), Inc. Variable gain electro-mechanical oscillator and method for starting balanced oscillations
KR102379446B1 (ko) * 2015-12-16 2022-03-30 에스케이하이닉스 주식회사 듀티 사이클 보정 회로 및 듀티 사이클 보정 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109416916A (zh) * 2016-06-29 2019-03-01 美光科技公司 电压产生电路
CN109273028A (zh) * 2017-07-18 2019-01-25 三星电子株式会社 用于非易失性存储器设备的电压生成器及其操作方法

Also Published As

Publication number Publication date
CN111724833A (zh) 2020-09-29
US20200304086A1 (en) 2020-09-24
US11621684B2 (en) 2023-04-04
US20210044266A1 (en) 2021-02-11
US10819296B2 (en) 2020-10-27

Similar Documents

Publication Publication Date Title
US11749349B2 (en) I/O buffer offset mitigation
CN109493896B (zh) 包括辅助电路的电压控制电路和存储器装置
US9330747B2 (en) Non-volatile latch using spin-transfer torque memory device
US10482980B2 (en) Semiconductor device having ring oscillator and method of arranging ring oscillator
KR101116069B1 (ko) 칩, 데이터 판독 방법 및 컴퓨터 시스템
US10714160B2 (en) Wave pipeline
CN109949838B (zh) 选通信号发生电路和包括其的半导体装置
CN111724833B (zh) 用于接收或发射电压信号的设备和存储器
US11637555B2 (en) Semiconductor memory device
KR20180014170A (ko) 용량성 워드라인 부스팅
US11575365B2 (en) Input and output circuits and integrated circuits using the same
US10658041B1 (en) Apparatus and methods for serializing data output
US12034443B2 (en) Memory device
US20230010266A1 (en) Semiconductor integrated circuit
US20240195372A1 (en) Semiconductor integrated circuit and semiconductor memory device
CN110827876B (zh) 用于解码用于存取操作的存储器存取地址的设备和方法
KR20190093099A (ko) 출력 드라이브 회로의 열화를 방지하는 전송부를 포함하는 반도체 장치
JP2018190476A (ja) 半導体装置
JP2011049880A (ja) 遅延回路及び遅延回路を備えた半導体記憶装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant