KR20180014170A - 용량성 워드라인 부스팅 - Google Patents

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KR20180014170A KR1020187002083A KR20187002083A KR20180014170A KR 20180014170 A KR20180014170 A KR 20180014170A KR 1020187002083 A KR1020187002083 A KR 1020187002083A KR 20187002083 A KR20187002083 A KR 20187002083A KR 20180014170 A KR20180014170 A KR 20180014170A
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Abstract

일부 실시예들에서, 셀프 타이밍 용량성 전하 부스팅 접근법을 사용하는 워드라인 부스팅 기법이 개시된다.

Description

용량성 워드라인 부스팅
우선권의 주장
본 출원은 2015년 6월 26일자로 출원되고 발명의 명칭이 "CAPACITIVE WORDLINE BOOSTING"이며 그 전체가 참조로 포함되는 미국 특허 출원 제14/752,464호에 대한 우선권을 주장한다.
기술분야
본 개시내용은 일반적으로 전자 회로들에 관한 것이고, 특히, 메모리 구조체들에 대한 워드라인 부스팅 기법(wordline boosting technique)들에 관한 것이다.
본 발명의 실시예들은, 동일한 참조 번호들이 유사한 엘리먼트들을 지칭하는 첨부 도면들의 도면들에서, 제한으로서가 아니라 예로서 예시된다.
도 1은 캐시 메모리 어레이의 일부분 내의 종래의 8T 비트 셀을 도시한다.
도 2는 메모리 어레이 내의 워드라인들을 부스팅하기 위해 플라잉 커패시터(flying capacitor)들을 사용하는 알려진 워드라인 부스팅 방식을 예시한다.
도 3은 일부 실시예들에 따른 플라잉 커패시터 기반 워드라인 부스팅 회로를 도시한다.
도 4는 도 3의 회로에 대한 워드라인 부스팅 동작을 예시하는 타이밍도이다.
도 5는 일부 실시예들에 따른 다른 플라잉 커패시터 기반 워드라인 부스팅 회로를 도시한다.
도 6은 도 5의 회로에 대한 워드라인 부스팅 동작을 예시하는 타이밍도이다.
도 7은 일부 실시예들에 따른 도 3 및 도 5의 회로들로부터의 기법들을 결합한 워드라인 부스팅을 위한 다른 회로이다.
도 8은 도 7의 회로에 대한 워드라인 부스팅 동작을 예시하는 타이밍도이다.
도 9는 본 명세서에 개시된 실시예들 중 적어도 일부에 따른 워드라인 부스팅을 이용하는 메모리를 갖는 컴퓨팅 시스템을 도시하는 블록도이다.
도 1을 참조하면, 캐시 메모리 어레이의 일부분 내의 종래의 8T 비트 셀이 도시된다. 이러한 셀들은, 예를 들어, 성능 임계, 저레벨 캐시 및 다중 포트 레지스터 파일 어레이들을 위한 단일 공급 코어들에서 통상적으로 사용된다.
이러한 도시에서, 각각의 셀은 교차 결합된(cross-coupled) 인버터 저장 회로(102), 패스 게이트 액세스 트랜지스터들(103), 판독 평가 트랜지스터(104), 및 판독 액세스 트랜지스터(105)를 포함한다. 프로세서 에너지 소비를 낮추기 위해, 어레이가 신뢰성 있게 동작될 수 있는 최저의 가능한 공급 전압(Vcc)을 낮추는 것이 일반적으로 바람직하다. 이러한 최소 동작 전압은 통상적으로 "Vmin"이라고 지칭된다. 불행하게도, 셀의 공급 레벨이 낮아질 때, 통상적으로 이해되는 경합 에러들, 즉, 판독 및/또는 기입 경합 양측 모두가 발생할 수 있는데, 이는 데이터를 잘못 판독하거나 기입하게 할 수 있다.
이러한 문제들을 해결하기 위한 하나의 알려진 접근법은 워드라인 부스팅으로서 알려져 있다. 워드라인 부스팅은, 명칭이 암시하는 바와 같이, 셀(들)이 기입되거나 판독되는 액세스 트랜지스터들을 더 강력하게 턴 온시키도록 워드라인 상의 전압을 증가시키는 것을 수반한다. 워드라인 부스팅은 레지스터 파일 어레이들의 Vmin 감소에 효과적인 기법이다. 판독 워드라인(RWL)을 부스팅하면 판독 "온(ON)" 전류가 증가될 수 있게 하고 비트라인 키퍼(bitline keeper)로 인해 경합이 완화되는데, 이는 로컬 비트라인(LBL) 평가를 가속화하여, 그에 따라 판독 Vmin을 개선시킨다. 기입 워드라인(WWL)을 부스팅하는 것은 여러 이유로 Vmin을 기입하는 것을 도울 수 있다. 그것은 패스 게이트 액세스 트랜지스터와 그의 연관된 비트 셀 풀업 디바이스 사이의 경합을 개선시킬 수 있다. 그것은 또한 패스 게이트 액세스 트랜지스터에 걸친 보다 높은 G-S 전압으로 인해 "1"을 효과적으로 기입함으로써 완성도를 개선시킬 수 있다.
도 2는 6T SRAM 셀들(213)에 대한 플라잉 커패시터들(C0, C1)을 사용하는 알려진 워드라인 부스팅 방식들을 도시한다. (커패시터들(C0 및 C1)은 이들이 어느 한쪽이 고정 전압에 연결되지 않기 때문에 "플라잉"이라고 지칭된다.) 조기-타이머 신호(early-timer signal)(예컨대, 프리-디코더(pre-decoder) 어드레스 디코드)는 CO 또는 CO과 C1 양측 모두(추가 부스트를 원하는 경우)로부터의 전하가 vddi를 부스팅하고, 이어서, 드라이버가 어서트(assert)될 때에는 WL을 부스팅하게 하도록 boost, extra_boost, 및 nhdr_wl 신호들을 제어함으로써 커패시터들을 트리거하는 데 사용된다. WL0과 같은 워드라인의 어서션(assertion) 시에, 예로서, boost 및 extra_boost 신호들은 로우(Low)로 되고, 헤더 P 디바이스는 온(nhdr_wl 로우)으로 된다. 이는 양측 모두의 커패시터들에 걸쳐 대략 Vcc가 충전되게 한다. 워드라인이 어서트해야 할 때, nWL0은 로우가 되는데, 이는 WL0이 vddi로 구동하게 한다. 드라이버가 여전히 어서트되는 동안(nWL0 로우), 헤더 디바이스가 턴 오프된다. 동시에, 또는 그 직후에, boost 그리고 가능하다면 또한 extra_boost(추가적인 WL 부스트를 원하는 경우)가 어서트된다(하이). 이는, 워드라인의 커패시턴스 및 플라잉 커패시터의 비율에 따라, B0 및 B1로부터 현재 공급되는 vddi가 증가되게 한다. 부스팅은 WL 부하에 대한 플라잉 커패시터의 비율에 좌우된다. 이러한 방식으로, 워드라인은, 예를 들어, 별개의 공급부 또는 차지 펌프 또는 레벨 시프터의 필요성 없이 Vcc 위로 부스팅된다.
불행히도, 이러한 접근법은 실제 워드라인 디코드 경로와 플라잉 커패시터 트리거 경로들 사이의 타이밍 불일치가 생기기 쉽다. 예를 들어, 헤더 디바이스(Pheader)가 너무 일찍 턴 오프되는 경우, 플라잉 커패시터가 트리거되기 전에 워드라인이 전체 Vcc로 전이(transition)되지 않을 수도 있어서, 부스팅 비율이 낮아지게 되거나 또는 잠재적으로 워드라인을 구동할 수 없게 된다. 다른 시나리오에서, 플라잉 커패시터 전하 전송이 헤더 P 디바이스가 턴 오프되기 전에 개시되는 경우, 플라잉 커패시터 상에 저장된 전하는 Vcc 공급부로 부분적으로 방전될 수 있어서, 그에 의해 또한 부스팅 비율을 저하시킬 수 있다. 더욱이, 메모리 컴파일러에서, 워드라인 슬루(slew) 비율은 워드라인 리피터 거리뿐만 아니라 데이터 I/O 폭(단일 WL에 연결된 비트들)에 좌우된다. 넓은 워드라인 슬루(WL 부하로 인함) 및 전이 시간(리피터로 인함)에 걸친 플라잉 커패시터 트리거 타이밍을 관리하는 것은, 예를 들어, PVT 조건들 및 생성물 스큐들에 대한 많은 도전과제가 있을 수 있다. 따라서, 새로운 접근법을 원할 수 있다.
도 3은 일부 실시예들에 따른 플라잉 커패시터 기반 워드라인 부스팅 회로를 도시한다. 각각의 워드라인은 연관된 드라이버(317)를 갖는다. 또한, 도시된 바와 같이 함께 결합되는 논리 OR 회로(307), 제1 지연 엘리먼트(309), 공급 헤더 P 디바이스(315), 제2 지연 엘리먼트(311), 및 플라잉 커패시터(313)를 포함하는 공유 용량성 부스트 회로가 있다. (플라잉 커패시터(313)는 소스 및 드레인이 함께 연결된 CMOS 트랜지스터로부터 형성된다는 것에 유의한다. 그러나, 임의의 적합한 커패시터 구현이 채용될 수 있다는 것을 이해해야 한다.)
도 4는 도 3의 회로에 대한 부스트를 이용하는 워드라인 어서션을 예시하는 타이밍도이다. 특정 WL(WL1이라고 함)이 어서트해야 할 때, 그러면 WLIN1은 로우가 된다. 이 때, (공급 스위치 또는 공급 디바이스에 대한 일 실시예인) P 헤더 디바이스(315)는 온으로 되고, 워드라인들은 Vss에 있다. WLIN1의 어서션(로우) 시에, 워드라인(WL1)은 드라이버 P 디바이스(319)가 턴 온됨에 따라 P 헤더(315)를 통해 Vcc로 충전된다. WL1이 OR 게이트(307)의 스위칭 임계치(50% Vcc라고 함)를 가로지름에 따라, 제1 지연 엘리먼트(309)가 트리거되고 T1의 지연 후에 Del 1 노드가 하이로 전이하여, 그에 의해 P 헤더(315)를 턴 오프시킨다. ((드라이버 공급 디바이스인) 헤더를 턴 "오프"시키는 것은 전하가 워드라인 상에서 용량성으로 결합되어 워드라인 전압을 부스팅할 수 있도록 드라이버를 충분히 비활성화시킬 정도로 헤더 디바이스를 턴 다운하는 것을 지칭한다는 것에 유의한다.) 제1 지연(309)의 지연(T1)은 WL1이 Vcc의 50%로부터 전체 Vcc(로컬 타이밍 마진)에 도달하게 하도록 설계될 수 있다. 이는 헤더 디바이스(315)가 턴 오프된 상태에서 워드라인이 플로팅되기 전에 WL1이 전체 Vcc에 도달했다는 것(또는 그것에 적어도 충분히 가깝다는 것)을 보장해야 한다. Del 1 노드 상의 상승 전이는 헤더 디바이스(315)의 Cgd를 통해 WLVcc 노드에 용량성으로 결합되고, 이는 작은 초기 워드라인 부스트 Δ1을 생성한다.
(이러한 회로에 대한 타이밍은 여러 상이한 방식들로 제어될 수 있다는 것에 유의한다. 예를 들어, 지연 엘리먼트들 자체는 원하는 지연 주기들을 달성하도록 설계 및/또는 프로그래밍될 수 있다. 또한, 지연 체인 개시는, 예컨대, OR 로직 입력들(예컨대, 이들은 1/3, ½, 또는 2/3 Vcc에 있을 수 있다)의 트립 포인트(trip point)를 (설계를 통해 또는 다른 방식으로) 제어함으로써 제어될 수 있다. 대안적으로, 슈미트 트리거와 같은 별개의 회로부가 채용될 수 있다. 타이밍은, 예를 들어, 헤더가 턴 오프되기 전에 워드라인이 Vcc에 충분히 가깝게 도달하도록 제어되어야 한다. 이러한 라인들을 따라, 워드라인을 Vcc로 풀업한다는 것을 언급할 때, 이는 워드라인을 그의 원하는 도달가능한 전압으로 풀업하는 것을 의미하고, 이는 Vcc에 매우 가깝게 근접할 수 있지만 실제로는, 예컨대, 기생성분들, Vsd 드롭들 등으로 인해 그것에 도달하지 못할 수도 있다는 것을 이해해야 한다.)
다음으로, 일단 Del 1 전이가 T2의 지연을 갖는 제2 지연 엘리먼트(311)를 통해 전파된다면, Del 2는 하이로 전이한다. 이러한 지연은 커패시터(313)가 트리거하기 전에 헤더 디바이스가 충분히 턴 오프되는 것을 확실하게 하기 위한 것이다. Del 2에 대한 상승 전이는 커패시터(313)의 하부 노드를 Vcc를 향해 상승시키고, 이는 상부 노드를 2Vcc에 근접하도록 상승시켜서, 그에 의해 커패시터 상에 저장된 전하를 WLVcc로 그리고 그에 따라 WL1로 드라이버 P 디바이스(319)를 통해 전송하여 추가적인 더 상당한 워드라인 부스트(도 4의 타이밍도에서의 Δ2)를 생성한다.
공유 부스트 회로부(헤더 디바이스, 와이드 OR 로직, 제1 지연 엘리먼트, 제2 지연 엘리먼트, 및 플라잉 커패시터)는 다수의 워드라인들 및 워드라인 드라이버들에 걸쳐 공유된다. 공통 부스트 회로부를 공유하기 위한 워드라인들 및 워드라인 드라이버들의 실제 수는 요구되는 부스팅 비율, 미선택된 워드라인 드라이버들의 누출, 플라잉 커패시터 공간 제약들 등과 같은 다양한 요인들에 전형적으로 좌우될 것이다. 이러한 접근법에 의하면, 부스팅을 위해 사용되는 상승 전이들은 도시된 실시예에서 워드라인 어서팅으로 시작하는 선행 스테이지에 의해 트리거되고, 이는, 별개의 타이밍 및/또는 시그널링을 필요로 하는 이전 접근법들과는 대조적으로, 셀프 타이밍 워드라인 부스팅 기법(self-timed wordline boosting technique)을 유발한다는 것에 유의한다.
도 5는 일부 실시예들에 따른 다른 셀프 타이밍 워드라인 부스팅 기법을 도시한다. 여기서, WL 드라이버 P 디바이스 커패시턴스는 별개의, 전용된, 추가적인 커패시터에 대한 필요성 없이 플라잉 커패시터로서 사용된다. 도시된 실시예에서, 공유 전하 부스팅 회로는, 도 3의 회로와 마찬가지로, OR 로직(507), 제1 지연 엘리먼트(509), 제2 지연 엘리먼트(511), 및 헤더 디바이스(515)를 포함한다. 도 3의 회로와 대조적으로, 공유 회로부는 워드라인을 부스팅하는 플라잉 커패시터로서 기능하는 별개의 커패시터를 포함하지 않는다. 공유 전하 부스팅 회로부에 더하여, 각각의 워드라인은 또한, 도시된 바와 같이, 연관된 드라이버(517) 및 P 디바이스(531)로부터 형성되는 스위치 회로부 및 인버터(533)를 갖는다. 이러한 실시예에서, 인버터 드라이버보다는, 스플릿(split) 입력 워드라인 드라이버가 사용된다는 것에 유의한다. 그것은, 그의 풀업, P-타입 트랜지스터(519) 및 풀다운, N-타입 트랜지스터(521) 디바이스들의 입력들이, 예컨대, 이러한 실시예에서, OR 게이트들(523 및 525) 각각에 의해 독립적으로 제어되기 때문에, "스플릿"이라고 지칭된다. WL 입력 신호(WLINi)는 상부 OR 게이트(523)의 하나의 입력에 그리고 하부 OR 게이트(525)의 양측 모두의 입력들에 제공된다. 상부 OR 게이트(523)의 다른 입력은 AND 게이트(527)로부터 제공된다. AND 게이트(527)의 입력들은 워드라인 자체(WLi) 및 제2 지연 엘리먼트(511)의 출력(Del 2)으로부터 유래한다.
도 6은 워드라인 1(WL1)에 대한 부스트 동작을 도시하는 타이밍도이다. 공유 회로부는 일반적으로 헤더 디바이스(515)를 제어하기 위해 도 3으로부터의 것과 같이 작동한다. 워드라인(WL1)은 WLIN1의 어서션(로우) 시에 하이로 전이한다. WL1이 OR 로직(507)에 대한 전이 임계치에 도달할 때, 그것은 제1 지연 엘리먼트(509)를 통한 전이를 시작하고, 이는 T1 후에 헤더 디바이스를 턴 오프시킨다. 전이는 추가적인 T2 지연 후에 AND 게이트(527)의 입력을 Del 2에서 어서트한다. 어서트한 워드라인은 OR 게이트(507)가 전이하게 할 뿐만 아니라(이는 제1 및 제2 지연 엘리먼트들을 통한 전이를 생성함), 그것은 인버터(533)가 로우로 전이하게 한다. 이는 스위칭 트랜지스터(531)를 턴 온시키게 하고, 이는 드라이버 P 디바이스(519)의 드레인 및 소스를 함께 "단락(short)"시켜서, 트랜지스터(519)를 CMOS 커패시터로 효과적으로 전환시킨다. WL1이 Vcc로 상승되면, 헤더(515)를 통한 풀업 경로는 디스에이블된다(드라이버 P 디바이스는 여전히 T2의 단부에서 온으로 된다. 그것은 단지 T2 후에 진정으로 디스에이블된다).
Del 2에서의 상승 전이는 T3 지연 후에 Del 3 노드로 전파되고, 드라이버 P 디바이스(519)의 게이트 단자를 상승시키고(이는 소스 및 드레인이 함께 연결된 플라잉 커패시터로서 현재 작동함), 이는 519 상에 저장된 전하를 WLVcc 및 WL1 노드들(스위치(531)를 통해 현재 함께 결합됨)로 푸시하여 Δ2 워드라인 부스트를 생성한다. 추가적인 부스팅(Δ1)이 Del 1이 하이로 될 때 P 헤더(515)의 Cgd 컴포넌트로부터 유래한다는 것에 유의한다.
그래서, 그러한 실시예에 의하면, 플라잉 커패시터로서 기능하기 위해 전용된 별개의 커패시터가 요구되지 않는다. 워드라인 드라이버 P 디바이스(519)를 초기에는 그의 통상적인 역할에서 Vcc로의 WL 충전을 위한 풀업 디바이스로서 그리고 그 후에 워드라인 부스팅을 달성하기 위한 플라잉 커패시터로서 사용함으로써 워드라인 부스팅이 달성된다. 이는 별개의 전용된 커패시터에 대한 필요성을 회피할 수 있지만, 그것은 별개의(예컨대, 대형) 커패시터를 갖는 회로보다 더 적은 부스트 능력을 제공할 수 있다. 그래서, 별개의 전용된 커패시터, 이미 이용가능한 드라이버 커패시터, 또는 이들 양측 모두의 조합(하기의 도 7 참조)을 사용할지 아닐지의 여부는, 언제나처럼, 설계 요건들 및 트레이드오프들에 좌우될 것이다.
도 7은 증가된 전체 부스팅을 위해 플라잉 커패시터로서 전용된 커패시터 및 워드라인 드라이버 P 디바이스의 조합을 사용하는 워드라인 부스팅 회로부를 도시한다. 컴포넌트들 및 동작은 도 3 및 도 5와 관련하여 논의된 바와 같을 수 있어서, 이들의 동작을 반복하는 것은 생략될 것이다. 그러나, 도 8의 타이밍도를 참조하면, 다음의 포인트들이 관측될 수 있다. 헤더 디바이스의 게이트/드레인 커패시턴스는 T1 후에 결합되어 Δ1 부스트를 유발한다. 전용된 플라잉 커패시터(713) 결합이 T2에서 발생하여 Δ2 부스트를 유발한다. 마지막으로, 드라이버 P 디바이스(719) 결합이 T3에서 발생하여 Δ3 부스트를 유발한다. 그래서, 719가 용량성으로 부스팅하기(Δ3) 전에 전용된 플라잉 커패시터 기반 부스팅(Δ2)이 달성된다는 것을 알 수 있다. 별개의 커패시터(713) 상에 저장된 전하는 (719를 통한) WLVcc 및 WL1 및 스위치 디바이스(731)에 걸쳐 공유될 수 있다. Δ3이 Δ2보다 앞서 달성되는 경우; 그것은 전하 전송이 주로 스위치 디바이스(731)를 통해 발생할 것이므로 느린 워드라인 부스트를 생성한다.
본 명세서에 설명된 플라잉 커패시터 부스팅 기법들은 CMOS RAM 이외의 여러 상이한 메모리 타입들에 사용될 수 있다는 것을 이해해야 한다. 이들은 부스팅이 도움이 될 수 있는 워드라인(또는 다른 적용가능한 제어 라인)이 있는 임의의 어레이에서 사용될 수 있다. 다른 적합한 메모리 구조체들은 ROM들, CAM들, 자기 및 PCM 메모리들 같은 저항성 메모리들 및 임의의 다른 적합한 타입들을 포함할 수 있지만, 이들로 제한되지 않는다.
도 9는 본 명세서에 개시된 셀프 타이밍 용량성 워드라인 부스팅 기법들 중 적어도 일부의 셀프 타이밍 용량성 워드라인 부스팅 기법의 실시예들에 대한 가능한 맥락을 예시하기 위해, 프로세서(905) 및 그 프로세서의 외부에 있는 메모리(915)를 갖는 컴퓨팅 디바이스(900)의 단순화된 블록도를 도시한다. 프로세서(905)는 범용 프로세서 또는 주문형 집적 회로(ASIC)를 포함할 수 있다. 그것은 컴퓨터(예컨대, 데스크톱, 노트북, 또는 서버), 태블릿, 셀룰러 전화기, 및 다른 전자 디바이스들 또는 시스템들을 포함할 수 있는 컴퓨팅 디바이스(900)의 일부일(예컨대, 그에 포함될) 수 있다.
프로세서는 본 명세서에 개시된 바와 같은 워드라인 부스팅을 이용하는 메모리 구조체들을 별개로 또는 함께 포함할 수 있는 캐시 메모리(909) 및 레지스터 파일들(907)을 포함한다. 유사하게, 휘발성(예컨대, DRAM) 및/또는 비휘발성(예컨대, ROM, 플래시, MRAM, PCM 등) 메모리에 대응할 수 있는 메모리(915)는 본 명세서에 또한 교시된 바와 같은 워드라인 부스팅 회로들을 포함할 수 있다. (본 기술분야의 통상의 기술자는 프로세서(905)와 같은 프로세서(예컨대, 중앙 프로세싱 유닛(CPU))가 많은 추가적인 컴포넌트들을 포함하고, 이들 중 몇몇은 본 명세서에 설명된 실시예들을 모호하게 하지 않기 위해 도 1에 도시되지 않는다는 것을 인식할 것이다.)
전술한 설명에서, 다수의 특정 상세들이 제시되었다. 그러나, 본 발명의 실시예들은 이러한 특정 상세들 없이 실시될 수 있다는 것이 이해된다. 다른 경우들에서, 잘 알려진 회로들, 구조체들 및 기법들은 설명의 이해를 모호하게 하지 않기 위해 상세히 도시되지 않았을 수도 있다. 이를 염두에 두고, "일 실시예", "실시예", "예시적인 실시예", "다양한 실시예들" 등에 대한 언급들은 그와 같이 설명된 본 발명의 실시예(들)가 특정 특징들, 구조체들, 또는 특성들을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징들, 구조체들, 또는 특성들을 포함하는 것은 아니라는 것을 나타낸다. 추가로, 일부 실시예들은 다른 실시예들에 대해 설명된 특징들 중 일부를 가질 수 있거나, 전부를 가질 수 있거나, 또는 어느 것도 갖지 않을 수도 있다.
전술한 설명 및 다음의 청구범위에서, 다음의 용어들은 다음과 같이 해석되어야 한다: "결합된(coupled)" 및 "연결된(connected)"이라는 용어들은, 이들의 파생어들과 함께, 사용될 수 있다. 이러한 용어들은 서로 동의어들로서 의도된 것이 아님을 이해해야 한다. 오히려, 특정 실시예들에서, "연결된"은 2개 이상의 엘리먼트가 서로 직접 물리적 또는 전기적으로 접촉하고 있음을 나타내기 위해 사용된다. "결합된"은 2개 이상의 엘리먼트가 서로 협력하거나 상호작용함을 나타내기 위해 사용되지만, 이들은 직접 물리적 또는 전기적으로 접촉하고 있을 수도 있거나 접촉하고 있지 않을 수도 있다.
"PMOS 트랜지스터"라는 용어는 P-타입 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 마찬가지로, "NMOS 트랜지스터"는 N-타입 금속 산화물 반도체 전계 효과 트랜지스터를 지칭한다. 용어들: "MOS 트랜지스터", "NMOS 트랜지스터", 또는 "PMOS 트랜지스터"가 사용될 때마다, 이들의 용도의 성질에 따라 달리 명백히 나타내거나 지시되지 않는 한, 이들은 예시적인 방식으로 사용되고 있다는 것을 이해해야 한다. 이들은, 몇 가지만 언급하면, 상이한 VT들, 재료 타입들, 절연체 두께들, 게이트(들) 구성들을 갖는 디바이스들을 포함하는 상이한 종류들의 MOS 디바이스들을 포괄한다. 더욱이, MOS 등으로 구체적으로 언급되지 않는 한, 트랜지스터라는 용어는 다른 적합한 트랜지스터 타입들, 예컨대, 접합 전계 효과 트랜지스터들, 바이폴라 접합 트랜지스터들, 금속 반도체 FET들, 및 다양한 타입들의 3차원 트랜지스터들, MOS 또는 그렇지 않으면 오늘날 알려져 있거나 아직 개발되지 않은 것을 포함할 수 있다.
본 발명은 설명된 실시예들로 제한되는 것이 아니라, 첨부된 청구범위의 사상 및 범주 내에서 수정 및 변경하여 실시될 수 있다. 예를 들어, 본 발명은 모든 타입들의 반도체 집적 회로("IC") 칩들과 함께 사용하기 위해 적용가능하다는 것을 이해해야 한다. 이러한 IC 칩들의 예들은 프로세서들, 제어기들, 칩셋 컴포넌트들, 프로그래밍가능 로직 어레이(PLA)들, 메모리 칩들, 네트워크 칩들 등을 포함하지만, 이들로 제한되지 않는다.
또한, 도면들 중 일부에는, 신호 도체 라인들이 라인들로 표현된다는 것을 이해해야 한다. 일부는 보다 많은 구성 신호 경로들을 나타내기 위해 더 두꺼울 수 있거나, 다수의 구성 신호 경로들을 나타내기 위해 번호 라벨을 가질 수 있거나, 및/또는 주된 정보 흐름 방향을 나타내기 위해 하나 이상의 단부들에 화살표들을 가질 수 있다. 그러나, 이는 제한적인 방식으로 해석되어서는 안된다. 오히려, 회로의 보다 쉬운 이해를 가능하게 하기 위해 하나 이상의 예시적인 실시예들과 관련하여 그러한 추가된 상세들이 사용될 수 있다. 임의의 표현된 신호 라인들은, 추가 정보를 갖든 아니든 간에, 다수의 방향들로 이동할 수 있는 하나 이상의 신호들을 실제로 포함할 수 있고, 임의의 적합한 타입의 신호 방식, 예컨대, 차동 쌍들로 구현되는 디지털 또는 아날로그 라인들, 광섬유 라인들, 및/또는 싱글 엔드형(single-ended) 라인들로 구현될 수 있다.
예시적인 사이즈들/모델들/값들/범위들이 주어졌을 수 있지만, 본 발명은 동일한 것으로 제한되지 않는다는 것을 이해해야 한다. 시간이 지남에 따라 제조 기법들(예컨대, 포토리소그래피)이 성숙됨에 따라, 보다 작은 사이즈의 디바이스들이 제조될 수 있을 것으로 기대된다. 또한, 예시 및 논의의 단순화를 위해, 그리고 본 발명을 모호하게 하지 않기 위해, IC 칩들 및 다른 컴포넌트들로의 잘 알려진 전력/접지 커넥션들이 도면들 내에 도시될 수도 있거나 도시되지 않을 수도 있다. 추가로, 배열들은 블록도 형태로 도시될 수 있는데, 이는, 본 발명을 모호하게 하는 것을 회피하기 위해, 그리고 또한 그러한 블록도 배열들의 구현에 관한 특정 사항들이 본 발명이 구현되어야 하는 플랫폼에 크게 의존한다는 사실, 즉, 그러한 특정 상세들이 본 기술분야의 통상의 기술자의 시야 내에서 적절해야 한다는 사실의 관점에서, 그와 같이 도시될 수 있다. 본 발명의 예시적인 실시예들을 설명하기 위해 특정 상세들(예컨대, 회로들)이 제시되는 경우, 본 발명이 이러한 특정 상세들 없이, 또는 이러한 특정 상세들의 변형으로 실시될 수 있다는 것은 본 기술분야의 통상의 기술자에게 명백해야 한다. 따라서, 그 설명은 제한하는 것이 아니라 예시적인 것으로 간주되어야 한다.

Claims (20)

  1. 회로로서,
    워드라인;
    상기 워드라인 상에 전압을 구동하는 드라이버;
    상기 드라이버에 전력을 공급하는 공급 디바이스; 및
    상기 워드라인 상에 구동된 전압을 용량성으로 부스팅하는 플라잉 커패시터(flying capacitor)를 갖는 부스트 회로
    를 포함하고, 상기 부스트 회로는 상기 전압이 상기 워드라인 상에 구동되는 것에 응답하여 제1 지연 후에 상기 공급 디바이스를 턴 오프(turn off)시키기 위해 상기 워드라인과 상기 공급 디바이스 사이에 결합되는(coupled) 지연 엘리먼트를 포함하는, 회로.
  2. 제1항에 있어서, 상기 플라잉 커패시터는 상기 드라이버와 별개인 커패시터로 구현되는, 회로.
  3. 제2항에 있어서, 상기 플라잉 커패시터는 소스 및 드레인이 서로 연결된 MOS 트랜지스터로부터 형성되는, 회로.
  4. 제1항에 있어서, 상기 드라이버는 서로 별개로 제어가능한 풀업 디바이스(pull-up device) 및 풀다운 디바이스(pull-down device)를 갖는 스플릿 드라이버(split driver)이고, 상기 플라잉 커패시터는 상기 풀업 디바이스를 사용하여 구현되는, 회로.
  5. 제4항에 있어서, 상기 풀업 디바이스는 게이트, 드레인, 및 소스를 갖는 P-타입 CMOS 트랜지스터이고, 상기 회로는 상기 전압이 상기 워드라인 상에 구동되는 것에 응답하여 상기 드레인 및 소스를 함께 연결하는 스위치를 더 포함하는, 회로.
  6. 제1항에 있어서, 상기 공급 디바이스와 상기 부스트 회로는 다수의 추가 워드라인들에 결합되는, 회로.
  7. 제1항에 있어서, 상기 부스트 회로는, 상기 지연 엘리먼트로부터의 전이(transition)가 상기 제2 지연 엘리먼트를 통해 전파되는 것에 응답하여 상기 워드라인 전압을 부스팅하도록 상기 플라잉 커패시터를 트리거하기 위해 상기 지연 엘리먼트와 상기 플라잉 커패시터 사이에 결합되는 제2 지연 엘리먼트를 포함하는, 회로.
  8. 제1항에 있어서, 상기 워드라인은 프로세서 내의 캐시 메모리 어레이의 일부인, 회로.
  9. 제1항에 있어서, 상기 부스트 회로는 별개로 타이밍된 신호(separately timed signal)의 필요성 없이 상기 드라이버가 어서트(assert)하는 것에 응답하여 상기 전압을 용량성으로 부스팅하는, 장치.
  10. 프로세서로서,
    메모리 어레이 내의 메모리 셀들에 액세스하기 위한 적어도 하나의 그룹의 워드라인들을 갖는 상기 메모리 어레이 - 상기 그룹 내의 각각의 워드라인은 워드라인의 전압을 제1 전압으로부터 제2 전압으로 풀업(pull up)하는 연관된 드라이버를 가지며, 상기 제2 전압은 공급부(supply)로부터 제공되고, 상기 공급부는 상기 제2 전압을 상기 연관된 드라이버에 제공함 -; 및
    상기 워드라인 상의 상기 전압 자체가 풀업되는 것에 응답하여 선택된 워드라인의 전압을 상기 제2 전압 위로 용량성으로 부스팅하기 위해 상기 그룹의 워드라인들에 결합되는 부스트 회로
    를 포함하는, 프로세서.
  11. 제10항에 있어서, 상기 부스트 회로는 선택된 드라이버가 그의 워드라인의 전압을 풀업한 후에 상기 선택된 드라이버로부터 상기 공급부를 결합해제(decouple)하기 위해 제1 단부에서의 상기 워드라인들과 제2 단부에서의 공급 스위치 사이에 결합되는 제1 지연 엘리먼트를 포함하는, 프로세서.
  12. 제11항에 있어서, 상기 부스트 회로는 상기 워드라인들을 상기 제1 지연 엘리먼트의 상기 제1 단부에 결합하는 OR 로직을 포함하는, 프로세서.
  13. 제12항에 있어서, 상기 공급 스위치는 상기 그룹 내의 상기 드라이버들에 대해 상기 공급부를 제공하는 P-타입 트랜지스터인, 프로세서.
  14. 제10항에 있어서, 상기 용량성 부스팅은 적어도 상기 드라이버들과 별개인 플라잉 커패시터를 통해 구현되는, 프로세서.
  15. 제14항에 있어서, 상기 플라잉 커패시터는 소스 및 드레인이 서로 연결된 MOS 트랜지스터로부터 형성되는, 프로세서.
  16. 제10항에 있어서, 상기 드라이버들은 서로 별개로 제어가능한 풀업 디바이스 및 풀다운 디바이스를 갖는 스플릿 드라이버들이고, 상기 용량성 부스팅은 상기 공급부가 선택된 드라이버로부터 결합해제된 후에 상기 선택된 드라이버에서 상기 풀업 디바이스를 사용하여 구현되는 플라잉 커패시터로부터 적어도 유래하는(coming), 프로세서.
  17. 제16항에 있어서, 상기 용량성 부스팅은 임의의 드라이버와 별개인 커패시터 및 스플릿 드라이버 풀업 커패시턴스 양쪽 모두로부터 유래하는, 프로세서.
  18. 회로로서,
    메모리 어레이 내의 워드라인;
    상기 워드라인에 그리고 공급 트랜지스터에 결합되는 드라이버 - 상기 드라이버는 공급 노드에서 상기 공급 트랜지스터에 결합되고, 상기 공급 트랜지스터는 상기 드라이버에 공급부를 제공하고, 상기 드라이버는 상기 드라이버가 어서트될 때 상기 워드라인 상의 전압을 상기 공급부의 전압으로 풀업함 -;
    제1 및 제2 단자들을 갖는 커패시터 - 상기 제1 단자는 상기 공급 노드에 결합됨 -; 및
    상기 워드라인, 상기 공급 트랜지스터, 및 상기 커패시터의 상기 제2 단자에 결합되는 지연 회로 - 상기 지연 회로의 출력은 상기 공급 노드로부터 상기 공급부를 결합해제하고 상기 제2 단자에서의 전압을 부스팅하여 상기 커패시터로부터 상기 공급 노드로 전하를 전송하여 상기 워드라인 상의 전압을 상기 공급부의 전압 위로 상승시킴 -
    를 포함하는, 회로.
  19. 제18항에 있어서, 상기 지연 회로는 상기 공급 트랜지스터의 게이트에서 함께 결합되는 제1 및 제2 지연 엘리먼트들을 포함하는, 회로.
  20. 제18항에 있어서, 상기 지연 회로는 상기 공급 트랜지스터를 턴 오프시키고 나서, 상기 워드라인 상의 전압이 로직 게이트 입력 임계 레벨(logic gate input threshold level)로 풀업되는 것에 응답하여 상기 제2 단자 상의 전압을 상승시키는, 회로.
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