KR20010107136A - 내용 주소화 메모리 장치 - Google Patents
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Abstract
여기에 개시된 내용 주소화 메모리(CAM) 셀은, 제 1 노드와 제 2 노드에 상보적인 제 1 및 제 2 데이터를 래치하는 래치 수단, 제 1 비트 라인과 상기 제 1 노드 사이에 형성된 전류 통로 및 워드 라인과 연결된 게이트를 가지는 제 1 트랜지스터, 제 2 비트 라인과 상기 제 2 노드 사이에 형성된 전류 통로 및 상기 워드 라인과 연결된 게이트를 가지는 제 2 트랜지스터, 상기 제 1 비트 라인과 제 3 노드 사이에 형성된 전류 통로 및 상기 제 2 노드와 연결된 게이트를 가지는 제 3 트랜지스터, 상기 제 3 노드와 상기 제 2 비트 라인 사이에 형성된 전류 통로 및 상기 제 1 노드와 연결된 게이트를 가지는 제 4 트랜지스터, 매치 라인과 접지 전압 사이에 형성된 전류 통로 및 상기 제 3 노드와 연결된 게이트를 가지는 제 5 트랜지스터 그리고 전원 전압과 상기 매치 라인 사이에 형성된 전류 통로 및 프리챠지 신호와 연결된 게이트를 가지는 프리챠지 트랜지스터를 포함한다. 단, 상기 제 3 및 제 4 트랜지스터들은 각각 PMOS 트랜지스터로 구성되어서, 상기 제 3 노드로 완전환 전원 전압을 공급할 수 있다. 그러므로, 낮은 전원 전압에서도 상기 제 5 트랜지스터가 턴 온되는데 까지 소요되는 시간이 단축된다.
Description
본 발명은 내용 주소화 메모리(content addressable memory; 이하 CAM이라 함)에 관한 것으로, 좀 더 구체적으로는 낮은 동작 전압에서도 빠른 동작 속도를 유지하는 내용 주소화 메모리에 관한 것이다.
도 1은 일반적인 캠 셀의 구조를 보여주는 회로도이다.
도 1을 참조하면, 캠 셀(10)은 한 쌍의 인버터들(16, 18)로 구성된 래치(14)와 NMOS 트랜지스터들(12, 20 ~ 26) 그리고 NMOS 트랜지스터로 구성된 프리챠지 트랜지스터(28)를 포함한다.
상기 NMOS 트랜지스터들(12, 20)의 전류 통로들은 제 1 비트 라인(BL)과 제 1 노드(N1) 그리고 제 2 비트 라인(BLB)과 제 2 노드(N2) 사이에 각각 연결되고 그들의 게이트들은 워드 라인(WL)과 연결된다.
상기 NMOS 트랜지스터들(22, 24)의 전류 통로들은 제 1 비트 라인(BL)과 제 2 비트 라인(BLB) 사이에 순차적으로 형성되고, 게이트들은 제 2 노드(N2) 및 제 1 노드(N1)에 각각 연결된다. NMOS 트랜지스터(26)의 전류 통로는 매치 라인(ML)과 접지 전압 사이에 형성되고, 게이트는 상기 NMOS 트랜지스터들(22, 24)의 연결 노드(N3)와 연결된다.
상기 프리챠지(precharge) 트랜지스터(28)의 전류 통로는 전원 전압과 상기 매치 라인(ML) 사이에 형성되고, 게이트는 외부로부터 제공되는 프리챠지 신호(PRECHARGE)에 의해 제어된다.
상술한 바와 같이 구성되는 캠 셀의 동작은 다음과 같다.
우선, 프리챠지 단계에서 외부로부터 제공되는 프리챠지 신호(PRECHARGE)에 의해 매치 라인(ML; match line)이 전원 전압으로 프리챠지된다. 다음, 한 쌍의 비트 라인들(BL, BLB)을 통해 상보적인 데이터들이 전달된다.
평가(evaluation) 단계에서, 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(14)의 양단에 래치된 이진 값이 비교된다. 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(14)의 양단에 래치된 이진 값이 일치하는 경우 상기 NMOS 트랜지스터(26)가 턴 오프되어 상기 매치 라인은 프리챠지된 전원 전압 레벨을 그대로 유지한다. 반면, 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(14)의 양단에 래치된 이진 값이 일치하지 않는 경우 상기 NMOS 트랜지스터(26)가 턴 온되어 상기 매치 라인은 접지 전압으로 디스챠지된다. 다시 말하면, 상기 매치 라인이 프리챠지된 전원 전압 레벨을 유지하느냐 아니면 접지 전압으로 디스챠지되느냐를 보고 외부로부터 인가된 데이터와 캠 셀에 저장된 데이터가 일치하는 지의 여부를 알 수 있다.
예컨대, 래치(14)의 양 노드(N1, N2)에 래치된 데이터가 각각 논리 '0', 논리 '1'인 상태에서, 제 1 비트 라인(BL)을 통해 전달되는 데이터가 논리 '1'이고, 제 2 비트 라인(BLB)을 통해 전달되는 데이터가 논리 '0'인 경우, NMOS 트랜지스터(22)가 턴 온되어 노드(N3)는 하이 레벨로 상승하고 그에 따라 NMOS 트랜지스터(26)이 턴 온되어 매치 라인(ML)이 디스챠지 된다. 이 때, 상기 NMOS 트랜지스터(22)의 드레솔드 전압이 'Vth'이므로, NMOS 트랜지스터(26)의 게이트 전압은 'Vdd(전원 전압)- Vth'가 된다. 그러나, 한 쌍의 비트 라인들(BL, BLB) 사이에 스택 구조로 전류 통로가 형성된 NMOS 트랜지스터들(22, 24)의 바디 효과(body effect)로 인해 상기 NMOS 트랜지스터(22)의 드레솔드 전압은 'Vth' 보다 상승하므로, 상기 NMOS 트랜지스터(26)가 턴 온 되기까지 걸리는 시간은 지연된다.
반도체 집적 회로의 동작 전압이 5V 또는 3.3V일 때에는 (Vdd-Vth)/Vdd의 비가 비교적 큰 값을 가지므로 상술한 바와 같은 지연 시간은 특별히 문제되지 않고 매치 라인의 디스챠지 속도는 설계자가 원하는 수준에 이르렀다.
그러나, 반도체 집적 회로의 동작 전압이 1.5V로 낮아지는 경우에는 (Vdd-Vth)/Vdd의 비가 상대적으로 적은 값은 갖게 되므로, 상기 NMOS 트랜지스터(26)가 턴 온 되기까지 걸리는 지연 시간이 더 길어져서 캠 셀의 동작 속도가 현저히 느려지게 된다.
이러한 캠 셀의 구조는 최근 반도체 집적 회로 분야에서 저전압 고속 동작을 추구하는 현실에 비추어 부적합하다.
따라서, 본 발명의 목적은 낮은 동작 전압에서도 고속으로 동작하는 캠 셀을 제공하는데 있다.
도 1은 일반적인 캠 셀의 구조를 보여주는 회로도;
도 2는 본 발명의 바람직한 실시예에 따른 캠 셀의 구조를 보여주는 회로도; 그리고
도 3은 도 2에 도시된 캠 셀에서 NMOS 트랜지스터들을 등가 저항으로 대체하여 보여주는 등가 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 캠 셀 112, 120, 126 : NMOS 트랜지스터
122, 124 : EPROM 셀 128 : 프리챠지 트랜지스터
BL, BLB : 비트 라인 WL : 워드 라인
ML : 매치 라인
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 내용 주소화 메모리(CAM) 셀은 제 1 노드와 제 2 노드에 상보적인 제 1 및 제 2 데이터를 래치하는 래치 수단과 제 1 내지 제 5 트랜지스터 그리고 프리챠지 트랜지스터를 포함한다.
상기 제 1 트랜지스터는 제 1 비트 라인과 상기 제 1 노드 사이에 형성된 전류 통로 및 워드 라인과 연결된 게이트를 갖는다. 상기 제 2 트랜지스터는 제 2 비트 라인과 상기 제 2 노드 사이에 형성된 전류 통로 및 상기 워드 라인과 연결된 게이트를 갖는다. 상기 제 3 트랜지스터는 상기 제 1 비트 라인과 제 3 노드 사이에 형성된 전류 통로 및 상기 제 2 노드와 연결된 게이트를 갖는다. 상기 제 4 트랜지스터는 상기 제 3 노드와 상기 제 2 비트 라인 사이에 형성된 전류 통로 및 상기 제 1 노드와 연결된 게이트를 갖는다. 상기 제 5 트랜지스터는 매치 라인과 접지 전압 사이에 형성된 전류 통로 및 상기 제 3 노드와 연결된 게이트를 갖는다. 그리고 상기 프리챠지 트랜지스터는 전원 전압과 상기 매치 라인 사이에 형성된 전류 통로 및 프리챠지 신호와 연결된 게이트를 갖느다. 상기 제 3 및 제 4 트랜지스터들은 각각 PMOS 트랜지스터로 구성된다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 트랜지스터들, 상기 제 5 트랜지스터, 그리고 상기 프리챠지 트랜지스터는 각각 NMOS 트랜지스터로 구성된다.
(작용)
이와 같은 회로에 의해서, 낮은 동작 전압에서도 고속으로 동작하는 캠 셀을 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 2 내지 도 3을 참조하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 캠 셀의 구조를 보여주는 회로도이다.
도 2를 참조하면, 캠 셀(100)은 한 쌍의 인버터들(116, 118)로 구성된 래치(114)와 NMOS 트랜지스터들(112, 120, 126, 128) 그리고 PMOS 트랜지스터들(122, 124)을 포함한다.
상기 NMOS 트랜지스터들(112, 120)의 전류 통로들은 제 1 비트 라인(BL)과 제 1 노드(N11) 그리고 제 2 비트 라인(BLB)과 제 2 노드(N12) 사이에 각각 연결되고 그들의 게이트들은 워드 라인(WL)과 연결된다.
상기 PMOS 트랜지스터들(122, 124)의 전류 통로들은 제 1 비트 라인(BL)과 제 2 비트 라인(BLB) 사이에 순차적으로 형성되고, 그들의 게이트들은 제 1 노드(N11) 및 제 2 노드(N12)에 각각 연결된다. NMOS 트랜지스터(126)의 전류 통로는 매치 라인(ML)과 접지 전압(Vss) 사이에 형성되고, 게이트는 상기 PMOS 트랜지스터들(122, 124)의 연결 노드(N13)와 연결된다.
NMOS 트랜지스터로 구성된 프리챠지 트랜지스터(128)의 전류 통로는 전원 전압과 상기 매치 라인(ML) 사이에 형성되고, 게이트는 외부로부터 제공되는 프리챠지 신호(PRECHARGE)에 의해 제어된다.
상술한 바와 같이 구성되는 캠 셀의 동작은 다음과 같다.
우선, 프리챠지 단계에서 외부로부터 제공되는 프리챠지 신호(PRECHARGE)에 의해 매치 라인(ML)이 전원 전압으로 프리챠지된다. 다음, 한 쌍의 비트 라인들(BL, BLB)을 통해 상보적인 데이터들이 전달된다.
평가 단계에서, 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(114)의 양단에 래치된 이진 값이 비교된다. 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(114)의 양단에 래치된 이진 값이 일치하는 경우 상기 NMOS 트랜지스터(126)가 턴 오프되어 상기 매치 라인(ML)은 프리챠지된 전원 전압 레벨을 그대로 유지한다. 반면, 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(114)의 양단에 래치된 이진 값이 일치하지 않는 경우 상기 NMOS 트랜지스터(126)가 턴 온되어 상기 매치 라인은 접지 전압으로 디스챠지된다. 다시 말하면, 상기 매치 라인이 프리챠지된 전원 전압 레벨을 유지하느냐 아니면 접지 전압으로 디스챠지되느냐를 보고 외부로부터 인가된 데이터와 캠 셀에 저장된 데이터가 일치하는 지의 여부를 알 수 있다.
예컨대, 래치(114)의 양 노드(N11, N12)에 래치된 데이터가 각각 논리 '0'(0V), 논리 '1'(1.5V)인 상태에서, 제 1 비트 라인(BL)을 통해 전달되는 데이터가 논리 '1'(1.5V)이고, 제 2 비트 라인(BLB)을 통해 전달되는 데이터가 논리 '0'(0V)인 경우, PMOS 트랜지스터(122)가 턴 온되어 노드(N13)는 하이 레벨로 상승하고 그에 따라 NMOS 트랜지스터(126)가 턴 온되어 매치 라인(ML)이 디스챠지 된다.
종래에는 상기 NMOS 트랜지스터(22)의 드레솔드 전압이 'Vth'이고, 한 쌍의 비트 라인들(BL, BLB) 사이에 스택 구조로 전류 통로가 형성된 NMOS 트랜지스터들(22, 24)의 바디 효과(body effect)로 인해 상기 NMOS 트랜지스터(26)가 턴 온 되기까지 걸리는 시간이 길어지는 문제점이 있었다.
그러나, 본 발명에 따르면, 상기 PMOS 트랜지스터들(122, 124)의 드레솔드 전압이 각각 '0V'에 근접하므로 상기 NMOS 트랜지스터(126)가 턴 온 되기까지 걸리는 시간은 종래에 비해 현저히 짧아진다.
일반적으로 CAM 셀은 행과 열로 배열된 어레이로 구성되어 있기 때문에 매치 라인(ML)의 커패시턴스는 매우 크다. 따라서, 큰 용량의 커패시턴스를 빨리 디스챠지하기 위해서는 노드(N13)로 완전한 전원 전압(Vdd)을 인가하는 것이 필요하다.
본 발명에서는 종래의 NMOS 트랜지스터들(22, 24) 대신, PMOS 트랜지스터들(122, 124)을 사용함으로써 'Vth' 만큼의 전압 강하없이 완전한 전원 전압(Vdd)이 상기 노드(N13)에 인가된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명의 캠 셀은 낮은 동작 전압에서도 고속으로 동작한다.
Claims (2)
- 내용 주소화 메모리(CAM) 셀에 있어서:제 1 노드와 제 2 노드에 상보적인 제 1 및 제 2 데이터를 래치하는 래치 수단과;제 1 비트 라인과 상기 제 1 노드 사이에 형성된 전류 통로 및 워드 라인과 연결된 게이트를 가지는 제 1 트랜지스터와;제 2 비트 라인과 상기 제 2 노드 사이에 형성된 전류 통로 및 상기 워드 라인과 연결된 게이트를 가지는 제 2 트랜지스터와;상기 제 1 비트 라인과 제 3 노드 사이에 형성된 전류 통로 및 상기 제 2 노드와 연결된 게이트를 가지는 제 3 트랜지스터와;상기 제 3 노드와 상기 제 2 비트 라인 사이에 형성된 전류 통로 및 상기 제 1 노드와 연결된 게이트를 가지는 제 4 트랜지스터와;매치 라인과 접지 전압 사이에 형성된 전류 통로 및 상기 제 3 노드와 연결된 게이트를 가지는 제 5 트랜지스터; 그리고전원 전압과 상기 매치 라인 사이에 형성된 전류 통로 및 프리챠지 신호와 연결된 게이트를 가지는 프리챠지 트랜지스터를 포함하되;상기 제 3 및 제 4 트랜지스터들은 각각 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 내용 주소화 메모리 셀.
- 제 1 항에 있어서,상기 제 1 및 제 2 트랜지스터들, 상기 제 5 트랜지스터, 그리고 상기 프리챠지 트랜지스터는 각각 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 내용 주소화 메모리 셀.
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| KR1020000028380A KR20010107136A (ko) | 2000-05-25 | 2000-05-25 | 내용 주소화 메모리 장치 |
Applications Claiming Priority (1)
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| KR1020000028380A KR20010107136A (ko) | 2000-05-25 | 2000-05-25 | 내용 주소화 메모리 장치 |
Publications (1)
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|---|---|
| KR20010107136A true KR20010107136A (ko) | 2001-12-07 |
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Family Applications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100435804B1 (ko) * | 2002-06-28 | 2004-06-10 | 삼성전자주식회사 | 터너리 내용 주소화 메모리 장치 |
| KR20230029536A (ko) | 2021-08-24 | 2023-03-03 | 서울대학교산학협력단 | 내용 주소화 메모리 장치 및 그 동작 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100435804B1 (ko) * | 2002-06-28 | 2004-06-10 | 삼성전자주식회사 | 터너리 내용 주소화 메모리 장치 |
| KR20230029536A (ko) | 2021-08-24 | 2023-03-03 | 서울대학교산학협력단 | 내용 주소화 메모리 장치 및 그 동작 방법 |
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