KR20010083567A - 내용 주소화 메모리 장치 - Google Patents

내용 주소화 메모리 장치 Download PDF

Info

Publication number
KR20010083567A
KR20010083567A KR1020000007312A KR20000007312A KR20010083567A KR 20010083567 A KR20010083567 A KR 20010083567A KR 1020000007312 A KR1020000007312 A KR 1020000007312A KR 20000007312 A KR20000007312 A KR 20000007312A KR 20010083567 A KR20010083567 A KR 20010083567A
Authority
KR
South Korea
Prior art keywords
node
transistor
bit line
current path
line
Prior art date
Application number
KR1020000007312A
Other languages
English (en)
Inventor
김재윤
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1020000007312A priority Critical patent/KR20010083567A/ko
Publication of KR20010083567A publication Critical patent/KR20010083567A/ko

Links

Classifications

    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61G—TRANSPORT, PERSONAL CONVEYANCES, OR ACCOMMODATION SPECIALLY ADAPTED FOR PATIENTS OR DISABLED PERSONS; OPERATING TABLES OR CHAIRS; CHAIRS FOR DENTISTRY; FUNERAL DEVICES
    • A61G15/00—Operating chairs; Dental chairs; Accessories specially adapted therefor, e.g. work stands
    • A61G15/005—Chairs specially adapted for gynaecological purposes, e.g. obstetrical chairs
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47K—SANITARY EQUIPMENT NOT OTHERWISE PROVIDED FOR; TOILET ACCESSORIES
    • A47K3/00—Baths; Douches; Appurtenances therefor
    • A47K3/02—Baths
    • A47K3/022—Baths specially adapted for particular use, e.g. for washing the feet, for bathing in sitting position
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61B—DIAGNOSIS; SURGERY; IDENTIFICATION
    • A61B17/00—Surgical instruments, devices or methods, e.g. tourniquets
    • A61B17/42—Gynaecological or obstetrical instruments or methods
    • A—HUMAN NECESSITIES
    • A61—MEDICAL OR VETERINARY SCIENCE; HYGIENE
    • A61H—PHYSICAL THERAPY APPARATUS, e.g. DEVICES FOR LOCATING OR STIMULATING REFLEX POINTS IN THE BODY; ARTIFICIAL RESPIRATION; MASSAGE; BATHING DEVICES FOR SPECIAL THERAPEUTIC OR HYGIENIC PURPOSES OR SPECIFIC PARTS OF THE BODY
    • A61H33/00—Bathing devices for special therapeutic or hygienic purposes

Landscapes

  • Health & Medical Sciences (AREA)
  • Public Health (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • General Health & Medical Sciences (AREA)
  • Veterinary Medicine (AREA)
  • Animal Behavior & Ethology (AREA)
  • Epidemiology (AREA)
  • Surgery (AREA)
  • Gynecology & Obstetrics (AREA)
  • Rehabilitation Therapy (AREA)
  • Physical Education & Sports Medicine (AREA)
  • Pregnancy & Childbirth (AREA)
  • Reproductive Health (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Pain & Pain Management (AREA)
  • Engineering & Computer Science (AREA)
  • Biomedical Technology (AREA)
  • Heart & Thoracic Surgery (AREA)
  • Medical Informatics (AREA)
  • Molecular Biology (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)

Abstract

여기에 개시된 내용 주소화 메모리(CAM) 셀은, 제 1 노드와 제 2 노드에 상보적인 제 1 및 제 2 데이터를 래치하는 래치 수단, 제 1 비트 라인과 상기 제 1 노드 사이에 형성된 전류 통로 및 워드 라인과 연결된 게이트를 가지는 제 1 트랜지스터, 제 2 비트 라인과 상기 제 2 노드 사이에 형성된 전류 통로 및 상기 워드 라인과 연결된 게이트를 가지는 제 2 트랜지스터, 상기 제 1 비트 라인과 제 3 노드 사이에 형성된 전류 통로 및 상기 제 2 노드와 연결된 게이트를 가지는 제 3 트랜지스터, 상기 제 3 노드와 상기 제 2 비트 라인 사이에 형성된 전류 통로 및 상기 제 1 노드와 연결된 게이트를 가지는 제 4 트랜지스터, 매치 라인과 접지 전압 사이에 형성된 전류 통로 및 상기 제 3 노드와 연결된 게이트를 가지는 제 5 트랜지스터 그리고 전원 전압과 상기 매치 라인 사이에 형성된 전류 통로 및 프리챠지 신호와 연결된 게이트를 가지는 프리챠지 트랜지스터를 포함한다. 단, 상기 제 3 및 제 4 트랜지스터들의 드레솔드 전압은 0V이어서, 낮은 동작 전압에서도 상기 제 5 트랜지스터가 턴 온되는데 까지 소요되는 시간이 단축된다.

Description

내용 주소화 메모리 장치{CONTENT ADDRESSABLE MEMORY DEVICE}
본 발명은 내용 주소화 메모리(content adressable memory; 이하 CAM이라 함)에 관한 것으로, 좀 더 구체적으로는 낮은 동작 전압에서도 빠른 동작 속도를 유지하는 내용 주소화 메모리에 관한 것이다.
도 1은 일반적인 캠 셀의 구조를 보여주는 회로도이다.
도 1을 참조하면, 캠 셀(10)은 한 쌍의 인버터들(16, 18)로 구성된 래치(14)와 NMOS 트랜지스터들(12, 20 ~ 26) 그리고 NMOS 트랜지스터로 구성된 프리챠지 트랜지스터(28)를 포함한다.
상기 NMOS 트랜지스터들(12, 20)의 전류 통로들은 제 1 비트 라인(BL)과 제 1 노드(N1) 그리고 제 2 비트 라인(BLB)과 제 2 노드(N2) 사이에 각각 연결되고 그들의 게이트들은 워드 라인(WL)과 연결된다.
상기 NMOS 트랜지스터들(22, 24)의 전류 통로들은 제 1 비트 라인(BL)과 제 2 비트 라인(BLB) 사이에 순차적으로 형성되고, 게이트들은 제 2 노드(N2) 및 제 1 노드(N1)에 각각 연결된다. NMOS 트랜지스터(26)의 전류 통로는 매치 라인(ML)과 접지 전압 사이에 형성되고, 게이트는 상기 NMOS 트랜지스터들(22, 24)의 연결 노드(N3)와 연결된다.
상기 프리챠지 트랜지스터(28)의 전류 통로는 전원 전압과 상기 매치 라인(ML) 사이에 형성되고, 게이트는 외부로부터 제공되는 프리챠지 신호(PRECHARGE)에 의해 제어된다.
상술한 바와 같이 구성되는 캠 셀의 동작은 다음과 같다.
우선, 프리챠지 단계에서 외부로부터 제공되는 프리챠지 신호(PRECHARGE)에 의해 매치 라인(ML)이 전원 전압으로 프리챠지된다. 다음, 한 쌍의 비트 라인들(BL, BLB)을 통해 상보적인 데이터들이 전달된다.
평가 단계에서, 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(14)의 양단에 래치된 이진 값이 비교된다. 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(14)의 양단에 래치된 이진 값이 일치하는 경우 상기 NMOS 트랜지스터(26)가 턴 오프되어 상기 매치 라인은 프리챠지된 전원 전압 레벨을 그대로 유지한다. 반면, 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(14)의 양단에 래치된 이진 값이 일치하지 않는 경우 상기 NMOS 트랜지스터(26)가 턴 온되어 상기 매치 라인은 접지 전압으로 디스챠지된다. 다시 말하면, 상기 매치 라인이 프리챠지된 전원 전압 레벨을 유지하느냐 아니면 접지 전압으로 디스챠지되느냐를 보고 외부로부터 인가된 데이터와 캠 셀에 저장된 데이터가 일치하는 지의 여부를 알 수 있다.
예컨대, 래치(14)의 양 노드(N1, N2)에 래치된 데이터가 각각 논리 '0', 논리 '1'인 상태에서, 제 1 비트 라인(BL)을 통해 전달되는 데이터가 논리 '1'이고, 제 2 비트 라인(BLB)을 통해 전달되는 데이터가 논리 '0'인 경우, NMOS 트랜지스터(22)가 턴 온되어 노드(N3)은 하이 레벨로 상승하고 그에 따라 NMOS 트랜지스터(26)이 턴 온되어 매치 라인(ML)이 디스챠지 된다. 이 때, 상기 NMOS 트랜지스터(22)의 드레솔드 전압이 'Vth'이므로, NMOS 트랜지스터(26)의 게이트 전압은 '전원 전압 - Vth'가 된다. 그러나, 한 쌍의 비트 라인들(BL, BLB) 사이에 스택 구조로 전류 통로가 형성된 NMOS 트랜지스터들(22, 24)의 바디 효과(body effect)로 인해 상기 NMOS 트랜지스터(22)의 드레솔드 전압은 'Vth' 보다 상승하므로, 상기 NMOS 트랜지스터(26)가 턴 온 되기까지 걸리는 시간은 지연된다.
반도체 집적 회로의 동작 전압이 5V 또는 3.3V일 때에는 상술한 바와 같은지연 시간은 특별히 문제되지 않고 매치 라인의 디스챠지 속도는 설계자가 원하는 수준에 이르렀다.
그러나, 반도체 집적 회로의 동작 전압이 1.5V로 낮아지는 경우에는 상기 NMOS 트랜지스터(26)가 턴 온 되기까지 걸리는 지연 시간이 더 길어져서 캠 셀의 동작 속도가 현저히 느려지게 된다.
이러한 캠 셀의 구조는 최근 반도체 집적 회로 분야에서 저전압 고속 동작을 추구하는 현실에 비추어 부적합하다.
따라서, 본 발명의 목적은 낮은 동작 전압에서도 고속으로 동작하는 캠 셀을 제공하는데 있다.
도 1은 일반적인 캠 셀의 구조를 보여주는 회로도;
도 2는 본 발명의 바람직한 실시예에 따른 캠 셀의 구조를 보여주는 회로도; 그리고
도 3은 도 2에 도시된 캠 셀에서 NMOS 트랜지스터들(122, 124)을 등가 저항으로 대체하여 보여주는 등가 회로도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 캠 셀 112, 120, 126 : NMOS 트랜지스터
122, 124 : EPROM 셀 128 : 프리챠지 트랜지스터
BL, BLB : 비트 라인 WL : 워드 라인
ML : 매치 라인
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 내용 주소화 메모리(CAM) 셀은 제 1 노드와 제 2 노드에 상보적인 제 1 및 제 2 데이터를 래치하는 래치 수단과 제 1 내지 제 5 트랜지스터 그리고 프리챠지 트랜지스터를 포함한다.
상기 제 1 트랜지스터는 제 1 비트 라인과 상기 제 1 노드 사이에 형성된 전류 통로 및 워드 라인과 연결된 게이트를 갖는다. 상기 제 2 트랜지스터는 제 2 비트 라인과 상기 제 2 노드 사이에 형성된 전류 통로 및 상기 워드 라인과 연결된 게이트를 갖는다. 상기 제 3 트랜지스터는 상기 제 1 비트 라인과 제 3 노드 사이에 형성된 전류 통로 및 상기 제 2 노드와 연결된 게이트를 갖는다. 상기 제 4 트랜지스터는 상기 제 3 노드와 상기 제 2 비트 라인 사이에 형성된 전류 통로 및 상기 제 1 노드와 연결된 게이트를 갖는다. 상기 제 5 트랜지스터는 매치 라인과 접지 전압 사이에 형성된 전류 통로 및 상기 제 3 노드와 연결된 게이트를 갖는다. 그리고 상기 프리챠지 트랜지스터는 전원 전압과 상기 매치 라인 사이에 형성된 전류 통로 및 프리챠지 신호와 연결된 게이트를 갖느다. 본 발명의 상기 제 3 및 제 4 트랜지스터들의 드레솔드 전압은 0V이다.
(작용)
이와 같은 회로에 의해서, 낮은 동작 전압에서도 고속으로 동작하는 캠 셀을 구현할 수 있다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 2 내지 도 3을 참조하여 상세히 설명한다.
도 2는 본 발명의 바람직한 실시예에 따른 캠 셀의 구조를 보여주는 회로도이다.
도 2를 참조하면, 캠 셀(100)은 한 쌍의 인버터들(116, 118)로 구성된 래치(114)와 NMOS 트랜지스터들(112, 120 ~ 126) 그리고 NMOS 트랜지스터로 구성된 프리챠지 트랜지스터(128)를 포함한다.
상기 NMOS 트랜지스터들(112, 120)의 전류 통로들은 제 1 비트 라인(BL)과 제 1 노드(N1) 그리고 제 2 비트 라인(BLB)과 제 2 노드(N2) 사이에 각각 연결되고 그들의 게이트들은 워드 라인(WL)과 연결된다.
상기 NMOS 트랜지스터들(122, 124)의 전류 통로들은 제 1 비트 라인(BL)과 제 2 비트 라인(BLB) 사이에 순차적으로 형성되고, 게이트들은 제 2 노드(N2) 및 제 1 노드(N1)에 각각 연결된다. NMOS 트랜지스터(126)의 전류 통로는 매치 라인(ML)과 접지 전압 사이에 형성되고, 게이트는 상기 NMOS 트랜지스터들(122, 124)의 연결 노드(N3)와 연결된다.
본 발명의 바람직한 실시예에 있어서, 상기 NMOS 트랜지스터들(122, 124)의 드레솔드 전압(threshold voltage)은 0V 이다. 도면에서는 드레솔드 전압이 0V인 상기 NMOS 트랜지스터들(122, 124)을 다른 일반적인 트랜지스터들과 구분하기 위하여 다른 방법으로 표기하였다. 이 실시예에서는 상기 NMOS 트랜지스터들(122, 124)의 드레솔드 전압을 0V 로 만들기 위하여 반도체 기판의 농도를 다른 트랜지스터들보다 더 낮춘다. 트랜지스터의 드레솔드 전압을 0V로 만드는 방법은 이 분야에 대한 통상의 지식을 가진 자에게 잘 알려져 있으므로, 상세한 설명은 생략한다.
상기 프리챠지 트랜지스터(128)의 전류 통로는 전원 전압과 상기 매치 라인(ML) 사이에 형성되고, 게이트는 외부로부터 제공되는 프리챠지 신호(PRECHARGE)에 의해 제어된다.
상술한 바와 같이 구성되는 캠 셀의 동작은 다음과 같다.
우선, 프리챠지 단계에서 외부로부터 제공되는 프리챠지 신호(PRECHARGE)에 의해 매치 라인(ML)이 전원 전압으로 프리챠지된다. 다음, 한 쌍의 비트 라인들(BL, BLB)을 통해 상보적인 데이터들이 전달된다.
평가 단계에서, 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(114)의 양단에 래치된 이진 값이 비교된다. 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(114)의 양단에 래치된 이진 값이 일치하는 경우 상기 NMOS 트랜지스터(126)가 턴 오프되어 상기 매치 라인(ML)은 프리챠지된 전원 전압 레벨을 그대로 유지한다. 반면, 상기 비트 라인들(BL, BLB)을 통해 전달되는 데이터들과 상기 래치(114)의 양단에 래치된 이진 값이 일치하지 않는 경우 상기 NMOS 트랜지스터(126)가 턴 온되어 상기 매치 라인은 접지 전압으로 디스챠지된다. 다시 말하면, 상기 매치 라인이 프리챠지된 전원 전압 레벨을 유지하느냐 아니면 접지 전압으로 디스챠지되느냐를 보고 외부로부터 인가된 데이터와 캠 셀에 저장된 데이터가 일치하는 지의 여부를 알 수 있다.
예컨대, 래치(114)의 양 노드(N1, N2)에 래치된 데이터가 각각 논리 '0'(0V), 논리 '1'(1.5V)인 상태에서, 제 1 비트 라인(BL)을 통해 전달되는 데이터가 논리 '1'(1.5V)이고, 제 2 비트 라인(BLB)을 통해 전달되는 데이터가 논리 '0'(0V)인 경우, NMOS 트랜지스터(122)가 턴 온되어 노드(N3)은 하이 레벨로 상승하고 그에 따라 NMOS 트랜지스터(126)가 턴 온되어 매치 라인(ML)이 디스챠지 된다.
종래에는 상기 NMOS 트랜지스터(22)의 드레솔드 전압이 'Vth'이고, 한 쌍의 비트 라인들(BL, BLB) 사이에 스택 구조로 전류 통로가 형성된 NMOS 트랜지스터들(22, 24)의 바디 효과(body effect)로 인해 상기 NMOS 트랜지스터(26)가 턴 온 되기까지 걸리는 시간이 길어지는 문제점이 있었다.
그러나, 본 발명에 따르면, 상기 NMOS 트랜지스터들(122, 124)의 드레솔드전압이 각각 '0V' 이므로 상기 NMOS 트랜지스터(126)가 턴 온 되기까지 걸리는 시간은 종래에 비해 현저히 짧아진다.
도 3은 도 2에 도시된 캠 셀에서 NMOS 트랜지스터들(122, 124)을 등가 저항으로 대체하여 보여주는 등가 회로도이다.
도 3을 참조하면, 상기 NMOS 트랜지스터들(122, 124)의 드레솔드 전압은 각각 0V 이므로, 상기 NMOS 트랜지스터들(122, 124)은 저항들(R1, R2)로 대체하여 표시할 수 있다. 상기 래치(114)의 양 노드(N1, N2)에 래치된 데이터가 각각 논리 '0'(0V), 논리 '1'(1.5V)인 상태에서, 제 1 비트 라인(BL)을 통해 전달되는 데이터가 논리 '1'(1.5V)이고, 제 2 비트 라인(BLB)을 통해 전달되는 데이터가 논리 '0'(0V)인 경우, 상기 저항(R1)을 통해서는 전류(Idsat)가 흐르고, 상기 저항(R2)을 통해서는 소량의 누설 전류(Idoff)가 흐른다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
이상과 같은 본 발명의 캠 셀은 낮은 동작 전압에서도 고속으로 동작한다.

Claims (1)

  1. 내용 주소화 메모리(CAM) 셀에 있어서:
    제 1 노드와 제 2 노드에 상보적인 제 1 및 제 2 데이터를 래치하는 래치 수단과;
    제 1 비트 라인과 상기 제 1 노드 사이에 형성된 전류 통로 및 워드 라인과 연결된 게이트를 가지는 제 1 트랜지스터와;
    제 2 비트 라인과 상기 제 2 노드 사이에 형성된 전류 통로 및 상기 워드 라인과 연결된 게이트를 가지는 제 2 트랜지스터와;
    상기 제 1 비트 라인과 제 3 노드 사이에 형성된 전류 통로 및 상기 제 2 노드와 연결된 게이트를 가지는 제 3 트랜지스터와;
    상기 제 3 노드와 상기 제 2 비트 라인 사이에 형성된 전류 통로 및 상기 제 1 노드와 연결된 게이트를 가지는 제 4 트랜지스터와;
    매치 라인과 접지 전압 사이에 형성된 전류 통로 및 상기 제 3 노드와 연결된 게이트를 가지는 제 5 트랜지스터; 그리고
    전원 전압과 상기 매치 라인 사이에 형성된 전류 통로 및 프리챠지 신호와 연결된 게이트를 가지는 프리챠지 트랜지스터를 포함하되;
    상기 제 3 및 제 4 트랜지스터들의 드레솔드 전압은 0V인 것을 특징으로 하는 내용 주소화 메모리 셀.
KR1020000007312A 2000-02-16 2000-02-16 내용 주소화 메모리 장치 KR20010083567A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000007312A KR20010083567A (ko) 2000-02-16 2000-02-16 내용 주소화 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000007312A KR20010083567A (ko) 2000-02-16 2000-02-16 내용 주소화 메모리 장치

Publications (1)

Publication Number Publication Date
KR20010083567A true KR20010083567A (ko) 2001-09-01

Family

ID=19646954

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000007312A KR20010083567A (ko) 2000-02-16 2000-02-16 내용 주소화 메모리 장치

Country Status (1)

Country Link
KR (1) KR20010083567A (ko)

Similar Documents

Publication Publication Date Title
JP4409958B2 (ja) 低電力高性能記憶回路及び関連方法
KR100604876B1 (ko) 다양한 ｐｖｔ 변화에 대해서도 안정적인 버츄얼 레일스킴을 적용한 ｓｒａｍ 장치
US7479818B2 (en) Sense amplifier flip flop
KR100718429B1 (ko) 반도체 기억장치, 반도체 집적회로장치 및 휴대기기
US10090042B2 (en) Memory with keeper circuit
US11238908B2 (en) Memory circuit and method of operating same
US7298180B2 (en) Latch type sense amplifier
US7590003B2 (en) Self-reference sense amplifier circuit and sensing method
KR100265390B1 (ko) 자동 센싱시간 트래킹 회로를 구비한 플래쉬 메모리 셀의래치 회로
JP2006279928A (ja) 動的な漏れ電流補償を有するキーパ回路
US20040109361A1 (en) Source-biased memory cell array
US7605633B2 (en) Level shift circuit which improved the blake down voltage
US6996019B2 (en) Semiconductor device having sense amplifier driver that controls enabling timing
KR100406924B1 (ko) 내용 주소화 메모리 셀
KR20010083567A (ko) 내용 주소화 메모리 장치
US7057420B2 (en) Semiconductor device having sense amplifier driver with capacitor affected by off current
KR20010107136A (ko) 내용 주소화 메모리 장치
US9830979B1 (en) Systems and methods for controlling a sense amplifier
KR0153602B1 (ko) 반도체 메모리 장치의 데이타 고속 전송회로
Do et al. A full current-mode sense amplifier for low-power SRAM applications
KR100751660B1 (ko) 페이지 버퍼 회로의 안정적인 동작을 보장하는 플래시메모리 장치의 프리차지 제어 신호 발생기
KR100706778B1 (ko) 입력버퍼
KR100369357B1 (ko) 저 소비 전력 센스 앰프를 구비한 반도체 롬
KR100393977B1 (ko) 반도체 메모리 장치
US9934845B2 (en) Latch with built-in level shifter

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination