KR100393977B1 - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명은 데이터 센싱 능력을 향상시키는데 적당한 반도체 메모리 장치에 관한 것으로, 다수개의 메모리 셀로 이루어진 셀 스트링과 다수개의 증가형 트랜지스터로만 이루어진 제 1 더미 셀 스트링 그리고 다수개의 공핍형 트랜지스터로만 이루어진 제 2 더미 셀 스트링으로 구성된 메모리 셀 어레이부와, 상기 셀 스트링 및 제 1, 2 더미 셀 스트링을 이용하여 선택된 셀의 데이터를 판독하는 센스앰프를 포함하여 구성되는 것을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 데이터 센싱 능력을 향상시키는데 적당한 반도체 메모리 장치에 관한 것이다.
일반적으로 불휘발성 반도체 메모리 장치는 마스크 롬(Mask Rom), 이피롬(Erasable Programable ROM : EPROM), 이이피롬(Electrically Erasable PROM : EEPROM), 플래쉬 이이피롬(Flash EEPROM) 등으로 크게 구분된다.
그리고, 반도체 메모리 장치의 메모리 셀 어레이의 구조는 메모리 셀들이 비트라인에 연결된 형태에 따라 크게 NOR 형태와 NAND 형태로 구분된다.
NOR 형태의 경우는 각각의 메모리 셀들이 비트라인과 접지라인 사이에 연결되어 있으며, NAND 형태의 경우는 다수의 메모리 셀들이 비트라인과 접지라인 사이에 직렬로 연결되어 있다.
여기서, 비트라인에 직렬로 연결된 메모리 셀들과 이들을 선택하는데 필요한 선택 트랜지스터들을 스트링(String)이라 한다.
이하 , 첨부도면을 참조하여 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도 1는 종래의 반도체 메모리 장치를 설명하기 위한 구성도이고, 도 2는 종래의 반도체 메모리 장치의 신호 파형도이다.
도 1에 도시한 바와 같이, 일반적인 NAND 스트링을 갖는 마스크 롬은 메모리 셀 어레이부(5)의 특정 셀에 저장된 데이터를 읽기 위해 비트라인 디코더(1), 워드라인 디코더(2), 센스앰프(100)로 구성된다.
여기서, 메모리 셀은 셀의 종류에 따라 선택적으로 읽을 수 있는 셀 스트링(6)으로 구성된다.
또한, 메모리 셀의 셀 스트링(6)을 구성하는 MOSFET중에서 일부 트랜지스터는 공핍형(Depletion) 트랜지스터(6c)이고, 나머지는 증가형(Enhancement) 트랜지스터(6b)이다.
그리고, 상기 센스앰프(100)는 게이트에 프리차지 신호를 입력받아 소오스-드레인 경로를 통해 전원전압과 셀 스트링(6)을 연결하는 제 1 PMOS 트랜지스터(P1)와, 상기 제 1 PMOS 트랜지스터(P1) 및 셀 스트링(6) 사이의 노드(N1)의 신호를 입력받아 반전하는 인버터(3)와, 게이트에 상기 인버터(3)의 출력신호를 입력받아 소오스-드레인 경로를 통해 전원전압과 셀 스트링(6)을 연결하는 제 2 PMOS 트랜지스터(P2)와, 상기 인버터(3)의 출력신호를 래치시키는 래치부(4)를 포함하여 구성된다.
상기와 같은 구성을 갖는 종래 마스크 롬의 동작을 설명하면 다음과 같다.
도 2에 도시한 바와 같이, 프리차지 신호가 입력되면 제 1 PMOS 트랜지스터(P1)를 통해 전원전압이 노드(N1)에 인가되고, 프리차지가 종료되어 롬 인에이블(Rom enable) 신호가 활성화되면 직렬로 연결된 메모리 셀의 각각의 트랜지스터에 특정 어드레스가 인가된다.
일반적으로 셀에 저장된 데이터를 센스앰프(100)에서 감지하게 되는데, 먼저 선택된 셀의 워드라인이 로우 레벨을 갖게 되고 나머지 워드라인이 하이 레벨을 갖게 된다.
즉, 메모리 셀의 셀 스트링(6)에서 선택된 하나의 워드라인이 로우 레벨이 되고 선택되지 않은 워드라인이 하이 레벨이 되어 셀의 특성에 따라 접지단까지의경로가 온/오프되게 된다.
한편, 이와 같이 선택된 셀이 공핍형 트랜지스터(6c)인 경우에는 센스앰프(100)의 센싱 출력(Output)이 하이 레벨이 되고, 선택된 셀이 증가형 트랜지스터(6b)인 경우에는 센스앰프(100)의 센싱 출력(Output)이 로우 레벨이 된다.
그러나, 하이 레벨의 센싱 출력(Output)인 경우에는 프리차지 신호에 의해 노드(N1)에 인가된 전압이 셀 스트링(6)을 통해서 접지단으로 빠져야되지만, 메모리 셀의 작은 크기로 인하여 Is(Saturation Current)의 흐름이 적어져 상기 노드(N1)의 전압이 감소하지 않는다(제 1 구간).
반대로, 로우 레벨의 센싱 출력(Output)인 경우는 노드(N1)에 프리차지된 전압을 유지해야하는데, 이때 저항이 큰 제 2 PMOS 트랜지스터(P2)의 유입전류에 의해서 영향을 받게 된다(제 2 구간).
그러나, 상기와 같은 종래의 반도체 메모리 장치는 다음과 같은 문제점이 있다.
메모리 셀의 데이터를 센싱할 시에 트랜지스터의 제한된 크기로 인하여 메모리 셀 내부에서 전류의 흐름이 제한되고, 이로 인하여 데이터에 대한 정확한 센싱이 어렵다.
또한, 메모리 셀의 전류 흐름을 증가시키기 위해 트랜지스터의 크기를 크게 하게 되면 레이아웃(Layout) 면적이 늘어나게 된다.
본 발명은 상기의 문제점을 해결하기 위한 것으로, 2개의 더미 셀 스트링을더 포함하는 메모리 셀을 비교기를 이용하여 센싱함으로써 데이터의 센싱 능력을 향상시킬 수 있도록 한 반도체 메모리 장치를 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 메모리 장치를 나타낸 구성도
도 2는 종래의 반도체 메모리 장치의 동작을 나타낸 파형도
도 3은 본 발명에 의한 반도체 메모리 장치를 나타낸 구성도
도 4는 본 발명에 의한 반도체 메모리 장치의 동작을 나타낸 파형도
도면의 주요 부분에 대한 부호의 설명
21 : 비트라인 디코더 22 : 워드라인 디코더
23a,23b : 제 1, 2 비교기 24 : 인버터
25 : NOR 연산부 26 : 래치부
27 : 메모리 셀 어레이부 28 : 셀 스트링
29a,29b : 제 1, 2 더미 셀 스트링 30a : NMOS 트랜지스터
30b : 공핍형 트랜지스터 30c : 증가형 트랜지스터
300 : 센스앰프
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는 다수개의 메모리 셀로 이루어진 셀 스트링과 다수개의 증가형 트랜지스터로만 이루어진 제 1 더미 셀 스트링 그리고 다수개의 공핍형 트랜지스터로만 이루어진 제 2 더미 셀 스트링으로 구성된 메모리 셀 어레이부와, 상기 셀 스트링 및 제 1, 2 더미 셀 스트링을 이용하여 선택된 셀의 데이터를 판독하는 센스앰프를 포함하여 구성되는 것을 특징으로 한다.
이하 , 첨부도면을 참조하여 본 발명에 따른 반도체 메모리 장치를 설명하면 다음과 같다.
도 3는 본 발명에 의한 반도체 메모리 장치를 설명하기 위한 구성도이고, 도 4는 본 발명에 의한 반도체 메모리 장치의 동작을 설명하기 위한 파형도이다.
도 3에 도시한 바와 같이, 본 발명에 의한 반도체 메모리 장치는 메모리 셀 어레이부(27)의 특정 셀에 저장된 데이터를 읽어 판독하기 위해 어드레스 신호를 입력받아 비트라인을 활성화 또는 비활성화시키는 비트라인 디코더(21)와, 어드레스 신호를 입력받아 워드라인을 활성화 또는 비활성화시키는 워드라인 디코더(22), 셀의 데이터를 판독하는 센스앰프(300)를 포함하여 구성된다.
여기서, 상기 메모리 셀 어레이부(27)의 셀은 셀의 종류에 따라 선택적으로 읽을 수 있는 셀 스트링(28)과, 공핍형 트랜지스터(30b)로만 구성된 제 1 더미 셀스트링(29a)과, 증가형 트랜지스터(30c)로만 구성된 제 2 더미 셀 스트링(29b)으로 이루어진다.
상기 셀 스트링(28)을 구성하는 MOSFET중에서 일부 트랜지스터는 공핍형 트랜지스터(30b)이고 나머지는 증가형 트랜지스터(30c)이며, 상기 제 1, 2 더미 셀 스트링(29a)(29b)은 상기 셀 스트링(28)에 비해 트랜지스터의 개수가 1개 적게 구성된다.
그리고, 상기 센스앰프(300)는 게이트에 프리차지 신호를 입력받아 소오스-드레인 경로를 통해 전원전압과 셀 스트링(28)을 연결하는 제 1 PMOS 트랜지스터(P1)와, 게이트에 프리차지 신호를 입력받아 소오스-드레인 경로를 통해 전원전압과 제 1 더미 셀 스트링(29a)을 연결하는 제 2 PMOS 트랜지스터(P2)와, 게이트에 프리차지 신호를 입력받아 소오스-드레인 경로를 통해 전원전압과 제 2 더미 셀 스트링(29b)을 연결하는 제 3 PMOS 트랜지스터(P3)와, 상기 제 1 PMOS 트랜지스터(P1) 및 셀 스트링(28) 사이의 제 1 노드(N1)와 제 3 PMOS 트랜지스터(P3) 및 제 2 더미 셀 스트링(29b) 사이의 제 3 노드(N3)의 전압을 비교하여 설정된 신호를 출력하는 제 1 비교기(23a)와, 상기 제 1 PMOS 트랜지스터(P1) 및 셀 스트링(28) 사이의 제 1 노드(N1)와 제 2 PMOS 트랜지스터(P2) 및 제 1 더미 셀 스트링(29a) 사이의 제 2 노드(N2)의 전압을 비교하여 설정된 신호를 출력하는 제 2 비교기(23b)와, 상기 제 2 비교기(23b)의 출력신호를 반전하는 인버터(24)와, 상기 제 1 비교기(23a) 및 인버터(24)의 출력신호를 연산하는 NOR 연산부(25)와, 상기 NOR 연산부(25)의 출력신호를 래치시키는 래치부(26)를 포함하여 구성된다.
상기와 같은 구성을 갖는 본 발명에 의한 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 4에 도시한 바와 같이, 로우 레벨을 갖는 프리차지 신호가 입력되면 제 1, 2, 3 PMOS 트랜지스터(P1)(P2)(P3)를 통해 전원전압이 각각 제 1, 2, 3 노드(N1)(N2)(N3)에 인가되고, 프리차지가 종료되어 롬 인에이블(Rom enable) 신호가 활성화되면 특정 메모리 셀의 각각의 트랜지스터에 특정 어드레스가 인가된다.
그리고, 선택된 셀의 워드라인이 로우 레벨을 갖게 되고 나머지 워드라인이 하이 레벨을 갖게 된다.
즉, 메모리 셀의 셀 스트링(28)에서 선택된 하나의 워드라인이 로우 레벨이 되고 선택되지 않은 워드라인이 하이 레벨이 되어 셀의 특성에 따라 접지단까지의 경로가 온/오프되게 된다.
한편, 제 1 더미 셀 스트링(29a)은 증가형 트랜지스터(30c)로만 구성되어 모든 어드레스에 대해서 항상 턴-오프 상태이므로 제 2 노드(N2)에 걸리는 전압은 프리차지 레벨을 항상 유지하고, 프리차지 신호가 디스에이블(Disable) 되었을 때에만 누설 전류로 인한 소정의 전압 감소가 발생한다.
또한, 제 2 더미 셀 스트링(29b)은 공핍형 트랜지스터(30b)로만 구성되어 어떤 워드라인이 선택되더라도 항상 턴-온 되므로 제 1 노드(N1)에 인가되는 전압보다 항상 낮은 전압이 제 3 노드(N3)에 인가된다.
따라서, 상기 제 1 비교기(23a)는 제 1 노드(N1)와 제 3 노드(N3)의 전압을 비교하여 제 1 노드(N1)의 전압이 항상 크기 때문에 로우 레벨의 신호를 출력하고,상기 제 2 비교기(23b)는 제 1 노드(N1)와 제 2 노드(N2)의 전압을 비교하여 제 1 노드(N1)의 전압이 크면 하이 레벨의 신호를 출력하고 제 2 노드(N2)의 전압이 크면 로우 레벨의 신호를 출력한다.
그리고, 상기 제 1, 2 비교기(23a)(23b)의 출력신호를 연산하는 NOR 연산부(25)의 출력신호를 래치부(26)를 통해 출력하게 된다.
상기와 같은 본 발명에 의한 반도체 메모리 장치는 다음과 같은 효과가 있다.
두 개의 더미 셀 스트링을 더 포함하는 메모리 셀을 두 개의 비교기를 이용하여 센싱함으로써 데이터를 판별하는 능력을 향상시킬 수 있다.
또한, 메모리 셀의 레이아웃 면적의 증가 없이 소자의 동작 특성을 향상시킬 수 있다.
Claims (3)
- 다수개의 메모리 셀로 이루어진 셀 스트링과 다수개의 증가형 트랜지스터로만 이루어진 제 1 더미 셀 스트링 그리고 다수개의 공핍형 트랜지스터로만 이루어진 제 2 더미 셀 스트링으로 구성된 메모리 셀 어레이부와,상기 셀 스트링 및 제 1, 2 더미 셀 스트링을 이용하여 선택된 셀의 데이터를 판독하는 센스앰프를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 1, 2 더미 셀 스트링 각각의 트랜지스터의 개수는 셀 스트링의 트랜지스터의 개수보다 더 적음을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 센스앰프는 프리차지 신호에 의해 전원전압과 셀 스트링을 연결하는 제 1 PMOS 트랜지스터와, 프리차지 신호에 의해 전원전압과 제 1 더미 셀 스트링을 연결하는 제 2 PMOS 트랜지스터와, 프리차지 신호에 의해 전원전압과 제 2 더미 셀 스트링을 연결하는 제 3 PMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터 및 셀 스트링 사이의 제 1 노드와 제 3 PMOS 트랜지스터 및 제 2 더미 셀 스트링 사이의 제 3 노드의 전압을 비교하는 제 1 비교기와, 상기 제 1 노드의 전압과 제 2 PMOS 트랜지스터 및 제 1 더미 셀 스트링 사이의 제 2 노드의 전압을 비교하는 제 2 비교기와, 상기 제 2 비교기의 출력신호를 반전하는 인버터와, 상기 제 1 비교기 및 인버터의 출력신호를 연산하는 NOR 연산부와, 상기 NOR 연산부의 출력신호를 래치시키는 래치부를 포함하여 이루어짐을 특징으로 하는 반도체 메모리 장치.
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| KR10-2001-0043743A KR100393977B1 (ko) | 2001-07-20 | 2001-07-20 | 반도체 메모리 장치 |
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| KR10-2001-0043743A KR100393977B1 (ko) | 2001-07-20 | 2001-07-20 | 반도체 메모리 장치 |
Publications (2)
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Families Citing this family (1)
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|---|---|---|---|---|
| KR100729365B1 (ko) | 2006-05-19 | 2007-06-15 | 삼성전자주식회사 | 더미 스트링으로 인한 읽기 페일을 방지할 수 있는 플래시메모리 장치 |
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2001
- 2001-07-20 KR KR10-2001-0043743A patent/KR100393977B1/ko not_active IP Right Cessation
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| KR20030008806A (ko) | 2003-01-29 |
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