JP4991148B2 - Ｎｏｒフラッシュメモリ装置及びそれのシリアルセンシング方法 - Google Patents

Description

本発明は、ＮＯＲフラッシュメモリ装置に関するものであり、より詳しくは、シリアルセンシング動作を遂行するＮＯＲフラッシュメモリ装置に関するものである。

ＮＯＲフラッシュメモリ装置は、電源が切れても貯蔵されたデータが消えず維持される不揮発性メモリ装置である。ＮＯＲフラッシュメモリ装置は、コード貯蔵型メモリ装置であって、処理速度が早いため高速データ処理が必須的な移動電話端末機などに多く用いられる。

ＮＯＲフラッシュメモリ装置のメモリセルは、Ｐ型半導体基板のチャネル領域を挟んでＮ＋不純物にドーピングされたソース領域及びドレーン領域を有する。そしてチャネル領域上に１００Å以下の薄い絶縁膜を挟んで形成されたフローティングゲートとフローティングゲート上に絶縁膜を挟んで形成された制御ゲートを有する。メモリセルのソース、ドレーン、ゲート、そして基板にはプログラム、消去及び読み取り動作時所定のバイアス電圧が印加される。例えば、読み取り動作時、メモリセルは、ドレーンに約１Ｖ、ゲートに約４．５Ｖ、ソースに０Ｖ、そして基板に０Ｖの電圧が入力される。こうしたバイアス条件に従って読取り動作が遂行されれば、プログラムされたセルは、ドレーン領域からソース領域への電流の流れが遮断される。反面に、消去されたセルは、ドレーン領域からソース領域へ電流通路を形成する。ここで、プログラムされたセルは、‘オフセル（ＯＦＦ ｃｅｌｌ）’と言い、消去されたセルは、‘オンセル（ＯＮ ｃｅｌｌ）’と言う。

一方、ＮＯＲフラッシュメモリ装置は、狭い面積に大きい貯蔵容量を有することが好ましい。狭い面積に大きい貯蔵容量を有するＮＯＲフラッシュメモリ装置を具現するためには集積度を向上させなければならない。しかしながら、現在半導体工程技術は集積度を向上させることに限界がある。対案として、集積度の向上なしで貯蔵容量を倍加させることができる方法が開発されてきている。そうした方法のうちの一つは、一つのメモリセルにマルチビットデータ（ｍｕｌｔｉ＿ｂｉｔ ｄａｔａ）を貯蔵する技術である。マルチビットデータを貯蔵しているメモリセルをマルチレベルセル（Ｍｕｌｔｉ＿Ｌｅｖｅｌ Ｃｅｌｌ；ＭＬＣ）と言う。例えば、２＿ビットデータを貯蔵するメモリセルは、スレッショルド電圧に応じて‘１１’、‘１０’、‘０１’、‘００’のような四つの状態を有する。そして、四つの状態は、読み取り動作時メモリセルに流れる電流の差異によって区分される。

メモリセルに貯蔵されたマルチビットデータをセンシングするために、よく知られたように、感知増幅回路が使用される。感知増幅回路は、メモリセルに流れる電流量と基準電流量の差異を感知増幅してメモリセルに貯蔵されたマルチビットデータをセンシングする。感知増幅回路は、メモリセルに貯蔵されたマルチビットデータをセンシングするために多数の相異なる基準電流を必要とする。従って、感知増幅回路は、相異なる多数の基準電流を流す手段を備える。

従来技術によるＮＯＲフラッシュメモリ装置は、メモリセルに流れる電流量と基準電流量の差異を感知増幅するため感知増幅回路内に多数の増幅器を使用している。例えば、感知増幅回路は２＿ビットデータをセンシングするために三つの増幅器を使用する。それぞれの増幅器は、相異なる基準電流に応じてメモリセルに貯蔵されたマルチビットデータをセンシングする。

しかしながら、複数の増幅器が全て同一な特性を有することは、現実的に不可能である。従って、従来技術によるＮＯＲフラッシュメモリ装置は、増幅器の間に存在する不整合によってセンシングマージンが落ちる問題点を有している。例えば、読み取り動作時にデータをセンシングする増幅器とプログラム検証動作時にデータをセンシングする増幅器が変わることができる。この際、同一なデータをセンシングすることにもかかわらず増幅器が互いに変わるので正確なセンシングが成されず、場合によってはセンシング結果が変わることもある。

本発明の技術的課題は、感知増幅回路に存在する不整合問題を改善したＮＯＲフラッシュメモリ装置を提供するところにある。

本発明の他の技術的課題は、マルチビットデータを一定した方向性を有し、センシングするＮＯＲフラッシュメモリ装置及びそれのシリアルセンシング方法を提供するところにある。

前述した技術的課題を達成するための本発明に従うＮＯＲフラッシュメモリ装置は、マルチビットデータを貯蔵するメモリセルと、相異なる基準電圧を発生する基準電圧発生回路と、相異なる基準電圧に応答してメモリセルに貯蔵されたマルチビットデータをシリアルセンシングする感知増幅回路と、感知増幅回路に提供される基準電圧を選択する選択回路と、を含み、選択回路は、感知増幅回路からセンシングされた上位ビットデータに応答して下位ビットデータをセンシングするための基準電圧を選択する。

実施形態で、感知増幅回路は、感知ノードに連結され、相異なる基準電圧に応答して相異なる基準電流を発生する基準電流発生回路と、基準電流発生回路と接地との間に連結され、選択回路から提供された選択信号に応答して相異なる基準電流のうちから一つの基準電流を選択する基準電流選択回路と、を含む。ここで、基準電流発生回路は、感知ノードと接地との間に並列に連結され、相異なる基準電圧に応答して感知ノードと接地との間にそれぞれ電流通路を形成するＮＭＯＳトランジスタから構成される。そして、基準電流選択回路は、ＮＭＯＳトランジスタと接地との間に並列連結され、選択信号に応答してオン（ｏｎ）又はオフ（ｏｆｆ）されるスイッチから構成される。

他の実施形態で、感知増幅回路は、選択された基準電圧に応答して基準電流を発生する基準電流発生回路を含む。基準電流発生回路は、感知ノードと接地との間に連結され、選択された基準電圧のレベルに応じて相異なる基準電流を発生する。基準電流発生回路は、感知ノードと接地との間に連結されたＮＭＯＳトランジスタから構成される。

さらに他の実施形態で、感知増幅回路は、上位ビットデータが感知ノードを通じて出力された後に、感知ノードを所定の電圧レベルにセッティングする感知ノードセット回路をさらに含む。感知ノードセット回路は、感知ノードに電源電圧を提供する。

本発明に従うＮＯＲフラッシュメモリ装置の他の一面は、マルチビットデータを貯蔵するメモリセルと、相異なる基準電圧を発生する基準電圧発生回路と、相異なる基準電圧に応答してメモリセルに貯蔵されたマルチビットデータをシリアルセンシングする感知増幅回路と、感知増幅回路からセンシングされたデータを貯蔵するラッチ回路と、感知増幅回路に提供される基準電圧を選択する選択回路と、を含み、選択回路は、ラッチ回路に貯蔵された上位ビットデータに応答して下位ビットデータをセンシングするための基準電圧を選択する。

実施形態で、感知増幅回路は、感知ノードと接地との間に連結され、相異なる基準電圧に応答して相異なる基準電流を発生する基準電流発生回路と、基準電流発生回路と接地との間に連結され、選択回路から提供された選択信号に応答して相異なる基準電流のうちから一つの基準電流を選択する基準電流選択回路と、感知ノードに連結され、上位ビットデータが感知ノードを通じて出力された後に、感知ノードを所定の電圧レベルにセッティングする感知ノードセット回路と、を含む。

他の実施形態で、ラッチ回路は、感知増幅回路からセンシングされたデータを感知ノードを通じて入力される三状態(tri-state)バッファと、三状態バッファの出力値を貯蔵するラッチと、三状態バッファ及びラッチを連結するデータラインと、を含み、三状態バッファは、データが入力される前にデータラインをディスチャージする。

本発明に従うＮＯＲフラッシュメモリ装置のさらに他の一面は、マルチビットデータを貯蔵するメモリセルと、相異なる基準電圧を発生する基準電圧発生回路と、相異なる基準電圧に応答してメモリセルに貯蔵されたマルチビットデータをシリアルセンシングする感知増幅回路と、感知増幅回路からセンシングされたデータを貯蔵するラッチ回路と、ラッチ回路に貯蔵された上位ビットデータに応答して下位ビットデータをセンシングするための選択回路を発生する選択回路と、選択信号に応答して相異なる基準電圧のうちから選択された基準電圧を感知増幅回路に提供するスイッチ回路と、を含む。

実施形態で、感知増幅回路は、感知ノードと接地との間に連結され、選択された基準電圧のレベルに応じて相異なる基準電流を発生する基準電流発生回路と、感知ノードに連結され、上位ビットデータが感知ノードを通じて出力された後に、感知ノードを所定の電圧レベルにセッティングする感知ノードセット回路と、を含む。

他の実施形態で、ラッチ回路は、感知増幅回路からセンシングされたデータを感知ノードを通じて入力される三状態バッファと、三状態バッファの出力値を貯蔵するラッチと、三状態バッファ及びラッチを連結するデータラインと、を含み、三状態バッファは、データが入力される前にデータラインをディスチャージする。

他の実施形態で、選択回路は、上位ビットデータをセンシングするための選択信号を発生する。スイッチ回路は、選択信号に応答してオン又はオフされるスイッチから構成される。

本発明に従うＮＯＲフラッシュメモリ装置のシリアルセンシング方法は、感知ノードを通じてメモリセルに貯蔵された上位ビットデータをセンシングし、感知ノードを所定の電圧レベルにセッティングし、上位ビットデータによってメモリセルに貯蔵された下位ビットデータをセンシングする。ここで、上位ビットデータは、デフォルトに提供される上位ビットイネーブル信号（ＥＮＭＳＢ）に応答してセンシングされる。

前述したように、本発明に従うＮＯＲフラッシュメモリ装置は、シリアルセンシング動作を遂行するので、感知増幅回路に存在する不整合問題を改善し、従来に比べてセンシングマージンをさらに確保できる。また、本発明に従うＮＯＲフラッシュメモリ装置及びそれのシリアルセンシング方法によれば、一定した方向性を有し、データをセンシングできるのでセンシングマージンを容易に設定できる。

以下、当業者が本発明の技術的思想を容易に実施できるように、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。本明細書では、実施形態で、一つのメモリセルにマルチビットデータ（例えば、２＿ビットのデータ）を貯蔵するＮＯＲフラッシュメモリ装置が詳細に説明される。

図１は、本発明の第１の実施形態によるＮＯＲフラッシュメモリ装置を示すブロック図である。図１を参照すると、ＮＯＲフラッシュメモリ装置１００は、メモリセル１ａと、Ｙゲート回路２ａと、感知増幅回路１０ａと、ラッチ回路２０ａと、選択回路３０ａと、基準電圧発生器４０ａと、そしてコントローラ５０ａと、を含む。

メモリセル１ａは、読み取り動作時にドレーンに約１Ｖの正の電圧、ゲートに約４．５Ｖの正の電圧、そしてソースに０Ｖの電圧が印加される。プログラムされたセルは、‘オフセル’と言い、データ“０”を貯蔵する。そして、消去されたセルは、‘オンセル’と言い、データ“１”を貯蔵する。メモリセル１ａがオフセルであるか、又はオンセルであるかによって、読み取り動作時メモリセル１ａに流れる電流量は変わる。

また、メモリセル１ａは、マルチビットデータ（ｍｕｌｔｉ＿ｂｉｔ ｄａｔａ）を貯蔵できる。例えば、メモリセル１ａは、スレッショルド電圧に応じて‘１１’、‘１０’、‘０１’、‘００’のように２＿ビットデータを貯蔵できる。ここで、先立ったビットのデータを上位ビットデータ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ Ｄａｔａ；ＭＳＢ＿Ｄ）と言い、上位ビットデータ次のデータを下位ビットデータ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ Ｄａｔａ；ＬＳＢ＿Ｄ）と言う。

メモリセル１ａに流れる電流は電流ミラーを形成するＰＭＯＳトランジスタＰ１，Ｐ２に流れる電流の通りである。

Ｙゲート回路２ａは、メモリセル１ａを感知増幅回路１０ａに連結する。Ｙゲート回路２ａは、よく知られたように、直列連結されたＮＭＯＳトランジスタから構成される。

感知増幅回路１０ａは、メモリセル１ａに流れる電流と基準電流の差異を感知増幅する。感知増幅回路１０ａは、ビットラインプリチャージ回路１１ａと、ビットラインディスチャージ回路１２ａと、感知ノードセット回路１３ａと、基準電流発生回路１４ａと、基準電流選択回路１５ａと、ビットラインバイアストランジスタＮ２と、そして電流ミラーを形成するＰＭＯＳトランジスタＰ１，Ｐ２と、を含む。

ビットラインプリチャージ回路１１ａは、ビットラインプリチャージ信号ＢＬＰＲＥに応答して感知増幅回路１０ａに電源電圧を提供する。ビットラインプリチャージ回路１１ａは、電源端子とＰＭＯＳトランジスタＰ１，Ｐ２との間にそれぞれ連結されたＰＭＯＳトランジスタから構成される。

ビットラインディスチャージ回路１２ａは、メモリセル１ａに貯蔵されたデータを読み取る前に、ビットラインにある電荷を除去する。ビットラインディスチャージ回路１２ａは、ビットラインディスチャージ信号ＢＬＤＩＳに応答してビットラインをディスチャージする。ビットラインディスチャージ回路１２ａは、ビットラインに連結されたＮＭＯＳトランジスタＮ３から構成される。

感知ノードセット回路１３ａは、感知増幅回路１０ａの出力端である感知ノードＳＡＯに連結される。感知ノードセット回路１３ａは、初期化信号ＩＮＩＴに応答してメモリセル１ａに貯蔵された上位ビットデータが感知ノードＳＡＯを通じて出力された後、感知ノードＳＡＯを所定の電圧レベルにセッティングする。感知ノードＳＡＯを所定の電圧レベルにセッティングする理由はマルチビットデータが一定した方向性を有してセンシングされるようにするためである。すなわち、上位及び下位ビットデータが全てオンセル（データ“１”）状態からオフセル（データ“０”）状態へセンシングされるようにするためである。マルチビットデータが一定した方向性を有してセンシングされれば、センシングマージンを設定することが容易になり、マルチビットデータについての同一なＡＣ解析が可能となる。

感知ノードセット回路１３ａは、初期化信号ＩＮＩＴに応答して感知ノードＳＡＯに電源電圧を提供する。感知ノードセット回路１３ａは、初期化信号ＩＮＩＴに応答して電源端子と感知ノードとの間に電流通路を形成するＭＯＳトランジスタから構成される。感知ノードセット回路１３ａは、好ましくは、ＰＭＯＳトランジスタＰ３から構成できる。

基準電流発生回路１４ａは、感知ノードＳＡＯと基準電流選択回路１５ａとの間に連結され、相異なる基準電圧に応答して相異なる基準電流を発生する。実施形態で、基準電流発生回路１４ａは、感知ノードＳＡＯと基準電流選択回路１５ａとの間に並列に連結され、相異なる基準電圧（ＤＧ＿Ｈ，ＤＧ＿Ｍ，ＤＧ＿Ｌ）に応答して感知ノードＳＡＯと接地との間にそれぞれ電流通路を形成するＮＭＯＳトランジスタＮ１４，Ｎ１５，Ｎ１６から構成される。

基準電流選択回路１５ａは、基準電流発生回路１４ａと接地との間に連結され、選択信号に応答して相異なる基準電流のうちから一つの基準電流を選択する。実施形態で、基準電流選択回路１５ａは、基準電流発生回路１４ａと接地との間に並列連結され、選択信号（ＭＳＢ＿Ｍ，ＬＳＢ＿Ｌ，ＬＳＢ＿Ｈ）に応答して基準電流発生回路１４ａと接地との間に電流通路を形成する選択トランジスタから構成される。ここで、選択トランジスタは、パストランジスタと、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタと、から構成できる。図１で、選択トランジスタは、選択信号（ＭＳＢ＿Ｍ，ＬＳＢ＿Ｌ，ＬＳＢ＿Ｈ）に応答してそれぞれオン（ＯＮ）又はオフ（ＯＦＦ）されるＮＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３から構成されている。

例えば、第１の選択信号ＭＳＢ＿Ｍが基準電流選択回路１５ａに入力されれば、感知ノードＳＡＯと接地との間に上位ビットデータを出力するための基準電流が流れる。この際、基準電流は、ＮＭＯＳトランジスタＮ１２，Ｎ１５を通じて流れる。次に、第２の選択信号ＬＳＢ＿Ｌが入力されれば、感知ノードＳＡＯと接地との間に下位ビットデータを出力するための基準電流が流れる。この際、基準電流はＮＭＯＳトランジスタＮ１１，Ｎ１４を通じて流れる。

ビットラインバイアストランジスタＮ２は、読み取り動作時一定したレベルの直流電圧（例えば、１．５Ｖ）が入力される。電流ミラーを形成するＰＭＯＳトランジスタＰ２に流れる電流が感知ノードＳＡＯと接地との間に流れる基準電流より高ければ、感知ノードＳＡＯの電圧レベルは立ち上がる。

感知増幅回路１０ａは、メモリセル１ａに流れる電流と基準電流の差異を感知増幅してメモリセル１ａに貯蔵されたマルチビットデータを出力する。

感知増幅回路１０ａは、メモリセル１ａに貯蔵されたマルチビットデータをセンシングするとき、一つの増幅手段を使用する。増幅手段は、電流ミラーを形成するＰＭＯＳトランジスタＰ１，Ｐ２と基準電流を生成するＮＭＯＳトランジスタＮ１１〜Ｎ１６から構成される。感知増幅回路１０ａは、一つの増幅手段のための２＿ビットデータをセンシングするので、２回のセンシング動作を遂行する。こうしたセンシング動作をシリアルセンシング動作という。

従来多数の増幅手段を使用してパラレルセンシング動作を遂行する感知増幅回路と比較して見れば、本発明に従う感知増幅回路は、一つの増幅手段を使用してシリアルセンシング動作を遂行するので従来の不整合問題を改善できる。

ラッチ回路２０ａは、感知増幅回路１０ａの出力値が入力される。ラッチ回路２０ａは、ラッチイネーブル信号ＥＮＬＡＴに応答して感知増幅回路１０ａの出力値をラッチする。ラッチ回路２０ａの構造及び動作は後述される図２を参照して詳細に説明する。

選択回路３０ａは、ラッチ回路２０ａに先ず貯蔵された上位ビットデータＭＳＢ＿Ｄに応答して、下位ビットデータを出力するための選択信号を感知増幅回路１０ａに提供する。まず、選択回路３０ａは、上位ビットデータＭＳＢ＿Ｄを出力するため上位ビットイネーブル信号ＥＮＭＳＢに応答して第１の選択信号ＭＳＢ＿Ｍを発生する。第１の選択信号ＭＳＢ＿Ｍが感知増幅回路１０ａに入力されれば、上位ビットデータＭＳＢ＿Ｄはラッチ回路２０ａに貯蔵される。

次に、選択回路３０ａは、ラッチ回路２０ａに貯蔵されたビットデータＭＳＢ＿Ｄが入力される。選択回路３０ａは上位ビットデータＭＳＢ＿Ｄが入力され、下位ビットデータＬＳＢ＿Ｄを出力するための第２の選択信号ＬＳＢ＿Ｌ又は第３の選択信号ＬＳＢ＿Ｈを発生する。例えば、上位ビットデータＭＳＢ＿Ｄが“１”であれば、第２の選択信号ＬＳＢ＿Ｌが発生し、上位ビットデータＭＳＢ＿Ｄが“０”であれば、第３の選択信号ＬＳＢ＿Ｈが発生する。第２又は第３の選択信号ＬＳＢ＿Ｌ又はＬＳＢ＿Ｈは、感知増幅回路１０ａに入力される。この際、下位ビットデータがラッチ回路２０ａに貯蔵される。

基準電圧発生器４０ａは、相異なる基準電圧を発生する。図１で基準電圧は相異なる三つの電圧レベルを有する。第１の基準電圧ＤＧ＿Ｍは、上位ビットデータを出力するための基準電圧であり、第２又は第３の基準電圧ＤＧ＿Ｌ又はＤＧ＿Ｈは、下位ビットデータを出力するための基準電圧である。

コントローラ５０ａは、感知増幅回路１０ａ、ラッチ回路２０ａ、そして選択回路３０ａに読み取り動作時必要な制御信号（ＥＮＬＡＴ，ＥＮＭＳＢ，ＩＮＩＴなど）を提供する。コントローラ５０ａで提供される制御信号のタイミング図は図３に示されている。

図２は、図１に示されたラッチ回路を示す回路図である。図２を参照すると、ラッチ回路２０ａは、三状態バッファ２１ａとデータラッチ手段２２ａとを含む。

三状態バッファ２１ａは、感知増幅回路（図１参照）１０ａの感知ノードＳＡＯ及びデータラインＤＬに連結されるインバータを含む。インバータは、ＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ５とから構成される。インバータは、感知増幅回路１０ａの出力値を反転する。

三状態バッファ２１ａは、ラッチイネーブル信号ＥＮＬＡＴ，ｎＥＮＬＡＴに応答してオン（ＯＮ）又はオフ（ＯＦＦ）されるＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ４とを含む。ＰＭＯＳトランジスタＰ４は、ＰＭＯＳトランジスタＰ５とデータラインＤＬとの間に連結されている。ＮＭＯＳトランジスタＮ４は、ＮＭＯＳトランジスタＮ５とデータラインＤＬとの間に連結されている。ＮＭＯＳトランジスタＮ４は、ラッチイネーブル信号ＥＮＬＡＴが入力される。そして、ＰＭＯＳトランジスタＰ４は反転されたラッチイネーブル信号ｎＥＮＬＡＴが入力される。

感知増幅回路１０ａの出力値がハイレベルに設定された状態で、ラッチイネーブル信号ＥＮＬＡＴが活性化されれば、データラインＤＬにある電荷は除去される。すなわち、データラインＤＬにある電荷はＮＭＯＳトランジスタＮ４，Ｎ５を通じて接地に抜け出る。ここで、ラッチイネーブル信号ＥＮＬＡＴは、メモリセル（図１参照）１ａに貯蔵されたマルチビットデータを出力する前に発生する信号である。ラッチイネーブル信号ＥＮＬＡＴは、データ出力前にデータラインＤＬをディスチャージするための信号である。

データラッチ手段２２ａは、二つのインバータＩＮＶ１，ＩＮＶ２とパストランジスタＰＴ１とを含む。インバータＩＮＶ１，ＩＮＶ２は、データラインＤＬを通じて入力されたデータをラッチする。パストランジスタＰＴ１は、ラッチイネーブル信号ＥＮＬＡＴ，ｎＥＮＬＡＴに応答してターンオンされる。すなわち、ラッチイネーブル信号ｎＥＮＬＡＴが活性化されるとき、データラッチ手段２２ａは三状態バッファ２１ａの出力値をラッチする。

図３は、図１に示されたコントローラで提供される制御信号についてのタイミング図である。図１〜図３を参照してメモリセル１ａに貯蔵された２＿ビットデータについてのシリアルセンシング動作が説明される。

先ず、ビットラインディスチャージ回路１２ａにビットラインディスチャージ信号ＢＬＤＩＳが入力され、次いでビットラインプリチャージ回路１１ａにビットラインプリチャージ信号ＢＬＰＲＥが入力されれば、感知増幅回路１０ａの感知ノードＳＡＯはハイレベルに設定される。

感知ノードＳＡＯがハイレベルに設定された状態で、ラッチ回路２０ａにラッチイネーブル信号ＥＮＬＡＴが入力されれば、ラッチ回路２０ａのデータラインＤＬにある電荷は除去される。この際、未知状態にあったラッチ回路２０ａの出力ノードＤＯはハイレベルに設定される。

上位ビットイネーブル信号ＥＮＭＳＢに応答して第１の選択信号ＭＳＢ＿Ｍが感知増幅回路１０ａに入力されれば、感知ノードＳＡＯと接地との間に第１の基準電圧ＤＧ＿Ｍによる第１の基準電流が発生される。感知増幅回路１０ａは、メモリセル１ａに流れるセル電流と第１の基準電流の差異を感知増幅する。この際、感知ノードＳＡＯの電圧レベルはメモリセル１ａに貯蔵された上位ビットデータによって変わる。すなわち、上位ビットデータＭＳＢ＿Ｄが“１”であれば、感知ノードＳＡＯはハイレベルを維持する。しかしながら、上位ビットデータＭＳＢ＿Ｄが“０”であれば、感知ノードＳＡＯはローレベルに立ち下がる。

次に、ラッチイネーブル信号がＥＮＬＡＴがラッチ回路２０ａに入力されれば、ラッチ回路２０ａは、上位ビットデータＭＳＢ＿Ｄを貯蔵する。この際、出力ノードＤＯを通じて上位ビットデータＭＳＢ＿Ｄが出力される。

次に、初期化信号ＩＮＩＴが感知ノードセット回路１３ａに入力されれば、感知ノードＳＡＯは、上位ビットデータＭＳＢ＿Ｄに関係なくハイレベルにセッティングされる。感知ノードＳＡＯがハイレベルにセッティングされた状態で、選択回路３０ａは上位ビットデータＭＳＢ＿Ｄによって第２の選択信号ＬＳＢ＿Ｌ又は第３の選択信号ＬＳＢ＿Ｈを発生する。すなわち、上位ビットデータＭＳＢ＿Ｄが“１”であれば、第２の選択信号ＬＳＢ＿Ｌが発生し、上位ビットデータＭＳＢ＿Ｄが“０”であれば、第３の選択信号ＬＳＢ＿Ｈが発生する。

第２の選択信号ＬＳＢ＿Ｌが発生すれば、感知ノードＳＡＯと接地との間に第２の基準電圧ＤＧ＿Ｌによる第２の基準電流が発生する。第３の選択信号ＬＳＢ＿Ｈが発生すれば、感知ノードＳＡＯと接地との間に第３の基準電圧ＤＧ＿Ｈによる第３の基準電流が発生する。第２又は第３の基準電圧ＤＧ＿Ｌ又はＤＧ＿Ｈは、メモリセル１ａに貯蔵された下位ビットデータＬＳＢ＿Ｄを出力するための基準電圧である。

以下では、メモリセル１ａに上位ビットデータＭＳＢ＿Ｄが“１”と仮定し、下位ビットデータＬＳＢ＿Ｄをセンシングする過程が説明される。感知増幅回路１０ａで第２の基準電流が発生すれば、感知ノードＳＡＯの電圧レベルは、メモリセル１ａに貯蔵された下位ビットデータによって変わる。すなわち、下位ビットデータＬＳＢ＿Ｄが“１”であれば、感知ノードＳＡＯはハイレベルを維持する。しかしながら、下位ビットデータＬＳＢ＿Ｄが“０”であれば、感知ノードＳＡＯはローレベルに立ち下がる。

次に、ラッチイネーブル信号がＥＮＬＡＴがラッチ回路２０ａに入力されれば、ラッチ回路２０ａは、下位ビットデータＬＳＢ＿Ｄをラッチする。この際、出力ノードＤＯを通じて下位ビットデータＬＳＢ＿Ｄが出力される。

図１を参照すれば、本発明の第１の実施形態によるＮＯＲフラッシュメモリ装置１００は、感知増幅回路１０ａ内に一つの増幅手段を使用してシリアルセンシング動作を遂行する。本発明に従うＮＯＲフラッシュメモリ装置１００によれば、従来の増幅手段の間に存在する不整合問題を解決できる。そして、本発明に従うＮＯＲフラッシュメモリ装置１００は、従来に比べてセンシングマージンを大きく改善できる。

また、本発明の第１の実施形態によるＮＯＲフラッシュメモリ装置１００は、感知増幅回路１０ａ内に感知ノードセット回路１３ａを備えてマルチビットデータを一定した方向性を有してセンシングできる。従って、本発明に従うＮＯＲフラッシュメモリ装置１００はセンシングマージンを容易に設定できる。

図４は、本発明の第２の実施形態によるＮＯＲフラッシュメモリ装置を示すブロック図である。図４を参照すれば、ＮＯＲフラッシュメモリ装置２００は、メモリセル１ｂと、Ｙゲート回路２ｂと、感知増幅回路１０ｂと、ラッチ回路２０ｂと、選択回路３０ｂと、スイッチ回路３５ｂと、基準電圧発生器４０ｂと、そしてコントローラ５０ｂと、を含む。ここで、メモリセル１ｂ、Ｙゲート回路２ｂ、ラッチ回路２０ｂ、選択回路３０ｂ、基準電圧発生器４０ｂ、そしてコントローラ５０ｂは図１〜図３で説明したようである。

感知増幅回路１０ｂは、ビットラインプリチャージ回路１１ｂと、ビットラインディスチャージ回路１２ｂと、感知ノードセット回路１３ｂと、そして基準電流発生回路１４ｂと、を含む。ここで、ビットラインプリチャージ回路１１ｂ、ビットラインディスチャージ回路１２ｂ、そして感知ノードセット回路１３ｂは、図１で説明したようである。基準電流発生回路１４ｂは、基準電圧Ｖｒｅｆが入力され、基準電流が流れるようにする。基準電流発生回路１４ｂは一つのＮＭＯＳトランジスタＮ１から構成される。

スイッチ回路３５ｂは、選択回路３０ｂで提供される選択信号ＭＳＢ＿Ｍ，ＬＳＢ＿Ｌ，ＬＳＢ＿Ｈに応答してオン又はオフされるスイッチ４１，４２，４３から構成される。スイッチ４１，４２，４３は、パストランジスタ、ＮＯＭＳトランジスタ、又はＰＭＯＳトランジスタなどで実現できる。スイッチ回路３５ｂは基準電流発生回路１４ｂに選択された基準電圧Ｖｒｅｆを提供する。

スイッチ回路３５ｂは、第１のスイッチ４１がオンされるとき、基準電流発生回路１４ｂに第１の基準電圧ＤＧ＿Ｍを提供する。第１の基準電圧ＤＧ＿Ｍは、メモリセル１ｂに貯蔵された上位ビットデータＭＳＢ＿Ｄを出力するため提供される電圧である。スイッチ回路３５ｂは、第２又は第３のスイッチ４２，４３がオンされるとき、基準電流発生回路１４ｂに第２又は第３の基準電圧ＤＧ＿Ｌ，ＤＧ＿Ｈを提供する。第２又は第３の基準電圧ＤＧ＿Ｌ，ＤＧ＿Ｈは、メモリセル１ｂに貯蔵された下位ビットデータＬＳＢ＿Ｄを出力するため提供される電圧である。

本発明の第２の実施形態によるＮＯＲフラッシュメモリ装置２００は、一つのＮＭＯＳトランジスタＮ１を通じて相異なる基準電圧が入力されるので不整合問題が殆ど発生しない。

一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から外れない限度内で色々の変形が可能なことは勿論である。したがって、本発明の範囲は、前述した実施形態に局限されて決められなくてはいけなく、特許請求の範囲だけではなく、この発明の特許請求の範囲と均等なことによって決められるべきである。

本発明の第１の実施形態によるＮＯＲフラッシュメモリ装置を示すブロック図である。 図１に示されたラッチ回路の一実施形態を示す回路図である。 図１に示されたコントローラで提供される制御信号についてのタイミング図である。 本発明の第２の実施形態によるＮＯＲフラッシュメモリ装置を示すブロック図である。

符号の説明

１ａ メモリセル
２ａ Ｙゲート回路
１０ａ 感知増幅回路
１１ａ ビットラインプリチャージ回路
１２ａ ビットラインディスチャージ回路
１３ａ 感知ノードセット回路
１４ａ 基準電流発生回路
１５ａ 基準電流選択回路
２０ａ ラッチ回路
３０ａ 選択回路
４０ａ 基準電圧発生器
５０ａ コントローラ
１００ ＮＯＲフラッシュメモリ装置
ＢＬＤＩＳ ビットラインディスチャージ信号
ＤＧ＿Ｈ，ＤＧ＿Ｍ，ＤＧ＿Ｌ 基準電圧
ＥＮＬＡＴ 制御信号
ＥＮＭＳＢ 上位ビットイネーブル信号
ＩＮＩＴ 初期化信号
ＬＳＢ＿Ｄ 下位ビットデータ
ＭＳＢ＿Ｄ 上位ビットデータ
ＭＳＢ＿Ｍ，ＬＳＢ＿Ｌ，ＬＳＢ＿Ｈ 選択信号
Ｎ２ ビットラインバイアストランジスタ
Ｎ３，Ｎ１１，Ｎ１２，Ｎ１４，Ｎ１５，Ｎ１６ ＮＭＯＳトランジスタ
Ｐ１，Ｐ２ ＰＭＯＳトランジスタ
ＳＡＯ 感知ノード

Claims (9)

1. マルチビットデータを貯蔵するメモリセルと、
   相異なる基準電圧を発生する基準電圧発生回路と、
   前記相異なる基準電圧に応答して前記メモリセルに貯蔵されたマルチビットデータをシリアルセンシングする感知増幅回路と、
   前記感知増幅回路からセンシングされたデータを貯蔵するラッチ回路と、
   前記感知増幅回路に提供される基準電圧を選択する選択回路と、を含み、
   前記選択回路は、前記ラッチ回路に貯蔵された上位ビットデータに応答して下位ビットデータをセンシングするための基準電圧を選択し、
   前記感知増幅回路は、
   感知ノードと接地との間に連結され、前記相異なる基準電圧に応答して相異なる基準電流を発生する基準電流発生回路と、
   前記基準電流発生回路と接地との間に連結され、前記選択回路から提供された選択信号に応答して前記相異なる基準電流のうちから一つの基準電流を選択する基準電流選択回路と、前記感知ノードに連結され、前記上位ビットデータが前記感知ノードを通じて出力された後に、前記感知ノードを所定の電圧レベルにセッティングする感知ノードセット回路とを含み、
   前記ラッチ回路は、
   前記感知増幅回路からセンシングされたデータを感知ノードを通じて入力される三状態バッファと、
   前記三状態バッファの出力値を貯蔵するラッチと、
   前記三状態バッファ及び前記ラッチを連結するデータラインと、を含み、
   前記三状態バッファは、前記データが入力される前に前記データラインをディスチャージすることを特徴とするＮＯＲフラッシュメモリ装置。
2. 前記基準電流発生回路は、前記感知ノードと接地との間に並列に連結され、前記相異なる基準電圧に応答して前記感知ノードと接地との間にそれぞれ電流通路を形成するＮＭＯＳトランジスタＮ１４，Ｎ１５，Ｎ１６から構成されることを特徴とする請求項１に記載のＮＯＲフラッシュメモリ装置。
3. 前記基準電流選択回路は、前記ＮＭＯＳトランジスタＮ１４，Ｎ１５，Ｎ１６と接地との間に並列連結され、前記選択信号に応答してＮＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１３から構成されることを特徴とする請求項２に記載のＮＯＲフラッシュメモリ装置。
4. 前記感知ノードセット回路は、電源端子と前記感知ノードとの間に電流通路を形成するＭＯＳトランジスタから構成されることを特徴とする請求項１に記載のＮＯＲフラッシュメモリ装置。
5. マルチビットデータを貯蔵するメモリセルと、
   相異なる基準電圧を発生する基準電圧発生回路と、
   前記相異なる基準電圧に応答して前記メモリセルに貯蔵されたマルチビットデータをシリアルセンシングする感知増幅回路と、
   前記感知増幅回路からセンシングされたデータを貯蔵するラッチ回路と、
   前記ラッチ回路に貯蔵された上位ビットデータに応答して下位ビットデータをセンシングするための選択回路を発生する選択回路と、
   前記選択回路に応答して前記相異なる基準電圧のうちから選択された基準電圧を前記感知増幅回路に提供するスイッチ回路と、を含み、
   前記感知増幅回路は、感知ノードと接地との間に連結され、前記選択された基準電圧のレベルによって相異なる基準電流を発生する基準電流発生回路と、
   前記感知ノードに連結され、前記上位ビットデータが前記感知ノードを通じて出力された後に、前記感知ノードを所定の電圧レベルにセッティングする感知ノードセット回路とを含み、
   前記ラッチ回路は、
   前記感知増幅回路からセンシングされたデータを感知ノードを通じて入力される三状態バッファと、
   前記三状態バッファの出力値を貯蔵するラッチと、
   前記三状態バッファ及び前記ラッチを連結するデータラインと、を含み、
   前記三状態バッファは、前記データが入力される前に前記データラインをディスチャージすることを特徴とするＮＯＲフラッシュメモリ装置。
6. 前記基準電流発生回路は、前記感知ノードと接地との間に連結されたＮＭＯＳトランジスタから構成されることを特徴とする請求項５に記載のＮＯＲフラッシュメモリ装置。
7. 前記感知ノードセット回路は、電源端子と前記感知ノードとの間に電流通路を形成するＭＯＳトランジスタから構成されることを特徴とする請求項５に記載のＮＯＲフラッシュメモリ装置。
8. 前記選択回路は、前記上位ビットデータをセンシングするための選択信号を発生することを特徴とする請求項５に記載のＮＯＲフラッシュメモリ装置。
9. 前記スイッチ回路は、前記選択信号に応答してオン又はオフされるスイッチから構成されることを特徴とする請求項５に記載のＮＯＲフラッシュメモリ装置。

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