KR100729365B1

KR100729365B1 - 더미 스트링으로 인한 읽기 페일을 방지할 수 있는 플래시메모리 장치

Info

Publication number: KR100729365B1
Application number: KR1020060045275A
Authority: KR
Inventors: 곽판석; 김홍수
Original assignee: 삼성전자주식회사
Priority date: 2006-05-19
Filing date: 2006-05-19
Publication date: 2007-06-15
Also published as: US20070285985A1; US20090262580A1; US7940566B2; US7570517B2

Abstract

본 발명에 따른 낸드 플래시 메모리 장치는 제 1 낸드 스트링들(또는 정상 스트링들)과 제 2 낸드 스트링(또는 더미 스트링)을 포함하는 적어도 하나의 메모리 블록과; 상기 제 2 낸드 스트링은 서로 인접한 제 1 낸드 스트링들 사이에 배치되며; 상기 제 1 낸드 스트링들에 각각 전기적으로 연결된 제 1 비트 라인들과; 상기 제 2 낸드 스트링에 대응하는 제 2 비트 라인과; 상기 제 1 및 제 2 낸드 스트링들에 각각 전기적으로 연결된 공통 소오스 라인과; 그리고 상기 제 2 비트 라인을 통해 상기 공통 소오스 라인과 전기적으로 연결된 스트랩핑 라인을 포함한다. 상기 제 2 비트 라인은 제 1 콘택을 통해 상기 공통 소오스 라인과 전기적으로 연결된 제 1 비트 라인 세그먼트, 제 2 콘택을 통해 상기 제 2 낸드 스트링에 전기적으로 연결된 제 2 비트 라인 세그먼트, 그리고 상기 제 1 콘택과 상기 제 2 콘택 사이에 배열되고 상기 제 1 및 제 2 비트 라인 세그먼트들과 전기적으로 분리된 제 3 비트 라인 세그먼트로 구성된다.

Description

더미 스트링으로 인한 읽기 페일을 방지할 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF PREVENTING READ FAIL DUE TO DUMMY STRINGS}

도 1은 종래 기술에 따른 낸드 플래시 메모리 장치의 어레이 구조를 보여주는 블록도이다.

도 2는 종래 기술에 따른 트리플 웰 구조를 보여주는 단면도이다.

도 3은 도 1에 도시된 메모리 블록의 스트링 구조를 보여주는 회로도이다.

도 4는 인접한 메모리 셀들 사이에 생기는 전계 커플링을 설명하기 위한 도면이다.

도 5는 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리 장치의 어레이 구조를 보여주는 회로도이다.

도 6은 도 5에 도시된 메모리 셀 어레이를 보여주는 평면도이다.

도 7a는 도 6의 점선 Ⅰ-Ⅰ'을 따라 절단된 단면을 보여주는 단면도이다.

도 7b는 도 6의 점선 Ⅱ-Ⅱ'을 따라 절단된 단면을 보여주는 단면도이다.

도 8은 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리 장치를 보여주는 블록도이다.

도 9는 도 8에 도시된 메모리 셀 어레이를 보여주는 평면도이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로 플래시 메모리 장치에 관한 것이다.

일반적인 낸드 플래시 메모리 장치의 어레이 구조를 보여주는 블록도가 도 1에 도시되어 있다. 도 1을 참조하면, 낸드 플래시 메모리 장치는 메모리 블록들로 구성된 메모리 셀 어레이를 포함한다. 각 메모리 블록은 열들(또는 비트 라인들)에 각각 대응하는 복수의 스트링들(또는 낸드 스트링들)로 구성되며, 도 1에 도시된 바와 같이, 각 메모리 블록의 스트링들은 공통 소오스 라인(CSL)에 연결된다. 각 스트링은, 도 2에 도시된 바와 같이, 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연결된 복수의, 예를 들면, 32의 메모리 셀 트랜지스터들(MC31∼MC0)로 구성된다.

도 1에 도시된 메모리 블록들은 포켓 P웰(10) 내에서 형성된다. 포켓 P웰(10)은, 도 3에 도시된 바와 같이, P형 기판(12)에 형성된 딥 N웰(14) 내에 형성된다. 이러한 트리플 웰 구조는 미국특허공보 제5962888호에 "WELL STRUCTURE NON-VOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

잘 알려진 바와 같이, 낸드 플래시 메모리 장치는 페이지 단위로 독출 및 프로그램 동작을 수행하고 메모리 블럭 단위로 소거 동작을 수행한다. 낸드형 플래시 메모리 장치는 CMOS 공정 기술을 이용하여 제조되며, 메모리 장치의 주변 회로를 구성하는 반도체 소자들 (예를 들면, PMOS 및 NMOS 트랜지스터들)은 P형 반도체 기판에 형성된다. 만약 별도의 공정없이 메모리 셀 어레이를 구성하는 메모리 셀들 역시 P형 반도체 기판에 형성되면, 소거 동작시 메모리 셀들의 기판 또는 벌크에만 고전압을 가할 수 없게 된다. 이러한 이유때문에, 메모리 셀 어레이는 포켓 P웰 영역에 형성되며, 포켓 P웰 영역은 P형 반도체 기판 상에 형성된 딥 N웰에 잘 알려진 이온 주입 공정을 이용하여 형성된다. 그러한 포켓 P웰 영역은 독출 및 프로그램 동작시 0V로 그리고 소거 동작시 높은 전압 (예를 들면, 20V)으로 바이어스된다.

높은 저장 용량의 요구를 만족시키기 위해서, 메모리 셀들의 수가 급속하게 증가되는 추세이다. 메모리 셀들의 수가 증가함에 따라, 각 행에 연결되는 메모리 셀들의 수 또는 스트링들(또는 비트 라인들)의 수가 증가할 것이다. 스트링들(또는 비트 라인들)의 수가 증가함에 따라, 공통 소오스 라인(CSL) 역시 길어질 것이다. 공통 소오스 라인(CSL)이 길어지는 경우, 공통 소오스 라인(CSL)의 저항 성분이 증가할 것이다. 이는 읽기 동작시 스트링을 통해 흐르는 온-셀 전류를 방전하는 데 걸리는 시간이 증가하게 한다. 따라서, 읽기 동작에 필요한 시간을 단축하기 위해서는 공통 소오스 라인(CSL)의 저항 성분을 줄이는 것이 바람직하다. 공통 소오스 라인(CSL)의 저항 성분은 스트랩핑(strapping) 기술을 통해 감소될 수 있다. 스트랩핑이란 공통 소오스 라인(CSL) 상에 메탈 라인을 배열하고 메탈 라인을 공통 소오스 라인(CSL)과 전기적으로 연결(contact)하는 것을 의미한다. 그러한 메탈 라인은, 일반적으로, "스트랩핑 라인" (strapping line)이라 불린다. 이러한 스트랩핑 기술은 미국특허공보 제6611460호에 "NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND PROGRAMMING METHOD THEREOF"라는 제목으로 게재되어 있으며, 이 출원의 레퍼런스로 포함된다.

비록 도면에는 도시되지 않았지만, 스트랩핑 라인은 비트 라인용 메탈 라인(A, B) (도 1 참조)을 통해 공통 소오스 라인(CSL)과 연결될 것이다. 공통 소오스 라인(CSL)과 비트 라인용 메탈 라인(또는 비트 라인 세그먼트) 사이의 연결을 위해서 각 메모리 블록 내에는 더미 스트링(DS)이 배치될 것이다. 비록 도면에는 하나의 더미 스트링(DS)이 도시되어 있지만, 더미 스트링 수는 비트 라인들(또는 열들)의 수에 따라 결정될 것이다. 각 메모리 블록에 있어서, 더미 스트링(DS)은 정상 스트링과 동일한 구조를 갖도록 구성될 것이다. 즉, 도 2에 도시된 바와 같이, 더미 스트링(DS)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(SST, GST) 사이에 직렬 연렬된 메모리 셀 트랜지스터들(MC31∼MC0)로 구성된다. 더미 스트링(DS)의 트랜지스터들(SST, GST, MC31∼MC0)은 대응하는 신호 라인들(SSL, GSL, WL31∼WL0)에 각각 연결된다.

동일한 열에 속하는 더미 스트링들(DS)은 더미 비트 라인에 연결된다. 좀 더 구체적으로는, 더미 비트 라인은 복수의 더미 비트 라인 세그먼트들(DBL)로 나눠지며, 각 더미 비트 라인 세그먼트(DBL)는, 도 1에 도시된 바와 같이, 인접한 2개의 메모리 블록들(예를 들면, MBi 및 MB(i+1)) 내에 배열된다. 인접한 2개의 메모리 블록들(예를 들면, MBi 및 MB(i+1)) 내에 배열된 더미 비트 라인 세그먼트(DBL)는 공통 소오스 라인(CSL)과 스트랩핑 라인의 연결 부위에 위치한 더미 비트 라인 세그먼트(도 1의 A, B 참조)와는 전기적으로 연결되지 않는다. 더미 비트 라인 세그 먼트(DBL)는 포켓 P웰을 바이어스하기 위한 웰 바이어스 전압(V_PPWELL)을 공급하기 위한 전원 라인(11)(도 2 참조)과 전기적으로 연결된다. 이는 더미 비트 라인 세그먼트(DBL)가 각 동작 모드에서 웰 바이어스 전압(V_PPWELL)으로 고정됨을 의미한다.

더미 비트 라인(DBL)을 웰 바이어스 전압(V_PPWELL)으로 고정함에 따라 다음과 같은 문제점이 야기된다.

앞서 언급된 바와 같이, 포켓 P웰(10)은 프로그램/읽기 동작시 접지 전압을 공급받는다. 프로그램 동작시 포켓 P웰(10)에 접지 전압이 공급될 때, 더미 비트 라인 세그먼트(DBL) 역시 접지 전압이 공급될 것이다. 더미 비트 라인 세그먼트(DBL)로 접지 전압이 공급됨에 따라, 프로그램 전압이 공급되는 워드 라인에 연결된 더미 스트링(DS)의 메모리 셀은 정상 스트링의 프로그램 메모리 셀과 동일한 프로그램 조건(BL:0V, WL:Vpgm) 하에 놓이게 된다. 이는 더미 스트링(DS)에 속하는 메모리 셀들이 정상 스트링의 메모리 셀들이 프로그램될 때 함께 프로그램됨을 의미한다. 즉, 더미 스트링(DS)에 속하는 메모리 셀들의 문턱 전압들이 올라간다. 더미 스트링의 메모리 셀이 프로그램됨에 따라, 인접한 정상 스트링의 메모리 셀들의 문턱 전압들은, 도 4에 도시된 바와 같이, 인접한 메모리 셀들 간의 커플링으로 인해 증가될 것이다. 그러한 커플링은 "전계 커플링(electric field coupling)" 또는 "F-poly 커플링"이라 불린다. 정상 스트링의 메모리 셀의 문턱 전압이 증가됨에 따라 읽기 페일이 야기될 수 있다. 이러한 문제는 문턱 전압 분포들 사이의 마진이 적은 분야(예를 들면, 멀티-비트 데이터를 저장하는 플래시 메모리 장치)에서 더욱 심각해질 것이다.

본 발명의 목적은 더미 스트링으로 인한 읽기 페일을 방지할 수 있는 낸드 플래시 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 프로그램 동작시 더미 스트링의 메모리 셀들을 프로그램 금지시킬 수 있는 낸드 플래시 메모리 장치를 제공하는 것이다.

본 발명의 실시예들에 따른 낸드 플래시 메모리 장치는 제 1 낸드 스트링들(또는 정상 스트링들)과 제 2 낸드 스트링(또는 더미 스트링)을 포함하는 적어도 하나의 메모리 블록과; 상기 제 2 낸드 스트링은 서로 인접한 제 1 낸드 스트링들 사이에 배치되며; 상기 제 1 낸드 스트링들에 각각 전기적으로 연결된 제 1 비트 라인들과; 상기 제 2 낸드 스트링에 대응하는 제 2 비트 라인과; 상기 제 1 및 제 2 낸드 스트링들에 각각 전기적으로 연결된 공통 소오스 라인과; 그리고 상기 제 2 비트 라인을 통해 상기 공통 소오스 라인과 전기적으로 연결된 스트랩핑 라인을 포함한다. 상기 제 2 비트 라인은 제 1 콘택을 통해 상기 공통 소오스 라인과 전기적으로 연결된 제 1 비트 라인 세그먼트, 제 2 콘택을 통해 상기 제 2 낸드 스트링에 전기적으로 연결된 제 2 비트 라인 세그먼트, 그리고 상기 제 1 콘택과 상기 제 2 콘택 사이에 배열되고 상기 제 1 및 제 2 비트 라인 세그먼트들과 전기적으로 분리된 제 3 비트 라인 세그먼트로 구성된다.

예시적인 실시예에 따르면, 상기 제 3 비트 라인 세그먼트는 상기 메모리 블 록이 형성되는 포켓 P웰에 인가되는 웰 바이어스 전압으로 구동된다.

본 발명의 다른 실시예들에 따른 낸드 플래시 메모리 장치는 포켓 P웰에 형성되는 메모리 블록들로 구성된 메모리 셀 어레이와; 상기 각 메모리 블록은 제 1 낸드 스트링들(또는 정상 스트링들) 및 서로 인접한 제 1 낸드 스트링들 사이에 배열된 제 2 낸드 스트링(또는 더미 스트링)을 포함하며; 상기 메모리 셀 어레이를 통해 배열되며, 상기 각 메모리 블록의 제 1 낸드 스트링들에 각각 전기적으로 연결된 제 1 비트 라인들과; 상기 메모리 셀 어레이를 통해 배열되며, 상기 메모리 블록들의 제 2 낸드 스트링들에 대응하는 제 2 비트 라인과; 상기 각 메모리 블록의 제 1 및 제 2 낸드 스트링들에 전기적으로 배열된 공통 소오스 라인과; 그리고 상기 제 2 비트 라인을 통해 상기 공통 소오스 라인과 전기적으로 연결된 스트랩핑 라인을 포함하며, 상기 제 2 비트 라인은 제 1 콘택들을 통해 상기 공통 소오스 라인과 전기적으로 연결된 제 1 비트 라인 세그먼트들, 제 2 콘택들을 통해 상기 제 2 낸드 스트링에 전기적으로 연결된 제 2 비트 라인 세그먼트들, 그리고 각각이 서로 인접한 제 1 및 제 2 콘택들 사이에 배열되는 제 3 비트 라인 세그먼트들로 구성되며, 상기 제 3 비트 라인 세그먼트들은 상기 제 1 및 제 2 비트 라인 세그먼트들과 전기적으로 분리된다.

예시적인 실시예에 따르면, 상기 제 3 비트 라인 세그먼트들은 상기 포켓 P웰에 인가되는 웰 바이어스 전압으로 구동된다.

본 발명의 또 다른 실시예들에 따른 낸드 플래시 메모리 장치는 제 1 낸드 스트링들과 제 2 낸드 스트링을 포함하는 적어도 하나의 메모리 블록과; 상기 제 2 낸드 스트링은 서로 인접한 제 1 낸드 스트링들 사이에 배치되며; 상기 제 1 낸드 스트링들에 각각 전기적으로 연결된 제 1 비트 라인들과; 상기 제 2 낸드 스트링에 대응하는 제 2 비트 라인과; 상기 제 1 및 제 2 낸드 스트링들에 각각 전기적으로 연결된 공통 소오스 라인과; 상기 제 2 비트 라인은 제 1 콘택을 통해 상기 공통 소오스 라인과 전기적으로 연결된 제 1 비트 라인 세그먼트 및 제 2 콘택을 통해 상기 제 2 낸드 스트링에 전기적으로 연결되고 상기 제 1 비트 라인 세그먼트와 전기적으로 분리된 제 2 비트 라인 세그먼트로 구성되며; 상기 제 1 비트 라인 세그먼트 및 상기 제 1 콘택을 통해 상기 공통 소오스 라인과 전기적으로 연결된 스트랩핑 라인과; 그리고 프로그램 동작시 상기 제 2 낸드 스트링의 메모리 셀이 프로그램되는 것을 방지하도록, 상기 제 2 비트 라인 세그먼트를 전원 전압으로 바이어스하는 제 1 바이어스 회로를 포함한다.

예시적인 실시예에 따르면, 상기 메모리 블록은 포켓 P웰에 형성된다.

예시적인 실시예에 따르면, 상기 제 1 바이어스 회로는 읽기 동작시 상기 제 2 비트 라인 세그먼트를 접지 전압으로 바이어스하도록 구성된다.

예시적인 실시예에 따르면, 상기 제 1 바이어스 회로는 소거 동작시 상기 포켓 P웰에 인가되는 소거 전압으로 상기 제 2 비트 라인 세그먼트를 바이어스하도록 구성된다.

예시적인 실시예에 따르면, 낸드 플래시 메모리 장치는 상기 공통 소오스 라인을 바이어스하도록 구성되는 제 2 바이어스 회로와; 그리고 상기 포켓 P웰을 바이어스하도록 구성된 제 3 바이어스 회로를 더 포함한다.

예시적인 실시예에 따르면, 낸드 플래시 메모리 장치는 상기 제 2 비트 라인 세그먼트에 전기적으로 연결된 제 3 낸드 스트링과; 그리고 상기 제 1 비트 라인들에 각각 전기적으로 연결된 제 4 낸드 스트링들을 포함하는 제 2 메모리 블록을 더 포함한다.

예시적인 실시예에 따르면, 상기 제 1 및 제 2 메모리 블록들의 메모리 그룹은 반복적으로 배열된다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다.

참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서, 낸드 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

본 발명에 따른 낸드 플래시 메모리 장치는 복수의 메모리 블록들을 포함하 며, 각 메모리 블록은 대응하는 비트 라인들에 각각 연결된 복수의 스트링들(이하, 정상 스트링이라 칭함)로 구성된다. 도 5에는 단지 3개의 메모리 블록들(MB(i-1), MBi, MB(i+1))이 도시되어 있지만, 보다 많은 메모리 블록들이 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 블록들은 비트 라인들을 공유하도록 구성될 것이다. 예를 들면, 도 5에 도시된 바와 같이, 각 메모리 블록의 정상 스트링은 대응하는 비트 라인(BL)과의 연결을 위한 스트링 선택 트랜지스터(SST)를 포함한다. 각 메모리 블록은, 또한, 적어도 하나의 더미 스트링(DS)을 포함한다. 더미 스트링 수는 메모리 셀 어레이에 배열되는 비트 라인들(또는 열들)의 수에 따라 가변될 수 있다. 예를 들면, 더미 스트링은 256개의 비트 라인들의 그룹마다 하나씩 배열될 수 있다. 더미 스트링(DS)은 정상 스트링과 동일한 구조를 갖는다. 앞서 언급된 바와 같이, 공통 소오스 라인(CSL)의 저항 성분을 줄이기 위해서, 공통 소오스 라인(CSL)은 비트 라인용 메탈 라인(또는 비트 라인 세그먼트) (점선으로 표시된 원(B) 참조)을 통해 스트랩핑 라인(도 5에는 도시되지 않음)과 전기적으로 연결될 것이다.

특히, 본 발명의 제 1 실시예에 따른 낸드 플래시 메모리 장치는 앞서 언급된 읽기 페일의 원인이 되는 더미 스트링(DS)의 프로그램 동작을 방지하도록 구성된다. 구체적으로는, 각 메모리 블록의 더미 스트링(DS)은 대응하는 더미 비트 라인 세그먼트(DBL)와 전기적으로 연결되지 않는다. 즉, 도 5에서 점선으로 도시된 원(C)을 참조하면, 각 메모리 블록의 더미 스트링(DS)의 스트링 선택 트랜지스터(SST)는 대응하는 더미 비트 라인 세그먼트(DBL)과 전기적으로 분리되어 있다. 도 2에 도시된 것과 마찬가지로, 더미 비트 라인 세그먼트(DBL)는 포켓 P웰에 공급되는 웰 바이어스 전압(V_PPWELL)을 공급하기 위한 전원 라인(11)에 연결되어 있다.

이러한 어레이 구조에 따르면, 정상 스트링의 선택된 메모리 셀이 프로그램될 때, 더미 스트링(DS)의 메모리 셀은 더미 스트링(DS)의 채널이 플로팅 상태로 유지되기 때문에 프로그램되지 않을 것이다. 이는 더미 스트링(DS)에 인접한 메모리 셀들의 문턱 전압들이 더미 스트링(DS)에 영향을 받지 않음을 의미한다. 따라서, 더미 스트링(DS)에 인접한 정상 스트링에 속하는 메모리 셀들에 대한 읽기 페일을 방지하는 것이 가능하다.

도 6은 도 5에 도시된 메모리 셀 어레이의 평면도를 나타내고, 도 7a는 도 6의 점선 Ⅰ-Ⅰ'을 따라 절단된 단면도를 나타내며, 도 7b는 도 6의 점선 Ⅱ-Ⅱ'을 따라 절단된 단면도를 나타낸다.

도 6을 참조하면, 각 메모리 블록에 있어서, 정상 및 더미 스트링들은 동일한 신호 라인들(SSL, WL31∼WL0, GSL)을 공유하도록 구성된다. 정상 스트링들 각각은 스트링 선택 트랜지스터의 드레인과 비트 라인 사이의 컨택(13)(이하, 드레인-비트 라인 컨택이라 칭함)을 통해 대응하는 비트 라인(BL)과 전기적으로 연결된다. 또한, 공통 소오스 라인(CSL)은, 점선(B)로 표기된 바와 같이, 컨택(15)(이하, CSL-BL 컨택이라 칭함)을 통해 비트 라인용 메탈 라인(또는 더미 비트 라인 세그먼트)(17)과 전기적으로 연결된다. 비트 라인용 메탈 라인(17)은, 도 7a에 도시된 바와 같이, 스트랩핑 라인(19)과 연결된다. 이에 반해서, 더미 스트링(DS)의 드레인- 비트 라인 컨택(13)은 정상 스트링과 동일하게 형성되지만, 더미 비트 라인 세그먼트(DBS)와 전기적으로 분리되어 있다. 더미 비트 라인 세그먼트(DBS)는, 또한, CSL-BL 컨택(15)과 전기적으로 분리되어 있다. 이는, 도 7b에 도시된 바와 같이, 더미 비트 라인 세그먼트(DBS)가 대응하는 메모리 블록 내에 그리고 드레인-비트 라인 컨택(13)과 CSL-BL 컨택(15) 사이에 배열됨을 의미한다. 비록 도면에는 도시되지 않았지만, 더미 비트 라인 세그먼트(DBL)는 웰 바이어스 전압(V_PPWELL)을 공급하기 위한 전원 라인(11)에 전기적으로 연결될 것이다.

도 8을 참조하면, 본 발명의 제 2 실시예에 따른 낸드 플래시 메모리 장치(100)는 메모리 셀 어레이(120), 웰 바이어스 회로(140), 공통 소오스 라인 바이어스 회로(160), 그리고 더미 비트 라인 바이어스 회로(180)를 포함한다. 메모리 셀 어레이(120)는 복수의 메모리 블록들을 포함하며, 각 메모리 블록은, 도 5에서 설명된 바와 같이, 복수의 정상 스트링들 및 적어도 하나의 더미 스트링을 포함할 것이다. 각 메모리 블록의 정상 스트링들은 대응하는 스트링 선택 트랜지스터들을 통해 대응하는 비트 라인들(예를 들면, BL0∼BLm, BL(m+1)∼BLn)에 전기적으로 연결될 것이다. 더미 비트 라인은 복수의 더미 비트 라인 세그먼트들(DBL)로 구성되며, 각 더미 비트 라인 세그먼트(DBL)는 공통 소오스 라인들(CSL) 사이에 위치한 메모리 블록들(예를 들면, (MB(i-1), MBi), (MBi, MB(i+1)) 사이에 배열되어 있다.

메모리 블록들은 포켓 P웰에 형성되며, 포켓 P웰은 웰 바이어스 회로(140)를 통해 웰 바이어스 전압(V_PPWELL)을 공급받는다. 웰 바이어스 전압(V_PPWELL)을 공급하기 위한 전원 라인(141)의 배열 구조가 도 8에 도시된 것에 국한되지 않음은 자명하다. 예를 들면, 앞서 언급된 미국특허공보 제6611460호에 도시된 것과 같은 방식으로 전원 라인(141)이 배열될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 웰 바이어스 회로(140)는 프로그램 및 읽기 동작들에서 웰 바이어스 전압(V_PPWELL)으로서 접지 전압을 포켓 P웰에 공급하도록 그리고 소거 동작에서 웰 바이어스 전압(V_PPWELL)으로서 소거 전압(예를 들면, 20V)을 포켓 P웰에 공급하도록 구성될 것이다. 공통 소오스 라인 바이어스 회로(160)는 프로그램 및 읽기 동작들에서 공통 소오스 라인(CSL)을 접지 전압으로 바이어스하도록 구성될 것이다. 더미 비트 라인 바이어스 회로(180)는 동작 모드에 따라(또는 명령 정보에 따라) 더미 비트 라인들(DBL)에 연결된 전원 라인(181)을 바이어스하도록 구성될 것이다. 예를 들면, 더미 비트 라인 바이어스 회로(180)는 프로그램 동작시 전원 라인(181)으로 더미 비트 라인 바이어스 전압(V_DBL)으로서 전원 전압(VDD)을 공급한다. 더미 비트 라인 바이어스 회로(180)는 읽기 동작시 전원 라인(181)으로 더미 비트 라인 바이어스 전압(V_DBL)으로서 접지 전압(GND)을 공급한다. 더미 비트 라인 바이어스 회로(180)는 소거 동작시 전원 라인(181)으로 더미 비트 라인 바이어스 전압(V_DBL)으로서 소거 전압(Verase)을 공급한다.

특히, 프로그램 동작시 선택된 메모리 블록의 더미 비트 라인(DBL)이 전원 전압(VDD)으로 구동됨에 따라, 더미 스트링(DS)에 속하는 메모리 셀들은 이 분야에 잘 알려진 셀프-부스팅 스킴을 통해 프로그램 금지될 것이다. 셀프-부스팅 스킴은 미국특허공보 제5677873호에 "METHOD OF PROGRAMMING FLASH EEPROM INTEGRATED CIRCUIT MEMORY DEVICES TO PREVENT INADVERTENT PROGRAMMING OF NONDESIGNATED NAND MEMORY CELLS THEREIN"라는 제목으로, 그리고 미국특허공보 제5991202호에 "METHOD FOR REDUCING PROGRAM DISTURB DURING SELF-BOOSTING IN A NAND FLASH MMEORY"라는 제목으로 각각 게재되어 있고, 이 출원의 레퍼런스로 포함된다.

본 발명의 제 2 실시예에 따르면, 정상 스트링의 선택된 메모리 셀이 프로그램될 때, 더미 스트링(DS)의 메모리 셀은 더미 스트링(DS)의 채널이 플로팅 상태로 유지되기 때문에(또는 더미 스트링(DS)의 채널이 (VDD-Vth)의 전압으로 바이어스되기 때문에) 프로그램되지 않을 것이다. 이는 더미 스트링(DS)에 인접한 메모리 셀들의 문턱 전압들이 더미 스트링(DS)에 영향을 받지 않음을 의미한다. 따라서, 더미 스트링(DS)에 인접한 정상 스트링에 속하는 메모리 셀들에 대한 읽기 페일을 방지하는 것이 가능하다.

도 9는 도 8에 도시된 메모리 셀 어레이의 평면도를 나타낸다. 도 9를 참조하면, 각 메모리 블록에 있어서, 정상 및 더미 스트링들은 동일한 신호 라인들(SSL, WL31∼WL0, GSL)을 공유하도록 구성된다. 정상 및 더미 스트링들 각각은 스트링 선택 트랜지스터의 드레인과 비트 라인 사이의 컨택(101)(즉, 드레인-비트 라인 컨택)을 통해 대응하는 비트 라인과 전기적으로 연결된다. 또한, 공통 소오스 라인(CSL)은 컨택(102)(즉, CSL-BL 컨택)을 통해 비트 라인용 메탈 라인(103)과 전기적으로 연결된다. 비트 라인용 메탈 라인(103)은, 앞서 언급된 바와 같이, 스트랩핑 라인(도 7a 참조)과 연결될 것이다. 더미 비트 라인 세그먼트(DBS)는, 또한, CSL-BL 컨택(103)과 전기적으로 분리되어 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 예를 들면, 도 8에 도시된 더미 비트 라인 전압(V_DBL)을 공급하기 위한 전원 라인(181)의 배열 구조가 다양하게 변경될 수 있다. 도 8에 도시된 것과 달리, 도 5에 도시된 것과 같이 더미 비트 라인들이 메모리 블록들에 각각 배치되고, 전원 라인(181)이 메모리 블록들의 더미 비트 라인들과 각각 연결되도록 배치될 수 있다. 이 경우, 더미 비트 라인 바이어스 회로(180)는 더미 비트 라인(DBL)이 메모리 블록 단위로 더미 비트 라인 바이어스 전압(V_DBL)으로 바이어스되도록 구현될 수 있다. 예를 들면, 더미 비트 라인 바이어스 회로(180)는 블록 선택 정보(즉, 블록 어드레스)를 이용하여 선택된 메모리 블록의 더미 비트 라인(DBL)으로 더미 비트 라인 바이어스 전압(V_DBL)을 공급하도록 구현될 수 있다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

상술한 바와 같이, 정상 스트링의 선택된 메모리 셀이 프로그램될 때, 더미 스트링(DS)의 채널을 플로팅 상태로 유지시킴으로써 더미 스트링의 메모리 셀이 프로그램되는 것을 방지할 수 있다. 따라서, 더미 스트링에 인접한 정상 스트링에 속하는 메모리 셀의 문턱 전압이 더미 스트링의 메모리 셀에 의해서 이동(변화)되는 것을 방지함으로써 읽기 페일을 방지하는 것이 가능하다.

Claims

제 1 낸드 스트링들과 제 2 낸드 스트링을 포함하는 적어도 하나의 메모리 블록과;

상기 제 2 낸드 스트링은 서로 인접한 제 1 낸드 스트링들 사이에 배치되며;

상기 제 1 낸드 스트링들에 각각 전기적으로 연결된 제 1 비트 라인들과;

상기 제 2 낸드 스트링에 대응하는 제 2 비트 라인과;

상기 제 1 및 제 2 낸드 스트링들에 각각 전기적으로 연결된 공통 소오스 라인과; 그리고

상기 제 2 비트 라인을 통해 상기 공통 소오스 라인과 전기적으로 연결된 스트랩핑 라인을 포함하며,

상기 제 2 비트 라인은 제 1 콘택을 통해 상기 공통 소오스 라인과 전기적으로 연결된 제 1 비트 라인 세그먼트, 제 2 콘택을 통해 상기 제 2 낸드 스트링에 전기적으로 연결된 제 2 비트 라인 세그먼트, 그리고 상기 제 1 콘택과 상기 제 2 콘택 사이에 배열되고 상기 제 1 및 제 2 비트 라인 세그먼트들과 전기적으로 분리된 제 3 비트 라인 세그먼트로 구성되는 낸드 플래시 메모리 장치.
제 1 항에 있어서,

상기 제 3 비트 라인 세그먼트는 상기 메모리 블록이 형성되는 포켓 P웰에 인가되는 웰 바이어스 전압으로 구동되는 낸드 플래시 메모리 장치.
포켓 P웰에 형성되는 메모리 블록들로 구성된 메모리 셀 어레이와;

상기 각 메모리 블록은 제 1 낸드 스트링들 및 서로 인접한 제 1 낸드 스트링들 사이에 배열된 제 2 낸드 스트링을 포함하며;

상기 메모리 셀 어레이를 통해 배열되며, 상기 각 메모리 블록의 제 1 낸드 스트링들에 각각 전기적으로 연결된 제 1 비트 라인들과;

상기 메모리 셀 어레이를 통해 배열되며, 상기 메모리 블록들의 제 2 낸드 스트링들에 대응하는 제 2 비트 라인과;

상기 각 메모리 블록의 제 1 및 제 2 낸드 스트링들에 전기적으로 배열된 공통 소오스 라인과; 그리고

상기 제 2 비트 라인을 통해 상기 공통 소오스 라인과 전기적으로 연결된 스트랩핑 라인을 포함하며,

상기 제 2 비트 라인은 제 1 콘택들을 통해 상기 공통 소오스 라인과 전기적으로 연결된 제 1 비트 라인 세그먼트들, 제 2 콘택들을 통해 상기 제 2 낸드 스트링에 전기적으로 연결된 제 2 비트 라인 세그먼트들, 그리고 각각이 서로 인접한 제 1 및 제 2 콘택들 사이에 배열되는 제 3 비트 라인 세그먼트들로 구성되며, 상기 제 3 비트 라인 세그먼트들은 상기 제 1 및 제 2 비트 라인 세그먼트들과 전기적으로 분리되는 낸드 플래시 메모리 장치.
제 3 항에 있어서,

상기 제 3 비트 라인 세그먼트들은 상기 포켓 P웰에 인가되는 웰 바이어스 전압으로 구동되는 낸드 플래시 메모리 장치.
제 1 낸드 스트링들과 제 2 낸드 스트링을 포함하는 적어도 하나의 메모리 블록과;

상기 제 2 낸드 스트링은 서로 인접한 제 1 낸드 스트링들 사이에 배치되며;

상기 제 1 낸드 스트링들에 각각 전기적으로 연결된 제 1 비트 라인들과;

상기 제 2 낸드 스트링에 대응하는 제 2 비트 라인과;

상기 제 1 및 제 2 낸드 스트링들에 각각 전기적으로 연결된 공통 소오스 라인과;

상기 제 2 비트 라인은 제 1 콘택을 통해 상기 공통 소오스 라인과 전기적으로 연결된 제 1 비트 라인 세그먼트 및 제 2 콘택을 통해 상기 제 2 낸드 스트링에 전기적으로 연결되고 상기 제 1 비트 라인 세그먼트와 전기적으로 분리된 제 2 비트 라인 세그먼트로 구성되며;

상기 제 1 비트 라인 세그먼트 및 상기 제 1 콘택을 통해 상기 공통 소오스 라인과 전기적으로 연결된 스트랩핑 라인과; 그리고

프로그램 동작시 상기 제 2 낸드 스트링의 메모리 셀이 프로그램되는 것을 방지하도록, 상기 제 2 비트 라인 세그먼트를 전원 전압으로 바이어스하는 제 1 바이어스 회로를 포함하는 낸드 플래시 메모리 장치.
제 5 항에 있어서,

상기 메모리 블록은 포켓 P웰에 형성되는 낸드 플래시 메모리 장치.
제 6 항에 있어서,

상기 제 1 바이어스 회로는 읽기 동작시 상기 제 2 비트 라인 세그먼트를 접지 전압으로 바이어스하도록 구성되는 낸드 플래시 메모리 장치.
제 7 항에 있어서,

상기 제 1 바이어스 회로는 소거 동작시 상기 포켓 P웰에 인가되는 소거 전압으로 상기 제 2 비트 라인 세그먼트를 바이어스하도록 구성되는 낸드 플래시 메모리 장치.
제 6 항에 있어서,

상기 공통 소오스 라인을 바이어스하도록 구성되는 제 2 바이어스 회로와; 그리고

상기 포켓 P웰을 바이어스하도록 구성된 제 3 바이어스 회로를 더 포함하는 낸드 플래시 메모리 장치.
제 5 항에 있어서,

상기 제 2 비트 라인 세그먼트에 전기적으로 연결된 제 3 낸드 스트링과; 그 리고

상기 제 1 비트 라인들에 각각 전기적으로 연결된 제 4 낸드 스트링들을 포함하는 제 2 메모리 블록을 더 포함하는 낸드 플래시 메모리 장치.
제 10 항에 있어서,

상기 제 1 및 제 2 메모리 블록들의 메모리 그룹은 반복적으로 배열되는 낸드 플래시 메모리 장치.