KR20090061344A - 매트 구조를 가지는 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 매트 구조를 가지는 반도체 메모리 장치에 관한 것이다. 본 발명에 따른 반도체 메모리 장치는 복수의 제 1 메모리 셀들을 갖는 제 1 매트; 및 복수의 제 2 메모리 셀들을 갖는 제 2 매트를 포함하고, 상기 제 1 및 제 2 매트는 하나의 웰 영역에 형성되는 것을 특징으로 한다. 본 발명에 의하면, 반도체 메모리 장치의 집적도가 향상된다.

Description

매트 구조를 가지는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING MAT STRUCTURE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 매트 구조를 가지는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하기 위해서 사용된다. 반도체 메모리 장치는 크게 불휘발성(nonvolatile) 메모리 장치와 휘발성(volatile) 메모리 장치로 나뉜다. 불휘발성 메모리 장치는 전원의 공급이 끊긴 경우에도 데이터를 유지한다. 불휘발성 메모리 장치에는 플래시(flash) 메모리 장치, PRAM, FRAM, MRAM, 그리고 CTF(Charge Trap Flash) 메모리 장치 등이 있다. 특히, 플래시 메모리 장치는 고집적도로 인해 휴대용 저장 장치로서 각광받고 있다.
반도체 메모리 장치가 고집적화됨에 따라 종래의 이중 웰(twin well) 구조에서 일어나는 문제들을 해결하기 위해 삼중 웰(triple well) 구조가 제안되었다. 통상의 경우, 삼중 웰 구조는 P-웰(기판), N-웰(N-well), 그리고 포켓 P-웰(PP-well)을 포함한다. 삼중 웰 구조에서는 각 웰에 서로 다른 바이어스 전압이 인가될 수 있다. 이는 플래시 메모리 장치의 소거 동작을 가능하게 한다.
도 1은 플래시 메모리 장치의 소거(erase) 동작 시의 바이어스 조건을 보여주는 수직 단면도이다. 도 1을 참조하면, 기판(P-sub)에는 0V의 전압이 인가된다. N-웰(N-well) 및 포켓 P-웰(PP-well)에는 20V의 고 전압이 인가된다. 드레인(D) 및 소오스(S)는 플로팅(floating) 상태가 된다. 컨트롤 게이트(CG)에는 0V가 인가된다. 이러한 바이어스 조건 하에서, 플로팅 게이트(FG)에 저장된 전자는 기판(P-sub) 방향으로 이동한다. 따라서, 메모리 셀의 문턱 전압(threshold voltage)이 낮아진다(소거 상태).
도시된 바와 같이, 트리플 웰 구조에서는 N-웰(N-well)에 의해 기판(P-sub)과 포켓 P-웰(PP-well)이 분리된다. 따라서, 기판과 포켓 P-웰에 서로 다른 바이어스 전압이 인가될 수 있다.
반도체 메모리 장치의 저장 용량(storage capacity)은 증가되어 왔다. 저장 용량은 반도체 메모리 장치의 집적도(degree of integration)에 비례한다. 이른바 '황의 법칙(Hwang's law)'에 따라, 반도체 메모리 장치의 집적도는 1년마다 두 배씩 증가하였다. 따라서, 더 큰 저장 용량을 가지는 반도체 메모리 장치를 생산하는 것이 가능해졌다. 그러나, 통신망(network)의 발달로 데이터의 교환이 활발해짐에 따라 데이터의 크기도 증가되고 있다. 증가된 데이터를 저장하기 위해서, 반도체 메모리 장치의 집적도가 더욱 향상될 것이 요구된다.
일반적으로, 반도체 메모리 장치에 포함되는 메모리 셀(memory cell)의 수를 증가시킴으로써 저장 용량이 증가될 수 있다. 메모리 셀 들의 집합은 메모리 셀 어레이(memory cell array)를 이룬다. 메모리 셀들의 수가 많아지면 메모리 셀 어레 이의 크기가 증가한다. 그런데, 메모리 셀 어레이의 크기가 커지면 메모리 셀에 연결되는 배선(워드 라인, 비트 라인 등)이 길어진다. 배선이 길어지면 배선의 기생 용량(parasitic capacitance)이 증가한다. 증가된 기생 용량에 의해 배선의 충/방전(charge/discharge)에 긴 시간이 요구된다. 결국, 데이터 판독(read) 및 기입(program)에 걸리는 시간이 길어진다.
이러한 문제점을 해결하기 위해서, 메모리 셀 어레이를 분할하는 방법이 제안되었다. 분할된 메모리 셀 어레이(매트) 사이에는 주변 회로(peripheral circuit)가 배치된다. 각 매트에는 독립적으로 동작하는 주변 회로들(행 선택 회로, 페이지 버퍼 등)이 연결된다.
도 2는 2개의 매트들(110, 120)을 포함하는 반도체 메모리 장치(100)를 보여주는 블록 도이다. 도 2를 참조하면, 반도체 메모리 장치(100)는 행 방향(row direction)으로 배열된 매트들(110, 120)과 각각의 매트들(110, 120)에 대응되는 주변 회로들(130, 140)을 포함한다. 주변 회로들(130, 140)은 매트들(110, 120)을 액세스(access)하는 회로들을 의미한다. 여기에 도시된 반도체 메모리 장치(100)는 2개의 매트들(110, 120)을 포함하지만, 반도체 메모리 장치(100)는 2개 이상의 매트들을 포함할 수 있다.
매트들(110, 120)의 구조는 동일하기 때문에, 이하에서는 매트(110)의 구조만이 설명된다. 매트(110)는 복수의 메모리 셀들을 포함한다. 메모리 셀들은 낸드(NAND) 또는 노어(NOR) 구조로 배열될 수 있다. 도 2를 참조하면, 매트(110)는 낸드 스트링들(111~11n)을 포함한다. 낸드 스트링들(111~11n)은 동일한 구조를 갖 는다. 따라서, 낸드 스트링(111)의 구조만이 설명된다.
낸드 스트링(111)은 비트 라인(BL), 비트 라인 접점(BL contact), 스트링 선택 라인(SSL), 워드 라인들(WL), 플로팅 게이트(FG), 그리고, 접지 선택 라인(GSL)으로 구성된다. 주변 회로(130)는 매트(110) 내의 메모리 셀에 데이터를 저장하거나, 메모리 셀로부터 데이터를 읽어낸다.
도 2를 참조하면, 매트들(110, 120) 사이에는 간격(Gap)이 존재한다. 반도체 메모리 장치의 설계 시, 복잡성(complexity)을 줄이기 위해 매트들은 동일한 구조를 갖도록 설계된다. 반도체 메모리 장치의 제작 시, 매트들은 행 방향 및 열 방향으로 배열된다. 결국, 매트들 사이에는 매트들을 구분하는 영역이 존재한다. 이는 매트들이 서로 다른 웰 영역 상에 형성되므로 웰 영역을 분리할 필요가 있기 때문이다. 이 간격(Gap)에는 데이터가 저장될 수 없기 때문에 반도체 메모리 장치의 집적도가 저하된다. 매트들(110, 120)의 웰 구조가 도 3을 참조하여 설명될 것이다.
도 3은 도 2에 도시된 A-A`구간의 수직 단면도이다. 도 3을 참조하면, 매트들(110, 120)은 서로 다른 N-웰(N-well) 및 포켓 P-웰(PP-well) 상에 형성된다. 이하에서는 매트들(110, 120)이 형성되는 과정이 설명된다.
먼저, 기판(P-sub) 상에 두 개의 N-웰 영역들(N-well)이 형성된다. N-웰 영역들(N-well)은 서로 분리된다. 그 다음, 각각의 N-웰 영역(N-well) 내에 포켓 P-웰 영역(PP-well)이 형성된다. 포켓 P-웰 영역(PP-well)에는 소자 분리막(210)이 형성된다. 플로팅 게이트(220)가 절연층(230) 사이에 형성된다. 절연층(230) 위로 워드 라인(240)이 형성된다.
매트들(110, 120)은 서로 다른 포켓 P-웰 영역(PP-well) 상에 형성된다. 따라서, 매트들(110, 120) 사이에는 포켓 P-웰 영역(PP-well)을 분리하기 위한 간격(Gap)이 존재한다. 이러한 간격에는 데이터가 저장될 수 없기 때문에 반도체 메모리 장치의 집적도가 저하된다. 집적도의 저하는 매트들의 수가 많아질수록 증가된다.
도 4는 4개의 매트들(310 ~ 340)을 포함하는 반도체 메모리 장치(300)를 보여주는 블록 도이다. 도 4를 참조하면, 반도체 메모리 장치(300)는 행 방향 및 열 방향으로 배열된 매트들(310 ~ 340)과 이에 대응되는 주변 회로들(350 ~ 380)을 포함한다.
매트들(310 ~ 340)의 구조는 동일하기 때문에, 이하에서는 매트(310)의 구조만이 설명된다. 매트(310)은 복수의 메모리 셀들을 포함한다. 메모리 셀들은 낸드(NAND) 또는 노어(NOR) 구조로 배열될 수 있다. 매트(310)는 낸드 스트링들(311 ~ 31n)을 포함한다. 낸드 스트링들(311 ~ 31n)은 도 2의 낸드 스트링들(111 ~ 11n)과 동일한 구조를 갖는다. 따라서, 자세한 설명은 생략된다.
도 4를 참조하면, 행 방향 및 열 방향으로 매트들(310 ~ 340)이 배치된다. 각 매트들(310 ~ 340)은 독립된 웰 영역 상에 형성되기 때문에 웰 영역을 분리하기 위한 간격이 존재한다. 따라서, 행 방향(C-C`)뿐만 아니라 열 방향(B-B`)으로도 간격이 존재하여 반도체 메모리 장치(300)의 집적도가 저하된다. 매트들(310 ~ 340)의 웰 구조는 도 5를 참조하여 자세히 설명될 것이다.
도 5는 도 4에 도시된 B-B` 구간에 대한 수직 단면도이다. C-C` 구간은 도 2 의 A-A` 구간과 동일하기 때문에 C-C` 구간에 대한 수직 단면도는 생략된다. 도 5를 참조하면, 매트들(310, 330)은 서로 다른 N-웰 영역(N-well) 및 포켓 P-웰 영역(PP-well)에 형성된다. 이하에서는 매트들(310, 330)이 형성되는 과정이 설명된다.
먼저, 기판(P-sub)에 두 개의 N-웰 영역(N-well)이 형성된다. N-웰 영역들은 서로 분리된다. 그 다음, 각각의 N-웰 영역 내에 포켓 P-웰 영역(PP-well)이 형성된다. 각 포켓 P-웰 영역에는 드레인/소오스(drain/source)로서 작용하는 N+형 불순물 영역이 형성된다. 불순물 영역들 위에는 플로팅 게이트(FG)와 컨트롤 게이트(CG)가 형성된다. 비트 라인(BL)에 가장 가까운 트랜지스터는 스트링 선택 트랜지스터(SST)로서 동작한다. 비트 라인에서 가장 먼 트랜지스터는 접지 선택 트랜지스터(GST)로서 동작한다. 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이의 트랜지스터들은 메모리 셀로서 동작한다.
도시된 바와 같이, 매트들(310, 330)은 분리된 포켓 P-웰 영역(PP-well) 상에 형성된다. 따라서, 매트들(310, 330) 사이에는 웰 영역들을 분리하기 위한 간격(Gap)이 존재한다. 이러한 간격에는 데이터가 저장될 수 없기 때문에 반도체 메모리 장치의 집적도가 저하된다.
본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 매트들이 하나의 웰 영역 상에 형성됨으로써 레이아웃 면적이 감소된 반도체 메모리 장치를 제공하는 데 있다.
본 발명에 따른 반도체 메모리 장치는 복수의 제 1 메모리 셀들을 갖는 제 1 매트; 및 복수의 제 2 메모리 셀들을 갖는 제 2 매트를 포함하고, 상기 제 1 및 제 2 매트는 하나의 웰 영역에 형성되는 것을 특징으로 한다.
실시 예로서, 상기 제 1 및 제 2 매트는 제 1 도전형의 제 1 웰 영역을 공유하여 형성되고, 상기 제 1 웰 영역은 제 2 도전형의 제 2 웰 영역 내에 형성되고, 상기 제 2 웰 영역은 상기 제 1 도전형의 반도체 기판에 형성된다. 상기 제 1 웰 영역, 상기 제 2 웰 영역, 그리고 상기 반도체 기판은 독립적으로 바이어스된다. 상기 제 1 도전형과 상기 제 2 도전형은 서로 반대 도전형임을 특징으로 한다.
다른 실시 예로서, 상기 제 1 및 제 2 매트 각각은 대응하는 주변 회로들에 의해 독립적으로 제어된다. 상기 주변 회로들 각각은 행 선택 회로인 것을 특징으로 한다. 상기 제 1 및 제 2 매트들에 각각 대응하는 행 선택 회로들은 대응하는 매트의 중간부에 위치한다. 또는, 상기 제 1 및 제 2 매트들에 각각 대응하는 행 선택 회로들은 대응하는 매트의 일 측에 위치한다.
다른 실시 예로서, 상기 제 1 및 제 2 매트는 행 방향 또는 열 방향으로 배 열된다. 상기 제 1 및 제 2 매트의 구조는 동일한 것을 특징으로 한다. 상기 메모리 셀은 플래시 메모리 셀인 것을 특징으로 한다. 상기 플래시 메모리 셀은 낸드(NAND) 또는 노어(NOR) 구조로 배열된다.
본 발명에 따른 메모리 카드는 반도체 메모리 장치와; 그리고 상기 반도체 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며, 상기 반도체 메모리 장치는 청구항 1에 기재된 반도체 메모리 장치인 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치는 웰 영역을 공유하는 복수의 매트들을 포함한다. 본 발명에 의하면, 반도체 메모리 장치의 집적도가 향상된다. 또한, 집적도의 향상에 따라 반도체 메모리 장치의 저 전력 동작과 동작 속도 증가가 가능해진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명의 실시 예에서, 반도체 메모리 장치에는 플래시 메모리 이외에도 PRAM, MRAM, FRAM, 그리고 CTF 메모리 등과 같은 다른 불휘발성 메모리들도 포함된다.
본 발명에 따른 실시 예들에 있어서, 매트들은 하나의 웰 영역 상에 형성된다. 따라서, 웰 영역을 분리하기 위한 영역이 요구되지 않는다. 결국, 반도체 메모리 장치의 집적도가 향상된다.
도 6은 본 발명에 따른 반도체 메모리 장치의 제 1 실시 예를 보여주는 블록 도이다. 도 6을 참조하면, 반도체 메모리 장치(400)는 행 방향으로 배열된 2개의 매트들(410, 420)과 행 선택 회로들(430, 440), 페이지 버퍼들(450, 460), 그리고 열 선택 회로들(470, 480)을 포함한다.
매트들(410, 420)의 구조는 동일하기 때문에, 이하에서는 매트(410)의 구조만이 설명된다. 매트(410)는 복수의 메모리 셀들을 포함한다. 메모리 셀들은 낸드(NAND) 또는 노어(NOR) 구조로 배열될 수 있다. 매트(410)는 낸드 스트링들(411 ~ 41n)을 포함한다. 낸드 스트링들(411 ~ 41n)은 동일한 구조를 갖는다. 따라서, 낸드 스트링(411)만이 설명된다.
낸드 스트링(411)은 비트 라인(BL), 비트 라인 접점(BL contact), 스트링 선택 라인(SSL), 워드 라인들(WL), 플로팅 게이트들(FG), 그리고 접지 선택 라인(GSL)을 포함한다.
행 선택 회로(430)는 연결된 워드 라인(WL)의 길이를 줄이기 위해 매트(410)의 중간에 위치한다. 행 선택 회로(430)는 행 어드레스(도시되지 않음)에 응답하여 워드 라인들(WL)을 구동한다. 예를 들어, 읽기 동작시 행 선택 회로(430)는 선택된 워드 라인(WL)에 읽기 전압을 인가하고, 비선택된 워드 라인(WL)에 패스 전압을 인가한다.
페이지 버퍼(450)는 낸드 스트링들(411 ~ 41n)의 비트 라인들(BL)에 연결된다. 페이지 버퍼(450)는 감지 증폭기(sense amplifier) 또는 쓰기 드라이버(write driver)로서 동작한다. 읽기 동작시, 페이지 버퍼(450)는 비트 라인(BL) 전압을 감 지함으로써 데이터를 검출한다. 쓰기 동작시, 페이지 버퍼(450)는 비트 라인(BL)에 전압을 인가함으로써 데이터를 저장한다.
열 선택 회로(470)는 열 어드레스(도시되지 않음)에 응답하여 비트 라인(BL)을 선택한다. 선택된 비트 라인(BL)에 대응되는 데이터는 입/출력 단자(I/Ox)를 통해 출력된다.
매트들(410, 420)은 하나의 웰 영역 상에 형성된다. 따라서, 매트들(410, 420) 사이에는 웰 영역을 분리하기 위한 영역이 요구되지 않는다. 결국, 반도체 메모리 장치(400)의 집적도가 향상될 수 있다. 매트들(410, 420)의 웰 구조가 도 7을 참조하여 자세히 설명될 것이다. 단, 행 선택 회로들(430, 440)은 매트들(410, 420)과 포켓 P-웰 영역(PP-well)을 공유하지 않는다. 행 선택 회로들(430, 440)은 매트들(410, 420)과 독립적으로 동작하여야 하기 때문이다. 행 선택 회로들(430, 440)은 포켓 P-웰 영역(PP-well) 내의 별도의 웰 영역에 형성된다.
도 7은 도 6에 도시된 D-D` 구간에 대한 수직 단면도이다. 도 7을 참조하면, 매트들(410, 420)은 동일한 N-웰(N-well) 및 포켓 P-웰(PP-well) 상에 형성된다. 이하에서는 매트들(410, 420)이 형성되는 과정이 설명된다.
먼저, 기판(P-sub) 상에 하나의 N-웰 영역(N-well)이 형성된다. 그 다음, N-웰 영역 내에 포켓 P-웰 영역(PP-well)이 형성된다. 포켓 P-웰 영역에는 소자 분리막(510)이 형성된다. 플로팅 게이트(520)가 절연층(530) 사이에 형성된다. 절연층 위로 워드 라인(540)이 형성된다.
매트들(410, 420)은 하나의 포켓 P-웰 영역(PP-well) 상에 형성된다. 따라 서, 매트들(410, 420) 사이에는 포켓 P-웰 영역(PP-well)을 분리하기 위한 간격(Gap)이 존재하지 않는다. 따라서, 반도체 메모리 장치(400)는 더 많은 메모리 셀들을 포함할 수 있다. 결국, 반도체 메모리 장치(400)의 집적도가 향상된다.
도 8은 본 발명에 따른 반도체 메모리 장치(600)의 제 2 실시 예를 보여주는 블록 도이다. 도 8을 참조하면, 행 선택 회로들(630, 640)이 매트들(610, 620)의 일측에 위치한다. 도 6의 경우와 마찬가지로 매트들(610, 620)이 하나의 웰 영역 상에 형성되기 때문에 반도체 메모리 장치(600)의 집적도가 향상된다. 이하, 도 9(a) 내지 9(c)를 참조하여 본 발명에 따른 반도체 메모리 장치의 소거(erase), 프로그램(program), 및 읽기(read) 동작이 설명될 것이다.
도 9(a)는 본 발명에 따른 반도체 메모리 장치의 소거 동작시 바이어스 조건을 보여주는 블록 도이다. 플래시 메모리 장치에 있어서, 소거(erase) 동작은 블록(block) 단위로 수행된다. 각 매트는 복수의 블록(BLK1 ~ BLKn)을 포함한다. 소거 동작 시, 웰 영역(PP-well)에는 소거 전압(VERS, 약 20V)이 인가된다. 선택적으로 블록을 소거하기 위해서, 선택된 블록(빗금친 부분)의 워드 라인들에는 0V가 인가되고, 비선택 블록들의 워드 라인들은 플로팅(floating)된다.
도 9(b)는 본 발명에 따른 반도체 메모리 장치의 프로그램 동작시 바이어스 조건을 보여주는 블록 도이다. 플래시 메모리 장치에 있어서, 프로그램(program) 동작은 페이지(page) 단위로 수행된다. 각 블록은 복수의 페이지를 포함한다. 프로그램 동작시, 웰 영역(PP-well)에는 전압(0V)이 인가된다. 선택적으로 페이지를 프 로그램하기 위해서, 선택된 페이지(빗금친 부분)의 워드 라인에는 프로그램 전압(VPGM, 15~20V)이 인가되고, 블록에 속하는 선택되지 않은 페이지의 워드 라인들에는 통과 전압(VPASS, 약 9V)이 인가된다.
도 9(c)는 본 발명에 따른 반도체 메모리 장치의 읽기 동작시 바이어스 조건을 보여주는 블록 도이다. 플래시 메모리 장치에 있어서, 읽기(read) 동작은 페이지(page) 단위로 수행된다. 읽기 동작시, 웰 영역(PP-well)에는 전압(0V)이 인가된다. 선택적으로 페이지를 읽기 위해서, 선택된 페이지(빗금친 부분)의 워드 라인에는 전압(0V)이 인가되고, 블록에 속하는 선택되지 않은 페이지의 워드 라인들에는 읽기 전압(VREAD, 4.5~5.5V)이 인가된다. 상기한 바이어스 조건은 싱글 레벨 셀에 대한 것으로서, 멀티 레벨 셀에서의 바이어스 조건은 이와 다를 수 있다.
상술한 방법들을 통해 본 발명에 따른 반도체 메모리 장치의 소거, 프로그램, 및 읽기 동작이 가능해진다. 결국, 종래의 소거, 프로그램, 및 읽기 동작 시의 바이어스 조건이 그대로 적용될 수 있다.
도 10은 본 발명에 따른 반도체 메모리 장치의 제 3 실시 예를 보여주는 블록 도이다. 도 10을 참조하면, 반도체 메모리 장치(700)는 행 방향 및 열 방향으로 배열된 4개의 매트들(710 ~ 740), 행 선택 회로들(750 ~ 753), 페이지 버퍼들(760 ~ 763), 그리고 열 선택 회로들(770 ~ 773)을 포함한다. 매트들(710 ~ 740)의 구조는 동일하기 때문에, 이하에서는 매트(710)의 구조만이 설명된다.
매트(710)는 복수의 메모리 셀들을 포함한다. 메모리 셀들은 낸드(NAND) 또 는 노어(NOR) 구조로 배열될 수 있다. 도 10에는 낸드(NAND) 구조로 배열된 메모리 셀들(711 ~ 71n)이 도시된다. 낸드 스트링(711)은 도 6의 낸드 스트링(411)과 동일한 구조를 갖는다. 따라서, 낸드 스트링(711)의 구조에 대한 자세한 설명은 생략된다.
행 선택 회로(750)는 매트(710)의 중간부에 위치한다. 행 선택 회로(750)는 행 어드레스(도시되지 않음)에 응답하여 워드 라인들을 구동한다. 예를 들어, 읽기 동작시 행 선택 회로(750)는 선택된 워드 라인에 0V를 인가하고, 비선택된 워드 라인에 읽기 전압을 인가한다(싱글 레벨 셀의 경우).
페이지 버퍼(760)는 낸드 스트링들(711 ~ 71n)의 비트 라인들에 연결된다. 페이지 버퍼(760)는 감지 증폭기(sense amplifier) 또는 쓰기 드라이버(write driver)로서 동작한다. 읽기 동작시, 페이지 버퍼(760)는 비트 라인 전압을 감지함으로써 데이터를 검출한다. 쓰기 동작시, 페이지 버퍼(760)는 비트 라인에 전압을 인가함으로써 데이터를 저장한다.
열 선택 회로(770)는 열 어드레스(도시되지 않음)에 응답하여 비트 라인을 선택한다. 선택된 비트 라인에 대응되는 데이터는 입/출력 단자(I/Ox)를 통해 출력된다.
도 10에 도시된 반도체 메모리 장치의 매트들(710 ~ 740)은 하나의 웰 영역 상에 형성된다. 따라서, 웰 영역들을 분리하기 위한 영역이 요구되지 않는다. 결국, 반도체 메모리 장치의 집적도가 향상될 수 있다. 매트들(710 ~ 740)의 웰 구조가 도 11을 참조하여 자세히 설명될 것이다.
도 11은 도 10에 도시된 E-E` 구간에 대한 수직 단면도이다. F-F` 구간은 도 6의 D-D` 구간과 동일하기 때문에 이에 대한 설명은 생략된다. 도 11을 참조하면, 매트들은 동일한 N-웰(N-well) 및 PP-웰(PP-well) 상에 형성된다. 이하에서는 매트들(710, 730)이 형성되는 과정이 설명된다.
먼저, 기판(P-sub) 상에 하나의 N-웰 영역(N-well)이 형성된다. 그 다음, N-웰 영역 내에 하나의 포켓 P-웰 영역(PP-well)이 형성된다. 포켓 P-웰 영역에는 드레인(drain) 또는 소오스(source)로서 작용하는 N+형 불순물 영역이 형성된다. 불순물 영역 위에는 플로팅 게이트(FG)와 컨트롤 게이트(CG)가 형성된다. 비트 라인(BL)에 가장 가까운 트랜지스터는 스트링 선택 트랜지스터(SST)로서 동작한다. 비트 라인에서 가장 먼 트랜지스터는 접지 선택 트랜지스터(GST)로서 동작한다. 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(CSL)에 연결된다. 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이의 트랜지스터들은 메모리 셀로서 동작한다.
도시된 바와 같이, 매트들(710, 730)은 하나의 포켓 P-웰 영역(PP-well) 상에 형성된다. 따라서, 매트들(710, 730) 사이에는 포켓 P-웰 영역(PP-well)을 분리하기 위한 간격(Gap)이 존재하지 않는다. 따라서, 반도체 메모리 장치는 더 많은 메모리 셀들을 포함할 수 있다. 결국, 반도체 메모리 장치의 집적도가 향상된다.
도 12는 본 발명에 따른 반도체 메모리 장치의 제 4 실시 예를 보여주는 블록 도이다. 도 12를 참조하면, 행 선택 회로들(810 ~ 840)이 매트들(810 ~ 840)의 일측에 위치된다. 매트들(810 ~ 840)이 하나의 웰 영역 상에 형성되기 때문에 도 10의 반도체 메모리 장치와 마찬가지로 집적도가 향상된다. 본 발명에 따른 실시 예들에서는 2개 또는 4개의 매트들이 설명되었지만, 본 발명은 임의의 개수의 매트들에 대해서 적용될 수 있다.
도 13은 본 발명에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템(900)을 개략적으로 보여주는 블록 도이다. 도 13을 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 컨트롤러(920), 입력 장치들(930), 출력 장치들(940), 불휘발성 메모리(950), 그리고 주 기억 장치(960)를 포함한다. 도면에서 실선은 데이터 또는 명령이 이동하는 시스템 버스(System bus)를 나타낸다.
본 발명에 따른 컴퓨팅 시스템(900)은 입력 장치들(930)(키보드, 카메라 등)을 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 불휘발성 메모리(950) 또는 주 기억 장치(960)에 저장된다. 프로세서(910)에 의해 처리된 데이터는 불휘발성 메모리(950) 또는 주 기억 장치(960)에 저장된다. 출력 장치들(940)은 불휘발성 메모리(950) 또는 주 기억 장치(960)에 저장된 데이터를 출력한다. 예를 들어, 출력 장치(940)는 디스플레이 또는 스피커 등을 포함한다.
불휘발성 메모리(950)는 본 발명에 따른 매트 구조를 가질 것이다. 불휘발성 메모리(950)의 집적도가 향상됨에 따라 컴퓨팅 시스템(900)의 크기도 이에 비례하여 작아질 것이다.
불휘발성 메모리(950), 그리고/또는 컨트롤러(920)는 다양한 형태들의 패키지(package)를 이용하여 실장될 수 있다. 예를 들면, 불휘발성 메모리(950) 그리고/또는 컨트롤러(920)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다. 불휘발성 메모리(950)와 컨트롤러(920)는 메모리 카드(memory card)를 구성할 수 있다.
비록 도면에는 도시되지 않았지만, 컴퓨팅 시스템(900)의 전원을 공급하기 위한 전원 공급부(Power supply)가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(900)이 휴대용 기기(mobile device)인 경우, 컴퓨팅 시스템(900)의 동작 전원을 공급하기 위한 배터리(battery)가 추가로 포함될 것이다.
본 발명에 따른 반도체 메모리 시스템은 SSD(Solid State Drive)에도 적용될 수 있다. 최근, 하드디스크 드라이브(HDD)를 대체할 것으로 예상되는 SSD 장치가 차세대 메모리시장에서 각광을 받고 있다. SSD는 하드디스크 드라이브에 비해 속도가 빠르고 외부 충격에 강하며, 저 전력으로 동작한다.
본 발명에 따른 반도체 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 플래시 메모리 장치의 소거(erase) 동작 시의 바이어스 조건을 보여주는 수직 단면도이다.
도 2는 2개의 매트들을 포함하는 반도체 메모리 장치를 보여주는 블록 도이다.
도 3은 도 2에 도시된 A-A`구간의 수직 단면도이다.
도 4는 4개의 매트들을 포함하는 반도체 메모리 장치를 보여주는 블록 도이다.
도 5는 도 4에 도시된 B-B` 구간에 대한 수직 단면도이다.
도 6은 본 발명에 따른 반도체 메모리 장치의 제 1 실시 예를 보여주는 블록 도이다.
도 7은 도 6에 도시된 D-D` 구간에 대한 수직 단면도이다.
도 8 은 본 발명에 따른 반도체 메모리 장치의 제 2 실시 예를 보여주는 블록 도이다.
도 9(a) 내지 9(c)는 본 발명에 따른 반도체 메모리 장치의 소거, 프로그램, 및 읽기 동작시 바이어스 조건을 보여주는 블록 도이다.
도 10 은 본 발명에 따른 반도체 메모리 장치의 제 3 실시 예를 보여주는 블록 도이다.
도 11은 도 10에 도시된 E-E` 구간에 대한 수직 단면도이다.
도 12는 본 발명에 따른 반도체 메모리 장치의 제 4 실시 예를 보여주는 블 록 도이다.
도 13은 본 발명에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록 도이다.

Claims (13)

  1. 복수의 제 1 메모리 셀들을 갖는 제 1 매트; 및
    복수의 제 2 메모리 셀들을 갖는 제 2 매트를 포함하고,
    상기 제 1 및 제 2 매트는 하나의 웰 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 매트는 제 1 도전형의 제 1 웰 영역을 공유하여
    형성되고, 상기 제 1 웰 영역은 제 2 도전형의 제 2 웰 영역 내에 형성되고, 상기 제 2 웰 영역은 상기 제 1 도전형의 반도체 기판에 형성되는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 웰 영역, 상기 제 2 웰 영역, 그리고 상기 반도체 기판은 독립적으로 바이어스되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 1 도전형과 상기 제 2 도전형은 서로 반대 도전형임을 특징으로 하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 매트 각각은 대응하는 주변 회로들에 의해 독립적으로 제어되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 주변 회로들 각각은 행 선택 회로인 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 매트들에 각각 대응하는 행 선택 회로들은 대응하는 매트의 중간부에 위치하는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 매트들에 각각 대응하는 행 선택 회로들은 대응하는 매트의 일 측에 위치하는 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 매트는 행 방향 또는 열 방향으로 배열되는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 2 매트의 구조는 동일한 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 메모리 셀은 플래시 메모리 셀인 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 플래시 메모리 셀은 낸드(NAND) 또는 노어(NOR) 구조로 배열되는 반도체 메모리 장치.
  13. 반도체 메모리 장치와; 그리고
    상기 반도체 메모리 장치를 제어하도록 구성된 컨트롤러를 포함하며,
    상기 반도체 메모리 장치는 청구항 1에 기재된 반도체 메모리 장치인 메모리 카드.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8427898B2 (en) 2010-02-19 2013-04-23 Samsung Electronics Co., Ltd. Method and apparatus for performing multi-block access operation in nonvolatile memory device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8619456B2 (en) 2009-11-12 2013-12-31 Micron Technology Memory arrays and associated methods of manufacturing
JP5853853B2 (ja) 2012-05-09 2016-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその駆動方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2795565B2 (ja) * 1991-10-08 1998-09-10 シャープ株式会社 半導体記憶素子の製造方法
KR100190089B1 (ko) * 1996-08-30 1999-06-01 윤종용 플래쉬 메모리장치 및 그 구동방법
JP3920501B2 (ja) * 1999-04-02 2007-05-30 株式会社東芝 不揮発性半導体記憶装置及びそのデータ消去制御方法
US6570810B2 (en) * 2001-04-20 2003-05-27 Multi Level Memory Technology Contactless flash memory with buried diffusion bit/virtual ground lines
JP4156985B2 (ja) * 2003-06-30 2008-09-24 株式会社東芝 半導体記憶装置
US6958936B2 (en) * 2003-09-25 2005-10-25 Sandisk Corporation Erase inhibit in non-volatile memories
JP2005116119A (ja) * 2003-10-10 2005-04-28 Toshiba Corp 不揮発性半導体記憶装置
KR100706248B1 (ko) * 2005-06-03 2007-04-11 삼성전자주식회사 소거 동작시 비트라인 전압을 방전하는 페이지 버퍼를구비한 낸드 플래시 메모리 장치
US7397699B2 (en) * 2005-07-27 2008-07-08 Atmel Corporation Channel discharging after erasing flash memory devices
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
KR100729365B1 (ko) * 2006-05-19 2007-06-15 삼성전자주식회사 더미 스트링으로 인한 읽기 페일을 방지할 수 있는 플래시메모리 장치
KR101434401B1 (ko) * 2007-12-17 2014-08-27 삼성전자주식회사 집적 회로 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8427898B2 (en) 2010-02-19 2013-04-23 Samsung Electronics Co., Ltd. Method and apparatus for performing multi-block access operation in nonvolatile memory device
US8593900B2 (en) 2010-02-19 2013-11-26 Samsung Electronics Co., Ltd. Method and apparatus for performing multi-block access operation in nonvolatile memory device

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