JP4156985B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体記憶装置とこれを用いた電子装置に関する。
【0002】
【従来の技術】
現在知られているEEPROMの多くは、浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いている。その1つであるNAND型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したMANDセルユニットを配列して構成される。NANDセルユニット内のメモリセルは、隣接するもの同士でソース,ドレイン拡散層を共有する。従って、NAND型フラッシュメモリは、NANDセルユニット内のメモリセル数を増やすことで、比較的小さいチップ面積で大容量化ができるという利点を有する。
【0003】
NAND型フラッシュメモリは上述のように、複数のメモリセルが直列接続されてNANDセルユニットが構成され、これがビット線に接続される。データ読み出し動作は、NANDセルユニット内の選択されたセルによるビット線の放電の有無又は大小を検出することにより行われる。NANDセルユニット内の非選択セルには、データによらず、セルがオンするパス電圧が印加される。しかし、複数のセルが直列接続されるためにNANDセルユニットのチャネル抵抗は大きく、従って読み出しセル電流は小さい。
【0004】
このため、セルデータに応じてビット線電圧に一定の差がつくまでに時間がかかり、20〜25μsec程度のデータ読み出し時間が必要になる。この間、メモリチップは、外部にチップが読み出し動作中であることを示すビジー信号を出力する。
【0005】
図13は、従来のNANDフラッシュメモリにおけるデータ読み出し動作を示している。チップ外部から、書き込みイネーブル信号WEn、アドレスラッチイネーブル信号ALE=“H”が入力され、I/O端子からアドレスか入力されると、セルアレイのデータ読み出しが開始される。NANDフラッシュメモリでは通常、1ページ単位のデータ読み出しが行われる。データ読み出しが開始されると、ビジー信号R/B=“L”(True Busy)がチップ外部に出力される。
【0006】
一定時間の読み出し動作の後、読み出しイネーブル信号REnに基づいて、センスアンプに読み出された1ページ分のデータは、I/Oバッファを介してI/O端子に出力される。ここまでが、データ読み出しの1サイクルである。即ちデータ読み出し動作の1サイクルは、セルアレイからセンスアンプへのデータ読み出し動作(以下、“セルデータ読み出し”動作という)と、センスアンプに読み出されたデータのチップ外部への出力動作(以下、“読み出しデータ出力”動作という)を含む。複数ページにわたるデータを連続して読み出すには、以下同様の読み出しサイクルが繰り返される。
【0007】
図14は、チップ内部でアドレスインクリメントを行うことにより、データ読み出し時間の短縮を図ったデータ読み出し動作例を示している。この場合には、ページ毎にアドレスを入力する動作が省略される。即ち、最初の読み出しサイクルで先頭ページアドレスを入力すれば、以後のサイクルでは、自動的に内部アドレスを発生してデータ読み出しを行うことができる。
【0008】
図13及び図14のいずれの場合も、R/B=“L”のビジー期間、セルデータ読み出しはできない。今後更にNANDセルユニット内のメモリセル数を増やして大容量化した場合には、セル電流が一層小さくなり、セルデータ読み出しに時間がかかる。
【0009】
NAND型フラッシュメモリに、セルアレイからの読み出しデータを一時保持するシフトレジスタ等のデータ回路を備えて、読み出しや書き込みの高速化を図る技術は提案されている(特許文献1参照)。
【0010】
【特許文献1】
特開2002−15585公報
【0011】
【発明が解決しようとする課題】
NAND型フラッシュメモリの仕様を変更することなく、容量を増大するためには、同じ容量のセルアレイブロックを複数個配置することが行われる。この場合、各セルアレイブロックは、独立にアクセス可能とするために、それぞれロウデコーダやセンスアンプ回路を備える。
この様な大容量NAND型フラッシュメモリにおいて、複数セルアレイブロックのデータを順次読み出し場合に、各データ読み出し毎にアドレス入力を行い、セルデータ読み出し動作の間ビジー信号を出力することは、高速のデータ読み出しを難しくする。例えば、メモリチップのパワーオン時、全てのセルアレイブロックに書かれている各種ステータスデータ(不良アドレス情報、プロテクト情報等、履歴情報、ID情報等)を読み出してチェックするような場合に、データ量が小さいにも拘わらず、長い読み出し時間が必要となる。
【0012】
この発明は、高速のデータ読み出しを可能とした半導体記憶装置とこれを用いた電子装置を提供することを目的としている。
【0013】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、それぞれ複数のメモリセルが配列された複数のセルアレイブロックと、前記セルアレイブロックのメモリセル選択を行うアドレスデコード回路と、前記セルアレイブロックのセルデータ読み出しを行うセンスアンプ回路と、前記センスアンプ回路によりセルデータ読み出しが行われている間、チップ外部にビジー信号を出力するビジー信号発生回路とを備え、第1セルアレイブロック内の第1領域を選択する第1の読み出しサイクルにおいて、第1セルアレイブロックの第1領域についてのセルデータ読み出しと第2セルアレイブロックの第2領域についてのセルデータ読み出し動作とが同時に実行され、その間前記ビジー信号発生回路は真のビジー信号を出力し、その後前記センスアンプ回路が保持する前記第1領域の読み出しデータをチップ外部に出力する読み出しデータ出力動作が実行され、第1の読み出しサイクルに続く第2セルブロックの前記第2領域を選択する第2の読み出しサイクルにおいて、セルデータ読み出し動作を行うことなく、前記ビジー信号発生回路が前記真のビジー信号より短いダミービジー信号を出力した後、前記センスアンプ回路が保持する前記第2領域の読み出しデータについて読み出しデータ出力動作が実行される。
【0014】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、この発明の実施の形態によるNAND型フラッシュメモリの機能ブロック構成を示している。セルアレイ1は、複数の浮遊ゲート型メモリセルMCをマトリクス配列して構成される。ロウデコーダ(ワード線ドライバを含む)2は、セルアレイ1のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路3は、セルアレイ1のビット線データをセンスする1ページ分のセンスアンプを備えてページバッファを構成する。
【0015】
1ページ分の読み出しデータは、カラムデコーダ(カラムゲート)4により選択されて、I/Oバッファ5を介して外部I/O端子に出力される。I/O端子から供給される書き込みデータは、カラムデコーダ4により選択されてセンスアンプ回路3にロードされる。アドレス信号AddはI/Oバッファ5を介してアドレス保持回路6に入力され、ロウ及びカラムアドレスがそれぞれ、ロウデコーダ2及びカラムデコーダ4に転送される。
【0016】
コントローラ7は、書き込みイネーブル信号/WE、読み出しイネーブル信号/RE、アドレスラッチイネーブル信号ALE、コマンドラッチイネーブル信号CLE等の制御信号に基づいて、読み出し、書き込み及び消去動作の内部タイミング信号を出力する。またこれらのタイミング信号に基づいてデータ書き込み及び消去のシーケンス制御を行い、データ読み出し動作制御を行う。高電圧発生回路9は、コントローラ7により制御されて、データ書き込みや消去に用いられる種々の高電圧を発生する。ビジー信号発生回路8は、動作モードに応じて、セルアレイのアクセス状態をチップ外部に知らせるためのビジー信号R/Bを出力する。
【0017】
実際のメモリチップ上では、セルアレイ1は、互いに物理的に独立した複数のセルアレイブロックにより構成される。図2は、4つのセルアレイブロックPGi(i=0〜3)が配置された例を示している。各セルアレイブロックPBiはそれぞれ、ロウデコーダ3、カラムデコーダ4及びセンスアンプ回路3を備えて、原理的には互いに独立にアクセス可能なメモリバンクBANK0〜BANK3を構成する。アドレスバス11及びデータバス12は、全バンクに共通に配設される。各バンクには、バンクアドレスBAにより制御されるバンクスイッチ10が配置され、これにより各バンクとデータバス12との間のデータ転送が制御される。
【0018】
図3は、セルアレイ1の詳細な構成を示している。セルアレイ1は、互いに交差する複数ずつのワード線WLとビット線BLを有する。各ワード線WLとビット線BLの交差部にメモリセルMCが配置される。複数個(図の例では16個)の浮遊ゲート型メモリセルMC0〜MC15は直列接続されてセルストリングを構成する。セルストリングの一端側セルのソースと共通ソース線CELSRCの間には選択ゲートトランジスタSG1が介在し、他端側セルのドレインとビット線BLとの間には選択ゲートトランジスタSG2が介在する。一つのセルストリングとその両端に接続された二つの選択トランジスタにより、NANDセルユニットNUが構成される。
【0019】
各メモリセルMC0〜MC15の制御ゲートは、ワード線WL0〜WL15に接続され、選択ゲートトランジスタSG1,SG2のゲートはワード線と並行する選択ゲート線SGS,SGDに接続される。一本のワード線に沿った複数のメモリセルの集合がデータ読み出し及び書き込みの単位である1ページとなる。前述のように、ワード線方向に並ぶ複数のNANDセルユニットの集合は、通常データ消去の単位となる1ブロックとなり、ビット線方向に複数のブロックBLK0〜BLKnが配置される。
【0020】
図4は、ページバッファを構成するセンスアンプ回路3のセンスユニット構成を示している。センスユニットは、読み出しデータをセンスし、書き込みデータを保持するためのデータラッチ31を有する。データラッチ31の二つのデータノードN1,N2の一方N1は、転送ゲートであるNMOSトランジスタMN3を介してセンスノードSNに接続され、センスノードSNは更にクランプ用NMOSトランジスタMN1を介してビット線BLに接続されている。センスノードSNには、このセンスノードSN及びビット線BLをプリチャージするためのNMOSトランジスタMN2が接続されている。
【0021】
データノードN1には、書き込みデータを一時記憶し、これを修正してデータラッチ31に書き戻しすためのデータ記憶回路32が接続されている。具体的にデータ書き込みは、書き込みパルス印加とベリファイ読み出しの繰り返しにより行われる。この様な書き込み方式において、ある書き込みサイクルの書き込みデータは、ロードされた書き込みデータと直前の書き込みサイクルのセンスデータとに基づいて、書き戻す必要がある。データ記憶回路32は、その様な書き込みデータの書き戻しに用いられる。
データノードN1は、カラムゲートであるNMOSトランジスタMN4を介してデータバス12の一つに接続される。
【0022】
この様なセンスアンプ回路3によるデータ書き込み及び読み出しの動作を簡単に説明する。データ書き込みに先だって、予め選択ブロック内のデータ消去が行われ、選択ブロック内のセルはしきい値が負の“1”データ状態(消去状態)に設定される。二値データ記憶の場合の“0”,“1”データのしきい値分布は、図6にようになる。データ書き込みはページ単位で行われる。書き込みデータ“0”,“1”に応じて、ビット線BLにはVss,Vddが与えられ、これがNANDセルユニット内の選択セルのチャネルまで転送される。データ“1”の場合、NANDセルチャネルがVdd−Vth(Vthは選択ゲートトランジスタのしきい値)まで充電されて、フローティングになる。
【0023】
この状態で選択ワード線に昇圧された書き込み電圧Vpgmを与えることにより、“0”書き込みセルではFNトンネリングによりチャネルから浮遊ゲートに電子が注入される。これにより、“0”書き込みセルでは、しきい値が正の“0”データ状態が得られる。“1”書き込みセル(書き込み禁止セル)ではチャネルが容量カップリングにより昇圧されて、電子注入が生じない。
【0024】
実際のデータ書き込みでは、データしきい値分布を一定範囲に追い込むために、図7に示すように、書き込みパルス印加と、書き込み状態を確認するベリファイ読み出しとが複数回繰り返される。センスアンプ回路3では、各書き込みサイクルのベリファイ読み出しにより、“0”書き込みが完了したセルは以後書き込み禁止(“1”書き込み)とし、“0”書き込みが不十分のセルについて再度“0”書き込みを行うという、書き込みデータの修正が行われる。
【0025】
データ読み出し時はまず、プリチャージ用NMOSトランジスタMN2及びクランプ用NMOSトランジスタMN1により、センスノードSN及びビット線BLをVddにプリチャージする。その後、選択ワード線に0Vを与え、非選択ワード線にはセルデータによらずオンするパス電圧Vreadを与えて、選択セルによりビット線を放電させる。データに応じてビット線放電の有無又は大小が決まる。従ってビット線電圧をクランプ用NMOSトランジスタMN1及び転送用NMOSトランジスタMN3を介してデータノードN1に転送することにより、データ“0”,“1”がセンスされる。ベリファイ読み出し動作は、選択ワード線に与える電圧を、図6に示すベリファイ判定電圧Vvとするほか、通常のデータ読み出しと変わらない。
【0026】
図5は、アドレス保持回路6の中の特にページ選択を行うためのロウアドレス系の構成を示している。クロックCLKにより駆動される4つのCMOS転送ゲートTG1〜TG4が直列接続されて、アドレス入力ノードAinに供給されるアドレスビットを転送,保持するアドレス転送回路51が構成されている。転送ゲートTG1及びTG4は、クロックCLKが“H”で導通し、転送ゲートTG2及びTG3は、クロックCLKが“L”で導通する。転送ゲートTG1とTG2の接続ノードNaのデータは、リセット信号RESETnが“H”で活性化されるNANDゲートG1を介して、転送ゲートTG2とTG3の接続ノードNbに転送可能である。同様に、転送ゲートTG3とTG4の接続ノードNcのデータは、リセット信号RESETnが“H”で活性化されるNANDゲートG2を介して、アドレス出力ノードAoutに転送可能である。
【0027】
従って、リセット信号RESENTn=“H”であり、クロックがCLK=“H”のとき、入力ノードAinに供給されたアドレスビットデータは、転送ゲートTG1を介してノードNaに転送される。このとき転送ゲートTG2はオフであるが、ノードNaのアドレスデータはNANDゲートG1を介してノードNbに転送される。クロックがCLK=“L”になると、転送ゲートTG1,TG4がオフ、TG2,TG3がオンになり、ノードNa,Nb,Ncが転送されたアドレスビットデータを保持すると同時に、そのビットデータはNANDゲートG2を介して出力ノードAoutに出力される。
【0028】
アドレス出力ノードAoutには、出力されたアドレスデータを、次のアドレスが入力されるまで保持するためのアドレスラッチ52が接続されている。アドレスラッチ52は、入出力を交差接続したNANDゲートG3,G4により構成される。即ち出力ノードAoutに出力されたアドレスビットデータは、セット信号SETにより活性化されるNANDゲートG5を介して、アドレスラッチ52にラッチされる。セット信号SETは、セルデータ読み出し終了時に出力されるタイミング信号である。
【0029】
アドレス出力ノードAoutには、この出力ノードAoutに出力されたアドレスデータとアドレスラッチ53が保持する前読み出しサイクルのアドレスデータの一致を検出する一致検出回路53が接続されている。この一致検出回路53は例えば排他的論理和ゲートにより構成することができる。一致検出回路53の検出出力は、コントローラ7に転送されて、後述するように、短いダミービジー信号を出力してセルデータ読み出し動作をスキップする制御に用いられる。
【0030】
次にこの実施の形態のNAND型フラッシュメモリのデータ読み出し動作を説明する。図10は、バンクBANK0−3のアドレス割り付けを示している。図示のように、アドレスの例えば下位2ビットA0,A1がバンクアドレスBAとして、割り付けられる。上位ビットA3−Anは、各バンク共通にページアドレスとして割り付けられている。例えば図10に示すように、各バンク内の対応するページPAGEiは、バンクアドレスBA以外は同じアドレスか割り付けられる。
【0031】
この実施の形態では、前述のように、データ読み出し動作において、全バンクが同時に活性化される、“全バンク選択モード”を前提としている。即ち、全バンクにおいて、ロウデコーダ2が同時に活性化され、セルデータ読み出しが行われる。なお、この全バンク選択モードは、チップに固定的に設定されたものでもよいし、或いはコマンドにより設定されるものでもよい。全バンク選択モードにおいて、各バンク内の対応するページを順次読み出す場合に、この実施の形態では、アドレス一致検出に基づいて、セルデータ読み出し動作を行うことなく、読み出しデータ出力動作を行うという動作制御が行われる。
【0032】
図11は、複数の読み出しサイクルが連続する場合の動作タイミングを示している。前述のように、1サイクルのデータ読み出し動作は、セルアレイからセンスアンプ回路にデータを読み出す“セルデータ読み出し”と、センスアンプ回路に読み出されたデータをチップ外部に出力する“読み出しデータ出力”動作とを有する。読み出しサイクル1では、通常通り、書き込みイネーブル信号WEnとアドレスラッチイネーブル信号ALEに基づいて、例えばバンクBANK0のページPAGEiを指定するアドレスが入力され、全バンクでセルデータ読み出し動作が開始される。セルデータがセンスアンプ回路に読み出されている間、ビジー信号R/B=“L”(True Busy)が出力される。このセルデータ読み出しが終了すると、R/B=“H”となり、読み出しイネーブル信号REnの入力により、選択されたバンクについて読み出しデータ出力動作が行われる。
【0033】
次の読み出しサイクル2では、同様にアドレスが入力される。その入力アドレスが先の読み出しサイクル1とはバンクアドレスBAが異なるのみで、バンクBANK1の同じページPAGEiを選択するものであるとすると、そのセルデータは先の読み出しサイクル1で既にセンスアンプ回路に読み出されている。従って、ページアドレスの一致が検出されると、セルデータ読み出し動作をスキップする制御が行われる。このとき、誤動作防止のために、短い期間、ビジー信号R/B=“L”(Dummy Busy)が出力される。その後、バンクアドレスBAで選択されたバンクBANK1について、読み出しデータ出力動作が行われる。
【0034】
次の読み出しサイクル3で同様に、バンクBANK2のページPAGEiを選択するアドレスが入力されたとすると、読み出しサイクル2と同様に、セルデータ読み出し動作を行うことなく、バンクBANK2のセンスアンプ回路の読み出しデータ出力動作が行われる。読み出しサイクル4では、前サイクル3とは異なるページアドレスが入力された場合を示しており、通常通りセルデータ読み出し動作と、読み出しデータ出力動作とが行われる。
【0035】
図8は、以上のようなデータ読み出しサイクルのコントローラ7による動作制御フローを示している。アドレス信号が入力されると、図5に示したアドレス保持回路6内で、そのアドレスと前読み出しサイクルでのアドレスとの一致検出が行われる(ステップS1)。具体的にアドレス一致検出が行われるのは、全アドレスビットの中のページアドレスについてである。ページアドレスの一致が検出されなければ、リセット信号RESETnが出力され(ステップS2)、通常通りセルデータ読み出し動作が実行され、同時にチップ外部にビジー信号R/B=“L”が出力される(ステップS3)。ステップS2、S3の前後はいずれでもよい。
【0036】
セルデータ読み出しが終了すると、セット信号SETが出力される(ステップS4)。これにより、ページアドレスは、図5に示したアドレスラッチ52に保持される。そして引き続き読み出しデータ出力動作が行われる(ステップS5)。ステップS1でアドレス一致が検出された場合には、ダミービジー信号R/B=“L”が出力され(ステップS6)、セルデータ読み出し動作を行うことなく、アドレスにより指示されているバンクのセンスアンプ回路が保持するデータの出力動作が行われる(S5)。
【0037】
以上のようにこの実施の形態によると、全バンク選択モードを有するNANDフラッシュメモリであって且つ、複数の読み出しサイクルが異なるバンク内の対応するページを順次読み出すという要求に対して、セルデータ読み出し動作を省くことにより、高速読み出しが可能になる。しかも、外部からの制御方法は、従来の仕様を変更することなくそのまま用いることができる。
例えば、NANDフラッシュメモリの全てのバンクの先頭ページに各種ステータスデータが書き込まれるものとする。この様なNANDフラッシュメモリにおいて、チップのパワーオン時に各バンクのステータスデータを読み出してチェックする場合に、高速のチェックが可能になる。
また、多値記憶を行う場合には、書き込みの高速化のためにアドレス割付けの如何に拘らず、“全バンク選択モード”での書き込みが行われる。この場合には、読み出しも“全バンク選択モード”とする可能性が高いので、この実施の形態は有効になる。
【0038】
ところで、図10に示すように、下位2ビットがバンクアドレスBAとして割り付けられた場合、チップ内部でのアドレスインクリメントにより、順次バンクを選択することができる。従って、各バンク内の同じページPAGEiを順次アクセスする連続読み出しの要求に対しては、後続のアドレス入力を省いて更に高速化を図ることができる。
【0039】
図12は、その様なデータ読み出し動作タイミングを、図11に対応させて示している。最初の読み出しサイクル1では、アドレス初期値を入力して、図11の場合と同様のデータ読み出し動作が行われる。連続読み出しが指示されていると、次の読み出しサイクル2では、短いダミービジー信号R/B=“L”が出力され、アドレスがインクリメントされて、読み出しイネーブル信号REnの入力のみで次のバンクの読み出しデータ出力動作が実行される。以下同様であり、図12では、サイクル1〜4までの連続読み出しが指示されている例を示している。これにより、図10に示すバンクBANK0−3の対応ページPAGEiのデータを連続的に高速で読み出すことができる。
【0040】
図9は、この様な連続読み出しの場合の動作フローを示している。一定範囲のアドレスの連続アクセスであるか否かの判断(ステップS11)は、例えばコマンドにより行われる。連続アクセスであることが判定され、バンクBANK0のページPAGEiを指定するアドレス(BA=<0,0>)が入力されると、ビジー信号R/B=“L”が出力され、セルデータ読み出しが行われる(ステップS12)。そして、読み出しイネーブル信号REnを受けて、バンクBANK0の読み出しデータ出力動作が行われる(ステップS13)。
【0041】
この読み出しデータ出力動作が終わると、指定された全アドレスの読み出しが終了したか否かが判断される(ステップS14)。判定結果がNOであれば、アドレスがインクリメントされて、BA=<1,0>となる内部アドレスが出力される(ステップS15)。そして、ダミービジー信号R/B=“L”が出力され(ステップS16)、自動的に次のバンクBANK1の既にセンスアンプに読み出されているページPAGEiのデータ出力動作が行われる(ステップS13)。以下同様に、指定された全アドレスのデータ読み出しが終了するまで、順次各バンクの読み出しデータ出力動作が繰り返される。
【0042】
連続アクセス要求でない場合には、通常通り、入力アドレスに従ってセルデータ読み出し動作(ステップS17)、読み出しデータ出力動作(ステップS18)が行われる。
この実施の形態によると、複数バンクについて、同一ブロック及びページアドレスのデータを、より高速に読み出すことができる。
【0043】
次に、上記実施の形態による不揮発性半導体記憶装置を搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図15は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ101を示す。電子カードは、ディジタルスチルカメラ101の記録媒体として用いられるメモリカード61である。メモリカード61は、先の各実施の形態で説明した不揮発性半導体装置或いはメモリシステムが集積化され封止されたICパッケージPK1を有する。
【0044】
ディジタルスチルカメラ101のケースには、カードスロット102と、このカードスロット102に接続された、図示しない回路基板が収納されている。メモリカード61は、カードスロット102に取り外し可能に装着される。メモリカード61は、カードスロット102に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のICカードである場合、カードスロット102に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【0045】
図16は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ103により集光されて撮像装置104に入力される。撮像装置104は例えばCMOSイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器(AMP)により増幅された後、A/Dコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路105に入力され、例えば自動露出制御(AE)、自動ホワイトバランス制御(AWB)、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【0046】
画像をモニターする場合、カメラ信号処理回路105から出力された信号はビデオ信号処理回路106に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばNTSC(National Television System Committee)を挙げることができる。ビデオ信号は、表示信号処理回路107を介して、ディジタルスチルカメラ101に取り付けられた表示部108に出力される。表示部108は例えば液晶モニターである。
【0047】
ビデオ信号は、ビデオドライバ109を介してビデオ出力端子110に与えられる。ディジタルスチルカメラ101により撮像された画像は、ビデオ出力端子110を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部108以外でも表示することができる。撮像装置104、アナログ増幅器(AMP)、A/Dコンバータ(A/D)、カメラ信号処理回路105は、マイクロコンピュータ111により制御される。
【0048】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン112を操作者が押す。これにより、マイクロコンピュータ111が、メモリコントローラ113を制御し、カメラ信号処理回路105から出力された信号がフレーム画像としてビデオメモリ114に書き込まれる。ビデオメモリ114に書き込まれたフレーム画像は、圧縮/伸張処理回路115により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース116を介してカードスロット102に装着されているメモリカード61に記録される。
【0049】
記録した画像を再生する場合、メモリカード61に記録されている画像を、カードインタフェース116を介して読み出し、圧縮/伸張処理回路115により伸張した後、ビデオメモリ114に書き込む。書き込まれた画像はビデオ信号処理回路106に入力され、画像をモニターする場合と同様に、表示部108や画像機器に映し出される。
【0050】
なおこの構成では、回路基板100上に、カードスロット102、撮像装置104、アナログ増幅器(AMP)、A/Dコンバータ(A/D)、カメラ信号処理回路105、ビデオ信号処理回路106、メモリコントローラ113、ビデオメモリ114、圧縮/伸張処理回路115、及びカードインタフェース116が実装される。
但しカードスロット102については、回路基板100上に実装される必要はなく、コネクタケーブル等により回路基板100に接続されるようにしてもよい。
【0051】
回路基板100上には更に、電源回路117が実装される。電源回路117は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路117として、DC−DCコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ118、表示部108にも供給される。
【0052】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図17A−17Jに示すような他の各種電子機器に適用することができる。即ち、図17Aに示すビデオカメラ、図17Bに示すテレビジョン、図17Cに示すオーディオ機器、図17Dに示すゲーム機器、図17Eに示す電子楽器、図17Fに示す携帯電話、図17Gに示すパーソナルコンピュータ、図17Hに示すパーソナルディジタルアシスタント(PDA)、図17Iに示すヴォイスレコーダ、図17Jに示すPCカード等に、上記電子カードを用いることができる。
【0053】
この発明は上記実施の形態に限定されない。例えば上記実施の形態では、NAND型フラッシュメモリを説明したが、NOR型,DINOR型等の他の不揮発性半導体記憶装置、更にDRAM等にも同様にこの発明を適用することができる。
【0054】
【発明の効果】
以上述べたようにこの発明によれば、データ読み出しの高速化を図った半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】この発明の実施の形態によるNAND型フラッシュメモリの機能ブロック構成を示す図である。
【図2】同実施の形態のバンク構成を示す図である。
【図3】同実施の形態のセルアレイの構成を示す図である。
【図4】同実施の形態のセンスアンプ回路のセンスユニット構成を示す図である。
【図5】同実施の形態のアドレス保持回路の構成を示す図である。
【図6】同実施の形態のデータしきい値分布を示す図である。
【図7】同実施の形態の書き込み動作を説明するための図である。
【図8】同実施の形態の読み出し動作フローを示す図である。
【図9】他の読み出し動作フローを示す図である。
【図10】同実施の形態のバンクアドレス割り付けを示す図である。
【図11】図8の動作フローによるデータ読み出し動作タイミング図である。
【図12】図9の動作フローによるデータ読み出し動作タイミング図である。
【図13】従来のNAND型フラッシュメモリのデータ読み出し動作タイミング図である。
【図14】従来のNAND型フラッシュメモリの他のデータ読み出し動作タイミング図である。
【図15】ディジタルスチルカメラに適用した実施の形態を示す図である。
【図16】同ディジタルスチルカメラの内部構成を示す図である。
【図17A】ビデオカメラに適用した実施の形態を示す図である。
【図17B】テレビジョンに適用した実施の形態を示す図である。
【図17C】オーディオ機器に適用した実施の形態を示す図である。
【図17D】ゲーム機器に適用した実施の形態を示す図である。
【図17E】電子楽器に適用した実施の形態を示す図である。
【図17F】携帯電話に適用した実施の形態を示す図である。
【図17G】パーソナルコンピュータに適用した実施の形態を示す図である。
【図17H】パーソナルディジタルアシスタント(PDA)に適用した実施の形態を示す図である。
【図17I】ヴォイスレコーダに適用した実施の形態を示す図である。
【図17J】PCカードに適用した実施の形態を示す図である。
【符号の説明】
1…セルアレイ、2…ロウデコーダ、3…センスアンプ回路、4…カラムデコーダ、5…I/Oバッファ、6…アドレス保持回路、7…コントローラ、8…ビジー信号発生回路、9…高電圧発生回路、51…アドレス転送回路、52…アドレスラッチ、53…アドレス一致検出回路、PBi(i=0〜3)…セルアレイブロック、NU…NANDセルユニット。
Claims (4)
- それぞれ複数のメモリセルが配列されて物理的に互いに独立して配置され且つ同じページアドレスが割り付けられた複数のセルアレイブロックと、
各セルアレイブロック毎に配置されてメモリセル選択を行うアドレスデコード回路と、
各セルアレイブロック毎に配置されて選択されたメモリセルのデータ読み出し及び書き込みを行うセンスアンプ回路と、
データ読み出し及び書き込みの制御を行うコントローラと、
第1セルアレイブロック内のあるページを選択する第1の読み出しサイクルにおいて、前記複数のセルアレイブロック内の同じページのデータを読み出すセルデータ読み出し動作が行われている間、チップ外部に真のビジー信号を出力するビジー信号発生回路と
入力されたアドレス信号を前記各アドレスデコード回路に転送すると共に次の読み出しサイクルまで保持するアドレス転送回路と、
入力されたアドレス信号のうちページアドレス対応のビットデータをタイミング信号によりラッチするアドレスラッチと、
このアドレスラッチに保持されたビットデータと次の読み出しサイクルの入力アドレス信号のページアドレス対応のビットデータとの一致検出を行うアドレス一致検出回路と
を有し、
第1セルアレイブロック内のあるページを選択する第1の読み出しサイクルにおいて、前記複数のセルアレイブロック内の同じページのデータを読み出すセルデータ読み出し動作が同時に実行され、続いて前記第1セルアレイブロックのセンスアンプ回路の読み出しデータをチップ外部に出力する読み出しデータ出力動作が実行され、
第1の読み出しサイクルに続く第2セルアレイブロックの同じページを選択する第2の読み出しサイクルにおいて、セルデータ読み出し動作を行うことなく第2セルアレイブロックのセンスアンプ回路が保持する読み出しデータについて読み出しデータ出力動作が実行され、
前記セルデータ読み出し動作が行われている間、前記ビジー信号発生回路によりチップ外部に真のビジー信号が出力され、
前記第2の読み出しサイクルでは、前記ビジー信号発生回路が前記真のビジー信号より短時間のダミービジー信号を出力した後、前記読み出しデータ出力動作が実行され、
前記アドレス一致検出回路の検出出力に基づいて前記第2の読み出しサイクルの動作制御がなされる
ことを特徴とする半導体記憶装置。 - 前記アドレス一致検出回路の検出出力に基づいて、前記ビジー信号発生回路が真のビジー信号を出力するか、ダミービジー信号を出力するかが決定される
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記各セルアレイブロックは、電気的書き換え可能な不揮発性メモリセルを配列して構成されている
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記各セルアレイブロックは、
複数のワード線と、
ワード線と交差する複数のビット線と、
それぞれ異なるワード線に制御ゲートが接続されて直列接続された複数のメモリセルからなるセルストリング、このセルストリングの一端と対応するビット線との間に介在しゲートがワード線と並行する第1の選択ゲート線に接続された第1の選択ゲートトランジスタ及び、セルストリングの他端と共通ソース線の間に介在しゲートがワード線と並行する第2の選択ゲート線に接続された第2の選択ゲートトランジスタを有する複数のNANDセルユニットと
を備え、
各ワード線に沿って配列されたメモリセルの集合がデータ読み出しの単位及びデータ書き込みの単位となる1ページを構成する
ことを特徴とする請求項3記載の半導体記憶装置。
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