JP2008310841A

JP2008310841A - 半導体記憶装置及び電子装置

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Publication number: JP2008310841A
Application number: JP2007155007A
Authority: JP
Inventors: Shunichi Iwanari; 俊一岩成; Hisakazu Kotani; 久和小谷; Masanori Matsuura; 正則松浦
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-06-12
Filing date: 2007-06-12
Publication date: 2008-12-25
Also published as: US7991945B2; US20080313391A1

Abstract

【課題】高速のデータ読み出しや高速のデータ書き込みを可能とした半導体記憶装置を提供する。
【解決手段】第１のリードサイクルでは、アドレス取り込み動作（Ａｄｄ．１ＩＮ）と、セルデータ読み出し動作と、読み出しデータ出力動作（ＯＵＴＰＵＴ１）とがシリアルに行われるが、第２のリードサイクルのアクセス先を指定するアドレスの取り込み（Ａｄｄ．２ＩＮ）をこの読み出しデータ出力動作（ＯＵＴＰＵＴ１）の間にこのデータ出力のピンを用いて行う。アドレスデータの取り込みが完了し、引き続きデータ出力が必要な場合は、アドレス取り込み信号ＡＬＥを“Ｌ”にすることでデータの出力のみが有効となり、データ出力を制御する信号ＸＲＥの立ち上がりエッジではアドレスの取り込みを行わず、通常のデータ出力となる。
【選択図】図２

Description

本発明は、半導体記憶装置及びこれを用いた電子装置に関するものである。

現在知られているＥＥＰＲＯＭの多くは、浮遊ゲートに電荷を蓄積するタイプのメモリセルを用いている。その１つであるＮＡＮＤ型フラッシュメモリのセルアレイは、複数のメモリセルを直列接続したＮＡＮＤセルユニットを配列して構成される。ＮＡＮＤセルユニット内のメモリセルは、隣接するもの同士でソース／ドレイン拡散層を共有しているので、ＮＡＮＤセルユニット内のメモリセル数を増やすことによって、比較的小さいチップ面積でＮＡＮＤ型フラッシュメモリを大容量化することが可能である。

このようにＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列接続されてビット線に接続される。ＮＡＮＤ型フラッシュメモリ内のデータの読み出し動作は、ＮＡＮＤセルユニット内の選択されたセルによるビット線の放電の有無又は大小を検出することによって行われる。ＮＡＮＤセルユニット内の非選択セルには、データによらずセルがオンするパス電圧が印加されるが、複数のセルが直列接続されているためにＮＡＮＤセルユニットのチャネル抵抗は大きく、読み出しセル電流は小さい。

このため、セルデータに応じてビット線に一定の電圧差が発生するまでに時間がかかり、ＮＡＮＤ型フラッシュメモリのデータ読み出しには２０〜２５μｓ程度の時間が必要になる。この間、ＮＡＮＤ型フラッシュメモリは読み出し動作中であることを示すビジー信号を外部に出力し、外部からＮＡＮＤ型フラッシュメモリのメモリチップへのアクセスが制限される。

図１６は、従来のＮＡＮＤ型フラッシュメモリにおける全体構成を示すブロック図である。

同図において、セルアレイ１は、複数の浮遊ゲート型メモリセルをマトリクス配列して構成される。ロウデコーダ（ワード線ドライバを含む）２は、セルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路３は、セルアレイ１のビット線データをセンスする１ページ分のセンスアンプを備えてページバッファを構成している。

１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）４により選択されて、Ｉ／Ｏバッファ回路５を介してＩ／Ｏ線１３に出力される。Ｉ／Ｏ線１３から供給される書き込みデータは、カラムデコーダ４により選択されてセンスアンプ回路３に転送される。アドレス信号は、Ｉ／Ｏバッファ回路５を介してアドレス保持回路６に入力され、ロウアドレス及びカラムアドレスがアドレスプリデコーダ８を介して、各々、ロウデコーダ２及びカラムデコーダ４に転送される。

コントローラ９は、書き込みイネーブル信号ＸＷＥ、読み出しイネーブル信号ＸＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号に基づいて、読み出し動作、書き込み動作及び消去動作の内部タイミング信号を出力する。これらの内部タイミング信号に基づいて、データ読み出し、データ書き込み及びデータ消去のシーケンス動作を制御する。

高電圧回路１０は、コントローラ９により制御され、読み出し動作、書き込み動作及び消去動作の各動作に応じて、異なる電圧を発生する。ビジー信号発生回路１１は、読み出し動作、書き込み動作及び消去動作の各動作に応じて、セルアレイ１のアクセス状態をチップ外部に知らせるためのビジー信号ＲＹ／ＸＢＹを出力する。

図１７は、従来のＮＡＮＤ型フラッシュメモリにおけるデータの読み出し動作を示す動作タイミング図であり、図１８は、同ＮＡＮＤ型フラッシュメモリにおけるデータの書き込み動作を示す動作タイミング図である。

読み出し動作では、チップ外部からコントローラ９に書き込みイネーブル信号ＸＷＥ、アドレスラッチイネーブル信号ＡＬＥ＝“Ｈ”が入力され、Ｉ／Ｏ線１３からＩ／Ｏバッファ回路５にアドレス信号Ａｄｄが入力されると、セルアレイ１のデータ読み出しが開始される。通常、ＮＡＮＤ型フラッシュメモリでは、１ページ単位のデータ読み出しが行われる。セルデータの読み出しが開始されると、ビジー信号ＲＹ／ＸＢＹ＝“Ｌ”がビジー信号発生回路１１からチップ外部に出力される。

一定時間のセルデータの読み出しの後、読み出しイネーブル信号ＸＲＥに基づいて、センスアンプ回路３に読み出された１ページ分のデータが、Ｉ／Ｏバッファ回路５を介してＩ／Ｏ線１３に出力される。ここまでが、読み出し動作の１サイクルである。すなわち、読み出し動作の１サイクルは、セルアレイ１からセンスアンプ回路３へのセルデータの読み出し動作（以下、セルデータ読み出し動作と言う）と、センスアンプ回路３に読み出されたデータのチップ外部への出力動作（以下、読み出しデータ出力動作と言う）とを含む。複数ページにわたるデータを連続して読み出す際には、以下同様の読み出しサイクルが繰り返される。

読み出し動作において、ビジー信号ＲＹ／ＸＢＹ＝“Ｌ”の真のビジー期間は、異なるセルデータの読み出しはできない。今後さらにＮＡＮＤセルユニット内のメモリセル数を増やして大容量化した場合には、セル電流がより一層小さくなり、セルデータの読み出しに時間がかかる。

また、書き込み動作では、第１のライトサイクルにおいて、アドレス取り込み動作（Ａｄｄ．１ＩＮ）、データ取り込み動作（ＤＡＴＡ．１ＩＮ）及びデータプログラム動作（ＰＲＯＧＲＡＭ１）がすべてシリアルに行われ、異なるアドレスに対してさらに第２のライトサイクルが同様に繰り返し行われる。上記の読み出し動作と同様にＮＡＮＤセルユニット内のメモリセル数が増大した場合には、メモリセルへのデータ書き込みに時間がかかる。

これに対して、例えば、特許文献１記載の技術では、セルアレイを各々複数のメモリセルが配列された複数のセルアレイブロックで構成して、半導体記憶装置におけるデータの読み出し動作の高速化を行っている。

図１９は、前記特許文献１記載のＮＡＮＤ型フラッシュメモリにおけるデータの読み出し動作を示す動作タイミング図である。

特許文献１記載の半導体記憶装置では、第１セルアレイブロック内の第１領域を選択する第１のリードサイクルにおいて、第１セルアレイブロックの第１領域についてのセルデータ読み出し動作と、第２セルアレイブロックの第２領域についてのセルデータ読み出し動作とを同時に実行し、その間はビジー信号発生回路１１から真のビジー信号を出力する。そして、その後に続く第２セルアレイブロック内の第２領域を選択する第２のリードサイクルでは、セルデータ読み出し動作を行うことなく、前記ビジー信号発生回路１１が前記真のビジー信号よりも短いダミービジー信号ＲＹ／ＸＢＹ＝“Ｌ”を出力することによって、ビジー期間の短縮化を図り、ＮＡＮＤ型フラッシュメモリの仕様を変更することなく、データの読み出し動作の高速化を図っている。
特開２００５−２５８１９号公報

しかしながら、大容量ＮＡＮＤ型フラッシュメモリにおいては、複数のセルアレイブロックのデータを順次、或いはランダムに読み出す場合に、セルデータ読み出し動作と次に読み出すデータのアドレス取り込み動作とがシリアルに行われることや、セルデータ読み出し動作の間（ビジー信号が出力されている間）は外部からのデータアクセスが制限されることによって、ＮＡＮＤ型フラッシュメモリからの高速なデータ読み出しが困難となっている。例えば、連続データが複数のセルアレイブロックに跨って書き込まれた状態での読み出し動作や、メモリチップのパワーオン時にすべてのセルアレイブロックに書かれている各種ステータスデータを読み出してチェックするような場合には、各セルアレイブロックへのアクセスの度にビジー信号による外部からのアクセス停止状態が発生し、長い読み出し時間が必要となる。

また、書き込み動作においても、プログラム動作と次のプログラムのための書き込みアドレスの取り込み動作やデータの取り込み動作とがシリアルに行われることによって、書き込み時間の高速性も損なわれている。

本発明は、前記の課題に着目してなされたものであり、その目的は、高速のデータ読み出しや高速のデータ書き込みを可能とした半導体記憶装置を提供することにある。

前記の目的を達成するために、本発明では、データ読み出しやデータ書き込みの一連の処理動作をシリアルに行うのではなく、複数の処理を同時並列に実行可能なようにする。

具体的に、請求項１記載の発明の半導体記憶装置は、複数のメモリセルが配列されたセルアレイブロックを含み、前記セルアレイブロック内の第１の領域からのデータ出力が完了する前に、前記セルアレイブロック内の第２の領域の読み出し動作を開始し、前記第１の領域からのデータ出力が完了した後、続いて間断のない前記第２の領域からのデータ出力を行うことを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、前記第１の領域からのデータ出力が完了する前に、前記第２の領域を指定するアドレスを外部から取り込んで読み出し動作を開始し、前記第１の領域からのデータ出力が完了した後、続いて前記第２の領域からのデータ出力を行うことを特徴とする。

請求項３記載の発明は、前記請求項２記載の半導体記憶装置において、前記第２の領域を指定するアドレスは、前記第１の領域からのデータ出力を制御する信号に同期して取り込むことを特徴とする。

請求項４記載の発明は、前記請求項３記載の半導体記憶装置において、前記第１の領域からのデータ出力は、前記データ出力を制御する信号の第１のエッジに同期して行い、前記第２の領域を指定するアドレスは、前記データ出力を制御する信号の第２のエッジに同期して取り込むこと特徴とする。

請求項５記載の発明は、前記請求項４記載の半導体記憶装置において、前記第２の領域を指定するアドレスの取り込みが完了した後、前記第１の領域からのデータ出力は、前記データ出力を制御する信号の第１及び第２のエッジに同期して行うことを特徴とする。

請求項６記載の発明は、前記請求項５記載の半導体記憶装置において、前記第２の領域を指定するアドレスの取り込みが完了した後、前記第１の領域からのデータ出力は、前記データ出力を制御する信号の第１のエッジに同期して行い、前記データ出力を制御する信号の第２のエッジに同期して、前記第１の領域からのデータ出力を停止し、且つ前記第２の領域を指定するアドレスの取り込みを停止することを特徴とする。

請求項７記載の発明は、前記請求項３記載の半導体記憶装置において、前記第１の領域からのデータ出力は、前記データ出力を制御する信号の第１のサイクルに同期して行い、前記第２の領域を指定するアドレスは、前記データ出力を制御する信号の第２のサイクルに同期して取り込むことを特徴とする。

請求項８記載の発明は、前記請求項７記載の半導体記憶装置において、前記第１のサイクルと前記第２のサイクルとは交互に行われることを特徴とする。

請求項９記載の発明は、前記請求項７記載の半導体記憶装置において、前記第２の領域を指定するアドレスの取り込みが完了した後、前記第１の領域からのデータ出力は、前記データ出力を制御する信号の第１又は第２のサイクルに同期して行うことを特徴とする。

請求項１０記載の発明は、前記請求項３記載の半導体記憶装置において、前記データ出力を制御する信号は、リードイネーブル信号であることを特徴とする。

請求項１１記載の発明は、前記請求項３記載の半導体記憶装置において、前記第２の領域を指定するアドレスを前記第１の領域からのデータ出力を制御する信号に同期して取り込む動作が、アドレスデータと入力データの取り込みを制御する信号とリードイネーブル信号とによって制御されることを特徴とする。

請求項１２記載の発明の半導体記憶装置は、複数のメモリセルが配列されたセルアレイブロックを含み、前記セルアレイブロック内の第１の領域への第１のデータを書き込む動作中に、第２のデータ及び前記第２のデータを書き込むべき前記セルアレイブロック内の第２の領域を指定するアドレスを外部から取り込むことを特徴とする。

請求項１３記載の発明は、前記請求項１２記載の半導体記憶装置において、前記第２のデータを書き込むべき前記セルアレイブロック内の第２の領域を指定するアドレスを外部から取り込む動作が、第１の制御信号の第１及び第２のエッジに同期して行われることを特徴とする。

請求項１４記載の発明の半導体記憶装置は、第１のタイミングで入力された第１のアドレス信号を保持する第１のアドレス保持回路と、第２のタイミングで入力された第２のアドレス信号を保持する第２のアドレス保持回路とを備え、前記第２のアドレス信号は、出力データを外部に転送する信号線を介して、前記出力データの転送周期を変更することなく、前記出力データが出力されている合間に入力される信号であることを特徴とする。

請求項１５記載の発明は、前記請求項１４記載の半導体記憶装置において、前記出力データを外部に転送する制御を行う第１の信号に対して、第１のエッジを検出する第１のエッジ検出回路と、前記第１の信号に対して、第２のエッジを検出する第２のエッジ検出回路と、前記第１のエッジ検出回路の検出信号によって前記出力データを外部に転送し、前記第２のエッジ検出回路の検出信号によって前記第２のアドレス信号を前記第２のアドレス保持回路に取り込む切替回路とを備えたことを特徴とする。

請求項１６記載の発明は、前記請求項１４記載の半導体記憶装置において、前記出力データを外部に転送する制御を行う第１の信号に対して、第１のサイクルを検出する第１のサイクル検出回路と、前記第１の信号に対して、第２のサイクルを検出する第２のサイクル検出回路と、前記第１のサイクル検出回路の検出信号によって前記出力データを外部に転送し、前記第２のサイクル検出回路の検出信号によって前記第２のアドレス信号を前記第２のアドレス保持回路に取り込む切替回路とを備えたことを特徴とする。

請求項１７記載の発明は、前記請求項１５又は１６記載の半導体記憶装置において、前記切替回路は、前記第１のアドレス信号と前記第２のアドレス信号とを比較する機能を有することを特徴とする。

請求項１８記載の発明の半導体記憶装置は、複数のメモリセルが配列されたセルアレイブロックを含み、第１のタイミングで入力されて前記セルアレイブロック内の第１の領域を指定する第１のアドレス信号を保持する第１のアドレス保持回路と、第２のタイミングで入力されて前記セルアレイブロック内の第２の領域を指定する第２のアドレス信号を保持する第２のアドレス保持回路と、第３のタイミングで入力されて前記第１の領域に書き込む第１のデータを保持する第１のデータ保持回路と、第４のタイミングで入力されて前記第２の領域に書き込む第２のデータを保持する第２のデータ保持回路とを備え、前記第２のアドレス信号及び前記第２のデータは、共通の信号線を介して、前記第１のデータの第１の領域への書き込みが完了する前に、それぞれ前記第２のアドレス保持回路及び前記第２のデータ保持回路に取り込まれることを特徴とする。

請求項１９記載の発明の半導体記憶装置は、複数のメモリセルが配列されたセルアレイブロックを含み、第１のタイミングで入力されて前記セルアレイブロック内の第１の領域を指定する第１のアドレス信号を保持する第１のアドレス保持回路と、第２のタイミングで入力されて前記セルアレイブロック内の第２の領域を指定する第２のアドレス信号を保持する第２のアドレス保持回路と、第３のタイミングで入力されて前記第１の領域に書き込む第１のデータを保持する第１のデータ保持回路と、第４のタイミングで入力されて前記第２の領域に書き込む第２のデータを保持する第２のデータ保持回路及び第３のデータ保持回路とを備え、前記第２のアドレス信号及び前記第２のデータは、共通の信号線を介して、前記第１のデータの第１の領域への書き込みが完了する前に、一旦前記第３のデータ保持回路に保持され、前記第２のアドレス信号が前記第２のアドレス保持回路に保持された後に、前記第２のデータが前記第２のデータ保持回路に取り込まれることを特徴とする。

請求項２０記載の発明の電子装置は、前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第１のエッジに同期して行い、前記コントローラのアドレス指定信号の出力は、前記制御信号の第２のエッジに同期して行うこと特徴とする。

請求項２１記載の発明の電子装置は、前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、命令信号を出力するホスト回路と、前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第１のエッジに同期して行い、前記コントローラのアドレス指定信号の出力は、前記制御信号の第２のエッジに同期して行うこと特徴とする。

請求項２２記載の発明の電子装置は、前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第１のサイクルに同期して行い、前記コントローラのアドレス指定信号の出力は、前記制御信号の第２のサイクルに同期して行うこと特徴とする。

請求項２３記載の発明の電子装置は、前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、命令信号を出力するホスト回路と、前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第１のサイクルに同期して行い、前記コントローラのアドレス指定信号の出力は、前記制御信号の第２のサイクルに同期して行うこと特徴とする。

請求項２４記載の発明の電子装置は、前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置へのデータ出力信号の出力を、前記制御信号の第１及び第２のエッジに同期して行うこと特徴とする。

請求項２５記載の発明の電子装置は、前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、命令信号を出力するホスト回路と、前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、前記半導体記憶装置へのデータ出力信号の出力を、前記制御信号の第１及び第２のエッジに同期して行うこと特徴とする。

請求項２６記載の発明の半導体記憶装置は、前記請求項１〜１９の何れか一項に記載の半導体記憶装置において、当該半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする。

請求項２７記載の発明の電子装置は、前記請求項２０〜２５の何れか一項に記載の電子装置において、前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリであることを特徴とする。

以上により、請求項１〜２７記載の発明では、例えばＮＡＮＤ型フラッシュメモリ等のピン仕様を変更することなく、読み出し動作において、第１の領域の読み出しデータ出力動作中に第２の領域のアドレス取り込み動作を実行したり、第１の領域のセルデータ読み出し動作中に、第２の領域のアドレス取り込み動作を実行することや、書き込み動作において、データプログラム動作中に次のデータプログラム動作のためのアドレス取り込み動作やデータ取り込み動作を実行することによって、読み出し動作や書き込み動作において、シリアルに実行されていた処理動作を並列に実行することが可能となる。

以上説明したように、請求項１〜２７記載の発明の半導体記憶装置及び電子装置によれば、これまでシリアルに実行されていた処理動作を並列化して実行するので、高速の読み出し動作や高速の書き込み動作を行うことができる。

以下、本発明の実施形態の半導体記憶装置及び電子装置を図面に基づいて説明する。

（第１の実施形態）
以下、図面を参照して、本発明の第１の実施形態を説明する。

図１は、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおける全体構成を示すブロック図である。

同図において、セルアレイ１は、複数の浮遊ゲート型メモリセルをマトリクス配列して構成される。ロウデコーダ（ワード線ドライバを含む）２は、セルアレイ１のブロック選択及びワード線や選択ゲート線の選択駆動を行う。センスアンプ回路３は、セルアレイ１のビット線データをセンスする１ページ分のセンスアンプを備えたページバッファ回路を構成している。

１ページ分の読み出しデータは、カラムデコーダ（カラムゲート）４により選択されて、Ｉ／Ｏバッファ回路５を介してＩ／Ｏ線１３に出力される。Ｉ／Ｏ線１３から供給される書き込みデータは、カラムデコーダ４により選択されてセンスアンプ回路３に転送される。アドレス信号は、Ｉ／Ｏバッファ回路５を介してアドレス保持回路６、７に入力され、ロウアドレス及びカラムアドレスがアドレスプリデコーダ８を介して、各々、ロウデコーダ２及びカラムデコーダ４に転送される。

前記Ｉ／Ｏバッファ回路５は、先に取り込まれたアドレスとその後に取り込まれたアドレスとを比較する機能を持ち、両アドレスが異なる場合には、前記アドレス保持回路６、７のうち、先に取り込まれなかった側のアドレス保持回路に、後に取り込まれたアドレスを転送し、そのアドレス保持回路でアドレスを保持する。

コントローラ９は、書き込みイネーブル信号ＸＷＥ、読み出しイネーブル信号ＸＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の制御信号に基づいて、読み出し動作、書き込み動作及び消去動作の内部タイミング信号を出力する。これらの内部タイミング信号に基づいて、データの読み出し、データの書き込み及びデータ消去のシーケンス動作を制御する。また、前記コントローラ９は、前記制御信号のエッジやサイクルを検出する。

図２は、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す動作タイミング図である。

１サイクルのデータ読み出し動作は、セルアレイ１からセンスアンプ回路３にデータを読み出すセルデータ読み出し動作と、センスアンプ回路３に読み出されたデータをチップ外部に出力する読み出しデータ出力動作とを有する。リードサイクルでは、書き込みイネーブル信号ＸＷＥとアドレスラッチイネーブル信号ＡＬＥとに基づいて、ページを指定するアドレスＡｄｄが入力され、セルデータ読み出し動作が開始される。セルデータがセンスアンプ回路３に読み出されている間、ビジー信号ＲＹ／ＸＢＹ＝“Ｌ”が出力される。このセルデータ読み出し動作が終了すると、ビジー信号ＲＹ／ＸＢＹ＝“Ｈ”となり、続いて読み出しイネーブル信号ＸＲＥの入力により、読み出しデータ出力動作が開始される。

第１のリードサイクルでは、アドレス取り込み動作（Ａｄｄ．１ＩＮ）と、セルデータ読み出し動作と、読み出しデータ出力動作（ＯＵＴＰＵＴ１）とがシリアルに行われるが、第２のリードサイクルのアクセス先を指定するアドレスの取り込み（Ａｄｄ．２ＩＮ）をこの読み出しデータ出力動作（ＯＵＴＰＵＴ１）の間にこのデータ出力のピンを用いて行う。これは、アドレス取り込み信号ＡＬＥを“Ｈ”にし、データ出力を制御する信号ＸＲＥの立ち下がりエッジでデータ出力を行い、立ち上がりエッジで第２のリードサイクルのアクセス先を指定するアドレスを取り込む。

アドレスデータの取り込みが完了し、引き続きデータ出力が必要な場合は、アドレス取り込み信号ＡＬＥを“Ｌ”にすることでデータの出力のみが有効となり、データ出力を制御する信号ＸＲＥの立ち上がりエッジではアドレスの取り込みを行わず、通常のデータ出力となる。

以上のように、次アドレスを外部から指定する際に、新たなアドレス取り込みシーケンスが不要となるので、リード動作の高速化を図ることが可能となる。また、データが間断なく読み出されるため、システムでのデータ処理が容易になる。

図３は、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す他の動作タイミング図である。

同図において、アドレスデータの取り込みが完了した後、引き続きデータ出力が必要な場合に、上記図２のようにデータ出力を制御する信号ＸＲＥの片側エッジのみを有効にするのではなく、アドレス取り込み信号ＡＬＥを“Ｌ”にすることによって、データの出力に対してデータ出力を制御する信号ＸＲＥの両エッジを有効にして、両エッジでそれぞれデータを出力する。

以上のように、次アドレスを外部から指定する際に、新たなアドレス取り込みシーケンスが不要となると共に、データ出力を２倍の速度で実行できるので、リード動作のさらなる高速化を図ることが可能となる。

図４は、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示すさらに他の動作タイミング図である。

同図において、読み出しデータ出力動作（ＯＵＴＰＵＴ１）の間にデータ出力のピンを用いて次のアクセスである第２のリードサイクルのアクセス先を指定するアドレスを取り込む（読み出しデータ出力動作と次のセルデータ読み出し動作とを並行して行う）が、ここでは、データ出力を制御する信号ＸＲＥの第１のサイクル（Ｃ１）と第３のサイクル（Ｃ３）とで読み出しデータ出力動作を行い、第２のリードサイクルのアクセス先を指定するアドレスを第２のサイクル（Ｃ２）で取り込む。すなわち、サイクルによって交互にデータ出力とアドレス取り込みとを実施する。これも、データ出力を制御する信号ＸＲＥによるデータ出力動作時に合わせてアドレス取り込み信号ＡＬＥを“Ｈ”にすることで実行される。

アドレスデータの取り込みが完了し引き続きデータ出力が必要な場合は、アドレス取り込み信号ＡＬＥを“Ｌ”にすることでデータの出力のみが行われる。

以上のように、次アドレスを外部から指定する際に、新たなアドレス取り込みシーケンスが不要となり、リード動作の高速化を図ることができる。また、この場合にはアドレス供給と、データ出力とを共通のＩ／Ｏ線１３を介して行う側の動作速度は、上記図２や図３のように周波数を上げる必要がなく、速度負担を軽減することが可能となる。

（第２の実施形態）
以下、図面を参照して、本発明の第２の実施形態を説明する。

本実施形態の半導体記憶装置は、上記第１の半導体記憶装置と同様の回路構成であるので、その説明は省略する。

図５は、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す動作タイミング図である。

同図において、第１のリードサイクルのセルデータ読み出し動作時に発生するビジー信号ＲＹ／ＸＢＹ＝“Ｌ”が出力されている時に、次のアクセス先を指定するアドレス取り込み動作（Ａｄｄ．２ＩＮ）をデータ出力のピンを用いて行う。この場合、従来例、及び、上記第１の実施形態にあるように、第１のリードサイクルにおけるセルデータ読み出し動作の完了を待たなくても、次のアクセス先を指定するアドレス取り込み動作を行うことが可能であり、より使いやすい構成となる。この場合の制御も、アドレス取り込み信号ＡＬＥを“Ｈ”にし、データ出力を制御する信号ＸＲＥに同期させて外部アドレスを取り込む。

図６は、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す他の動作タイミング図である。

同図において、次のアクセス先を指定するアドレスの取り込みを、例えばデータ出力を制御する信号ＸＲＥの立ち上がりエッジで行う。この場合も、アドレス供給と、データ出力とを共通のＩ／Ｏ線１３を介して行う側の動作速度は、周波数を上げる必要がなく、速度負担を軽減することが可能となる。

以上のように、次アドレスを外部から指定する際に、新たなアドレス取り込みシーケンスが不要となるので、リード動作の高速化を図ることができると共に、第１の読み出しサイクルでのアドレス取り込みタイミングが広がり、より使いやすい構成となる。

図７は、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示すさらに他の動作タイミング図である。

同図は、上記図５の動作タイミング図に対して、第１のリードサイクルのアドレスデータの取り込みが完了した後の読み出しデータ出力動作において、データの出力をデータ出力を制御する信号ＸＲＥの両エッジに同期して実行させる。

以上ように、次アドレスを外部から指定する際に、第１のリードサイクルでのアドレス取り込みタイミングが広がり使いやすくなると共に、新たなアドレス取り込みシーケンスが不要となる。また、データ出力を２倍の速度で実行できるので、リード動作の高速化を図ることが可能となる。

尚、上記第１及び第２の実施形態では、次のアクセス先を指定するアドレスの取り込み動作を前の読み出しデータ出力動作の際にデータ出力を行うピンを用いて行ったが、別にアドレスピンを追加で設置してもよいのは勿論である。

また、データ出力を制御する信号ＸＲＥの両エッジを用いた読み出しデータ出力動作と、次アドレスの取り込み動作とは、アドレス取り込み信号ＡＬＥのみで設定するのではなく、フラッシュメモリでの動作設定を別途行うことでもできる。

さらに、次のアクセス先を指定するアドレスの取り込みを既存のリードイネーブル信号ＸＲＥで行ったが、他の制御信号や追加した制御信号で行ってもよいのは勿論である。

以上のように、上記第１及び第２の実施形態では、従来のＮＡＮＤ型フラッシュメモリのリード動作のアドレス取り込み及びデータ出力のタイミングに対して、第１のリードサイクルでのデータ読み出し動作中及び、前のアクセスによるデータ出力と並行して行うことによって、新たなアドレス取り込みシーケンスが不要となり、リード動作の高速化が可能になり、特に、異なるページ領域やブロック領域に跨るデータのリード動作を行う際には、高速化の効果が顕著に表れる。

（第３の実施形態）
以下、図面を参照して、本発明の第３の実施形態を説明する。

図８は、本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリにおける全体構成を示すブロック図である。

本実施形態のＮＡＮＤ型フラッシュメモリが上記第１の実施形態のＮＡＮＤ型フラッシュメモリと異なる点は、センスアンプ回路３の内部に、２個のページバッファ回路３ａ、３ｂを備えている点のみである。その他の構成は、上記第１の実施形態と同様であるので、その説明は省略する。

図９は、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示す動作タイミング図である。

１サイクルのデータ書き込み動作は、書き込むページを指定するアドレスと書き込むデータとを外部から取り込む動作（アドレス−データ取り込み動作）と、取り込んだデータをセンスアンプ回路３に転送して保持させた後にセルアレイ１に転送してプログラムする動作（プログラム動作）とを有する。このプログラム動作の間、ビジー信号ＲＹ／ＸＢＹ＝“Ｌ”が出力される。このプログラム動作が終了すると、ビジー信号ＲＹ／ＸＢＹは“Ｈ”となる。

このとき、第１のライトサイクルでは、アドレス−データ取り込み動作とプログラム動作とがシリアルに行われるが、次の第２のライトサイクルにおけるアクセス先を指定するアドレス−データ取り込み動作を、この第１のライトサイクルのプログラム動作の間にデータ出力のピンを用いて行う。これは、例えばアドレス−データの入力を制御する信号ＸＷＥの立ち下がりエッジでアドレス取り込みとデータ取り込みとを行う。入力仕様としてアドレス取り込み信号ＡＬＥ＝“Ｈ”でアドレスの取り込み、アドレス取り込み信号ＡＬＥ＝“Ｌ”でデータの取り込みとする。この後、ＮＡＮＤ型フラッシュメモリ内に複数個設置したページバッファ回路３ａ、３ｂを取り込んだアドレスのうちのカラムアドレスで選択して取り込んだデータを保持し、先の第１のライトサイクルのプログラム完了後に、引き続き第２のライトサイクルのプログラム動作を始める。ここで、書き込みデータの保証としては、プログラム動作完了後のステータス状態の読み出しをもってプログラム完了であることとする。

上記のように、本実施形態によると、複数のライトサイクルが連続する場合に、次のアクセス先アドレスと書き込みデータとを外部から指定する動作を、前のプログラム動作と並行して行うことによって、これまでシリアルに行われていた新たなアドレス−データ取り込み動作が不要となり、ライト動作の高速化を図ることが可能となる。

（第４の実施形態）
以下、図面を参照して、本発明の第４の実施の形態を説明する。

図１０は、本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリにおける全体構成を示すブロック図である。

本実施形態のＮＡＮＤ型フラッシュメモリが上記第３の実施形態のＮＡＮＤ型フラッシュメモリと異なる点は、センスアンプ回路３とＩ／Ｏバッファ回路５との間にデータ保持回路１２を備えている点のみである。その他の構成については、上記第３の実施形態と同様であるので、その説明は省略する。

図１１は、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示す動作タイミング図である。

第１のライトサイクルでは、アドレス−データ取り込み動作（Ａｄｄ．１ＩＮ、ＤＡＴＡ．１ＩＮ）とプログラム動作（ＰＲＯＧＲＡＭ１）とがシリアルに行われるが、次の第２のライトサイクルのアクセス先を指定するアドレス−データ取り込み動作（Ａｄｄ．２ＩＮ、ＤＡＴＡ．２ＩＮ）を、この第１のライトサイクルのプログラム動作の間にデータ出力のピンを用いて行う。ここでは、アドレス−データの入力を制御する信号ＸＷＥの立ち下がりエッジでデータの取り込みを行い、立ち上がりエッジでアドレスの取り込みを行う。入力仕様として、アドレス取り込み信号ＡＬＥ＝“Ｈ”では立ち下がりエッジでデータを取り込み、立ち上がりエッジでアドレスの取り込みを行うと共に、アドレス取り込み信号ＡＬＥ＝“Ｌ”では立ち下がりエッジのみ有効でデータの取り込みを行う。ここでは、アドレス−データの入力を制御する信号ＸＷＥの立ち下がりエッジでデータを取り込み、立ち上がりエッジではアドレス取り込み動作を止める。

図１２は、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示す他の動作タイミング図である。

同図では、入力仕様として、アドレス取り込み信号ＡＬＥ＝“Ｈ”では、立ち下がりエッジでデータを取り込むと共に、立ち上がりエッジでアドレスの取り込みを行う。また、アドレス取り込み信号ＡＬＥ＝“Ｌ”では、立ち下がりエッジ及び立ち下がりエッジの両エッジでデータの取り込みを行う。

図１３は、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示すさらに他の動作タイミング図である。

同図では、アドレス−データの入力を制御する信号ＸＷＥの立ち下がりエッジでデータの取り込みを行い、立ち上がりエッジでアドレスの取り込みを行う。入力仕様として、アドレス取り込み信号ＡＬＥ＝“Ｈ”では立ち下がりエッジでデータを取り込むと共に、立ち上がりエッジでアドレスの取り込みを行う。また、アドレス取り込み信号ＡＬＥ＝“Ｌ”では、立ち下がりエッジのみ有効としてデータの取り込みを行う。ここでは、アドレス−データの入力を制御する信号ＸＷＥの１サイクルでデータを取り込む。

図１４は、本実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示すさらに他の動作タイミング図である。

同図では、アドレス−データの入力を制御する信号ＸＷＥの例えば奇数回目の１サイクル分でデータの取り込みを行い、偶数回目の１サイクル分でアドレスの取り込みを行う。入力仕様として、アドレス取り込み信号ＡＬＥ＝“Ｈ”では、前述の奇数回目サイクル分でデータの取り込みを行い、偶数回目サイクル分でアドレスの取り込みを行う。また、アドレス取り込み信号ＡＬＥ＝“Ｌ”では毎サイクルでデータの取り込みを行う。

上記図１１〜１４の場合には、データを書き込む先のアドレスデータが未確定のまま書き込みデータが取り込まれるため、アドレスデータが確定するまでの一定期間、取り込んだデータをデータ保持回路１２に保持し、アドレス取り込みが完了してからページバッファ回路３ａ、３ｂを複数個設置したセンスアンプ回路３に転送して保持し、第１のライトサイクルのプログラム完了後に、引き続き第２のライトサイクルのプログラム動作でセルに書き込む。

尚、書き込みデータの保証としては、プログラム動作完了後のステータス状態の読み出しをもってプログラム完了であることとする。

上記のように、本実施形態では、ライトサイクルが連続する場合に、次のアクセス先アドレス及び書き込みデータを外部から指定する動作を、前のライトサイクルのプログラム動作と並行して行うので、シリアルで行われていた新たなアドレス−データ取り込み動作が不要となる。また、プログラム動作が高速化された際にも、高速でこれら次のアクセス先アドレスと書き込みデータとを外部から取り込むことが可能となり、ライト動作の高速化を図ることが可能となる。

（第５の実施形態）
以下、図面を参照して、本発明の第５の実施形態を説明する。

図１５は、本発明の第５の実施形態のＮＡＮＤ型フラッシュメモリを用いた電子装置における全体構成を示すブロック図である。

同図において、電子装置は、ＮＡＮＤ型フラッシュメモリ（以下、フラッシュメモリと言う）２０と、その制御信号を発生するフラッシュコントロール回路２１と、このフラッシュコントロール回路２１に動作命令を発するホスト回路２２とによって構成される。

ホスト回路２２からはシステムの動作コマンドＣＯＭＭＡＮＤと、アクセス先のアドレスＡＤＤＲＥＳＳ＿Ａがフラッシュコントローラ２１に転送される。フラッシュコントローラ２１では、ホスト回路２２からの動作コマンドＣＯＭＭＡＮＤをコマンド発生回路２３においてフラッシュメモリ２０の制御信号（ＸＷＥ、ＸＲＥ、ＡＬＥ等）に変換し、それらの制御信号をフラッシュメモリ２０に転送する。フラッシュメモリ２０は、この制御信号を受けて、Ｉ／Ｏ線１３を介してフラッシュコントローラ２１とのデータのやり取りを行う。フラッシュメモリ２０からの出力データの取り込みや、フラッシュメモリ２０への書き込みデータの出力などのデータのやり取りは、データ入出力回路２５を使用して行う。アドレスについては、フラッシュコントローラ２１のアドレス変換回路２４においてホスト回路２２から入力された論理アドレスをフラッシュメモリ２０内の物理的な配置アドレスである物理アドレスに変換して、Ｉ／Ｏ線を介してフラッシュメモリ２０に転送する。

本実施例の電子装置では、フラッシュメモリ２０のリード動作時に、例えばリードイネーブル信号ＸＲＥに同期して、Ｉ／Ｏ線１３に接続されるフラッシュコントローラ回路２１のデータ入出力回路２５とアドレス変換回路２４とを切り替えて接続させる。例えば、リードイネーブル信号ＸＲＥの立ち上がりエッジでは、アドレス変換回路２４をＩ／Ｏ線１３に接続してデータ入出力回路２５を切り離し、立ち下がりエッジでは、アドレス変換回路２４を切り離して、データ入出力回路２５をＩ／Ｏ線１３に接続する。これにより、リードイネーブル信号ＸＲＥの立ち上がり／立ち下がりの両エッジで、フラッシュメモリ２０へのアドレス供給とフラッシュメモリからの出力データの受け取りとを行う。

上記のように、本実施形態では、読み出し動作、及び、書き込み動作を高速で行うことが可能なフラッシュメモリを搭載するシステムが構築でき、高速のデータ読み出し・書き込みが可能な電子装置が実現できる。

尚、リードイネーブル信号ＸＲＥの立ち上がりエッジでは、アドレス変換回路２４をＩ／Ｏ線に接続しデータ入出力回路２５を切り離し、立ち下がりエッジではアドレス変換回路２４を切り離してデータ入出力回路２５をＩ／Ｏ線１３に接続する場合を提示したが、搭載するフラッシュメモリ２０のＩ／Ｆ仕様に合わせて立ち上がり／立ち下がりエッジの代わりに、リードイネーブル信号ＸＲＥの第１のサイクル及び第２のサイクル、例えば奇数サイクル及び偶数サイクルで接続を切り替えてもよいのは勿論である。

また、フラッシュメモリ２０へのアクセスについて、フラッシュコントロール回路２１を介して行う例を挙げたが、ホスト回路２２にフラッシュ制御の機能を持たせてもよいのは勿論である。

さらに、センスアンプ回路３内に複数のページバッファ回路を設置することで、上記第３及び第４の実施形態に述べた高速の書き込み動作が可能なフラッシュメモリ２０を使用した高速ライトが可能なシステムが実現できる。

以上説明したように、本発明は、これまでシリアルに実行されていた動作を並列化して、高速の読み出し動作や高速の書き込み動作を行うことができるので、高速なデータ読み出しやデータ書き込みが要求される半導体記憶装置及び電子装置等として有用である。

本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおける全体構成を示すブロック図である。同ＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す動作タイミング図である。同ＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す他の動作タイミング図である。同ＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示すさらに他の動作タイミング図である。本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す動作タイミング図である。同ＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示す他の動作タイミング図である。同ＮＡＮＤ型フラッシュメモリにおいて、複数のリードサイクルが連続する場合のデータの読み出し動作を示すさらに他の動作タイミング図である。本発明の第３の実施形態のＮＡＮＤ型フラッシュメモリにおける全体構成を示すブロック図である。同ＮＡＮＤ型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示す動作タイミング図である。本発明の第４の実施形態のＮＡＮＤ型フラッシュメモリにおける全体構成を示すブロック図である。同ＮＡＮＤ型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示す動作タイミング図である。同ＮＡＮＤ型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示す他の動作タイミング図である。同ＮＡＮＤ型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示すさらに他の動作タイミング図である。同ＮＡＮＤ型フラッシュメモリにおいて、複数のライトサイクルが連続する場合のデータの書き込み動作を示すさらに他の動作タイミング図である。本発明の第５の実施形態のＮＡＮＤ型フラッシュメモリを用いた電子装置における全体構成を示すブロック図である。従来のＮＡＮＤ型フラッシュメモリにおける全体構成を示すブロック図である。従来のＮＡＮＤ型フラッシュメモリにおけるデータの読み出し動作を示す動作タイミング図である。同ＮＡＮＤ型フラッシュメモリにおけるデータの書き込み動作を示す動作タイミング図である。特許文献１記載のＮＡＮＤ型フラッシュメモリにおけるデータの読み出し動作を示す動作タイミング図である。

符号の説明

１セルアレイ
２ロウデコーダ
３センスアンプ回路
３ａ、３ｂセンスアンプ
４カラムデコーダ
５Ｉ／Ｏバッファ回路
６、７アドレス保持回路
８アドレスデコーダ
９コントローラ
１０高電圧回路
１１ビジー信号発生回路
１２データ保持回路
１３Ｉ／Ｏ線
２０ＮＡＮＤ型フラッシュメモリ
２１フラッシュコントロール回路
２２ホスト回路
２３コマンド発生回路
２４アドレス変換回路
２５データ入出力回路

Claims

複数のメモリセルが配列されたセルアレイブロックを含み、
前記セルアレイブロック内の第１の領域からのデータ出力が完了する前に、前記セルアレイブロック内の第２の領域の読み出し動作を開始し、
前記第１の領域からのデータ出力が完了した後、続いて間断のない前記第２の領域からのデータ出力を行う
ことを特徴とする半導体記憶装置。
前記請求項１記載の半導体記憶装置において、
前記第１の領域からのデータ出力が完了する前に、前記第２の領域を指定するアドレスを外部から取り込んで読み出し動作を開始し、
前記第１の領域からのデータ出力が完了した後、続いて前記第２の領域からのデータ出力を行う
ことを特徴とする半導体記憶装置。
前記請求項２記載の半導体記憶装置において、
前記第２の領域を指定するアドレスは、前記第１の領域からのデータ出力を制御する信号に同期して取り込む
ことを特徴とする半導体記憶装置。
前記請求項３記載の半導体記憶装置において、
前記第１の領域からのデータ出力は、前記データ出力を制御する信号の第１のエッジに同期して行い、
前記第２の領域を指定するアドレスは、前記データ出力を制御する信号の第２のエッジに同期して取り込む
こと特徴とする半導体記憶装置。
前記請求項４記載の半導体記憶装置において、
前記第２の領域を指定するアドレスの取り込みが完了した後、前記第１の領域からのデータ出力は、前記データ出力を制御する信号の第１及び第２のエッジに同期して行う
ことを特徴とする半導体記憶装置。
前記請求項５記載の半導体記憶装置において、
前記第２の領域を指定するアドレスの取り込みが完了した後、前記第１の領域からのデータ出力は、前記データ出力を制御する信号の第１のエッジに同期して行い、
前記データ出力を制御する信号の第２のエッジに同期して、前記第１の領域からのデータ出力を停止し、且つ前記第２の領域を指定するアドレスの取り込みを停止する
ことを特徴とする半導体記憶装置。
前記請求項３記載の半導体記憶装置において、
前記第１の領域からのデータ出力は、前記データ出力を制御する信号の第１のサイクルに同期して行い、
前記第２の領域を指定するアドレスは、前記データ出力を制御する信号の第２のサイクルに同期して取り込む
ことを特徴とする半導体記憶装置。
前記請求項７記載の半導体記憶装置において、
前記第１のサイクルと前記第２のサイクルとは交互に行われる
ことを特徴とする半導体記憶装置。
前記請求項７記載の半導体記憶装置において、
前記第２の領域を指定するアドレスの取り込みが完了した後、前記第１の領域からのデータ出力は、前記データ出力を制御する信号の第１又は第２のサイクルに同期して行う
ことを特徴とする半導体記憶装置。
前記請求項３記載の半導体記憶装置において、
前記データ出力を制御する信号は、リードイネーブル信号である
ことを特徴とする半導体記憶装置。
前記請求項３記載の半導体記憶装置において、
前記第２の領域を指定するアドレスを前記第１の領域からのデータ出力を制御する信号に同期して取り込む動作が、アドレスデータと入力データの取り込みを制御する信号とリードイネーブル信号とによって制御される
ことを特徴とする半導体記憶装置。
複数のメモリセルが配列されたセルアレイブロックを含み、
前記セルアレイブロック内の第１の領域への第１のデータを書き込む動作中に、第２のデータ及び前記第２のデータを書き込むべき前記セルアレイブロック内の第２の領域を指定するアドレスを外部から取り込む
ことを特徴とする半導体記憶装置。
前記請求項１２記載の半導体記憶装置において、
前記第２のデータを書き込むべき前記セルアレイブロック内の第２の領域を指定するアドレスを外部から取り込む動作が、第１の制御信号の第１及び第２のエッジに同期して行われる
ことを特徴とする半導体記憶装置。
第１のタイミングで入力された第１のアドレス信号を保持する第１のアドレス保持回路と、
第２のタイミングで入力された第２のアドレス信号を保持する第２のアドレス保持回路とを備え、
前記第２のアドレス信号は、出力データを外部に転送する信号線を介して、前記出力データの転送周期を変更することなく、前記出力データが出力されている合間に入力される信号である
ことを特徴とする半導体記憶装置。
前記請求項１４記載の半導体記憶装置において、
前記出力データを外部に転送する制御を行う第１の信号に対して、第１のエッジを検出する第１のエッジ検出回路と、
前記第１の信号に対して、第２のエッジを検出する第２のエッジ検出回路と、
前記第１のエッジ検出回路の検出信号によって前記出力データを外部に転送し、前記第２のエッジ検出回路の検出信号によって前記第２のアドレス信号を前記第２のアドレス保持回路に取り込む切替回路とを備えた
ことを特徴とする半導体記憶装置。
前記請求項１４記載の半導体記憶装置において、
前記出力データを外部に転送する制御を行う第１の信号に対して、第１のサイクルを検出する第１のサイクル検出回路と、
前記第１の信号に対して、第２のサイクルを検出する第２のサイクル検出回路と、
前記第１のサイクル検出回路の検出信号によって前記出力データを外部に転送し、前記第２のサイクル検出回路の検出信号によって前記第２のアドレス信号を前記第２のアドレス保持回路に取り込む切替回路とを備えた
ことを特徴とする半導体記憶装置。
前記請求項１５又は１６記載の半導体記憶装置において、
前記切替回路は、前記第１のアドレス信号と前記第２のアドレス信号とを比較する機能を有する
ことを特徴とする半導体記憶装置。
複数のメモリセルが配列されたセルアレイブロックを含み、
第１のタイミングで入力されて前記セルアレイブロック内の第１の領域を指定する第１のアドレス信号を保持する第１のアドレス保持回路と、
第２のタイミングで入力されて前記セルアレイブロック内の第２の領域を指定する第２のアドレス信号を保持する第２のアドレス保持回路と、
第３のタイミングで入力されて前記第１の領域に書き込む第１のデータを保持する第１のデータ保持回路と、
第４のタイミングで入力されて前記第２の領域に書き込む第２のデータを保持する第２のデータ保持回路とを備え、
前記第２のアドレス信号及び前記第２のデータは、共通の信号線を介して、前記第１のデータの第１の領域への書き込みが完了する前に、それぞれ前記第２のアドレス保持回路及び前記第２のデータ保持回路に取り込まれる
ことを特徴とする半導体記憶装置。
複数のメモリセルが配列されたセルアレイブロックを含み、
第１のタイミングで入力されて前記セルアレイブロック内の第１の領域を指定する第１のアドレス信号を保持する第１のアドレス保持回路と、
第２のタイミングで入力されて前記セルアレイブロック内の第２の領域を指定する第２のアドレス信号を保持する第２のアドレス保持回路と、
第３のタイミングで入力されて前記第１の領域に書き込む第１のデータを保持する第１のデータ保持回路と、
第４のタイミングで入力されて前記第２の領域に書き込む第２のデータを保持する第２のデータ保持回路及び第３のデータ保持回路とを備え、
前記第２のアドレス信号及び前記第２のデータは、共通の信号線を介して、前記第１のデータの第１の領域への書き込みが完了する前に、一旦前記第３のデータ保持回路に保持され、
前記第２のアドレス信号が前記第２のアドレス保持回路に保持された後に、前記第２のデータが前記第２のデータ保持回路に取り込まれる
ことを特徴とする半導体記憶装置。
前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、
前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第１のエッジに同期して行い、
前記コントローラのアドレス指定信号の出力は、前記制御信号の第２のエッジに同期して行う
こと特徴とする電子装置。
前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、
命令信号を出力するホスト回路と、
前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第１のエッジに同期して行い、
前記コントローラのアドレス指定信号の出力は、前記制御信号の第２のエッジに同期して行う
こと特徴とする電子装置。
前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、
前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第１のサイクルに同期して行い、
前記コントローラのアドレス指定信号の出力は、前記制御信号の第２のサイクルに同期して行う
こと特徴とする電子装置。
前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、
命令信号を出力するホスト回路と、
前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置からのデータ出力信号を受け取りは、前記制御信号の第１のサイクルに同期して行い、
前記コントローラのアドレス指定信号の出力は、前記制御信号の第２のサイクルに同期して行う
こと特徴とする電子装置。
前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、
前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置へのデータ出力信号の出力を、前記制御信号の第１及び第２のエッジに同期して行う
こと特徴とする電子装置。
前記請求項１〜１９の何れか一項に記載の半導体記憶装置と、
命令信号を出力するホスト回路と、
前記命令信号を受け取り、前記半導体記憶装置に制御信号とデータ信号とアドレス指定信号とを出力すると共に、前記半導体記憶装置からのデータ出力信号を受け取るコントローラ回路とを備え、
前記コントローラと前記半導体記憶装置との間のアドレス指定信号及び入出力信号のデータ転送は、共通の信号線を介して前記制御信号に同期して行い、
前記半導体記憶装置へのデータ出力信号の出力を、前記制御信号の第１及び第２のエッジに同期して行う
こと特徴とする電子装置。
前記請求項１〜１９の何れか一項に記載の半導体記憶装置において、
当該半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである
ことを特徴とする半導体記憶装置。
前記請求項２０〜２５の何れか一項に記載の電子装置において、
前記半導体記憶装置は、ＮＡＮＤ型フラッシュメモリである
ことを特徴とする電子装置。