JP4696501B2 - データ記録方法 - Google Patents

Description

本発明は、データの書き込みを高速化できるデータ記録方法に関する。

従来の記憶装置、特にフラッシュメモリを用いた記憶装置は、記憶データを保持するための電力が不要であることから近年、盛んに用いられるようになっている。特に、携帯電話装置を含む、携帯用の端末装置にはメモリとしてフラッシュメモリが多く用いられている。このようなフラッシュメモリを用いた記憶装置においては、データの書き込みに要する時間を短縮し、高速でデータの書き込みを行なえるようにする必要がある。

しかしながら、フラッシュメモリは、書き込むデータを入力するのに要するデータ入力時間に対し、その書き込むデータをフラッシュメモリのセルに実際に書き込むのに要するプログラム時間が比較的長いため、書き込むデータの量が、フラッシュメモリへ一度に入力可能な量よりも多いと、フラッシュメモリにデータを入力してから、次のデータを入力するまでに、少なくともプログラム時間だけの待ち時間が発生することになり、データの書き込みに時間を要し、高速での書き込みが出来ないことになる。

このような高速での書き込みが出来ないという問題に対し、フラッシュメモリを複数チップ用いて、これら複数チップへデータを並列的に書き込むことで、データの書き込みに要する時間の短縮化を図る記録方式がある。
これは、例えば、複数のフラッシュメモリのうちのひとつのチップにデータを入力し、その入力が終了すると、次のデータを他のチップに入力し、その入力が終了すると、さらに次のデータをさらに他のチップに入力するものである。すなわち、ひとつのチップにおいて、入力されたデータがメモリセルに書き込まれている間に、次のデータを他のチップに入力するものであり、この結果、チップのプログラム時間を待たずに、次のデータの入力を行うことが出来、データの書き込みに要する時間を短縮することが可能になるものである（例えば、特許文献１参照）。
特開２０００−１２２９２３号公報

かかる従来の記録方式では、以下の短所が付随している。すなわち、フラッシュメモリにおいては書込み所要時間および消去所要時間は一定ではなく不確定であり、データの書き込みは１ページ単位で行われ、このデータの書き込みはレジスタ転送（例えば、０．１ｍｓｅｃ）とプログラム（例えば、０．２〜０．７ｍｓｅｃ）に分かれ、書込み所要時間は０．３〜０．８ｍｓｅｃの間でばらつくことになる。また、消去所要時間は、２〜４ｍｓｅｃの間でばらつく。このような書込み所要時間および消去所要時間が不確定である点については、前述したフラッシュメモリを並列にして使用する従来技術では考慮されておらず、これら書込み所要時間および消去所要時間が不確定であることが、フラッシュメモリを使用した記憶装置への高速な書き込みに障害となり、十分な高速化が期待できないという課題があった。

また、このようなフラッシュメモリにおいては、少なからず不完全な特性を有しているという観点から、使用し難いという課題がある。この不完全な特性とは、例えば、出荷時から欠陥ブロックが存在する場合があり、このため代替ブロックを使用することになり、ユーザが使用する論理アドレスとメモリ上の物理アドレスとの対応が必要になることである。また、書き換え回数が有限であり、書き換えを繰り返すとそのブロックは徐々に劣化するため、同一ブロックのみを書き換えないように、書き換えようとするブロックが特定のブロックに偏らないように均等化して使用するための管理が必要になることである。さらに、読み出しの際に読み出し誤りが生じる可能性が否定できないため、誤り訂正が必要になることである。

本発明は、このような事情に鑑みてなされたものであり、データの書き込みを高速化できるデータ記録方法を提供することを目的とする。

上述の目的を達成するため、本発明にかかるデータ記録方法は、ページ単位の書き込み、ブロック単位の消去が可能な、同一バスを共有する複数の記録媒体からなる組を複数組備えた記録媒体群へデータを並列的に転送し記録するデータ記録方法であって、記録媒体群の各記録媒体へ、ページ割振りテーブルによって割り振られる規定のページを並列的に割り振り、ブロック単位の消去が行われた複数の記録媒体の組ごとを非同期で制御し、複数の記録媒体の組ごとに、記録媒体に書き込まれたページ数がブロック未満であって、バッファ用メモリ内にデータが存在し、ぺージ書き込みが終了することによってステータスがビジィ状態からレディ状態になった記録媒体に対し、予め規定された順で、かつ共有するバス使用の競合を回避しレジスタ転送を行い、割り振った規定のページへ規定ページ単位の書き込みを行うことで、ステータスをレディ状態からビジィ状態に変えて、記録媒体群に対し並列的にそのブロック分のページ単位の書き込みを行い、ページ割振りテーブルのアドレスをインクリメントして、アドレスに設定されている割り振られたページを読出す非同期書き込みステップと、記録媒体群に対しブロック単位の書き込みが終了すると、記録媒体のステータスをビジィ状態からレディ状態に変え、記録媒体群の全記録媒体において１ブロック分のページの書き込みが終了したときに出力される信号をもとに、記録媒体群のうち、もっとも遅くブロック分のページ単位の書き込みが終了した記録媒体に同期させ、記録媒体のステータスをレディ状態からビジィ状態に変えて、記録媒体群の各記録媒体に対し次のブロック単位の消去を行う同期消去ステップとを備えたことを特徴とする。

本発明によれば、ブロック単位で同期して次の書き込み処理へ進むため、空き領域が過剰に発生することがなく、記録媒体のメモリ容量を最大限に使用できるデータ記録方法を提供できる効果がある。

また、１つのバスを共有する複数の記録媒体に対し規定のページを並列的に割り振り、前記バスを介したレジスタ転送を予め規定された順番で行いながら、ステータスがレディ状態になった記録媒体の前記規定のページへページ単位の書き込みを行うことから、前記各記録媒体の規定のページへ書き込まれるデータを、前記予め規定された順番で前記バス上へ出力すればよく、書き込みのための制御が簡単になるデータ記録方法を提供できる効果がある。

データの書き込みを高速化できるデータ記録方法を提供するという目的を、非同期書き込みステップと同期消去ステップを組み合わせることで実現した。具体的には、非同期書き込みステップにおいて、記録媒体群の各記録媒体へ、ページ割振りテーブルによって割り振られる規定のページを並列的に割り振り、ブロック単位の消去が行われた複数の記録媒体の組ごとを非同期で制御し、複数の記録媒体の組ごとに、記録媒体に書き込まれたページ数がブロック未満であって、バッファ用メモリ内にデータが存在し、ぺージ書き込みが終了することによってステータスがビジィ状態からレディ状態になった記録媒体に対し、予め規定された順で、かつ共有するバスの使用について競合を回避してレジスタ転送を行い、割り振った規定のページへ規定ページ単位の書き込みを行うことで、ステータスをレディ状態からビジィ状態に変えて、記録媒体群に対し並列的にそのブロック分のページ単位の書き込みを行い、ページ割振りテーブルのアドレスをインクリメントして、アドレスに設定されている割り振られたページを読出す。そして、同期消去ステップにおいて、記録媒体群に対しブロック単位の書き込みが終了すると、記録媒体のステータスをビジィ状態からレディ状態に変え、記録媒体群の全記録媒体において１ブロック分のページの書き込みが終了したときに出力される信号をもとに、記録媒体群のうちもっとも遅くブロック分のページ単位の書き込みが終了した記録媒体に同期させ、記録媒体のステータスをレディ状態からビジィ状態に変えて、記録媒体群の各記録媒体に対し次のブロック単位の消去を行うことで実現した。

以下、本発明の一実施例について説明する。なお、以下の説明では、先ず、フラッシュメモリと、フラッシュメモリを用いたメモリカードシステムについて説明し、次に、このメモリカードシステムのメモリカードとメモリコントローラの構成について説明する。そして、これら構成を利用したデータ記録方法を説明する。
先ず、フラッシュメモリと、フラッシュメモリを用いたメモリカードシステムについて説明する。
図１は、この実施例１のデータ記録方法を説明するためのフラッシュメモリの内部構成例を示すブロック図である。このフラッシュメモリは、入出力コントロール回路１、動作ロジックコントロール回路２、アドレスレジスタ３、コマンドレジスタ４、制御回路５、レディ／ビジィ信号出力回路６、ステータスレジスタ７、高電圧発生回路８、ローアドレスバッファ９、ローアドレスデコーダ１０、カラムバッファ１１、カラムデコーダ１２、データレジスタ１３、センスアンプ１４およびメモリセルアレイ１５と、各種のバス、信号線を備えている。

図２は、図１に示すフラッシュメモリの内部構造を示す説明図である。このフラッシュメモリは、ページ単位でプログラム、ブロック単位で消去を行う。そして、１ページは２０４８バイトに冗長部６４バイトを加えた２１１２バイトとなっており、１ブロックは６４ページで構成されている。また、アドレスの取り込みは、Ｉ／Ｏ端子から５クロックで取り込む。

図３は、このフラッシュメモリを用いたメモリカードシステムの全体構成を示すブロック図である。このメモリカードシステムは、シリアル伝送を行うためのシリアルクロックが供給されるシリアルクロック供給部２１、バイト単位で内部の処理を行うためのパラレルクロックが供給されるパラレルクロック供給部２２、ホストＰＣ２３、リーダー／ライター２４、送信ドライバー２５，２６，３２、コネクタ２８、受信ドライバー２７，２９，３０およびメモリカード３１を備えている。ホストＰＣ２３とリーダー／ライター２４とはＰＣＩバスにより接続されている構成である。また、リーダー／ライター２４とメモリカード３１とはコネクタ２８を介して接続されている構成である。コネクタ２８では、前記シリアル伝送のためのシリアルクロックと、リーダー／ライター２４からメモリカード３１へ書き込まれるライトデータＷＲ＿ＤＡＴＡと、メモリカード３１からリーダー／ライター２４へ読み出されるリードデータＲＤ＿ＤＡＴＡの３種類の信号が接続されており、送信ドライバー２５，２６，３２と受信ドライバー２７，２９，３０を介して全二重のシリアル通信が実現できる構成である。また、メモリカード３１は、シリアルクロック供給部２１から供給されたシリアルクロックと、これを分周して生成されたクロックにより動作する構成である。

図４は、図３に示したメモリカードシステムのリーダー／ライター２４の構成を示すブロック図である。このリーダー／ライター２４は、メモリカード３１からリーダー／ライター２４へ読み出されたリードデータＲＤ＿ＤＡＴＡの入力端子４１と、前記パラレルクロックが供給される入力端子４２と、前記シリアルクロックの入力端子４３と、ＰＣＩバス接続部４４と、メモリカード３１へのライトデータの出力端子４５とを備えている。また、シリアル／パラレル変換器・８−１０変換デコーダ４６、ＥＣＣデコーダ４７、ＰＣＩバスとのインタフェースであるバスインタフェース４８、ＣＲＣＣエンコーダ４９、ＥＣＣエンコーダ５０、コマンドとデータとの切り替えスイッチ５１および８−１０変換デコーダ・パラレル／シリアル変換器５２を備えている。
このリーダー／ライター２４は、メモリカード３１へのデータの書き込みの際には、ＰＣＩバス接続部４４から入力されたデータのうち、フラッシュメモリを制御するコマンドＣＯＭＭＡＮＤ〔７：０〕にはＣＲＣＣエンコーダ４９においてＣＲＣＣのパリティを付加し、また、データＷＤＡＴＡ〔７：０〕にはＥＣＣエンコーダ５０においてＥＣＣのパリティを付加する構成である。そして、切り替えスイッチ５１により選択され、８−１０変換デコーダ・パラレル／シリアル変換器５２の８−１０変換デコーダにおいてＤＣフリーの１０ビットデータへ変換するとともに同期コードを付加し、パラレル／シリアル変換器によりシリアルデータに変換し、メモリカード３１へのライトデータとして出力端子４５から出力する構成である。

また、メモリカード３１からデータを読み出す際には、入力端子４１から入力されたリードデータＲＤ＿ＤＡＴＡは、シリアル／パラレル変換器・８−１０変換デコーダ４６のシリアル／パラレル変換器によりパラレルデータへ変換された後、同期コードを検出してから１０−８変換デコーダにより元の８ビットデータへ戻され、ＥＣＣデコーダ４７において誤り訂正され、バスインタフェース４８を介しＰＣＩバス接続部４４から図３に示すホストＰＣ２３へ送られる構成である。

図５は、図３に示すメモリカード３１に用いられているフラッシュメモリの概要説明図である。このフラッシュメモリは、入出力端子（アドレス、データ、コマンド入出力ポート）ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８と、チップイネーブル、コマンドラッチイネーブル、アドレスラッチイネーブル、ライトイネーブル、リードイネーブルおよびライトプロテクトなどの各種制御信号が入力される制御端子ＣＥ（チップイネーブル），ＣＬＥ（コマンドラッチイネーブル），ＡＬＥ（アドレスラッチイネーブル），ＷＥ（ライトイネーブル），ＲＥ（リードイネーブル），ＷＰ（ライトプロテクト）と、レディ／ビジィ出力端子ＲＹ／ＢＹを備えている。そして、図５では、入出力端子ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８を入出力端子５５、レディ／ビジィ出力端子ＲＹ／ＢＹを出力端子５６、制御端子ＣＥ，ＣＬＥ，ＡＬＥ，ＷＥ，ＲＥ，ＷＰを制御端子５７としてまとめて示してある。出力端子５６から出力されるステータス出力は、そのフラッシュメモリにおいてデータの書き込みや消去が終了したか否かを確認するために用いる。

次に、フラッシュメモリの並列化によるデータの高速書き込みについて説明する。
フラッシュメモリに対し高速でデータを書き込むためには、フラッシュメモリを並列化し、書き込みデータを並列に入力すればよい。フラッシュメモリを２つ並列化すれば２倍の速さで書き込みを行うことが出来る。また、４つ並列化すれば４倍の速さで書き込みを行うことが出来る。
図３に示したメモリカードシステムの構成において、並列になっているフラッシュメモリの数や並列化の形態に応じて構成が異なってくるのは、メモリカードの構成だけである。従って、以下の説明におけるメモリカードシステムの構成は、図３に示したブロック図が適用される。

図６は、２個のフラッシュメモリが組にされ、それら各フラッシュメモリの各入出力端子が共通接続されているメモリカードの構成を示すブロック図である。
このメモリカードは、ライトデータＷＲ＿ＤＡＴＡが入力される入力端子６１とシリアルクロックＳＣＬＫが入力される入力端子６２とリードデータＲＤ＿ＤＡＴＡが出力される出力端子６３とを備えている。また、シリアル／パラレル変換器・１０−８変換エンコーダ６４と、前記入力端子６２から入力されたシリアルクロックＳＣＬＫを分周するクロック分周器６５と、８−１０変換エンコーダ・パラレル／シリアル変換器６６と、エラー検出器６７と、メモリコントローラ２０１と、フラッシュメモリ６９，７０，７１，７２，７３，７４，７５，７６とを備えている。

このメモリカードでは、フラッシュメモリ６９とフラッシュメモリ７０の入出力端子ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８、フラッシュメモリ７１とフラッシュメモリ７２の入出力端子ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８．フラッシュメモリ７３とフラッシュメモリ７４の入出力端子ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８、フラッシュメモリ７５とフラッシュメモリ７６の入出力端子ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８が共通接続されている。

メモリコントローラ２０１は、２個のフラッシュメモリが組にされその入出力端子が共通化されている構成のフラッシュメモリ６９，７０，７１，７２，７３，７４，７５，７６に対する高速書き込みを可能にする高速書き込みアルゴリズム２０１Ａを備えている。

図７は、図６に示すメモリカードのメモリコントローラ２０１の構成を示すブロック図である。このメモリコントローラ２０１は、ライトデータＷＤＡＴＡ〔７：０〕の入力端子８１、コマンドＣＯＭＭＡＮＤ〔７：０〕の入力端子８２、ＥＣＣ＿ＳＹＮＤ〔７：０〕の入力端子８３、ＣＲＣＣ＿ＳＹＮＤ〔７：０〕の入力端子８４、クロック分周器６５から出力された分周クロック信号ＣＬＫの入力端子８５、フラッシュメモリ６９，７０，７１，７２，７３，７４，７５，７６からの各ステータス出力が入力される入力端子８６，８７，８８，８９，９０，９１，９２，９３およびリードデータＲＤＡＴＡ〔７：０〕が出力される出力端子９４を備えたコマンドデコーダ３００を備えている。
また、フラッシュメモリ６９，７０の組、フラッシュメモリ７１，７２の組、フラッシュメモリ７３，７４の組、フラッシュメモリ７５，７６の組へ与えられるデータのバッファ用ＦＩＦＯメモリ３０１，３０４，３０７，３１１を備えている。

コマンドデコーダ３００は入力端子８２から与えられるコマンド、各フラッシュメモリの出力端子５６から出力されるステータス出力をもとに、高速書き込みアルゴリズム２０１Ａに従ったデータの高速書き込みを行う。

また、フラッシュメモリ６９，７０の組に対する入出力データＤＩＯ１２〔７：０〕の入出力端子３０３を備えた入出力制御回路３０２、フラッシュメモリ７１，７２に対する入出力データＤＩＯ３４〔７：０〕の入出力端子３０６を備えた入出力制御回路３０５、フラッシュメモリ７３，７４に対する入出力データＤＩＯ５６〔７：０〕の入出力端子３０９を備えた入出力制御回路３０８、フラッシュメモリ７５，７６に対する入出力データＤＩＯ７８〔７：０〕の入出力端子３１３を備えた入出力制御回路３１２を有している。

また、フラッシュメモリ６９に対する各種制御信号が出力される制御端子１３２を有したフラッシュ制御コマンド発生器１３１、フラッシュメモリ７０に対する各種制御信号が出力される制御端子１３４を有したフラッシュ制御コマンド発生器１３３、フラッシュメモリ７１に対する各種制御信号が出力される制御端子１３６を有したフラッシュ制御コマンド発生器１３５、フラッシュメモリ７２に対する各種制御信号が出力される制御端子１３８を有したフラッシュ制御コマンド発生器１３７、フラッシュメモリ７３に対する各種制御信号が出力される制御端子１４０を有したフラッシュ制御コマンド発生器１３９、フラッシュメモリ７４に対する各種制御信号が出力される制御端子１４２を有したフラッシュ制御コマンド発生器１４１、フラッシュメモリ７５に対する各種制御信号が出力される制御端子１４４を有したフラッシュ制御コマンド発生器１４３、フラッシュメモリ７６に対する各種制御信号が出力される制御端子１４６を有したフラッシュ制御コマンド発生器１３５を備えている。

図８は、４個のフラッシュメモリの各入出力端子が共通接続されているメモリカードの構成を示すブロック図である。
なお、図８において図６と同一または相当の部分については同一の符号を付し説明を省略する。このメモリカードでは、フラッシュメモリ６９とフラッシュメモリ７０とフラッシュメモリ７１とフラッシュメモリ７２の各入出力端子ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８が共通接続され、また、フラッシュメモリ７３とフラッシュメモリ７４とフラッシュメモリ７５とフラッシュメモリ７６の各入出力端子ＩＯ１，ＩＯ２，ＩＯ３，ＩＯ４，ＩＯ５，ＩＯ６，ＩＯ７，ＩＯ８が共通接続されている。

メモリコントローラ３９０は、４個づつのフラッシュメモリが組にされて各入出力端子が共通化されている構成のフラッシュメモリ６９，７０，７１，７２，７３，７４，７５，７６に対し高速書き込みを可能にする高速書き込みアルゴリズム４０１Ａを備えている。

図９は、図８に示したメモリカードのメモリコントローラ３９０の構成を示すブロック図である。なお、図９において図７と同一または相当の部分については同一の符号を付し説明を省略する。
このメモリコントローラ３９０は、フラッシュメモリ６９，７０，７１，７２の組と、フラッシュメモリ７３，７４，７５，７６の組へそれぞれ与えられるデータのバッファ用ＦＩＦＯメモリ４０１，４０４を備えている。

また、フラッシュメモリ６９，７０，７１，７２の組に対する入出力データＤＩＯ１４〔７：０〕の入出力端子４０３を備えた入出力制御回路４０２、フラッシュメモリ７３，７４，７５，７６の組に対する入出力データＤＩＯ５８〔７：０〕の入出力端子４０６を備えた入出力制御回路４０５を有している。

コマンドデコーダ４００は、入力端子８２から与えられるコマンド、各フラッシュメモリの出力端子５６から出力されるステータス出力をもとに、フラッシュメモリ６９，７０，７１，７２、フラッシュメモリ７３，７４，７５，７６がそれぞれ組にされ、入出力端子が共通接続された構成のフラッシュメモリ６９，７０，７１，７２，７３，７４，７５，７６に対し高速書き込みアルゴリズム４０１Ａに従ったデータの高速書き込みを行う機能を備えている。

次に、本発明の一実施例であるデータ記録方法の動作について説明する。
なお、ここで以下の説明における各種パラメータについて説明しておく。ＰＡＧＥはフラッシュメモリの書き込み単位である１ページ分の有効データの大きさである。ＢＬＫは、フラッシュメモリの消去単位である１ブロック分のページ数である。ｍは、フラッシュメモリの並列数である。ｎは、入出力端子を共通にするフラッシュメモリの数であり、独立している場合は、ｎは「１」、２つのフラッシュメモリの入出力端子が共通化されている場合はｎは「２」、４つのフラッシュメモリの入出力端子が共通化されている場合はｎは「４」である。ＴＲは、１ページ分のデータをレジスタに転送するのに要する時間である。ＴＰａｖｒは、１ページ分のデータの平均プログラム時間、ＴＰｍａｘは、１ページ分のデータの最大プログラム時間である。
ΔＴは、１ブロック分のデータを消去し書き込むために要する時間のフラッシュメモリ間のバラツキである。ＴＥａｖｒをフラッシュメモリの消去単位である１ブロック分の消去に要する時間の平均値、ＴＷａｖｒをフラッシュメモリの書き込み単位である１ページ分の書き込みに要する時間の平均値とすると、１ブロック分のデータを消去し書き込むために要する時間の平均値は、ＴＥａｖｒ＋ＢＬＫ×ＴＷａｖｒであり、並列化されたｍ個のフラッシュメモリのうち最も書込み所要時間および消去所要時間の遅いフラッシュメモリが必要とする時間の平均を（ＴＥａｖｒ＋ＢＬＫ×ＴＷａｖｒ）ｍａｘとすると、ΔＴ＝（ＴＥａｖｒ＋ＢＬＫ×ＴＷａｖｒ）ｍａｘ−（ＴＥａｖｒ＋ＢＬＫ×ＴＷａｖｒ）で定義される。
Ｔａは、１ページ分のデータの最小到達時間である。ＲＡＴＥは、１ブロックのデータの消去、書き込みを繰り返す場合の最大データレートであり、ＲＡＴＥ＝ＰＡＧＥ／Ｔａ
である。

フラッシュメモリを使用したメモリカードに対する高速書き込みアーキテクチャーとして必要な条件は、（１）待ち時間が短く、書き込み速度が速いこと（２）書き込みアドレスが確定しており、書き込みと読み出しについての制御が簡単であること（３）並列化された全てのフラッシュメモリに空き領域が発生せず、メモリ容量を最大限に利用できることの３点である。
以下、これらの条件を満足するデータ高速転送方法をここでは「順固定データ高速転送方式」という。この「順固定データ高速転送方式」では、同一のバスを共有するｎ個のフラッシュメモリの組において、前記各フラッシュメモリへの前記バスを介したレジスタ転送順が決められている。そして、全ての組のフラッシュメモリ、すなわちフラッシュメモリ群の各フラッシュメモリに対し並列的にページを割り振る。
さらに、ページ単位では、前記組ごとの各フラッシュメモリに対し予め規定されている順に従うことと、前記各フラッシュメモリのステータス出力がレディ状態となっていることと、前記各フラッシュメモリ間で共有するバスの使用が競合しないことを条件に、ブロック単位で消去が終了している前記各フラッシュメモリの前記割り振ったページへ並列的にレジスタ転送とデータの書き込みを行う。
また、ブロック単位では、前記フラッシュメモリ群の各フラッシュメモリのうちで、最も遅く書き込みが終了するフラッシュメモリでそのブロック分の前記割り振られたページに対する書き込みが終了するのを待って、すなわち前記フラッシュメモリ群の全てのフラッシュメモリのうちで最も遅く書き込みが終了したフラッシュメモリの書き込み終了のタイミングに合わせて、前記フラッシュメモリ群の各フラッシュメモリに対し同期的に次のブロック単位の消去を行う。なお、前記フラッシュメモリ群の全てのフラッシュメモリのうちで最も遅く書き込みが終了したフラッシュメモリの書き込み終了のタイミングは、前記フラッシュメモリ群の全てのフラッシュメモリにおいて１ブロック分のページの書き込みが終了したときに立つフラッグをもとに検出可能である。
そして、前記各フラッシュメモリの組と組の間では非同期的に、前記組ごとの各フラッシュメモリに対し予め規定されている順に従うことと、前記各フラッシュメモリのステータス出力がレディ状態になっていることと、前記各フラッシュメモリ間で共有するバスの使用が競合しないことを条件に、前記消去が終了した前記各フラッシュメモリの前記次のブロックに対し割り振られたページへ並列的にレジスタ転送とデータの書き込みを行う。
また、この「順固定データ高速転送方式」において、１ページの書き込みに要する時間は、ｎ×ＴＲ（１ページ分のデータのレジスタ転送時間）＋ＴＰａｖｒ（１ページ分のデータの平均書き込み時間）＋ΔＴ（消去書き込みのために要する時間のバラツキ）である。この「順固定データ高速転送方式」では、フラッシュメモリの書き込み速度をほぼ最大限に活用できる。また、書き込みアドレスが確定しているため、書き込みや読み出しのための制御が簡単になり、さらに書込み所要時間および消去所要時間の遅いフラッシュメモリが追いついてくるのをブロック単位で待つため、空き領域が発生することもない。

次に、図６に示すメモリカードの構成と、図７に示すメモリコントローラの構成と、図１０に示すタイミングチャートを参照し、２つのフラッシュメモリが組にされそれら各入出力端子が１つのバスに共通接続された構成のメモリカードに対するこの「順固定データ高速転送方式」の動作について説明する。
図１０は、２個のフラッシュメモリが組にされ、それら入出力端子が共通接続され、１つのバスを共有している場合、Ｐ０１からＰ６４までの番号を持つページがどのようなタイミングでフラッシュメモリ６９，７０，７１，７２，７３，７４，７５，７６へ割り振られるかを示すタイミングチャートである。なお、図１０において、＃１は図６に示すフラッシュメモリ６９、＃２は同様にフラッシュメモリ７０、＃３は同様にフラッシュメモリ７１、＃４は同様にフラッシュメモリ７２、＃５は同様にフラッシュメモリ７３、＃６は同様にフラッシュメモリ７４、＃７は同様にフラッシュメモリ７５、＃８は同様にフラッシュメモリ７６に対応する。
この「順固定データ高速転送方式」では、バス上のレジスタ転送の順番があらかじめ規定されている。すなわち、図１０の＃１で示すフラッシュメモリ６９と＃２で示すフラッシュメモリ７０に対するバス上のレジスタ転送の順番は、フラッシュメモリ群の♯１〜♯８で示す各フラッシュメモリに対し並列的にページの割り振りが行われるという前提で、Ｐ０１，Ｐ０２，Ｐ０９，Ｐ１０，Ｐ１７，Ｐ１８，Ｐ２５，Ｐ２６の順となる。このため、＃１で示すフラッシュメモリ６９と＃２で示すフラッシュメモリ７０との間では、消去が早く終了した＃１で示すフラッシュメモリ６９に対しては、その消去終了とともにページＰ０１の割り振りが行われ、そのページＰ０１に対するレジスタ転送が行われ、＃１で示すフラッシュメモリ６９では前記レジスタ転送されたページＰ０１に対するデータの書き込みが行われている。そして、次のレジスタ転送は＃２で示すフラッシュメモリ７０に対し割り振るページＰ０２に対するレジスタ転送が行われることになる。しかしながら、＃１で示すフラッシュメモリ６９において前記レジスタ転送されたページＰ０１に対するデータの書き込みが終了した時点で、＃２で示すフラッシュメモリ７０に対する消去は未だ終了していない。前述したようにこのフラッシュメモリにおいては消去所要時間は個々のフラッシュメモリにおいてバラツキがあるためである。従って、この「順固定データ高速転送方式」では、＃２で示すフラッシュメモリ７０における消去が終了するのを待ってから、次のレジスタ転送である＃２で示すフラッシュメモリ７０に対し割り振るページＰ０２に対するレジスタ転送を行う。この＃２で示すフラッシュメモリ７０における消去が終了したか否かの判定はフラッシュメモリ７０のステータス出力がレディ状態になっているか否かを判定することで行う。このため、＃１で示すフラッシュメモリ６９に対しページＰ０１に対するデータのレジスタ転送が行われた後、次の＃２で示すフラッシュメモリ７０に対しページＰ０２についてのデータのレジスタ転送が行われるまでの間には時間的な空き領域が発生することになる。また、＃３，＃４のフラッシュメモリでは、＃３のフラッシュメモリがＰ０３のプログラムを終えた後、＃３，＃４のフラッシュメモリのステータス出力は共に「レディ状態」になっている。しかしながら、＃４のフラッシュメモリにＰ０４を転送するためにバスが使用され、＃３のフラッシュメモリには待ち時間が生じている。同様に＃５，＃６のフラッシュメモリでＰ０５，Ｐ０６の番号を持つページをレジスタ転送する際にも待ち時間が生じている。
ここで、この「順固定データ高速転送方式」における書き込みデータ・レートを簡単に計算してみる。１ブロック分を消去してから書き込むという使い方の場合、最小データ到着間隔：Ｔａ＝（ＢＬＫ×（２×ＴＲ＋ＴＰａｖｒ）＋ＴＥａｖｒ＋ΔＴ）／ｍ／ＢＬＫなので、図１０に示すｍ＝８，ＢＬＫ＝４の場合、Ｔａ＝（４×（２×ＴＲ＋ＴＰａｖｒ） + ＴＥａｖｒ＋ΔＴ）／（８×４）になる。

なお、図１０に示したタイミングでＰ０１からＰ６４までの番号を持つページがフラッシュメモリ６９，７０，７１，７２，７３，７４，７５，７６へ割り振られることになるが、この制御を実現しているのはメモリコントローラ２０１の高速書き込みアルゴリズム２０１Ａである。
図１１は、この高速書き込みアルゴリズム２０１Ａの構成を示すフローチャートである
。以下、このフローチャートに従って図１０に示したタイミングによる高速書き込み処理を説明する。
図１１のフローチャートに示す高速書き込みアルゴリズム２０１Ａは、入出力端子が共通接続された２つのフラッシュメモリを制御するものであり、一例として２つのフラッシュメモリ６９，７０を制御する場合を示している。従って、フラッシュメモリ７１，７２、フラッシュメモリ７３，７４、フラッシュメモリ７５，７６の入出力端子が共通化された２つのフラッシュメモリも、図１１のフローチャートと同様な高速書き込みアルゴリズムにより制御される。

先ず、イニシャライズによりフラッシュメモリ６９，７０のステータスが「レディ状態」、フラッグ、データＳＹＮＣが“１”に初期設定される（ステップＳ２１）。そして、続くステップＳ２３においてフラッグ、データＳＹＮＣが“１”であるか否かを判定する。このフラッグ、データＳＹＮＣは８個全てのフラッシュメモリ６９，７０，７１，７２，７３，７４，７５，７６において１ブロック分のページの書き込みが終了したときに立つフラッグである。このときデータＳＹＮＣはイニシャライズにより“１”に設定されているため、ステップＳ２３からステップＳ２６へ進む。ステップＳ２６では、この高速書き込み処理に対する処理終了の指示があるか否かを判定する。そして、この高速書き込み処理に対する処理終了の指示があればこの高速書き込み処理を終了することになるが、処理終了の指示がなければステップＳ２６からステップＳ２４へ進み、フラッシュメモリ６９， ７０の最初の１ブロック分の消去処理を実行し、ステップＳ２３へ戻る。前記ステップＳ２１のイニシャライズ処理により“１”に設定されたフラッグ、データＳＹＮＣは、前記ステップＳ２４においてフラッシュメモリ６９，７０の書き込み対象となっている最初の１ブロック分の消去処理を実行した時点において“０”になるため、フラッシュメモリ６９，７０の最初の１ブロック分の消去処理を実行しステップＳ２３へ戻った後は、続いてステップＳ３１へ進む。このステップＳ３１では、フラッシュメモリ６９についてその書き込み済みページ数がＢＬＫ未満であるか否かを判定する。このとき、フラッシュメモリ６９においては、書き込み済みページ数はＢＬＫに達していない。このため、フラッシュメモリ６９へ割り当てられた１ブロック分のページについての書き込みを行うためにステップＳ３２へ進む。ステップＳ３２では、バッファ用ＦＩＦＯメモリ３０１にデータが存在しているか否かを判定する。この結果、バッファ用ＦＩＦＯメモリ３０１にデータが存在している場合、ステップＳ３３へ進む。ステップＳ３３では、フラッシュメモリ６９のステータス出力が「レディ状態」であることを確認する。この場合、フラッシュメモリ６９のステータス出力は前記消去処理により「レディ状態」に設定されているためステップＳ３４へ進む。そして、ステップＳ３４においてフラッシュメモリ７０によるバス使用中でないことを確認後、ステップＳ３５においてフラッシュメモリ６９に割り当てられたページＰ０１について書き込みを行うためのレジスタ転送を開始する。
なお、このステップＳ３５の処理で開始するレジスタ転送の対象となるフラッシュメモリ６９に対する１ブロック分のページについては、ページ割り振りテーブルにより予め規定されている。このページ割り振りテーブルには、フラッシュメモリ６９に割り振るページがＰ０１，Ｐ０９，Ｐ１７，Ｐ２５，Ｐ３３，Ｐ４１，Ｐ４９，Ｐ５７の順で、例えば暫時増加する所定のアドレスに設定されている。そして、このページ割り振りテーブルの前記アドレスに設定されているページを参照ポインタにより順番に参照し読み出す。この参照ポインタは、ステップＳ３５の処理を通過するたびに、ページ割り振りテーブルの参照するアドレスをインクリメントする。このため、前回のステップＳ３５のレジスタ転送開始処理で参照したページがＰ０１であるときには今回はＰ０９、前回参照したページがＰ０９であるときにはＰ１７、前回参照したページがＰ１７であるときには今回Ｐ２５というように、ステップＳ３５のレジスタ転送開始処理を実行するたびにフラッシュメモリ６９に割り振るページが前記ページ割り振りテーブルから読み出される。
続いてステップＳ４１へ進み、今度はフラッシュメモリ７０の状態チェックを行うための状態チェック処理へ進む。

フラッシュメモリ６９では、前記ステップＳ３５によりレジスタ転送されたデータを前記割り当てられたページＰ０１へ書き込む処理が行われ、そのステータス出力は「レディ状態」から「ビジィ状態」へ変わる。この書き込み処理はフラッシュメモリ６９固有の所要時間経過後に終了し、フラッシュメモリ６９のステータス出力は「ビジィ状態」から「レディ状態」へ変わる。図１０のタイミングチャートを参照すると、このときフラッシュメモリ７０は消去処理中であることからそのステータス出力は「ビジィ状態」となっている。

ステップＳ４１では、フラッシュメモリ７０の書き込み済みページ数をチェックし、フラッシュメモリ７０の書き込み済みページ数がＢＬＫ未満であるか否かを判定する。このとき、フラッシュメモリ７０においては、書き込み済みページ数はＢＬＫに達していない。このため、フラッシュメモリ７０へ割り当てられた１ブロック分のページについての書き込みを行うためのステップＳ４２へ進む。ステップＳ４２では、バッファ用ＦＩＦＯメモリ３０１にデータが存在しているか否かを判定する。この結果、バッファ用ＦＩＦＯメモリ３０１にデータが存在している場合、ステップＳ４３へ進む。ステップＳ４３では、フラッシュメモリ７０のステータス出力が「レディ状態」であることを確認する。この場合、図１０のタイミングチャートでは、フラッシュメモリ７０のステータス出力は「ビジィ状態」であるため、フラッシュメモリ７０において消去処理が終了し、フラッシュメモリ７０のステータス出力が「レディ状態」になるのを待つ。フラッシュメモリ７０において消去処理が終了すると、そのステータス出力は「ビジィ状態」から「レディ状態」へ変わる。この結果、ステップＳ４３の判定処理からステップＳ４４へ進む。ステップＳ４４では、フラッシュメモリ６９によるバス使用中でないことを確認後、ステップＳ４５においてフラッシュメモリ７０に割り当てられたページＰ０２について書き込みを行うためのレジスタ転送を開始し、ステップＳ２３へ戻る。

なお、このステップＳ４５の処理で開始するレジスタ転送の対象となるフラッシュメモリ７０に対する１ブロック分のページについては、ページ割り振りテーブルにより予め設定されている。このページ割り振りテーブルには、フラッシュメモリ７０に割り振るページがＰ０２，Ｐ１０，Ｐ１８，Ｐ２６，Ｐ３４，Ｐ４２，Ｐ５０，Ｐ５８の順で、例えば暫時増加する所定のアドレスに設定されている。そして、このページ割り振りテーブルの前記アドレスに設定されているページを参照ポインタにより順番に参照し読み出す。この参照ポインタは、ステップＳ４５の処理を通過するたびに、ページ割り振りテーブルの参照するアドレスをインクリメントする。このため、前回のステップＳ４５のレジスタ転送開始処理で参照したページがＰ０２であるときには今回はＰ１０、前回参照したページがＰ１０であるときには今回はＰ１８、前回参照したページがＰ１８であるときには今回Ｐ２６というように、ステップＳ４５のレジスタ転送開始処理を実行するたびにフラッシュメモリ７０に割り振るページが前記ページ割り振りテーブルから読み出される。

フラッシュメモリ７０では、前記ステップＳ４５によりレジスタ転送されたデータを前記割り当てられたページＰ０２へ書き込む処理が行われ、そのステータス出力は「レディ状態」から「ビジィ状態」へ変わる。この書き込み処理はフラッシュメモリ７０固有の所要時間経過後に終了し、フラッシュメモリ７０のステータス出力は「ビジィ状態」から「レディ状態」へ変わる。

ステップＳ２３では、フラグ、データＳＹＮＣが“１”であるか否を判定する。このとき図１０のタイミングチャートでは、フラッシュメモリ６９についてはページＰ０１についての書き込みは終了し、そのステータス出力は「レディ状態」となっている。また、フラッシュメモリ７０については、割り当てられたページＰ０２について書き込みを行うためのレジスタ転送中である。また、フラッグ、データＳＹＮＣは“０”である。このため、フラッシュメモリ６９の状態チェックを行うためのステップＳ３１以降のフラッシュメモリ６９の状態チェック処理へ進む。

ステップＳ３１では、フラッシュメモリ６９の書き込み済みページ数をチェックし、フラッシュメモリ６９においては書き込み済みページ数はＢＬＫに達していないため、フラッシュメモリ６９へ割り当てられた次のページＰ０９についての書き込みを行うためにステップＳ３２へ進む。ステップＳ３２では、バッファ用ＦＩＦＯメモリ３０１にデータが存在しているか否かを判定し、バッファ用ＦＩＦＯメモリ３０１にデータが存在しているとステップＳ３３へ進む。ステップＳ３３では、フラッシュメモリ６９のステータス出力が「レディ状態」であることを確認する。このとき、図１０のタイミングチャートでは、フラッシュメモリ６９のステータス出力は「レディ状態」であるためステップＳ３４へ進み、フラッシュメモリ７０によるバス使用中でないことを確認する。このとき、フラッシュメモリ７０によるレジスタ転送でバス使用中となっている。このため、フラッシュメモリ７０によるバス使用が終了するのを待つ。
フラッシュメモリ７０によるバス使用が終了すると、ステップＳ３４からステップＳ３５へ進み、フラッシュメモリ６９に割り当てられた次のページＰ０９について書き込みを行うためのレジスタ転送を開始する。続いてステップＳ４１へ進み、今度は、フラッシュメモリ７０の状態チェックを行うための状態チェック処理へ進む。

このフラッシュメモリ７０の状態チェックを行うための状態チェック処理では、ステップＳ４１、ステップＳ４２の条件を満足するとともに、ステップＳ４３のフラッシュメモリ７０のステータス出力が「レディ状態」であり、さらにバス使用中でないことを条件に、ステップＳ４５においてフラッシュメモリ７０に割り当てられた次のページＰ１０について書き込みを行うためのレジスタ転送を開始する。

このようにして、フラッシュメモリ６９，７０へ割り振られたページへデータの書き込みが行われ、フラッシュメモリ７０へ割り振られた１ブロック分の最後のページＰ２６への書き込みが終了すると、フラッシュメモリ６９，７０のステータス出力は「ビジィ状態」から「レディ状態」へ変わる。このとき、全てのフラッシュメモリ６９，７０，７１，７２，７３，７４，７５，７６において１ブロック分のページの書き込みが終了していない場合、フラッグ、データＳＹＮＣは“１”にはならない。このため、ステップＳ２３からステップＳ３１へ進むが、フラッシュメモリ６９，７０の書き込み済みページ数はＢＬＫとなっているため、フラッシュメモリ７１，７２，７３，７４，７５，７６において１ブロック分のページの書き込みが終了するまでステップＳ３１、ステップＳ４１、ステップＳ２３の処理を繰り返す。そして、全てのフラッシュメモリ６９，７０，７１，７２，７３，７４，７５，７６において１ブロック分のページの書き込みが終了し、データＳＹＮＣが“１”になると、ステップＳ２３からステップＳ２６へ進み、この順固定データ高速転送処理について「終了」か否かを判定し、「終了」の場合にはこの順固定データ高速転送処理を終える。一方、「終了」でない場合には、ステップＳ２４へ進み、フラッシュメモリ６９，７０における次の１ブロック分のページの消去が行われる。

なお、他のフラッシュメモリ７１，７２の組、フラッシュメモリ７３，７４の組、フラッシュメモリ７５，７６の組についても、図１１のフローチャートと同様な高速書き込みアルゴリズムにより制御されており、前記フラッシュメモリの組を制御するそれぞれの高速書き込みアルゴリズムにおいて、データＳＹＮＣが“１”の場合、その組の各フラッシュメモリは、それぞれの高速書き込みアルゴリズムにより消去状態に入り、前記各フラッシュメモリの次の１ブロック分の消去を開始する。従って、全てのフラッシュメモリのブロック単位の消去については同期的に実行されることになる。

このようにして、１つのバスを共有する複数のフラッシュメモリへ並列的に割り振ったページへ予め規定された順番でバスを使用しレジスタ転送を行う「順固定データ高速転送方式」の制御を実現することが出来る。

図１２は、４個のフラッシュメモリが組にされて１つのバスを共有している場合に、Ｐ０１からＰ６４までの番号を持つページがどのようなタイミングでフラッシュメモリ６９，７０，７１，７２，７３，７４，７５，７６へ割り振られていくかを示すタイミングチャートである。
なお、＃１は図８に示すフラッシュメモリ６９、＃２は同様にフラッシュメモリ７０、＃３は同様にフラッシュメモリ７１、＃４は同様にフラッシュメモリ７２、＃５は同様にフラッシュメモリ７３、＃６は同様にフラッシュメモリ７４、＃７は同様にフラッシュメモリ７５、＃８は同様にフラッシュメモリ７６に対応する。
図１２に示すタイミングチャートは、４つのフラッシュメモリが組にされ各入出力端子が共通接続された構成のメモリカードに対する「順固定データ高速転送方式」であり、
この「順固定データ高速転送方式」を実現するのは、図１１に示すフローチャートにおいてフラッシュメモリの数を４つに拡張した構成の高速書き込みアルゴリズムである。この
高速書き込みアルゴリズムを示すフローチャートは、次の点において図１１と異なっているだけであり図示および動作説明を省略する。すなわち、図１１に示すフローチャートではフラッシュメモリ６９とフラッシュメモリ７０についての状態チェックであったのが、フラッシュメモリ６９，７０，７１，７２に対応する状態チェック処理フローが必要になり、フラッシュメモリ６９，７０，７１，７２の順で、書き込み済みページ数のチェック、バッファ用ＦＩＦＯメモリ４０２のチェック、ステータス出力の状態チェック、バス使用中のチェックが実行されること。また、フラッシュメモリ６９，７０，７１，７２に対するレジスタ転送開始処理が必要になり、レジスタ転送の対象となるフラッシュメモリ６９，７０，７１，７２に対する１ブロック分のページについてのページ割り振りテーブルが必要になることである。

このようにして、１つのバスを４つのフラッシュメモリ６９，７０，７１，７２で共有し、予め規定された順番で、ステータス出力がレディ状態になったフラッシュメモリがバスを使用しレジスタ転送を行う「順固定データ高速転送方式」の制御を実現することが出来る。

この「順固定データ高速転送方式」が、図１０のタイミングチャートにより示された「順固定データ高速転送方式」と異なるのは、４つのフラッシュメモリでバスを共有しているので、レジスタ転送に待ち時間が生じる場合が頻繁に生じることである。例えば、図１２のタイミングチャートにおいて、＃１〜＃４のフラッシュメモリでは、＃３のフラッシュメモリ７１は消去が終了しても＃２のフラッシュメモリ７０においてページＰ０２のレジスタ転送が終了するまで、ページＰ０３のレジスタ転送が待たされる。また、＃４のフラッシュメモリ７２は消去が終了しても＃３のフラッシュメモリ７１においてページＰ０３のレジスタ転送が終了するまで、ページＰ０３のレジスタ転送が待たされる。また、＃１のフラッシュメモリ６９はページＰ０１のレジスタ転送が終了し、ページＰ０１への書き込みが終了しても＃４のフラッシュメモリ７２においてページＰ０４のレジスタ転送が終了するまで、次のページＰ０９のレジスタ転送が待たされる。

ここで、この「順不定データ高速転送方式」における書き込みデータ・レートを簡単に計算してみる。１ブロック分を消去してから書き込むという使い方の場合、最小データ到着間隔：Ｔａ＝（ＢＬＫ×（４×ＴＲ＋ＴＰａｖｒ）＋ＴＥａｖｒ＋ΔＴ）／ｍ／ＢＬＫなので、図１２に示すｍ＝８，ＢＬＫ＝４の場合、Ｔａ＝（４×（４×ＴＲ＋ＴＰａｖｒ）＋ＴＥａｖｒ＋ΔＴ）／（８×４）になる。

なお、この「順固定データ高速転送方式」では、図１２に示したタイミングでＰ０１からＰ６４までの番号を持つページがフラッシュメモリ６９，７０，７１，７２の組と、フラッシュメモリ７３，７４，７５，７６の組へ割り振られることになるが、この制御を実現しているのは図８および図９に示すメモリコントローラ４０１の高速書き込みアルゴリズム４０１Ａである。

以上のように、この実施例１によれば、データが書き込まれるアドレスは確定されている状態で、１つのバスを共有するｎ個のフラッシュメモリの組ごとに非同期で動作させ、予め規定された順で、１ブロックの消去が終了したフラッシュメモリに対し、順次、レジスタ転送を行い、書き込みを行う。そして、書き込みが終了したフラッシュメモリに対し、前記規定された順でそのブロック分のデータをレジスタ転送し書き込んでいき、全てのフラッシュメモリのブロック書き込みが終了してから次のブロックの消去に進むというブロック単位で同期した動作を行う。
このため、入出力端子が共通接続されたフラッシュメモリ間でレジスタ転送のタイミングが競合するときには、予め規定された順に従い、順位が下位になる方のフラッシュメモリのレジスタ転送のタイミングが待たされることなるが、入出力端子が共通接続されたフラッシュメモリは積層した構成で実装することが可能となり、実装面積が１／ｎとなるメリットが期待できる。
また、この実施例１の「順個定データ高速転送方式」は、ブロック単位で同期し次の書き込み処理へ進むため、従来方式のようにページ単位で同期し次ページ書き込みへ進む方式に比べ、空き領域が過剰に発生することがなく、メモリ容量を最大限に使用可能である。また、各記録媒体へ規定のページが並列的に割り振られ、前記割り振られた規定のページへ規定ページ単位の書き込みが行われることから、書き込みのための制御が簡単になる効果もある。

フラッシュメモリの内部構成例を示すブロック図である。 本発明の実施例１のデータ記録方法を説明するためのフラッシュメモリの内部構造を示す説明図である。 本発明の実施例１のデータ記録方法を説明するためのメモリカードシステムの全体構成を示すブロック図である。 本発明の実施例１のデータ記録方法を説明するためのメモリカードシステムのリーダー／ライターの構成を示すブロック図である。 本発明の実施例１のデータ記録方法を説明するためのメモリカードに用いられているフラッシュメモリの概要説明図である。 本発明の実施例１のデータ記録方法を説明するための２つのフラッシュメモリが組にされたメモリカードの構成を示すブロック図である。 本発明の実施例１のデータ記録方法を説明するためのメモリコントローラの構成を示すブロック図である。 本発明の実施例１のデータ記録方法を説明するための４個のフラッシュメモリが組にされたメモリカードの構成を示すブロック図である。 本発明の実施例１のデータ記録方法を説明するための２つのフラッシュメモリが組にされたメモリカードのメモリコントローラの構成を示すブロック図である。 本発明の実施例１のデータ記録方法を説明するための２つのフラッシュメモリが組にされたメモリカードの各フラッシュメモリへ各ページがどのようなタイミングで割り振られていくかを示すタイミングチャートである。 本発明の実施例１のデータ記録方法を説明するための２つのフラッシュメモリが組にされたメモリカードの各フラッシュメモリを制御する高速書き込みアルゴリズムの構成を示すフローチャートである。 本発明の実施例１のデータ記録方法を説明するための４つのフラッシュメモリが組にされたメモリカードの各フラッシュメモリへ各ページがどのようなタイミングで割り振られていくかを示すタイミングチャートである。

符号の説明

フラッシュメモリ……６９，７０，７１，７２，７３，７４，７５，７６（記録媒体）、６８Ａ，２０１Ａ，４０１Ａ……高速書き込みアルゴリズム。

Claims (1)

1. ページ単位の書き込み、ブロック単位の消去が可能な、同一バスを共有する複数の記録媒体からなる組を複数組備えた記録媒体群へデータを並列的に転送し記録するデータ記録方法であって、
   前記記録媒体群の各記録媒体へ、ページ割振りテーブルによって割り振られる規定のページを並列的に割り振り、前記ブロック単位の消去が行われた前記複数の記録媒体の組ごとを非同期で制御し、前記複数の記録媒体の組ごとに、前記記録媒体に書き込まれたページ数がブロック未満であって、バッファ用メモリ内にデータが存在し、ぺージ書き込みが終了することによってステータスがビジィ状態からレディ状態になった記録媒体に対し、予め規定された順で、かつ共有するバス使用の競合を回避しレジスタ転送を行い、前記割り振った規定のページへ、規定ページ単位の書き込みを行うことで、ステータスをレディ状態からビジィ状態に変えて、前記記録媒体群に対し並列的にそのブロック分のページ単位の書き込みを行い、前記ページ割振りテーブルのアドレスをインクリメントして、前記アドレスに設定されている割り振られたページを読出す非同期書き込みステップと、
   前記記録媒体群に対し前記ブロック単位の書き込みが終了すると、前記記録媒体のステータスをビジィ状態からレディ状態に変え、前記記録媒体群の全記録媒体において１ブロック分のページの書き込みが終了したときに出力される信号をもとに、前記記録媒体群のうち、もっとも遅く前記ブロック分のページ単位の書き込みが終了した記録媒体に同期させ、前記記録媒体のステータスをレディ状態からビジィ状態に変えて、前記記録媒体群の各記録媒体に対し次のブロック単位の消去を行う同期消去ステップと、
   を備えたデータ記録方法。

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