JP2002358246A - 不揮発性記憶システム - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリシステムにおける経時的に発
生する書込み不良に対する救済効率を向上させる。 【解決手段】 複数の不揮発性記憶装置（ＦＬＳ１〜Ｆ
ＬＳ１６）と制御装置（ＣＴＲ）とを有する。制御装置
は、動作対象の不揮発性記憶装置に対する書込みエラー
を検出したとき、書込みエラーに係る記憶領域を複数の
不揮発性記憶装置の内の他の不揮発性記憶装置の記憶領
域に代替させたことを示すチップ間代替情報を当該エラ
ーに係る記憶領域の不揮発性記憶装置に設定することが
可能であり、動作対象の不揮発性記憶装置からチップ間
代替情報を得たとき当該チップ間代替情報が示す他の不
揮発性記憶装置を動作対象に変更可能なものである。一
つの不揮発性記憶装置で発生した書込みエラーの救済に
チップ間代替が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の不揮発性記
憶装置を有する不揮発性記憶システムにおいて経時的に
発生する不揮発性記憶装置における記憶領域の不良を救
済する技術に関し、例えばフラッシュメモリを搭載した
ＡＴＡ（ＡＴアタッチメント）メモリカードなどのメモ
リカードに適用して有効な技術に関する。

【０００２】

【従来の技術】フラッシュメモリなど電気的に書換え可
能な不揮発性記憶装置はメモリセルのフローティングゲ
ートに注入された電子若しくは正孔の量に応じた閾値電
圧によって情報記憶を行う。そのようなメモリセルの閾
値電圧特性は書換え回数の増加等にしたがって経時的に
劣化する。特性劣化が進むと、データ書換え時における
ベリファイ動作で書込みエラーとなる。一部の記憶領域
に書込みエラーを生じたとき、これを別に記憶領域に代
替する救済技術が従来より提供されている。

【０００３】例えば、ファイルメモリとしてのＡＴＡメ
モリカードでは、不揮発性記憶装置の記憶領域をデータ
ブロック領域と救済用のデータブロック代替領域等に機
能分割し、各機能領域を、セクタ単位のデータブロック
とその管理領域の集合として定義する。各データブロッ
クにはメモリ上の固有の物理アドレスが割り当てられ
る。データブロック領域で書込みエラーを生ずると、そ
の単位領域に不良を示す情報フラグがセットされ、前記
データブロック代替領域でそれを代替するのに用いるデ
ータブロック領域の物理アドレスが代替アドレスとして
セットされる。書き込みエラーに係る書込みデータはそ
の代替アドレスのデータブロックに書き込まれる。その
後、前記不良のデータブロックアドレスを指示するアク
セスが行われるときは、その管理領域の不良フラグにて
当該データブロックの不良を認識し、代替アドレスで指
定されるデータブロック代替領域のデータブロックがア
クセスされる。

【０００４】しかしながら、不良データブロックの代替
が不揮発性記憶装置内に限定されると、不良発生率に偏
りがあれば、どれか一つでもデータブロック代替領域に
よる救済能力を超える書込み不良が発生すれば、最早メ
モリカード全体を不良としなければならないという問題
点のあることが本発明者によって明らかにされた。

【０００５】この点に関し、従来はバックアップ用に予
備の不揮発性メモリを持つようにする技術が特開平３−
２５７９８号公報、特開平３−２５７９８号公報で提供
され、また、不良の不揮発性メモリを交換するとき必要
なデータの処理方式が特開平９−２００６３６号公報に
開示されている。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
技術では、不良に至った不揮発性記憶装置を交換した
り、冗長用（予備）の不揮発性メモリを用いることを前
提としており、不良に至った不揮発性記憶装置を交換せ
ずに、且つ、各不揮発性記憶装置の記憶領域を無駄なく
利用するには至っていない。

【０００７】本発明の目的は、不良に至った不揮発性記
憶装置を交換したり、予備の不揮発性メモリを用いるこ
となく、経時的に発生する書込み不良に対する救済効率
を向上させることができる不揮発性記憶システムを提供
することにある。

【０００８】本発明の別の目的は、一部の不揮発性記憶
装置内で不良データブロックの代替が不可能になって
も、不良に至った不揮発性記憶装置を交換したり、予備
の不揮発性メモリを用いることなく、全体の不良を逃れ
ることができる不揮発性記憶システムを提供することに
ある。

【０００９】本発明の更に別の目的は、不良データブロ
ックの代替に、各不揮発性記憶装置の記憶領域を無駄な
く利用することができる不揮発性記憶システムを提供す
ることにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】〔１〕《チップ間代替》本発明に係る不揮
発性記憶システムは、読み出し、消去及び書込み可能な
複数の不揮発性記憶装置と、外部からの要求に応答して
前記不揮発性記憶装置の動作を制御する制御装置とを有
する。前記制御装置は、前記複数の不揮発性記憶装置の
内の動作対象の不揮発性記憶装置に対する書込みエラー
を検出したとき、書込みエラーに係る記憶領域を前記複
数の不揮発性記憶装置の内の他の不揮発性記憶装置の記
憶領域に代替させたことを示すチップ間代替情報を当該
エラーに係る記憶領域の不揮発性記憶装置に設定するこ
とが可能であり、また、動作対象の不揮発性記憶装置か
らチップ間代替情報を得たとき当該チップ間代替情報が
示す他の不揮発性記憶装置を動作対象に変更可能なもの
である。本明細書において書込みエラーとは、不揮発性
メモリセルに対する書込み電圧の印可（プログラム）と
プログラムベリファイを行った結果、所要の閾値電圧を
得ることができない状態、或は、書込み対象が既に代替
されているとき上記プログラム及びプログラムベリファ
イを開始する前に代替先アドレスを取得できるかの確認
処理において代替先の取得が不可能である場合などとさ
れる。

【００１３】上記より、一つの不揮発性記憶装置で発生
した書込みエラーの救済に、別の不揮発性記憶装置の記
憶領域を用いるチップ間代替が可能になる。これによ
り、一部の不揮発性記憶装置内で不良データブロックの
代替が不可能になっても、不良に至った不揮発性記憶装
置を交換したり、予備の不揮発性メモリを用いることな
く、全体の不良を逃れることができる。

【００１４】新たに代替可能な記憶領域の残りが所定数
以下になった不揮発性記憶装置において書込みエラーが
生じたとき、それに対してチップ間代替を許容するとよ
い。これにより、データブロックの無駄を極力排除する
ようにチップ間代替を行うことができる。すなわち、チ
ップ内代替が全く不可能に成るまで代替を行ってしまっ
た不揮発性記憶装置が顕在化する前にチップ間代替を開
始させるから、新たに代替可能な領域の残りに大きな偏
りが生じ難くなり、チップ間代替やチップ内代替のため
の処理サイクル数を最小限に抑えることが可能になる。
不揮発性記憶装置間で新たに代替可能な領域の残りに大
きな偏りを生ずると、代替先として採用し得る不揮発性
記憶装置の数が少なくなり、チップ間代替先として採用
し得る不揮発性記憶装置を探すための検索リトライ回数
が増えてしまうからである。

【００１５】データブロックの無駄を極力排除するよう
にチップ間代替を行うには、代替先として採用可能な記
憶領域が所定数以下になった不揮発性記憶装置で生じた
書込みエラーに対してチップ間代替を許容するようにす
ればい。

【００１６】代替許可状態の不揮発性記憶装置で生じた
書込みエラーに対してはチップ内代替で対処すればよ
い。例えば、前記制御装置は、代替可能な記憶領域が所
定数よりも多く残っている不揮発性記憶装置で書込みエ
ラーを生じたときは、書込みエラーに係る記憶領域を同
じ不揮発性記憶装置の別の記憶領域に代替させたことを
示すチップ内代替情報を当該エラーに係る記憶領域の不
揮発性記憶装置に設定し、また、動作対象の不揮発性記
憶装置からチップ内代替情報を得たとき当該チップ内代
替情報が示す記憶領域を動作対象に変更可能とする。

【００１７】これにより、不良に至った不揮発性記憶装
置を交換したり、予備の不揮発性メモリを用いることな
く、経時的に発生する書込み不良に対する救済効率を向
上させることができ不良データブロックの代替に、各不
揮発性記憶装置の記憶領域を無駄なく利用することがで
きる。

【００１８】尚、前記チップ間代替やチップ内代替で用
いられる記憶領域は、デバイスプロセスにおいて欠陥救
済に用いれらる冗長記憶領域とは異なることは言うまで
もない。

【００１９】チップ間代替による代替先の不揮発性記憶
装置としては、代替先として採用可能な記憶領域が所定
数よりも多く残っている不揮発性記憶装置を候補として
採用可能にすればよい。採用し得る前記候補が存在しな
いときは、代替先として採用可能な記憶領域が所定数以
下になっている不揮発性記憶装置を別の候補として採用
するとよい。書込みエラーに係る記憶領域を代替する領
域に当該書込みエラーに係るデータを書き込むとき、そ
の動作が他のデータを書込む動作と競合しないようにす
ることが望ましく、そのような競合を排除するのに当該
書き込みエラーを生じた不揮発性記憶装置への書き込み
が最善である場合に、それを可能にすることができる。

【００２０】〔２〕《インタリーブ書込み》上記不揮発
性記憶システムにおいて、前記制御装置は、外部からの
データ書込み要求に応答して、書込みデータを所定デー
タ量単位で書込み動作タイミングをずらしながら順次異
なる複数の不揮発性記憶装置に書込むインタリーブ書込
みを制御可能である場合、インタリーブ書込み動作中に
書込みエラーを検出したとき、書込みエラーに係る記憶
領域を代替する他の不揮発性記憶装置として、前記書き
込みエラーを生じた不揮発性記憶装置を含む一連のイン
タリーブ書き込み対象とされる不揮発性記憶装置を除外
する。

【００２１】これにより、代替領域に書込みエラーに係
るデータを書き込むとき、分割された他のデータを書込
むインタリーブ動作と競合するのを排除することができ
る。若しくはそのような競合排除を高い確率で容易に実
現することができる。

【００２２】インタリーブ書き込みに着目した更に詳し
い別の観点によれば、前記制御装置は、インタリーブ書
込み動作中に書込みエラーを検出したとき、書込みエラ
ーに係る記憶領域を代替する他の不揮発性記憶装置とし
て、インタリーブの順序に対して前後所定の複数個以上
離れた不揮発性記憶装置の中から第１候補を選択するよ
うにしてよい。

【００２３】前記制御装置は、前記第１候補を選択不可
能なとき、前記第１候補の選択範囲外のうち、インタリ
ーブ順序に対して後方に位置する不揮発性記憶装置の中
から代替先として採用可能なものを第２候補として選択
してよい。

【００２４】前記制御装置は、前記第２候補の選択が不
可能なとき、書込みエラーを生じた不揮発性記憶装置を
第３候補として記憶領域の代替を行う。

【００２５】前記制御装置は、前記第３候補の選択が不
可能なとき、前記第１候補の選択範囲外のうち、インタ
リーブの順序方向に対する前方の不揮発性記憶装置の中
から代替先として採用可能なものを第４候補として選択
する。

【００２６】〔３〕《パラレル書き込み》インタリーブ
書込みに代えてパラレル書込みを採用するとき、前記制
御装置は、外部からのデータ書込み要求に応答して、書
込みデータを所定データ量単位で異なる複数の不揮発性
記憶装置に並行して書込むパラレル書込みを制御可能で
あり、パラレル書込み動作中に書込みエラーを検出した
とき、書込みエラーに係る記憶領域を代替する他の不揮
発性記憶装置として、前記書込みエラーを生じた不揮発
性記憶装置を含むパラレル書込み対象とされる不揮発性
記憶装置を除く範囲から第１候補を選択する。

【００２７】〔４〕本発明に係る不揮発性記憶装置を更
に別の観点より説明する。不揮発性記憶システムは、制
御装置と、複数の不揮発性記憶装置とを備える。前記制
御装置は、外部よりデータ及びアドレス情報を受信し、
前記外部より受信したデータの前記複数の不揮発性記憶
装置への格納、前記不揮発性記憶装置に格納されたデー
タの読み出し、又は前記不揮発性記憶装置に格納された
データの消去の各動作を制御し、それぞれの前記不揮発
性記憶装置は、前記制御装置からの動作指示に応じて、
前記制御装置から供給されたデータについてデータを格
納する書込動作、格納されたデータを読み出して前記制
御装置に供給する読み出し動作、又は格納したデータを
消去する消去動作の各動作を行う。そして、前記制御装
置は、前記外部より受信したデータを所定のサイズに分
割し、分割された分割データの内の第１データを書込動
作指示と共に第１の不揮発性記憶装置に供給し、前記第
１の不揮発性記憶装置において書込動作継続中に第２デ
ータを書込指示と共に第２の不揮発性記憶装置に供給す
るインタリーブ動作を行い、分割された全てのデータを
前記複数の不揮発性記憶装置に順次供給する。前記複数
の不揮発性記憶装置のうち１の不揮発性記憶装置におい
て所定のデータの書込動作において書込エラーが発生し
た場合、前記制御装置が前記書込エラーを検出した際
に、書込動作を行っている不揮発性記憶装置、及び前記
書込エラーの発生以降に分割データの書込み対象とされ
る不揮発性記憶装置を除く他の不揮発性記憶装置に対し
て、前記制御装置は書込動作指示と共に前記所定のデー
タを供給するデータ格納制御を行う。

【００２８】前記不揮発性記憶装置はそれぞれ、複数の
メモリセルと、複数のワード線と、複数のビット線を有
する。前記複数のメモリセルはそれぞれ、対応するワー
ド線とビット線の交点に配置される。それぞれのワード
線に接続されるメモリセルは、例えば第１のグループと
第２のグループに分類され、前記第１のグループのメモ
リセルは前記制御装置から供給されたデータを格納する
ために用いられ、前記第２のグループのメモリセルは所
定の情報を格納するために用いられる。前記所定の情報
は、前記書込動作において当該ワード線に接続されるメ
モリセルに前記所定のデータを格納する際に書込エラー
が発生したか否かの情報と、前記書込エラーが発生した
場合、前記所定のデータを格納した不揮発性記憶装置を
示す情報を含む。

【００２９】前記分割されたデータの所定のサイズは、
例えば前記第１のグループのメモリセルに格納可能なデ
ータのサイズである。前記書込動作、読み出し動作、消
去動作はそれぞれ、例えば前記ワード線毎に行われる。

【００３０】前記メモリセルはそれぞれ、例えば格納す
べきデータに対応するしきい値電圧としてデータの格納
を行い、前記書込動作は、それぞれのメモリセルのしき
い値電圧を格納すべきデータに対応するしきい値電圧に
変化させる第１動作と、それぞれのメモリセルのしきい
値電圧が対応するしきい値電圧に変化したか否かを確認
する第２動作とを含み、前記第１動作と前記第２動作と
を所定の回数繰り返す。このとき、前記書込エラーは、
所定の回数前記第１動作と前記第２動作を繰り返した後
に、少なくとも１つのメモリセルのしきい値電圧が対応
するしきい値電圧になっていないことを検出することで
ある。

【００３１】前記不揮発性記憶装置は、前記書込動作に
おいて前記書込エラーを検出した場合、前記制御装置に
書込エラーの発生を通知し、前記制御装置は、前記通知
により前記書込エラーを検出した際、前記他の不揮発性
記憶装置に対して書込動作指示を行う前に、書込エラー
が発生した当該不揮発性記憶装置に対して、書込エラー
が発生した際に書込動作対象であったワード線とは異な
るワード線を指定して書込動作を行う。

【００３２】前記不揮発性記憶装置は、デバイスプロセ
ス段階で冗長手段による救済を受けている場合、前記制
御装置に書込エラーの発生を通知する前に、冗長手段を
介して、前記書込エラーが発生した際に書込動作対象で
あったワード線とは異なるワード線を指定して書込動作
を行う。

【００３３】

【発明の実施の形態】《ＡＴＡメモリカード》図１には
本発明に係る不揮発性記憶システムの一例であるフラッ
シュメモリ内蔵ＡＴＡメモリカード（単にＡＴＡメモリ
カードとも記す）のブロック構成が示される。同図に示
されるメモリカード１は、図示を省略するカード基板
に、読み出し、消去及び書込み可能な複数の不揮発性記
憶装置の一例であるフラッシュメモリＦＬＳ１〜ＦＬＳ
１６（任意の１個をフラッシュメモリＦＬＳｉと記す）
と、外部からの要求に応答して前記複数のフラッシュメ
モリの動作を制御する制御装置の一例としてのカードコ
ントローラＣＴＲと、が実装されて構成される。フラッ
シュメモリＦＬＳ１〜ＦＬＳ１６とカードコントローラ
ＣＴＲは、特に制限されないが、バス２に共通接続さ
れ、フラッシュメモリＦＬＳ１〜ＦＬＳ１６は夫々に固
有のチップイネーブル信号ＣＥ１〜ＣＥ１６（任意の一
つをチップイネーブル信号ＣＥｉと記す）によって動作
選択されるようになっている。前記バス（Ｉ／Ｏバス）
２は、アドレス、データ、アクセスストローブ信号及び
コマンドのやり取りなどに利用される。

【００３４】図２フラッシュメモリＦＬＳｉの一例が示
される。同図においてメモリアレイ３は、メモリマッ
ト、データラッチ回路及びセンスラッチ回路を有する。
このメモリマットは電気的に消去及び書き込み可能な不
揮発性のメモリセルトランジスタを多数有する。メモリ
セルトランジスタ（フラッシュメモリセルとも記す）
は、特に図示はしないが、半導体基板若しくはウェル内
に形成されたソース及びドレイン、前記ソースとドレイ
ンとの間のチャンネル領域にトンネル酸化膜を介して形
成されたフローティングゲート、そしてフローティング
ゲートに層間絶縁膜を介して重ねられたコントロールゲ
ートによって構成される。コントロールゲートはワード
線６に、ドレインはビット線５に、ソースは図示を省略
するソース線に接続される。前記メモリセルトランジス
タは、前記フローティングゲートに電子が注入されると
閾値電圧が上昇し、また、前記フローティングゲートか
ら電子を引き抜くと閾値電圧が低下する。前記メモリセ
ルトランジスタは、データ読み出しのためのワード線電
圧（コントロールゲート印加電圧）に対する閾値電圧の
高低に応じた情報を記憶することになる。特に制限され
ないが、本明細書においてメモリセルトランジスタの閾
値電圧が低い状態を消去状態、高い状態を書き込み状態
と称する。

【００３５】前記バス２に接続されるフラッシュメモリ
１の外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、アドレス入
力端子、データ入力端子、データ出力端子、コマンド入
力端子に兼用される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ
７から入力されたＸアドレス信号はマルチプレクサ７を
介してＸアドレスバッファ８に供給される。Ｘアドレス
デコーダ９はＸアドレスバッファ８から出力される内部
相補アドレス信号をデコードしてワード線を駆動する。

【００３６】前記ビット線５の一端側には、センスラッ
チ回路が設けられ、他端にはデータラッチ回路が設けら
れている。ビット線５はＹアドレスデコーダ１１から出
力される選択信号に基づいてＹゲートアレイ回路１３で
選択される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入
力されたＹアドレス信号はYアドレスカウンタ１２にプ
リセットされ、プリセット値を起点に順次インクリメン
トされたアドレス信号が前記Yアドレスデコーダ１１に
与えられる。

【００３７】Ｙゲートアレイ回路１３で選択されたビッ
ト線は、データ出力動作時には出力バッファ１５の入力
端子に導通され、データ入力動作時には入力バッファ１
７を介してデータ制御回路１６の出力端子に導通され
る。出力バッファ１５、入力バッファ１７と前記入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７との接続は前記マルチプレクサ
７で制御される。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供
給されるコマンドはマルチプレクサ７及び入力バッファ
１７を介してモード制御回路１８に与えられる。

【００３８】制御信号バッファ回路１９には、アクセス
制御信号としてチップイネーブル信号ＣＥｉ、出力イネ
ーブル信号ＯＥｉ、書き込みイネーブル信号ＷＥｉ、シ
リアルクロック信号ＳＣ、リセット信号ＲＥＳｉ及びコ
マンドイネーブル信号ＣＤＥｉが供給される。モード制
御回路１８は、それら信号の状態に応じて外部との信号
インタフェース機能などを制御し、また、入力されたコ
マンドに従って内部動作を制御する。入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７に対するコマンド入力又はデータ入力の場
合、前記信号ＣＤＥｉがアサートされ、コマンド入力で
あれば更に信号ＷＥｉがアサート、データ入力であれば
ＷＥｉがネゲートされる。アドレス入力であれば、前記
信号ＣＤＥｉがネゲートされ、信号ＷＥｉがアサートさ
れる。これにより、モード制御回路１８は、外部入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７からマルチプレクスされて入力
されるコマンド、データ及びアドレスを区別できる。モ
ード制御回路１８は、消去や書込み動作中にレディー・
ビジー信号Ｒ／Ｂｉをアサートしてその状態を外部に知
らせることができる。

【００３９】内部電源回路（内部電圧発生回路）２０
は、書込み、消去、ベリファイ、読み出しなどのための
各種内部電圧とされる動作電源２１を生成して、前記Ｘ
アドレスデコーダ９及びメモリセルアレイ３等に供給す
る。

【００４０】前記モード制御回路１８は、入力コマンド
に従ってフラッシュメモリＦＬＳｉを全体的に制御す
る。フラッシュメモリＦＬＳｉの動作は、基本的にコマ
ンドによって決定される。フラッシュメモリ１のコマン
ドには、読み出し、消去、書込み等の各コマンドがあ
る。

【００４１】フラッシュメモリＦＬＳｉはその内部状態
を示すためにステータスレジスタ２４を有し、その内容
は、信号ＯＥｉをアサートすることによって入出力端子
Ｉ／Ｏ０〜Ｉ／Ｏ７から読み出すことができる。

【００４２】フラッシュメモリＦＬＳｉはデバイス製造
段階で明らかになった不良メモリセルトランジスタを救
済するするための冗長手段として、例えば冗長プログラ
ム回路８Ｒ、冗長Ｘアドレスデコード論理９Ｒ、及び冗
長メモリアレイ３Ｒを有し、ワード線単位の救済が可能
にされる。前記冗長プログラム回路８Ｒは救済されるべ
き不良Ｘアドレスがプログラムされ、プログラムされた
不良Ｘアドレスに一致するＸアドレスの入力を検出する
と、Ｘアドレスデコーダ９に検出信号を出力する。Ｘア
ドレスデコーダ９は、前記検出信号が活性化されると、
正規のＸアドレスデコード論理を非活性化し、それに代
えて冗長Ｘアドレスデコード論理９Ｒを活性化し、その
ときの不良アドレスに救済に割当てられる冗長アドレス
を冗長プログラム回路８Ｒから入力してデコードし、冗
長メモリアレイ３Ｒで冗長ワード線を選択する。

【００４３】図３には前記カードコントローラＣＴＲの
一例が示される。カードコントローラＣＴＲはホスト装
置に接続されるホストインタフェース（ＨＩＦ）３０、
前記バス２を介してフラッシュメモリＦＬＳ１〜ＦＬＳ
１６に接続されるメモリインタフェース（ＭＩＦ）３１
を有し、その間に、制御論理回路３２が配置され、この
制御論理回路３２にが中央処理装置（ＣＰＵ）３３、リ
ードオンリメモリ（ＲＯＭ）３４、及びランダムアクセ
スメモリ（ＲＡＭ）３５が接続されて構成される。前記
ＣＰＵ３３はホスト装置から与えられるアクセス要求な
どに対し、ＲＯＭ３４に格納されたプログラムを実行し
てホスト装置側とのインタフェース制御及びフラッシュ
メモリ側とのインタフェースを制御を行う。ＲＡＭ３５
はインタフェース制御に際してＣＰＵのワーク領域及び
制御テーブル領域などに利用される。前記制御論理回路
３２は、前記ＣＰＵ３３によって可能なソフトウェア処
理の一部を負担するためのホストインタフェース機能、
メモリインタフェース機能、エラー検出・訂正機能、及
びデータ転送制御機能を実現するための専用ハードウェ
アである。

【００４４】カードコントローラＣＴＲの代表的な機能
として、ＡＴＡインタフェース仕様に準拠して、フラッ
シュメモリＦＬＳ１〜ＦＬＳ１６をファイルメモリとし
て動作させるアクセス制御機能と、フラッシュメモリＦ
ＬＳｉへのデータ書き込みに関する不良、例えば一部の
記憶領域に発生する不良に対する記憶領域の代替制御機
能がある。アクセス制御機能はＩＤＥディスクインタフ
ェース仕様と互換であって既に公知であるから、ここで
はその詳細な説明は省略する。以下、代替制御機能につ
いて詳述する。

【００４５】《代替制御機能》図４にはフラッシュメモ
リＦＬＳｉにおけるメモリマットのアドレスマップが例
示される。このアドレスマップは個々のフラッシュメモ
リＦＬＳｉにおけるローカルなアドレスマップであり、
データ領域４０、代替領域４１、不良登録テーブル領域
４２に大別される。各領域は、特に制限されないが、４
セクタ分の２０４８（５１２×４）バイトにＥＣＣコー
ドの３２バイトを有する単位ブロックＢＬＫに３２バイ
トの管理情報ＣＮＴが付加されたフォーマットの単位領
域ＢＬＫ・ＣＮＴを有する。例えば、データ領域４０は
１５６４９個の単位領域を有し、代替領域４１は６７３
個の単位領域ＢＬＫ・ＣＮＴを有し、不良登録テーブル
領域４２は６２個の単位領域ＢＬＫ・ＣＮＴを有する。
尚、各単位領域ＢＬＫ・ＣＮＴに対してはフラッシュメ
モリＦＬＳｉのデバイスプロセス段階で発生する欠陥救
済のための前記冗長マット３Ｒの一部とされる冗長救済
用の記憶領域が設けてあり、冗長救済が行なわれた場合
には救済されるべきアドレスにマッピングされ、救済に
用いなければアドレスマッピングは行なわれない。

【００４６】前記データ領域４０は例えばユーザに開放
されるデータ領域とされる。経時的にデータ領域４０等
で書込みエラーを生じたとき、エラーを生じたデータ領
域４０等の単位領域ＢＬＫ・ＣＮＴを代替するのに前記
代替領域４１が用いられる。代替の単位は単位領域ＢＬ
Ｋ・ＣＮＴを最小単位とする。代替領域４１は同じフラ
ッシュメモリ内のデータ領域４０等を代替するチップ内
代替の他、別のフラッシュメモリのデータ領域４０等を
代替するチップ間代替にも利用される。前記不良登録テ
ーブル領域４２は、チップ内代替及びチップ間代替が行
なわれたとき、代替先のフラッシュメモリと代替先の代
替領域のアドレスとが登録される領域である。

【００４７】図５には不良登録テーブル領域４２の不良
登録データフォーマットが例示される。特に制限されな
いが、１個の単位領域ＢＬＫ・ＣＮＴに対する不良登録
データは４バイトとされ、代替先のフラッシュメモリを
特定するチップ番号領域５０と代替先の単位領域のアド
レスを特定する代替先アドレス領域５１が設けられてい
る。ＥＣＣコードは１１ビットの情報毎に配置されてい
る。尚、代替先アドレスは、特に制限されないが、代替
領域先頭アドレスからのオフセットアドレスとされる。

【００４８】４バイト毎の不良登録データと単位領域Ｂ
ＬＫ・ＣＮＴとの対応は、特に制限されないが、一対一
対応とされる。したがって、単位領域ＢＬＫ・ＣＮＴの
物理アドレスに基づいてアドレス演算を行うことによ
り、対応する４バイト毎の不良登録データを得ることが
できる。そのようなアドレス演算はカードコントローラ
ＣＴＲが行う。

【００４９】図６には前記管理情報ＣＮＴの情報フォー
マットが例示される。管理情報ＣＮＴは、代替フラグ６
０、ブロックアドレス６１、識別コード６２、その他管
理情報６４、及びＥＣＣコード６５を有する。代替フラ
グ６０は所定のコードにより、対応する単位領域ＢＬＫ
・ＣＮＴが代替されていないことを示し、全ビット
“１”の場合には対応する単位領域ＢＬＫ・ＣＮＴが代
替領域４１で代替されていることを示す。ブロックアド
レスは当該単位領域ＢＬＫ・ＣＮＴに割当てられたロー
カルなメモリアドレス（物理アドレス）を意味する。識
別コードは、単位ブロックＢＬＫがデータか制御情報等
の区別を示すコードである。その他管理情報として、例
えば代替先の単位領域ＢＬＫ・ＣＮＴでは代替元（エラ
ー発生元）単位領域の物理アドレス等を含む。

【００５０】カードコントローラによる前記単位領域Ｂ
ＬＫ・ＣＮＴの代替制御について説明する。

【００５１】カードコントローラＣＴＲは代替領域４１
の特定アドレス、例えば物理アドレス“３Ｅ２Ｃ‘Ｈ”
（記号‘Ｈは１６進数を意味する）をチップ間代替判定
ブロックアドレスとして認識する。即ち、カードコント
ローラＣＴＲは、単位領域のアクセスに際して管理情報
ＣＮＴを読み込み、読み込んだ管理情報ＣＮＴの物理ア
ドレスが“３Ｅ２Ｃ‘Ｈ”よりも下位にあれば、換言す
れば、代替領域４１に未だ代替可能な記憶領域が所定数
よりも多く残っていれば、その単位領域ＢＬＫ・ＣＮＴ
に対して書込みエラーを生じたとき、チップ内代替を行
うように制御する。代替制御では、書込みエラーを生じ
た前記単位領域ＢＬＫ・ＣＮＴにおける管理情報の代替
フラグ６０を全ビット“１”とし、その単位領域ＢＬＫ
・ＣＮＴに対応する４バイト毎の不良登録データとし
て、領域５０には代替先のチップ番号（この場合はチッ
プ内代替であるから書込みエラーを生じたフラッシュメ
モリのチップ番号）が書込まれ、領域５１には代替先ア
ドレスが書込まれる。このようにして領域５０，５１及
びフラグ６０に書込まれた情報は、書込みエラーに係る
単位領域ＢＬＫ・ＣＮＴを同じフラッシュメモリの別の
単位領域ＢＬＫ・ＣＮＴに代替させたことを示すチップ
内代替情報を成す。

【００５２】カードコントローラＣＴＲは、前記読み込
んだ管理情報ＣＮＴの物理アドレスが“３Ｅ２Ｃ‘Ｈ”
よりも上位にあれば、換言すれば、代替領域４１で新た
に代替可能な記憶領域が所定数以下になっていれば、そ
の単位領域ＢＬＫ・ＣＮＴに対して書込みエラーを生じ
たとき、チップ間代替を行うように制御する。この代替
制御では、書込みエラーを生じた前記単位領域ＢＬＫ・
ＣＮＴにおける管理情報の代替フラグ６０を全ビット
“１”とし、その単位領域ＢＬＫ・ＣＮＴに対応する４
バイト毎の不良登録データとして、領域５０には代替先
のチップ番号（この場合はチップ間代替であるから書込
みエラーを生じたフラッシュメモリとは異なる別のフラ
ッシュメモリのチップ番号）が書込まれ、領域５１には
代替先アドレスが書込まれる。このようにして領域５
０，５１及びフラグ６０に書込まれた情報は、書込みエ
ラーに係る単位領域ＢＬＫ・ＣＮＴを異なるフラッシュ
メモリの単位領域ＢＬＫ・ＣＮＴに代替させたことを示
すチップ間代替情報を成す。

【００５３】前記カードコントローラＣＴＲは、アクセ
ス動作対象のフラッシュメモリからアドレスで指定した
単位領域ＢＬＫ・ＣＮＴの管理情報ＣＮＴを読み込み、
読み込んだ管理情報ＣＮＴのフラグ６０から代替済（全
ビット“１”）を認識すると、その単位領域ＢＬＫ・Ｃ
ＮＴに対応する４バイト毎の不良登録データを読み込
み、その領域５０，５１で指定されるチップ番号のフラ
ッシュメモリにおける代替先アドレスをアクセス対象に
変更して、アクセス制御を行う。

【００５４】前記チップ間代替やチップ内代替で用いら
れる代替領域は、デバイスプロセスにおいて欠陥救済に
用いれらる冗長アレイ３Ｒのような冗長記憶領域とは異
なることはいうまでもない。冗長プログラム回路のプロ
グラム内容にしたがった救済は、チップ間代替又はチッ
プ内代替が行われるか否かとは全く無関係に、冗長救済
が行われていれば、フラッシュメモリのハードウェアに
したがって自動的に冗長への置き換えが行われることに
なる。

【００５５】上記代替制御機能の説明より明らかなよう
に、一つのフラッシュメモリで発生した書込みエラーの
救済に、別のフラッシュメモリの代替領域４１を用いる
チップ間代替が可能になる。したがって、一部のフラッ
シュメモリ内でデータ慮域４０の不良部分を代替領域に
代替させることが不可能になっても、不良に至った不揮
発性記憶装置を交換したり、予備の不揮発性メモリを用
いることなく、全体の不良を逃れることができる。

【００５６】新たに代替可能な記憶領域の残りが所定数
以下になったフラッシュメモリにおいて書込みエラーが
生じたとき、それに対してチップ間代替を許容するか
ら、データブロックの無駄を極力排除するようにチップ
間代替を行うことができる。すなわち、チップ内代替が
全く不可能に成るまで代替を行ってしまったフラッシュ
メモリが顕在化する前にチップ間代替を開始させるか
ら、新たに代替可能な領域の残りに大きな偏りが生じ難
くなり、チップ間代替やチップ内代替のための処理サイ
クル数を最小限に抑えることが可能になる。フラッシュ
メモリ間で新たに代替可能な領域の残りに大きな偏りを
生ずると、代替先として採用し得るフラッシュメモリの
数が少なくなり、代替先として採用し得るフラッシュメ
モリを探すための検索リトライ回数が増えてしまうから
である。

【００５７】これにより、不良に至ったフラッシュメモ
リを交換したり、予備のフラッシュメモリを用いること
なく、経時的に発生する書込み不良に対する救済効率を
向上させることができ不良データブロックの代替に、各
フラッシュメモリの記憶領域を無駄なく利用することが
できる。

【００５８】《インタリーブ書込みサポート時の代替制
御機能》次に、インタリーブ書込みを採用する場合にお
ける代替制御機能について説明する。

【００５９】図７にはインタリーブ書込み方式の一例が
示される。インタリーブ書き込みは、カードコントロー
ラＣＴＲが、ホスト装置からのデータ書込み要求に応答
して、書込みデータを所定データ量単位、例えば２０８
０バイト単位で、書込み動作タイミングをずらしながら
順次異なる複数のフラッシュメモリに書込む方式であ
る。図７において、“転送”と記載された動作はコマン
ド及び書き鋳込みデータをカードコントローラからフラ
ッシュメモリに転送する操作であり、“フラッシュプロ
グラム”と記載された動作はフラッシュメモリに対する
書込み及び書込みベリファイ動作を意味する。同図より
明らかなように、フラッシュンメモリＣｈｉｐＮｏ．０
〜ＣｈｉｐＮｏ．３には順次直列的にコマンド及び書込
みデータ等の転送操作が行われ、転送されたコマンドな
どに従った書込み動作が順次ずれたタイミングで開始さ
れる。

【００６０】このようなインタリーブ書込みによる書込
みデータのセクタ単位の論理アドレスは図８に例示され
るように、複数のフラッシュメモリＣｈｉｐＮｏ．０〜
ＣｈｉｐＮｏ．３に跨って分散されることになる。図８
において０，１，２，３の数字はセクタデータ単位の論
理アドレスを意味する。

【００６１】図９乃至図１２にはインタリーブ書き込み
を採用する場合におけるチップ間代替処理における代替
先フラッシュメモリの選択手法が例示される。同図では
フラッシュメモリはＣｈｉｐ０〜Ｃｈｉｐ６３の６４個
実装されている場合を想定する。各図において◎のフラ
ッシュメモリＣｈｉｐ１に書込みエラーが発生してチッ
プ間代替の必要性が生じたものとする（チップ間代替発
生チップ）。●のフラッシュメモリはそれ自体チップ間
代替を要するフラッシュメモリであって他のフラッシュ
メモリからのチップ間代替に答えることができないフラ
ッシュメモリである（チップ間代替受入れ不可能チッ
プ）。○はそれ自体チップ内代替で対処可能なフラッシ
ュメモリであって他のフラッシュメモリからのチップ間
代替に答えることができるフラッシュメモリである（チ
ップ間代替受入れ可能チップ）。□は前記チップ間代替
チップを含む可能性の有る一連のインタリーブ対象フラ
ッシュメモリである（インタリーブ対象予測チップ）。
ここで、一連のインタリーブ対象フラッシュメモリの数
は６個としている。■は前記インタリーブ対象予測チッ
プであり且つチップ間代替要求拒否チップであるフラッ
シュメモリを意味する。

【００６２】図９はチップ間代替受入れ可能チップがあ
る場合の代替手法を例示する。カードコントローラＣＴ
Ｒがインタリーブ書込み動作中にフラッシュメモリＣｈ
ｉｐ１の書込みエラーを検出したとき、書込みエラーに
係る記憶領域を代替する他のフラッシュメモリとして、
前記書き込みエラーを生じたフラッシュメモリＣｈｉｐ
１を含む一連のインタリーブ書き込み対象とされるフラ
ッシュメモリＣｈｉｐ１〜Ｃｈｉｐ６及びＣｈｉｐ６０
〜Ｃｈｉｐ６３を除外して、○印のチップ間代替受入れ
可能チップの中から代替対象とする第１候補を選択す
る。チップ間代替受入れ可能チップの中から第１候補を
選択する選択アルゴリズムは極力ランダムになることが
望ましく、例えば、選択可能な範囲で、Ａ／（Ｂ−Ｃ）
の剰余の数に応ずるチップ番号若しくはそれに最も近い
フラッシュメモリを第１候補に選択すればよい。Ａはデ
ータ領域４０のブロック数１５６４９、Ｂはフラッシュ
メモリチップの数、チップ間代替を必要とするフラッシ
ュメモリのチップ番号である。

【００６３】上記より、代替領域に書込みエラーに係る
データを書き込むとき、分割された他のデータを書込む
インタリーブ動作と競合するのを排除することができ
る。若しくはそのような競合排除を高い確率で容易に実
現することができる。

【００６４】図１０はチップ間代替受入れ可能チップが
ない場合の代替手法を例示する。カードコントローラＣ
ＴＲは、前記第１候補を選択不可能なとき、前記第１候
補の選択範囲外のうち、インタリーブ順序に対して後方
に位置するフラッシュメモリＣｈｉｐ６０〜Ｃｈｉｐ６
３の中から代替可能なものを第２候補として選択する。

【００６５】図１１には第２候補を選択不可能な場合の
代替手法を例示する。カードコントローラＣＴＲは、前
記第２候補の選択が不可能なとき、書込みエラーを生じ
たフラッシュメモリＣｈｉｐ１を第３候補として選択す
る。

【００６６】図１２には第３候補を選択不可能な場合の
代替手法を例示する。前記カードコントローラＣＴＲ
は、前記第３候補の選択が不可能なとき、前記第１候補
の選択範囲外のうち、インタリーブの順序方向に対する
前方のフラッシュメモリＣｈｉｐ２〜Ｃｈｉｐ６の中か
ら代替可能なものを第４候補として選択する。

【００６７】図１３には図９〜図１２で説明した選択手
法を実現するためのカードコントローラＣＴＲによるチ
ップ間代替処理手順が例示される。

【００６８】書込みエラーを検出すると（Ｓ１）、その
書込みエラーに係るフラッシュメモリの不良登録テーブ
ル領域４２や対応する管理情報ＣＮＴ等に基づいてフラ
ッシュメモリの代替状況を判定し（Ｓ２）、チップ内代
替が図４で説明したチップ間代替判定ブロックに到達し
たか否か、要するに、チップ内代替で処理すべきか、チ
ップ間代替で処理すべきかを判定する（Ｓ３）。チップ
間代替判定ブロックに到達していなければチップ内代替
処理を行う（Ｓ４）。

【００６９】ステップＳ３でチップ間代替判定ブロック
に到達していると判定された場合には、チップ間代替処
理を行うために、先ず、前記チップ間代替受入れ可能チ
ップがあるか否かを判定する（Ｓ５）。チップ間代替受
入れ可能チップがある場合、図９で説明したＴＲ１の処
理が行われる。即ち、代替先チップの候補を選択し（Ｓ
６）、選択した候補のフラッシュメモリにおける不良登
録テーブル領域４２や対応する管理情報ＣＮＴ等に基づ
いて候補とすべきフラッシュメモリの代替状況を判定し
（Ｓ７）、チップ内代替が図４で説明したチップ間代替
判定ブロックに到達したか否か、要するに、チップ内代
替で処理すべきか、チップ間代替で処理すべきかを判定
する（Ｓ８）。チップ間代替判定ブロックに到達してい
なければチップ内代替処理を行う（Ｓ９）。そうでなけ
れば処理Ｓ５に戻る。

【００７０】ステップＳ５の判定によりチップ間代替受
入れ可能チップがない場合、図１０で説明した処理ＴＲ
２が行われる。先ず、インタリーブ中のチップを選出す
る（Ｓ１０）。要するに、書込みエラー発生フラッシュ
メモリよりもインタリーブの順番が前にされるフラッシ
ュメモリを選ぶ。選出されたフラッシュメモリの一つを
候補とし（Ｓ１１）、候補としたフラッシュメモリにお
ける不良登録テーブル領域４２や対応する管理情報ＣＮ
Ｔ等に基づいて候補とすべきフラッシュメモリの代替状
況を判定し（Ｓ１２）、チップ内代替が図４で説明した
チップ間代替判定ブロックに到達したか否か、要する
に、チップ内代替で処理すべきか、チップ間代替で処理
すべきかを判定する（Ｓ１３）。チップ間代替判定ブロ
ックに到達していなければチップ内代替処理を行う（Ｓ
１４）。そうでなければ、Ｓ１０で選ばれる候補に対す
る全てに対して処理を終了していなければ、ステップＳ
１１の処理に戻る（Ｓ１５）。

【００７１】ＴＲ２の処理で適切な候補を選択できない
ときは、図１１で説明した処理ＴＲ３が行われる。先
ず、代替先を書込みエラー発生チップに指定し（Ｓ１
６）、そのフラッシュメモリの代替領域４１に、実質的
に空きデータブロックが有るかを判定する（Ｓ１７）。
ここで言うところの実質的な空きとは、チップ間代替判
定ブロック３を超えて代替が進んでいてもよく、要する
に、最後まで代替領域が代替に用い尽くされていなけれ
ば、空きが有ると判断する。空きが有ればチップ内代替
を行う（Ｓ１８）。

【００７２】ステップＳ１７の処理で実質的な空きがな
いと判定された場合は、図１２で説明した処理ＴＲ４が
行われる。先ず、代替候補をインタリーブ方向次のチッ
プとし（Ｓ１９）、そのフラッシュメモリの代替領域４
１に、実質的に空きデータブロックが有るかを判定する
（Ｓ２０）。ここで言うところの実質的な空きとは、Ｓ
１７の場合と同じである。空きが有ればチップ間代替を
行う（Ｓ２１）。搭載チップの全てに対して代替先候補
とする事ができない場合には（Ｓ２２）、代替処理不可
能として、エラー処理が行われて一連の処理を終了する
（Ｓ２３）。

【００７３】図１４には代替先算出フローが例示され
る。この処理は前記ステップＳ５の処理に相当される。
即ち、前記チップ間代替受入れ可能チップがあるか否か
を判定し（Ｓ３０）、チップ間代替受入れ可能チップが
ある場合、書込みエラー発生のブロックアドレスから代
替先チップを算出する（Ｓ３１）。算出方法は、例え
ば、ブロックアドレスをインタリーブ範囲外チップ数で
除した余りを、インタリーブ範囲外チップの最小チップ
番号に加算して得る。具体的には、インタリーブ範囲外
チップをＣｈｉｐＮ０．７〜ＣｈｉｐＮｏ．５９とし、
エラー発生チップをＣｈｉｐＮｏ．１とし、エラー発生
ブロックアドレスを１０‘Ｈとし、搭載チップ数を６４
とするなら、１６÷５３の余りは１６であり、範囲外最
小ＣｈｉｐＮｏ．は７であるから、７＋１６＝２３によ
り、チップ間代替チップの候補チップはＣｈｉｐＮｏ．
２３となる。

【００７４】図１５には代替処理フローが例示される。
この処理は、ステップＳ４、Ｓ９等の代替処理に相当さ
れる。代替候補とし得るフラッシュメモリの代替領域か
ら空きブロックを検索し（Ｓ４０）、空きブロックに有
無が判定される（Ｓ４１）。空きブロックがなければ代
替のエラー終了とされ、空きブロックがあれば、代替が
実行される（Ｓ４２）。代替の実行では、代替先にエラ
ーに係るデータの書き込みを行い、書き込みエラーが無
ければ（Ｓ４３）、対応する管理領域のフラグ設定や対
応する不良登録テーブルデータの代替先アドレス設定等
の処理を行って（Ｓ４５），ダイヤ異処理を終了する。
書き込みエラーがある場合には次に飽くブロックを検索
し（Ｓ４４）、ステップＳ４１の処理に戻る。

【００７５】図１６〜図２３には前記インタリーブ書込
みサポート時の代替制御機能によって実現される代替状
況の具体例を夫々示している。図１６〜図２２はフラッ
シュメモリがＣｈｉｐＮｏ．０〜ＣｈｉｐＮ０．Ｆの１
６個搭載され、図２２はフラッシュメモリがＣｈｉｐＮ
ｏ．０〜ＣｈｉｐＮ０．５の６個搭載されている場合を
想定している。

【００７６】図１６〜図１９はエラー発生がフラッシュ
メモリセルに対するプログラム処理を開始する前に明ら
かになったような場合を想定する。すなわち、不揮発性
メモリセルに対する書込み電圧の印可（プログラム）と
プログラムベリファイを行う前に、管理情報の確認を先
に行わなければならない。このとき、書込み対象データ
ブロックが既に代替されている場合に、上記プログラム
及びプログラムベリファイを開始する前に代替先アドレ
スを取得できるかの確認処理が必要になり、その際、リ
ード対象の不良登録テーブルがＥＥＣエラー等でリード
不可能なら代替先アドレスを取得できず、書込みエラー
になる。そのような書込みエラーの発生を想定する。

【００７７】図１６において、ＣｈｉｐＮｏ．５のｇフ
ラッシュメモリでエラーが発生している。このとき、他
のインタリーブ動作を妨げない期間ｔ１でＣｈｉｐＮ
ｏ．Ｂ〜ＣｈｉｐＮｏ．Ｆの何れかを利用して代替処理
を行えばよい。これは図９による処理結果に対応され
る。

【００７８】図１７は図１６において候補としたＣｈｉ
ｐＮｏ．Ｂ〜ＣｈｉｐＮｏ．Ｆのフラッシュメモリが代
替先として不適当な場合の代替先を示し、インタリーブ
書き込み終了を待てＣｈｉｐＮｏ．０のフラッシュメモ
リを代替先としている。これは図１０による処理結果に
対応される。

【００７９】図１８の場合は図１７においてＣｈｉｐＮ
ｏ．０はもとより、ＣｈｉｐＮｏ．４までのフラッシュ
メモリが全く代替不可能な場合に、エラーを生じたＣｈ
ｉｐＮｏ．５を代替対象としている。これは図１１によ
る処理結果に対応される。

【００８０】図１９の場合は図１８においてエラーを生
じたＣｈｉｐＮｏ．５も代替不可能な場合に、先のイン
タリーブ対象ＣｈｉｐＮｏ．６のフラッシュメモリを代
替対象にしている。この場合にはインタリーブ動作が妨
げられてしまう。これは図１２による処理結果に対応さ
れる。

【００８１】図２０〜図２２はエラー発生が書き込み終
了時点で明らかになったような場合を想定する。

【００８２】図２０において、ＣｈｉｐＮｏ．５のｇフ
ラッシュメモリでエラーが発生している。このときは、
其の時点でインタリーブ動作中及び次のインタリーブ動
作対象とされるフラッシュメモリを除いて、例えば、Ｃ
ｈｉｐＮｏ．０〜ＣｈｉｐＮｏ．４の何れかを利用して
代替処理を行えばよい。

【００８３】図２１は図２０において候補としたＣｈｉ
ｐＮｏ．０〜ＣｈｉｐＮｏ．４のフラッシュメモリが代
替先として不適当な場合の代替先を示し、インタリーブ
動作中のチップの中から、動作終了を待って当該動作終
了したフラッシュメモリ例えばＣｈｉｐＮｏ．６をチッ
プ間代替対象とする。

【００８４】図２２の場合は、図２１において動作終了
したフラッシュメモリがが全く代替不可能なとき、エラ
ーを生じたＣｈｉｐＮｏ．５を代替対象としている。こ
のエラーを生じたＣｈｉｐＮｏ．５も全ての代替領域を
使い尽くしている場合には搭載チップ全体からチップ間
代替先を新たに検索することになる。

【００８５】図２３には搭載チップ数が少ない場合の例
を示す。搭載チップが少ない場合には、インタリーブを
妨げること無くチップ間代替を行うことができる余裕は
少なくなる。

【００８６】《パラレル書き込みサポート時の代替制御
機能》図２４にはパラレル書込みを採用するときのチッ
プ間代替の様子が例示される。

【００８７】前記インタリーブ書込みに代えてパラレル
書込みを採用するとき、カードコントローラＣＴＲは、
外部からのデータ書込み要求に応答して、書込みデータ
を所定データ量単位で異なる複数のフラッシュメモリに
並行して書込むパラレル書込みを制御可能である。図２
４の例では６個のフラッシュメモリを並列動作させて書
き込みを行う。パラレル書込み動作中に書込みエラーを
検出したとき、書込みエラーに係る記憶領域を代替する
他のフラッシュメモリとして、前記書込みエラーを生じ
たフラッシュメモリを含むパラレル書込み対象とされる
フラッシュメモリを除く範囲から第１候補を選択するの
が望ましい。図２４の例では、ＣｈｉｐＮｏ．５のフラ
ッシュメモリでエラーを生じたとき、ＣｈｉｐＮｏ．Ｃ
〜ＣｈｉｐＮｏ．Ｆの内の１つをチップ間代替対象の候
補としている。

【００８８】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００８９】例えば、チップ間代替対象候補の選択手順
は上記の具体例に限定されず、既に開始され、或は其の
後に開始されると予想される書き込み動作を、極力妨げ
ないように候補を選択すればよく、種々の変更が可能で
ある。

【００９０】また、冗長救済はビット線側の救済と併用
してもよい。本発明はＡＴＡメモリカードに限定され
ず、其の他の記憶形式の不揮発性メモリ、その他の規格
に準拠するメモリカードなどに広く適用することができ
る。フラッシュメモリの搭載数も上記に限定されない。

【００９１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９２】すなわち、不良に至った不揮発性記憶装置
を交換したり、予備の不揮発性メモリを用いることな
く、経時的に発生する書込み不良に対する救済効率を向
上させることができる不揮発性記憶システムを実現する
ことができる。

【００９３】一部の不揮発性記憶装置内で不良データブ
ロックの代替が不可能になっても、不良に至った不揮発
性記憶装置を交換したり、予備の不揮発性メモリを用い
ることなく、全体の不良を逃れることができる不揮発性
記憶システムを提供することができる。

【００９４】不揮発性記憶システムにおいて、不良デー
タブロックの代替に、各不揮発性記憶装置の記憶領域を
無駄なく利用することができる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性記憶システムの一例であ
るフラッシュメモリ内蔵ＡＴＡメモリカードのブロック
図である。

【図２】フラッシュメモリの一例を示すブロック図であ
る。

【図３】カードコントローラの一例を示すブロック図で
ある。

【図４】フラッシュメモリにおけるメモリマットのアド
レスマップを例示する説明図である。

【図５】不良登録テーブル領域の不良登録データフォー
マットを例示する説明図である。

【図６】管理情報の情報フォーマットを例示する説明図
である。

【図７】インタリーブ書込み方式の概念を示す説明図で
ある。

【図８】インタリーブ書込みによる書込みデータのセク
タ単位の論理アドレスが複数のフラッシュメモリに分散
される状態を例示する説明図である。

【図９】インタリーブ書き込みを採用する場合における
チップ間代替先フラッシュメモリの選択手法の一例とし
てチップ間代替受入れ可能チップがある場合の代替手法
を示す説明図である。

【図１０】インタリーブ書き込みを採用する場合におけ
るチップ間代替先フラッシュメモリの選択手法の別の例
としてチップ間代替受入れ可能チップがない場合の代替
手法を示す説明図である。

【図１１】インタリーブ書き込みを採用する場合におけ
るチップ間代替先フラッシュメモリの選択手法の更に別
の例として図１０の第２候補を選択不可能な場合の代替
手法を示す説明図である。

【図１２】インタリーブ書き込みを採用する場合におけ
るチップ間代替先フラッシュメモリの選択手法の更に別
の例として図１１の第３候補を選択不可能な場合の代替
手法を示す説明図である。

【図１３】図１３には図９〜図１２で説明した選択手法
を実現するためのカードコントローラによるチップ間代
替処理手順を例示するフローチャートである。

【図１４】代替先算出の処理を例示するフローチャート
である。

【図１５】代替処理を例示するフローチャートである。

【図１６】インタリーブ書込みサポート時の代替制御機
能によって実現される代替状況の具体例としてエラー発
生が書き込み開始後の早い段階で明らかになっ場合を図
９による処理結果に対応して示すタイミングチャートで
ある。

【図１７】インタリーブ書込みサポート時の代替制御機
能によって実現される代替状況の具体例としてエラー発
生が書き込み開始後の早い段階で明らかになっ場合を図
１０による処理結果に対応して示すタイミングチャート
である。

【図１８】インタリーブ書込みサポート時の代替制御機
能によって実現される代替状況の具体例としてエラー発
生が書き込み開始後の早い段階で明らかになっ場合を図
１１による処理結果に対応して示すタイミングチャート
である。

【図１９】インタリーブ書込みサポート時の代替制御機
能によって実現される代替状況の具体例としてエラー発
生が書き込み開始後の早い段階で明らかになっ場合を図
１２による処理結果に対応して示すタイミングチャート
である。

【図２０】インタリーブ書込みサポート時の代替制御機
能によって実現される代替状況の具体例としてエラー発
生が書き込み終了時点で明らかになった場合を示すタイ
ミングチャートである。

【図２１】インタリーブ書込みサポート時の代替制御機
能によって実現される代替状況の具体例としてエラー発
生が書き込み終了時点で明らかになった場合を示す別の
タイミングチャートである。

【図２２】インタリーブ書込みサポート時の代替制御機
能によって実現される代替状況の具体例としてエラー発
生が書き込み終了時点で明らかになった場合を示す更に
別のタイミングチャートである。

【図２３】インタリーブ書込みサポート時の代替制御機
能によって実現される代替状況の具体例として搭載チッ
プ数が少ない場合を示すタイミングチャートである。

【図２４】パラレル書込みを採用するときのチップ間代
替の様子を例示するタイミングチャートである。

【符号の説明】

１ ＡＴＡメモリカード ２ バス ＣＴＲ カードコントローラ ＦＬＳ１〜ＦＬＳ１６ フラッシュメモリ ＣＥ１〜ＣＥ１６ チップイネーブル信号 ３ メモリアレイ ３Ｒ 冗長メモリアレイ ８ Ｘアドレスバッファ ８Ｒ 冗長プログラム回路 ９ Ｘアドレスデコーダ ９Ｒ 冗長Ｘアドレスデコード論理 ３３ ＣＰＵ ３４ ＲＯＭ ３５ ＲＡＭ ４０ データ領域 ４１ 代替領域 ４２ 不良登録テーブル領域 ＢＬＫ 単位ブロック ＣＮＴ 管理情報 ＢＬＫ・ＣＮＴ 単位領域 ５０ チップ番号領域 ５１ 代替アドレス領域 ６０ 代替フラグ ６１ ブロックアドレス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 白井 正喜 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 鈴木 猛 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 大内 勝美 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B018 GA04 HA21 KA13 KA15 NA06 5B025 AE00 5B060 CA15

Claims (18)

【特許請求の範囲】
1. 【請求項１】 読み出し、消去及び書込み可能な複数の
   不揮発性記憶装置と、外部からの要求に応答して前記不
   揮発性記憶装置の動作を制御する制御装置とを有し、 前記制御装置は、前記複数の記憶装置の内の動作対象の
   不揮発性記憶装置に対する書込みエラーを検出したと
   き、書込みエラーに係る記憶領域を前記複数の記憶装置
   の内の他の不揮発性記憶装置の記憶領域に代替させたこ
   とを示すチップ間代替情報を当該エラーに係る記憶領域
   の不揮発性記憶装置に設定することが可能であり、ま
   た、動作対象の不揮発性記憶装置からチップ間代替情報
   を得たとき当該チップ間代替情報が示す前記他の不揮発
   性記憶装置を動作対象に変更可能であることを特徴とす
   る不揮発性記憶システム。
2. 【請求項２】 チップ間代替は、代替先として採用可能
   な記憶領域が所定数以下になった不揮発性記憶装置で生
   じた書込みエラーに対して可能にされるものであること
   を特徴とする請求項１記載の不揮発性記憶システム。
3. 【請求項３】 前記制御装置は、代替先として採用可能
   な記憶領域が所定数よりも多く残っている不揮発性記憶
   装置で生じた書込みエラーに対しては、書込みエラーに
   係る記憶領域を同じ不揮発性記憶装置の別の記憶領域に
   代替させたことを示すチップ内代替情報を当該エラーに
   係る記憶領域の不揮発性記憶装置に設定することが可能
   であり、また、動作対象の不揮発性記憶装置からチップ
   内代替情報を得たとき当該チップ内代替情報が示す記憶
   領域を動作対象に変更可能であることを特徴とする請求
   項２記載の不揮発性記憶システム。
4. 【請求項４】 前記制御装置は、チップ間代替による代
   替先の不揮発性記憶装置として、代替先として採用可能
   な記憶領域が所定数よりも多く残っている不揮発性記憶
   装置を候補として採用可能であることを特徴とする請求
   項３記載の不揮発性記憶システム。
5. 【請求項５】 前記制御装置は、採用し得る前記候補が
   存在しないとき、代替先として採用可能な記憶領域が所
   定数以下になっている不揮発性記憶装置を別の候補とし
   て採用可能であることを特徴とする請求項４記載の不揮
   発性記憶システム。
6. 【請求項６】 前記制御装置は、外部からのデータ書込
   み要求に応答して、書込みデータを所定データ量単位で
   書込み動作タイミングをずらしながら順次異なる複数の
   不揮発性記憶装置に書込むインタリーブ書込みを制御可
   能であり、インタリーブ書込み動作中に書込みエラーを
   検出したとき、書込みエラーに係る記憶領域を代替する
   他の不揮発性記憶装置として、前記書き込みエラーを生
   じた不揮発性記憶装置を含む一連のインタリーブ書き込
   み対象とされる不揮発性記憶装置を除外することを特徴
   とする請求項１記載の不揮発性記憶システム。
7. 【請求項７】 前記制御装置は、外部からのデータ書込
   み要求に応答して、書込みデータを所定データ量単位で
   書込み動作タイミングをずらしながら順次異なる複数の
   不揮発性記憶装置に書込むインタリーブ書込みを制御可
   能であり、インタリーブ書込み動作中に書込みエラーを
   検出したとき、書込みエラーに係る記憶領域を代替する
   他の不揮発性記憶装置として、インタリーブの順序に対
   して前後所定の複数個以上離れた不揮発性記憶装置の中
   から第１候補を選択することを特徴とする請求項４記載
   の不揮発性記憶システム。
8. 【請求項８】 前記制御装置は、前記第１候補を選択不
   可能なとき、前記第１候補の選択範囲外の内、インタリ
   ーブ順序に対して後方に位置する不揮発性記憶装置の中
   から代替先として採用可能なものを第２候補として選択
   することを特徴とする請求項７記載の不揮発性記憶シス
   テム。
9. 【請求項９】 前記制御装置は、前記第２候補の選択が
   不可能なとき、書込みエラーを生じた不揮発性記憶装置
   を第３候補として記憶領域の代替を行うことを特徴とす
   る請求項８記載の不揮発性記憶システム。
10. 【請求項１０】 前記制御装置は、前記第３候補の選択
    が不可能なとき、前記第１候補の選択範囲外のうち、イ
    ンタリーブの順序方向に対する前方の不揮発性記憶装置
    の中から代替先として採用可能なものを第４候補として
    選択することを特徴とする請求項９記載の不揮発性記憶
    システム。
11. 【請求項１１】 前記制御装置は、外部からのデータ書
    込み要求に応答して、書込みデータを所定データ量単位
    で異なる複数の不揮発性記憶装置に並行して書込むパラ
    レル書込みを制御可能であり、パラレル書込み動作中に
    書込みエラーを検出したとき、書込みエラーに係る記憶
    領域を代替する他の不揮発性記憶装置として、前記書込
    みエラーを生じた不揮発性記憶装置を含むパラレル書込
    み対象とされる不揮発性記憶装置を除く範囲から第１候
    補を選択することを特徴とする請求項１乃至５の何れか
    １項記載の不揮発性記憶システム。
12. 【請求項１２】 制御装置と、複数の不揮発性記憶装置
    とを備え、 前記制御装置は、外部よりデータ及びアドレス情報を受
    信し、前記外部より受信したデータの前記複数の不揮発
    性記憶装置への格納、前記不揮発性記憶装置に格納され
    たデータの読み出し、又は前記不揮発性記憶装置に格納
    されたデータの消去の各動作を制御し、 それぞれの前記不揮発性記憶装置は、前記制御装置から
    の動作指示に応じて、前記制御装置から供給されたデー
    タについてデータを格納する書込動作、格納されたデー
    タを読み出して前記制御装置に供給する読み出し動作、
    又は格納したデータを消去する消去動作の各動作を行
    い、 前記制御装置は、前記外部より受信したデータを所定の
    サイズに分割し、分割された分割データの内の第１デー
    タを書込動作指示と共に第１の不揮発性記憶装置に供給
    し、前記第１の不揮発性記憶装置において書込動作継続
    中に第２データを書込指示と共に第２の不揮発性記憶装
    置に供給するインタリーブ動作を行い、分割された全て
    のデータを前記複数の不揮発性記憶装置に順次供給し、 前記複数の不揮発性記憶装置のうち１の不揮発性記憶装
    置において所定のデータの書込動作において書込エラー
    が発生した場合、前記制御装置が前記書込エラーを検出
    した際に、書込動作を行っている不揮発性記憶装置、及
    び前記書込エラーの発生以降に分割データの書込み対象
    とされる不揮発性記憶装置を除く他の不揮発性記憶装置
    に対して、前記制御装置は書込動作指示と共に前記所定
    のデータを供給するデータ格納制御を行うことを特徴と
    する不揮発性記憶システム。
13. 【請求項１３】 前記不揮発性記憶装置はそれぞれ、複
    数のメモリセルと、複数のワード線と、複数のビット線
    を有し、前記複数のメモリセルはそれぞれ、対応するワ
    ード線とビット線の交点に配置され、それぞれのワード
    線に接続されるメモリセルは、第１のグループと第２の
    グループに分類され、前記第１のグループのメモリセル
    は前記制御装置から供給されたデータを格納するために
    用いられ、前記第２のグループのメモリセルは所定の情
    報を格納するために用いられ、前記所定の情報は、前記
    書込動作において当該ワード線に接続されるメモリセル
    に前記所定のデータを格納する際に書込エラーが発生し
    たか否かの情報と、前記書込エラーが発生した場合、前
    記所定のデータを格納した不揮発性記憶装置を示す情報
    を含むことを特徴とする請求項１２記載の不揮発性記憶
    システム。
14. 【請求項１４】 前記分割されたデータの所定のサイズ
    は、前記第１のグループのメモリセルに格納可能なデー
    タのサイズであることを特徴とする請求項１３記載の不
    揮発性記憶システム。
15. 【請求項１５】 前記書込動作、読み出し動作、消去動
    作はそれぞれ、前記ワード線毎に行われることを特徴と
    する請求項１３記載の不揮発性記憶システム。
16. 【請求項１６】 前記メモリセルはそれぞれ、格納すべ
    きデータに対応するしきい値電圧としてデータの格納を
    行い、 前記書込動作は、それぞれのメモリセルのしきい値電圧
    を格納すべきデータに対応するしきい値電圧に変化させ
    る第１動作と、それぞれのメモリセルのしきい値電圧が
    対応するしきい値電圧に変化したか否かを確認する第２
    動作とを含み、前記第１動作と前記第２動作とを所定の
    回数繰り返し、 前記書込エラーは、所定の回数前記第１動作と前記第２
    動作を繰り返した後に、少なくとも１つのメモリセルの
    しきい値電圧が対応するしきい値電圧になっていないこ
    とを検出することである請求項１５記載の不揮発性記憶
    システム。
17. 【請求項１７】 前記不揮発性記憶装置は、前記書込動
    作において前記書込エラーを検出した場合、前記制御装
    置に書込エラーの発生を通知し、 前記制御装置は、前記通知により前記書込エラーを検出
    した際、前記他の不揮発性記憶装置に対して書込動作指
    示を行う前に、書込エラーが発生した当該不揮発性記憶
    装置に対して、書込エラーが発生した際に書込動作対象
    であったワード線とは異なるワード線を指定して書込動
    作を行うことを特徴とする請求項第１６項記載の不揮発
    性記憶システム。
18. 【請求項１８】 前記不揮発性記憶装置は、前記制御装
    置に書込エラーの発生を通知する前に、冗長手段を介し
    て、前記書込エラーが発生した際に書込動作対象であっ
    たワード線とは異なるワード線を指定して書込動作可能
    であることを特徴とする請求項１７記載の不揮発性記憶
    システム。