JP3267320B2

JP3267320B2 - 不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置の制御方法

Info

Publication number: JP3267320B2
Application number: JP7780492A
Authority: JP
Inventors: 義幸田中; 豊岡本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-03-31
Filing date: 1992-03-31
Publication date: 2002-03-18
Anticipated expiration: 2017-03-18
Also published as: JPH05282887A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、フラッシュＥＥＰＲＯ
Ｍ（特にＮＡＮＤ型ＥＥＰＲＯＭ）を用いた不揮発性半
導体メモリ装置に関する。

【０００２】

【従来の技術】従来コンピュータシステムの記憶装置と
して磁気ディスク装置が広く用いられてきた。しかし磁
気ディスク装置は高度に精密な機械的駆動機構を有する
ため衝撃に弱く重量もあるため可搬性に乏しい、消費電
力が大きく電池駆動が容易でない、高速アクセスができ
ない等の欠点があった。

【０００３】そこで近年ＥＥＰＲＯＭを用いた半導体メ
モリ装置の開発が進められている。半導体メモリ装置は
機械的駆動部分を有しないため衝撃に強く、軽量のため
可搬性に富み、消費電力も小さいため電池駆動が容易で
あり、高速アクセスが可能であるという長所を有してい
る。

【０００４】しかしＥＥＰＲＯＭは書き込み／消去回数
において有限の寿命を有しており、その信頼性の確保に
は磁気ディスク装置には必要のなかったシステム制御が
必要となる。

【０００５】ＥＥＰＲＯＭのひとつとして、高集積化が
可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。これ
は、複数のメモリセルをそれらのソース、ドレインを隣
接するもの同士で共有する形で直列接続して一単位と
し、ビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板、又はｎ
型基板に形成されたｐ型ウェル内に集積形成される。Ｎ
ＡＮＤ型ＥＥＰＲＯＭのドレイン側は選択ゲートを介し
てビット線に接続され、ソース側はやはり選択ゲートを
介して、ソース線（基準電位配線）に接続される。メモ
リセルの制御ゲートは、行方向に連続的に接続されてワ
ード線となる。通常同一ワード線につながるメモリセル
の集合を１ページと呼び、一組のドレイン側及びソース
側の選択ゲートに挟まれたページの集合を１ＮＡＮＤブ
ロック又は単に１ブロックと呼ぶ。通常１ブロックは独
立に消去可能な最小単位となる。

【０００６】ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通り
である。データの消去は１ＮＡＮＤブロック内のメモリ
セルに対して同時に行われる。即ち選択されたＮＡＮＤ
ブロックの全ての制御ゲートを基準電位Ｖ_SSとし、ｐ型
ウェル及びｎ型基板に高電圧Ｖ_PP（例えば２０Ｖ）を印
可する。これにより、全てのメモリセルにおいて浮遊ゲ
ートから基板に電子が放出され、しきい値は負の方向に
シフトする。通常この状態を”１”状態と定義する。ま
たチップ消去は全ＮＡＮＤブロックを選択状態にするこ
とによりなされる。

【０００７】データの書き込み動作は、ビット線から最
も離れた位置のメモリセルから順に行われる。ＮＡＮＤ
ブロック内の選択された制御ゲートには高電圧Ｖ_PP（例
えば２０Ｖ）を印可し、他の非選択ゲートには中間電位
Ｖ_M（例えば１０Ｖ）を与える。またビット線にはデー
タに応じて、Ｖ_SS又はＶ_Mを与える。ビット線にＶ_SSが
与えられたとき（”０”書き込み）、その電位は選択メ
モリセルに伝達され、浮遊ゲートに電子注入が生ずる。
これによりその選択メモリセルのしきい値は正方向にシ
フトする。通常この状態を”０”状態と定義する。ビッ
ト線にＶ_Mが与えられた（”１”書き込み）メモリセル
には電子注入は起らず、従ってしきい値は変化せず負に
留まる。

【０００８】データの読み出し動作はＮＡＮＤブロック
内の選択されたメモリセルの制御ゲートをＶ_SSとして、
それ以外の制御ゲート及び選択ゲートをＶ_CCとし選択メ
モリセルで電流が流れるか否かを検出することにより行
われる。

【０００９】ここでは４ＭビットＮＡＮＤ型ＥＥＰＲＯ
Ｍを用いたメモリシステムについて説明する。４Ｍビッ
トＮＡＮＤ型ＥＥＰＲＯＭは１ページが５１２バイト
（さらに冗長データ域を数バイト有している。）１ＮＡ
ＮＤブロックは８ページ（４Ｋバイト＋冗長データ域）
構成となっており、１２８ブロック（１０２４ページ）
を有する。初期不良を救済する冗長用ブロックも備えて
いるがここでは説明しない。

【００１０】さて従来の半導体メモリ装置では、ページ
はデータが蓄積される基本的な単位であり、データの管
理はページ単位でなされてきた。またメモリセルの劣化
というものを考慮した制御がされてきた。

【００１１】ここでＮＡＮＤ型ＥＥＰＲＯＭセルの劣化
現象について述べる。消去、書き込み動作を繰り返すと
トンネル酸化膜に劣化が生じる。その結果データ保持特
性、誤書き込み特性に劣化現象が観測される。データ保
持特性においては浮遊ゲートからの電荷抜けが生じる。
不良形態としては”１”（消去状態）から電荷抜けが起
り、メモリセルの中性状態（浮遊ゲートに電荷のない状
態）の”０”へデータが変化する。誤書き込み特性にお
いては、中間電位（１０Ｖ程度）、ストレス時間によっ
ては読みだし時の電源電位によるストレスによっても、
電荷が注入されることがある。書き込み時の誤書き込み
には２種類のモードがある。これらの不良は主としてビ
ット性の不良であるので、ＥＣＣ（誤差修正コード）を
用いて修正が行われてきた。また劣化セルを含むページ
は他のページに対して悪影響を及ぼすことはないと考え
られてきた。

【００１２】以上のような劣化を考慮し従来次のような
制御がなされてきた。メモリモジュールの所定領域には
制御管理テーブルがあり、次に示す管理テーブルの所在
番地等を記憶している。この制御管理テーブルの物理番
地は固定である。管理テーブルはメモリモジュールの任
意の領域からなり、ホストシステムから見た番地とメモ
リモジュールの物理番地の対応表を持つ。また欠陥管理
テーブルは各ページごとの欠陥情報を有する。即ち劣化
による欠陥セルの数がＥＣＣの救済能力を越えた場合、
対応するページの欠陥管理テーブルにフラグをたて、以
後そのページに対してアクセスしないようにするととも
に、メモリモジュール内でページ単位で置き換えを行
う。

【００１３】以上のように従来の半導体メモリ装置にお
いては、メモリセルの劣化現象のみを考慮したページ単
位の管理がなされてきた。

【００１４】

【発明が解決しようとする課題】上述のように従来の半
導体メモリ装置においては、メモリセルの劣化現象のみ
を考慮していた。

【００１５】ここでＮＡＮＤ型ＥＥＰＲＯＭにおいて、
動作中の破壊モードについて考える。ＮＡＮＤ型ＥＥＰ
ＲＯＭでは書き込み動作中にメモリセルのトンネル酸化
膜に高電界が印可されるため、破壊を生じるおそれがあ
る。破壊が生じた場合には同時に浮遊ゲートと制御ゲー
ト間の絶縁膜も破壊し、制御ゲートと基板間がショート
し結果としてロウ（ｒｏｗ）不良（１ページ不良）とな
るおそれがある。ＮＡＮＤ型ＥＥＰＲＯＭにおいてロウ
不良が発生すると、ＮＡＮＤブロック全体が正常に動作
しなくなる。なぜならワード線は非選択の時においても
トランスファーゲートとして正しく作用する必要がある
ため、１ページでも不良となるとＮＡＮＤブロック全体
のデータが破壊又は消去／書き込み不能となる。

【００１６】このような破壊モードが発生したときに従
来のページ管理システムに従えば、欠陥管理テーブルに
はそのページに相当する領域にのみ不良であることを示
すフラグが立てられ、置き換え動作がなされる。

【００１７】しかしながら上記不良ページを含むＮＡＮ
Ｄブロックの残りのページに着目すると、もはや正常な
動作は期待できないにも関わらず、欠陥管理テーブル
に、欠陥を示すフラグは立っておらず、当然置き換え動
作もなされていない。

【００１８】以上のようにメモリセルの劣化のみを前提
とした制御システムでは１ページに破壊モードの不良が
発生したときに、そのページを含むＮＡＮＤブロックの
他のページに対して的確な置き換え処理がなされずシス
テム全体の信頼性を落とすという問題があった。

【００１９】本発明は以上のような問題に鑑みなされた
もので、破壊モードの欠陥が発生しても、的確に欠陥ペ
ージを含むブロックのアドレス記憶及び代替処理を行な
って高い信頼性を保持することのできる不揮発性半導体
メモリ装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】本発明は上記課題を解決
するために、書き込み単位となるページと、前記ページ
が複数個集積されたブロックにより構成される不揮発性
半導体メモリと、前記不揮発性半導体メモリに接続さ
れ、前記不揮発性半導体メモリのアドレスを決定するア
ドレスジェネレータと、前記不揮発性半導体メモリに接
続され、前記アドレスに基づいて前記不揮発性半導体メ
モリへ書き込まれるデータ及び前記不揮発性半導体メモ
リから読み出されるデータを格納するデータバッファ
と、前記不揮発性半導体メモリと前記データバッファと
の間に接続され、前記不揮発性半導体メモリへの書き込
み時には前記書き込みデータに付随して書き込むＥＣＣ
（誤差修正コード）を生成し、前記不揮発性半導体メモ
リからの読み出し時には前記読み出しデータに付随して
読み出される前記ＥＣＣを用いて不良を検出するＥＣＣ
ジェネレータ／チェッカと、前記各部に接続され、前記
各部の処理を制御するＣＰＵとを有し、前記ＣＰＵは、
ＥＣＣジェネレータ／チェッカによりいずれかのページ
に不良が検出された場合、不良が検出されたページを含
むブロック全体を不良と判断することを要旨とする。

【００２１】

【作用】上記構成において、ブロックを構成する或るペ
ージに破壊モード等のＥＣＣによる修正不可能な欠陥が
発生したとき、その欠陥ページの存在するブロックにお
ける他のページに対しても、以後それらのページが欠陥
ページであることを装置が認識できるように処理され、
これとともに欠陥ページを含むブロックが他のブロック
に代替処理される。これにより、高い信頼性を保持する
ことが可能となる。

【００２２】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００２３】図１は、不揮発性半導体メモリ装置の全体
構成を示すブロック図である。同図において１はメモリ
手段としてのＮＡＮＤ型ＥＥＰＲＯＭモジュールであ
り、複数個のページからなるブロックに分割されたメモ
リセルアレイで構成されている。ＥＥＰＲＯＭモジュー
ル１はデータ線で結ばれたホストインターフェイス２を
介して図示省略のホストシステムに接続されている。デ
ータ線上には、マルチプレクサ９及びデータバッファ１
０が設けられている。また、ホストインターフェイス２
内には、データレジスタ３、アドレスレジスタ４、カウ
ントレジスタ５、コマンドレジスタ６、ステータレジス
タ７及びエラーレジスタ８が設けられている。１１はコ
ントロールロジック、１２はＥＣＣ（誤差修正コード）
ジェネレータ／チェッカ、１３はアドレスジェネレータ
であり、後述するように、このアドレスジェネレータ１
３に欠陥ページを含むブロックのアドレスを記憶する記
憶手段となるＥＥＰＲＯＭ等が内蔵されている。１４は
書き込み、読み出し等の制御プログラムを実行するとと
もに欠陥ページの検出処理及び欠陥ページを含むブロッ
クの他のブロックへの代替処理等を司るＣＰＵ、１５は
作業用ＲＡＭ、１６は制御プログラムＲＯＭである。制
御プログラムＲＯＭ１６には、データ書き込み等のため
の一連の制御プログラムが格納されるようになってい
る。

【００２４】本実施例のメモリ装置は、不揮発性メモリ
領域であるＥＥＰＲＯＭモジュール１に記録されるデー
タに関し、最低限代替ブロックの使用状況を記録したテ
ーブルが必要であり、この他にも、必要に応じてメモリ
領域の使用状況を管理する他のテーブルも使用する。こ
のテーブルは、他のユーザデータとともにＥＥＰＲＯＭ
モジュール１に記録されるが、この装置が起動するとき
に自動的に作業用ＲＡＭ１５に読み込まれる。また、こ
のテーブルは、更新される都度、或いは装置の使用が終
了する時点でＥＥＰＲＯＭモジュール１に書き戻される
こととする。

【００２５】図２は、アドレスジェネレータ１３の内部
構成を示している。アドレスジェネレータ１３には、デ
コーダ１７、レジスタ１８、欠陥ページを含むブロック
のアドレスを記憶する記憶手段として機能するアドレス
変換用ＥＥＰＲＯＭ１９、マルチプレクサ２０及びカウ
ンタ２１が内蔵されている。

【００２６】次に、上述のように構成された不揮発性半
導体メモリ装置の動作を説明する。

【００２７】ホストシステムは、図１のホストインター
フェイス２内のアドレスレジスタ４にアクセス開始アド
レスを、カウントレジスタ５にアクセスしたいデータの
セクタ長をセットし、最後にコマンドレジスタ６に読み
出し／書き込み等の命令をセットする。ホストインター
フェイス２のコマンドレジスタ６にアクセス命令が書き
込まれると、コントローラ内のＣＰＵ１４は、コマンド
レジスタ６内の命令を読み込み、制御プログラムＲＯＭ
１６に納められたコマンド実行のための一連の制御プロ
グラムを実行する。

【００２８】図３は、ＥＥＰＲＯＭモジュール１からデ
ータを読み出す手順を示すフローチャートである。ま
ず、図１のＣＰＵ１４は、ホストインターフェイス２に
セットされた開始アドレスと管理テーブル内のアドレス
変換テーブルを参照して読み出しを行うべきＥＥＰＲＯ
Ｍモジュール１上の物理的なアドレスを決定する（ステ
ップ１０１）。次に、ＥＥＰＲＯＭモジュール１からデ
ータバッファ１０にデータを読み出す（ステップ１０
２）。次いで、後に詳述するようなエラー処理及びデー
タバッファ１０からホストシステムへのデータ転送等を
実行する（ステップ１０３〜１０５）。

【００２９】図４は、ＥＥＰＲＯＭモジュールからデー
タバッファにデータを読み出す手順を示すフローチャー
トである。ＣＰＵ１４は、ＥＥＰＲＯＭモジュール１を
マルチプレクサ９を通してアクセスし読み出しモードに
設定し、データバッファ１０を読み出しモードに設定す
る（ステップ２０１，２０２）。アドレスジェネレータ
１３には、読み出しを行うべきＥＥＰＲＯＭモジュール
１の物理的なアドレスを設定する（ステップ２０３）。
そして、データバッファ１０に、読み出したデータを蓄
えるべき領域を決定してその先頭番地をデータバッファ
への書き込みアドレスとして設定する（ステップ２０
４）。その後、コントロールロジック１１に対してデー
タ読み出しのための定められたシーケンスを実行するよ
うに指令を送る。

【００３０】コントロールロジック１１は、マルチプレ
クサ９をＥＥＰＲＯＭモジュール１からの読み出しデー
タがデータバッファ１０に流れるように設定し、アドレ
スジェネレータ１３の内容をインクリメントしながら、
１セクタ分のデータを読み出す（ステップ２０５）。ま
た、ＥＣＣジェネレータ／チェッカ１２をこれらのデー
タ及びこれに付随して読み出されるＥＣＣコードを使っ
て誤りを検出するように制御する。１セクタ分のデータ
が読み出されると、ＣＰＵ１４は、ＥＣＣジェネレータ
／チェッカ１２をチェックしデータの誤りを検査する
（ステップ２０６）。誤りが検出されなかった場合、又
は検出されても訂正が行えた場合は、データバッファ１
０からホストシステムにデータを転送する。もし、訂正
不可能な誤りが検出された場合には、ホストシステムに
対するデータ転送は行わずに、ＣＰＵ１４は、ホストイ
ンターフェイス２内のステータスレジスタ７にエラーが
起きたことを示すコードを、エラーレジスタ８にエラー
の内容を示すコードを設定し、ホストシステムに命令の
実行が異常終了したことを通知して処理を終了する（ス
テップ２０７〜２１０）。

【００３１】図５は、データバッファからホストシステ
ムにデータを転送する手順を示すフローチャートであ
る。ＣＰＵ１４は、データバッファ１０に読み出したデ
ータが蓄えられた領域の先頭番地を同データバッファか
らの読み出しアドレスとして設定し（ステップ３０１，
３０２）、コントロールロジック１１に対して、ホスト
システムに１セクタ分のデータの転送を行うように指令
する。コントロールロジック１１は、データバッファ１
０とホストインターフェイス２を制御してホストシステ
ムに対して１セクタ分のデータを転送し（ステップ３０
３）、これが終了するとアドレスレジスタ４を１セクタ
分進め、カウントレジスタ５から１を減じ、ＣＰＵ１４
に転送が終了したことを通知する。ホストシステムに転
送すべきデータが残っている限り、ＣＰＵ１４はこの制
御を繰り返す。読み出しデータが全て転送されたら、Ｃ
ＰＵ１４は、ホストインターフェイス２内のステータス
レジスタ７にエラーの無かったことを示すコードを設定
し、ホストシステムに命令の実行が終了したことを通知
して処理を終了する。

【００３２】図６は、ＥＥＰＲＯＭモジュール１へデー
タを書き込む手順を示すフローチャートである。ＣＰＵ
１４はホストインターフェイス２にセットされた開始ア
ドレスと管理テーブル内のアドレス変換テーブルを参照
して書き込みを行うべきＥＥＰＲＯＭモジュール１上の
物理的なアドレスを決定し、ホストシステムからデータ
バッファ１０に書き込みデータを転送する（ステップ４
０１）。次に、データバッファ１０内のデータをＥＥＰ
ＲＯＭモジュール１に書き込む（ステップ４０２）。次
いで、後に詳述するような書き込み不良の検出処理及び
不良箇所を含むブロックの代替処理等を実行する（ステ
ップ４０３〜４０５）。

【００３３】図７は、ホストシステムからデータバッフ
ァに書き込みデータを転送する手順を示している。ＣＰ
Ｕ１４は、データバッファ１０を書き込みモードに設定
し（ステップ５０１）、ホストシステムから転送されて
くるデータが蓄えられるデータバッファ１０上のアドレ
スを同データバッファへの書き込みアドレスとして設定
する（ステップ５０２）。その後、コントロールロジッ
ク１１に対して、ホストシステムから１セクタ分のデー
タの転送を行うように指令する。コントロールロジック
１１は、データバッファ１０とホストインターフェイス
２を制御してホストシステムから１セクタ分のデータを
受け取り、これが終了するとＣＰＵ１４に転送が終了し
たことを通知する（ステップ５０３）。ホストシステム
からの転送が終了したら、続いてデータバッファ１０か
らＥＥＰＲＯＭモジュール１にデータが書き込まれる。

【００３４】図８は、データバッファ内のデータ１ペー
ジ分をＥＥＰＲＯＭモジュールに書き込む手順を示した
フローチャートである。ＣＰＵ１４は、ＥＥＰＲＯＭモ
ジュール１とデータバッファ１０に必要ならば初期設定
を施した後（ステップ６０１，６０２）、書き込みを行
うページの先頭アドレスをアドレスジェネレータ１３に
設定し（ステップ６０３）、データバッファ１０には、
書き込まれるデータの先頭アドレスを同バッファの読み
出しアドレスとして設定する（ステップ６０４）。そし
て、コントロールロジック１１に対してデータ書き込み
のための定められたシーケンスを実行するように指令を
送る。コントロールロジック１１は、マルチプレクサ９
をデータバッファ１０からの書き込みデータがＥＥＰＲ
ＯＭモジュール１に流れるように設定し、アドレスジェ
ネレータ１３の内容をインクリメントしながらデータを
書き込む（ステップ６０５）。また、ＥＣＣジェネレー
タ／チェッカ１２をこれらのデータからＥＣＣコードを
生成するように制御し、データとともにこのコードも記
録する（ステップ６０６）。ＥＥＰＲＯＭモジュール１
に対するデータの書き込みにおいては、ベリファイ動作
をともなうことになっているので、もし書き込みの不良
があれば必ず検出される（ステップ６０７のｙｅｓ）。
書き込み不良が起きた場合の代替処理を、図２を用いて
以下に説明する。

【００３５】ＥＥＰＲＯＭモジュール１へのアクセスを
行うためのアドレスは、ＣＰＵ１４のデータバスを通し
て、レジスタ１８にラッチされる。レジスタ１８にラッ
チされたＥＥＰＲＯＭモジュール１のアドレスのうち、
ページ及びカラムアドレスになる下位ビットは連続した
アクセスでインクリメントされるためさらにカウンタ２
１にロードされてからＥＥＰＲＯＭモジュール１に接続
される。ブロックアドレスになる上位ビットはアドレス
変換用のＥＥＰＲＯＭ１９にアドレスとして入力され、
そのアドレスに書かれたデータがＥＥＰＲＯＭモジュー
ル１のブロックアドレスとして与えられる。アドレス変
換用ＥＥＰＲＯＭ１９のデータは、初めはそのデータの
書かれるアドレス（＝ＥＥＰＲＯＭモジュール１のブロ
ックアドレス）と同じ値をもっているが、ユーザデータ
の書き込み中に不良が検出された場合には、ＣＰＵ１４
によって、不良を含むブロックのアドレスが代替ブロッ
クのアドレスに書き換えられる。このときＣＰＵ１４
は、代替ブロックの使用状況を記録したテーブルの内容
も更新する。

【００３６】なお、上記の実施例では、不良ブロックの
アドレスを代替ブロックのアドレスに変換するのにＥＥ
ＰＲＯＭ１９を用いてハードウェアで行っているが、変
換テーブルを管理情報の一部として持ってソフトウェア
で行ってもよい。また、不良を含むブロックのアドレス
を代替ブロックのアドレスに変換するようにしている
が、不良を含むブロックの全ページアドレスを代替ブロ
ックの全ページアドレスに変換し、不良ページを含むブ
ロック内のページを他のブロックのページに代替処理す
るようにしてもよい。その他、本発明はその主旨を逸脱
しない範囲で種々変形して用いることができる。

【００３７】

【発明の効果】以上説明したように、本発明によれば、
破壊モードの欠陥が発生しても、的確に欠陥ページを含
むブロックのアドレス記憶及び代替処理が行われて高い
信頼性を保持することができる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体メモリ装置の実施
例を示すブロック図である。

【図２】図１におけるアドレスジェネレータの内部構成
を示すブロック図である。

【図３】本実施例においてＥＥＰＲＯＭモジュールから
データの読み出し処理を説明するためのフローチャート
である。

【図４】本実施例においてＥＥＰＲＯＭモジュールから
データバッファへのデータの読み出し処理を説明するた
めのフローチャートである。

【図５】本実施例においてデータバッファからホストシ
ステムへの読み出しデータの転送処理を説明するための
フローチャートである。

【図６】本実施例においてＥＥＰＲＯＭモジュールへの
データの書き込み処理を説明するためのフローチャート
である。

【図７】本実施例においてホストシステムからデータバ
ッファへの書き込みデータの転送処理を説明するための
フローチャートである。

【図８】本実施例においてデータバッファ内のデータを
ＥＥＰＲＯＭモジュールに書き込む処理を説明するため
のフローチャートである。

【符号の説明】

１ＥＥＰＲＯＭモジュール（メモリ手段）１４欠陥ページの検出処理及び欠陥ページを含むブロ
ックの他のブロックへの代替処理等を実行するＣＰＵ１９アドレス変換用ＥＥＰＲＯＭ（アドレス記憶用の
記憶手段）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/06 G11C 29/00 603

Claims

(57)【特許請求の範囲】

【請求項１】書き込み単位となるページと、前記ペー
ジが複数個集積されたブロックにより構成される不揮発
性半導体メモリと、前記不揮発性半導体メモリに接続され、前記不揮発性半
導体メモリのアドレスを決定するアドレスジェネレータ
と、前記不揮発性半導体メモリに接続され、前記アドレスに
基づいて前記不揮発性半導体メモリへ書き込まれるデー
タ及び前記不揮発性半導体メモリから読み出されるデー
タを格納するデータバッファと、前記不揮発性半導体メモリと前記データバッファとの間
に接続され、前記不揮発性半導体メモリへの書き込み時
には前記書き込みデータに付随して書き込むＥＣＣ（誤
差修正コード）を生成し、前記不揮発性半導体メモリか
らの読み出し時には前記読み出しデータに付随して読み
出される前記ＥＣＣを用いて不良を検出するＥＣＣジェ
ネレータ／チェッカと、前記各部に接続され、前記各部の処理を制御するＣＰＵ
とを有し、前記ＣＰＵは、ＥＣＣジェネレータ／チェッカによりい
ずれかのページに不良が検出された場合、不良が検出さ
れたページを含むブロック全体を不良と判断することを
特徴とする不揮発性半導体メモリ装置。
【請求項２】前記アドレスジェネレータは、不良が検
出されたページを含むブロックのアドレス情報を記憶
し、前記ＣＰＵは、前記アドレスジェネレータが記憶するア
ドレス情報に基づいて、不良ブロックのアドレスを代替
ブロックのアドレスに置換して前記不揮発性半導体メモ
リを使用するように制御することを特徴とする請求項１
に記載の不揮発性半導体メモリ装置。
【請求項３】前記不揮発性半導体メモリは、電気的に
書き換え可能なメモリセルが複数個ずつ相互に接続され
てメモリセルユニットをなし、選択ゲートを介して、少
なくともビット線またはソース線のいずれかに接続され
ることを特徴とする請求項１乃至２のいずれかに記載の
不揮発性半導体メモリ装置。
【請求項４】前記ユニットは、電気的に書き換え可能
なメモリセルが複数個ずつ直列接続されてなるＮＡＮＤ
セル構造であることを特徴とする請求項３に記載の不揮
発性半導体メモリ装置。
【請求項５】前記ブロックはブロック毎に消去可能で
あることを特徴とする請求項１乃至４のいずれかに記載
の不揮発性半導体メモリ装置。
【請求項６】書き込み単位となるページと、前記ペー
ジが複数個集積されたブロックにより構成される不揮発
性半導体メモリにおいて、アドレスジェネレータは、前記不揮発性半導体メモリの
アドレスを決定し、データバッファは、前記アドレスに基づいて前記不揮発
性半導体メモリへ書き込まれるデータ及び前記不揮発性
半導体メモリから読み出されるデータを格納し、ＥＣＣジェネレータ／チェッカは、前記不揮発性半導体
メモリへの書き込み時には書き込みデータに付随して書
き込むＥＣＣを生成し、前記不揮発性半導体メモリから
の読み出し時には読み出しデータに付随して読み出され
る前記ＥＣＣにより不良を検出し、ＥＣＣジェネレータ／チェッカにより、いずれかのペー
ジに不良が検出された場合、不良が検出されたページを
含むブロック全体を不良と判断することを特徴とする不
揮発性半導体メモリ装置の制御方法。
【請求項７】前記アドレスジェネレータは、不良が検
出されたページを含むブロックのアドレス情報を記憶
し、前記アドレスジェネレータが記憶するアドレス情報に基
づいて、不良ブロックのアドレスを代替ブロックのアド
レスに置換して前記不揮発性半導体メモリを使用するこ
とを特徴とする請求項６に記載の不揮発性半導体メモリ
装置の制御方法。