JPH10334696A - 半導体記憶装置およびその駆動方法 - Google Patents
半導体記憶装置およびその駆動方法Info
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- JPH10334696A JPH10334696A JP9136538A JP13653897A JPH10334696A JP H10334696 A JPH10334696 A JP H10334696A JP 9136538 A JP9136538 A JP 9136538A JP 13653897 A JP13653897 A JP 13653897A JP H10334696 A JPH10334696 A JP H10334696A
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- Japan
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Abstract
(57)【要約】
【課題】 フラッシュＥＥＰＲＯＭなどの不揮発性半導
体記憶装置において、通常読み出しモードでの読み出し
不良救済、書き込み、消去時のメモリセル内容の不良救
済、検査時での不良判定など目的に応じた不良救済方法
の選択を可能とし、さらに読み出しビット幅をデータビ
ット幅のままでパリティビットの不良判定制御も可能と
する。 【解決手段】 データ誤り訂正回路に加え、読み出しデ
ータをそのまま出力するデータスルー回路、読み出しデ
ータの値を不良状態を表わす所定の値に変換して出力す
るデータ制御回路、それら回路の切り換え手段を備え、
データ誤り訂正回路をバイパスしてデータスルー回路を
選択した場合において不良ビットを検出したときはデー
タ制御回路に切り換えて所定の値のデータを出力するこ
とにより、不良ビットの存在を検出し、目的に応じた不
良ビット救済処理を実行する。
体記憶装置において、通常読み出しモードでの読み出し
不良救済、書き込み、消去時のメモリセル内容の不良救
済、検査時での不良判定など目的に応じた不良救済方法
の選択を可能とし、さらに読み出しビット幅をデータビ
ット幅のままでパリティビットの不良判定制御も可能と
する。 【解決手段】 データ誤り訂正回路に加え、読み出しデ
ータをそのまま出力するデータスルー回路、読み出しデ
ータの値を不良状態を表わす所定の値に変換して出力す
るデータ制御回路、それら回路の切り換え手段を備え、
データ誤り訂正回路をバイパスしてデータスルー回路を
選択した場合において不良ビットを検出したときはデー
タ制御回路に切り換えて所定の値のデータを出力するこ
とにより、不良ビットの存在を検出し、目的に応じた不
良ビット救済処理を実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的にデータの
書き込みと消去が可能であるフラッシュＥＥＰＲＯＭな
どの不揮発性の半導体記憶装置、特にメモリセルの読み
出し処理、書き込み時および消去時のベリファイ処理に
おける不良ビット救済処理を伴う半導体記憶装置および
その駆動方法に関する。
書き込みと消去が可能であるフラッシュＥＥＰＲＯＭな
どの不揮発性の半導体記憶装置、特にメモリセルの読み
出し処理、書き込み時および消去時のベリファイ処理に
おける不良ビット救済処理を伴う半導体記憶装置および
その駆動方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置、特に電気的に
データの書き込みと消去とが可能なフラッシュＥＥＰＲ
ＯＭにおいて、メモリセルの書き換え時のベリファイ処
理における不良ビットに対する救済処理としてパリティ
ビットによる誤り訂正回路が広く用いられている。
データの書き込みと消去とが可能なフラッシュＥＥＰＲ
ＯＭにおいて、メモリセルの書き換え時のベリファイ処
理における不良ビットに対する救済処理としてパリティ
ビットによる誤り訂正回路が広く用いられている。
【０００３】図３は、従来の一般的なフラッシュＥＥＰ
ＲＯＭのパリティビットによる誤り訂正回路の構成を示
す図である。１はデータメモリブロックであり、電荷を
蓄積するための浮遊ゲートおよび制御ゲートを有する二
重ゲートトランジスタで構成され電気的に書き込み及び
消去が可能な不揮発性メモリからなり、データを記憶す
るためのメモリセルが行及び列方向に所望の容量分マト
リックス上に配置されている。２はパリティメモリブロ
ックであり、データメモリブロック１と同様のメモリセ
ルからなり、データメモリブロック１に対応するパリテ
ィビットが記憶される。３は不良ビット検出回路であ
り、データメモリブロック１からの読み出しデータとパ
リティメモリブロック２からの読み出しパリティデータ
とを入力とする排他論理和（以下、ＥＯＲと略記する）
回路で構成される。ここでパリティビットはデータメモ
リブロックに記憶されているデータとの間でＥＯＲを施
すと正常値であれば“０”が出力されるように付され
る。４は不良ビット場所指摘回路であり、不良ビット検
出回路の出力に基づいて不良のあるメモリセルを特定す
る回路である。５はデータ誤り訂正回路であり、不良ビ
ット場所指摘回路４により指摘されたメモリセルの値を
反転させて不良ビットを修正する。図４はデータ誤り訂
正回路の回路図であり、説明を簡単にするためデータビ
ットを４ビット、パリティビットを３ビットとしてい
る。データビットが大きい場合でも原理的には同様であ
る。今データビット中、Ａ１の真値が“０”であるとこ
ろ不良があり“１”となっている場合、不良ビット検出
回路４３のＥＯＲ−１、ＥＯＲ−２、ＥＯＲ−３はそれ
ぞれ“０”、“１”、“１”となる。不良ビット検出回
路４３の出力は不良ビット場所指摘回路４４に入力さ
れ、ＡＮＤ−２の出力が“１”となり、不良ビットのメ
モリセルが特定される。ＡＮＤ−２の出力とデータビッ
トＡ１はヒット誤り訂正回路４５に入力され、ＥＯＲ６
によりＡ１の値が反転されて出力、つまり不良ビットが
修正されて出力される。
ＲＯＭのパリティビットによる誤り訂正回路の構成を示
す図である。１はデータメモリブロックであり、電荷を
蓄積するための浮遊ゲートおよび制御ゲートを有する二
重ゲートトランジスタで構成され電気的に書き込み及び
消去が可能な不揮発性メモリからなり、データを記憶す
るためのメモリセルが行及び列方向に所望の容量分マト
リックス上に配置されている。２はパリティメモリブロ
ックであり、データメモリブロック１と同様のメモリセ
ルからなり、データメモリブロック１に対応するパリテ
ィビットが記憶される。３は不良ビット検出回路であ
り、データメモリブロック１からの読み出しデータとパ
リティメモリブロック２からの読み出しパリティデータ
とを入力とする排他論理和（以下、ＥＯＲと略記する）
回路で構成される。ここでパリティビットはデータメモ
リブロックに記憶されているデータとの間でＥＯＲを施
すと正常値であれば“０”が出力されるように付され
る。４は不良ビット場所指摘回路であり、不良ビット検
出回路の出力に基づいて不良のあるメモリセルを特定す
る回路である。５はデータ誤り訂正回路であり、不良ビ
ット場所指摘回路４により指摘されたメモリセルの値を
反転させて不良ビットを修正する。図４はデータ誤り訂
正回路の回路図であり、説明を簡単にするためデータビ
ットを４ビット、パリティビットを３ビットとしてい
る。データビットが大きい場合でも原理的には同様であ
る。今データビット中、Ａ１の真値が“０”であるとこ
ろ不良があり“１”となっている場合、不良ビット検出
回路４３のＥＯＲ−１、ＥＯＲ−２、ＥＯＲ−３はそれ
ぞれ“０”、“１”、“１”となる。不良ビット検出回
路４３の出力は不良ビット場所指摘回路４４に入力さ
れ、ＡＮＤ−２の出力が“１”となり、不良ビットのメ
モリセルが特定される。ＡＮＤ−２の出力とデータビッ
トＡ１はヒット誤り訂正回路４５に入力され、ＥＯＲ６
によりＡ１の値が反転されて出力、つまり不良ビットが
修正されて出力される。
【０００４】
【発明が解決しようとする課題】しかし、フラッシュＥ
ＥＰＲＯＭ不良ビット救済方法のひとつである前記従来
のパリティービットによる誤りデータ誤り訂正回路には
以下の問題があった。
ＥＰＲＯＭ不良ビット救済方法のひとつである前記従来
のパリティービットによる誤りデータ誤り訂正回路には
以下の問題があった。
【０００５】半導体記憶装置利用におけるデータの不良
原因は、データビットまたはパリティビットの書き込
み、消去ができなくなってしまうという書き換え不良
と、連続読み出しストレスによりデータが変化してしま
う読み出し不良があるが、従来のデータ誤り訂正回路は
書き換えベリファイ時、読み出し時にかかわらず固定的
に１ビットの誤り訂正を行うので、実使用ではほとんど
書き換え動作時の書き換え不良ビット救済または書き換
え動作時の未書き換えビット救済においてその機能を使
ってしまい、連続読み出しストレスによる読み出し不良
が発生しても、既に誤り訂正機能が使用済みであるため
不良救済ができないという問題があった。
原因は、データビットまたはパリティビットの書き込
み、消去ができなくなってしまうという書き換え不良
と、連続読み出しストレスによりデータが変化してしま
う読み出し不良があるが、従来のデータ誤り訂正回路は
書き換えベリファイ時、読み出し時にかかわらず固定的
に１ビットの誤り訂正を行うので、実使用ではほとんど
書き換え動作時の書き換え不良ビット救済または書き換
え動作時の未書き換えビット救済においてその機能を使
ってしまい、連続読み出しストレスによる読み出し不良
が発生しても、既に誤り訂正機能が使用済みであるため
不良救済ができないという問題があった。
【０００６】また、前記検査時、データ書き込み時、デ
ータ消去時のベリファイ読み出しにおいてデータ誤り訂
正回路をバイパスする処理を行うと、データビットの正
常確認のみならず、パリティビットの正常確認も独立し
て必要となり、データビットに加え、パリティデータの
制御も必要となる。
ータ消去時のベリファイ読み出しにおいてデータ誤り訂
正回路をバイパスする処理を行うと、データビットの正
常確認のみならず、パリティビットの正常確認も独立し
て必要となり、データビットに加え、パリティデータの
制御も必要となる。
【０００７】本発明は、電気的にデータの書き込みと消
去とが可能なフラッシュＥＥＰＲＯＭなどの不揮発性メ
モリにおいて、切り換えにより、通常の読み出しモード
でのデータ読み出し不良救済、データ書き込み時および
消去時のメモリセル記憶不良救済、または検査時での不
良救済など目的に応じた不良救済の選択を可能とし、さ
らに読み出しビット幅を拡張することなくデータビット
幅のままでの制御を可能とする半導体記憶装置およびそ
の駆動方法を提供することを目的とする。
去とが可能なフラッシュＥＥＰＲＯＭなどの不揮発性メ
モリにおいて、切り換えにより、通常の読み出しモード
でのデータ読み出し不良救済、データ書き込み時および
消去時のメモリセル記憶不良救済、または検査時での不
良救済など目的に応じた不良救済の選択を可能とし、さ
らに読み出しビット幅を拡張することなくデータビット
幅のままでの制御を可能とする半導体記憶装置およびそ
の駆動方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に本発明にかかる半導体記憶装置は、データ記憶用のデ
ータメモリブロックと、前記データのパリティデータ記
憶用のデータメモリブロックと、前記データメモリブロ
ックとパリティデータメモリブロックからの読み出しデ
ータ中の不良ビットを検出する不良ビット検出回路と、
読み出しデータ中に不良ビットが検出された場合に不良
ビットを修正して出力するデータ誤り訂正回路と、読み
出しデータを修正せずにそのまま出力するデータスルー
回路と、前記データ誤り訂正回路とデータスルー回路を
選択する選択回路を備えていることを特徴とする。
に本発明にかかる半導体記憶装置は、データ記憶用のデ
ータメモリブロックと、前記データのパリティデータ記
憶用のデータメモリブロックと、前記データメモリブロ
ックとパリティデータメモリブロックからの読み出しデ
ータ中の不良ビットを検出する不良ビット検出回路と、
読み出しデータ中に不良ビットが検出された場合に不良
ビットを修正して出力するデータ誤り訂正回路と、読み
出しデータを修正せずにそのまま出力するデータスルー
回路と、前記データ誤り訂正回路とデータスルー回路を
選択する選択回路を備えていることを特徴とする。
【０００９】かかる構成により、データ誤り訂正回路を
バイパスするかしないかを選択することができ、データ
誤り訂正回路を通常の読み出し処理時において機能さ
せ、メモリセルへの書き込み処理時などではデータ誤り
訂正回路による不良ビット救済をパイパスするなど柔軟
なデータ誤り処理環境を提供することができる。
バイパスするかしないかを選択することができ、データ
誤り訂正回路を通常の読み出し処理時において機能さ
せ、メモリセルへの書き込み処理時などではデータ誤り
訂正回路による不良ビット救済をパイパスするなど柔軟
なデータ誤り処理環境を提供することができる。
【００１０】本発明にかかる半導体記憶装置は、さらに
読み出しデータを強制的に読み出し期待値とは異なる値
に変換して出力するデータ制御回路を備え、前記データ
スルー回路が選択されている場合において前記不良ビッ
ト検出回路が不良ビットを検出しない時にデータスルー
回路からデータを出力し、前記不良ビット検出回路が不
良ビットを検出した時に前記データ制御回路に切り換え
て読み出し期待値とは異なる値を出力することが好まし
い。
読み出しデータを強制的に読み出し期待値とは異なる値
に変換して出力するデータ制御回路を備え、前記データ
スルー回路が選択されている場合において前記不良ビッ
ト検出回路が不良ビットを検出しない時にデータスルー
回路からデータを出力し、前記不良ビット検出回路が不
良ビットを検出した時に前記データ制御回路に切り換え
て読み出し期待値とは異なる値を出力することが好まし
い。
【００１１】かかる構成により、データ誤り訂正回路が
バイパスされていても外部からメモリセルのデータ記憶
に不良が存在することを確実に検知することができる。
バイパスされていても外部からメモリセルのデータ記憶
に不良が存在することを確実に検知することができる。
【００１２】本発明にかかる半導体記憶装置は、データ
書き込みモードにおいて前記データ制御回路の変換出力
が全ビット“１”であり、データ書き込みベリファイ時
のデータ読み出しにおいて、前記不良ビット検出回路が
不良ビットを検出した時に前記データ制御回路より全ビ
ット“１”を出力し、前記不良ビット検出回路が不良ビ
ットを検出しなくなるまでデータ書き込みを再実行する
ことが好ましい。
書き込みモードにおいて前記データ制御回路の変換出力
が全ビット“１”であり、データ書き込みベリファイ時
のデータ読み出しにおいて、前記不良ビット検出回路が
不良ビットを検出した時に前記データ制御回路より全ビ
ット“１”を出力し、前記不良ビット検出回路が不良ビ
ットを検出しなくなるまでデータ書き込みを再実行する
ことが好ましい。
【００１３】かかる構成により、データ書き込み時にメ
モリセル記憶に書き込み不良が発生場合に、データ誤り
訂正回路がバイパスされていても外部から書き込み不良
が確実に検知できるとともに、再度データ書き込みを実
行でき、正常値の書き込みを確実に行うことができる。
モリセル記憶に書き込み不良が発生場合に、データ誤り
訂正回路がバイパスされていても外部から書き込み不良
が確実に検知できるとともに、再度データ書き込みを実
行でき、正常値の書き込みを確実に行うことができる。
【００１４】本発明にかかる半導体記憶装置は、データ
消去モードにおいて前記データ制御回路の変換出力が全
ビット“０”であり、データ消去ベリファイ時のデータ
読み出しにおいて、前記不良ビット検出回路が不良ビッ
トを検出した時に前記データ制御回路より全ビット
“０”を出力し、前記不良ビット検出回路が不良ビット
を検出しなくなるまで消去を再実行することが好まし
い。
消去モードにおいて前記データ制御回路の変換出力が全
ビット“０”であり、データ消去ベリファイ時のデータ
読み出しにおいて、前記不良ビット検出回路が不良ビッ
トを検出した時に前記データ制御回路より全ビット
“０”を出力し、前記不良ビット検出回路が不良ビット
を検出しなくなるまで消去を再実行することが好まし
い。
【００１５】かかる構成により、データ消去時にメモリ
セル記憶に消去不良が発生場合に、データ誤り訂正回路
がバイパスされていても外部からデ−タ消去不良が確実
に検知できるとともに、再度データ消去を実行でき、デ
ータ消去を確実に行うことができる。
セル記憶に消去不良が発生場合に、データ誤り訂正回路
がバイパスされていても外部からデ−タ消去不良が確実
に検知できるとともに、再度データ消去を実行でき、デ
ータ消去を確実に行うことができる。
【００１６】本発明にかかる半導体記憶装置は、検査時
のデータ読み出しモードにおいて前記データ制御回路の
変換出力が全ビット入力反転値であり、検査時のデータ
読み出しにおいて、前記不良ビット検出回路が不良ビッ
トを検出した時に前記データ制御回路より全ビット入力
反転値を出力し、データ不良を検知することが好まし
い。
のデータ読み出しモードにおいて前記データ制御回路の
変換出力が全ビット入力反転値であり、検査時のデータ
読み出しにおいて、前記不良ビット検出回路が不良ビッ
トを検出した時に前記データ制御回路より全ビット入力
反転値を出力し、データ不良を検知することが好まし
い。
【００１７】かかる構成により、検査時にメモリセル記
憶の状態および不良ビットの有無を外部から確実に検知
できる。
憶の状態および不良ビットの有無を外部から確実に検知
できる。
【００１８】本発明にかかる半導体記憶装置の駆動方法
は、前記データ誤り訂正回路とデータスルー回路との選
択、前記データスルー回路選択時のデータ制御回路の変
換出力モード切り換え設定を行い、不良救済方法の選択
を行うことを特徴とする。
は、前記データ誤り訂正回路とデータスルー回路との選
択、前記データスルー回路選択時のデータ制御回路の変
換出力モード切り換え設定を行い、不良救済方法の選択
を行うことを特徴とする。
【００１９】かかる方法により、動作モードに応じて、
データ誤り訂正回路のバイパス切り換え、確実なメモリ
セル記憶の不良ビット存在検知、データ読み出し時不良
救済およびメモリセル記憶不良ビット救済を行うことが
できる。
データ誤り訂正回路のバイパス切り換え、確実なメモリ
セル記憶の不良ビット存在検知、データ読み出し時不良
救済およびメモリセル記憶不良ビット救済を行うことが
できる。
【００２０】
【発明の実施の形態】以下、本発明の実施形態について
図面を参照しながら説明する。
図面を参照しながら説明する。
【００２１】図１は、実施形態に係る半導体記憶装置の
回路構成を示す回路図である。同図においてデータメモ
リブロック１からデータ誤り訂正回路５までは従来技術
で説明したものと同様のものであり、データメモリブロ
ック１は電荷を蓄積するための浮遊ゲートおよび制御ゲ
ートを有する二重ゲートトランジスタで構成され電気的
に書き込み及び消去が可能な不揮発性メモリからなり、
データを記憶するためのメモリセルが行及び列方向に所
望の容量分マトリックス上に配置されている。パリティ
メモリブロック２はデータメモリブロック１と同様のメ
モリセルからなり、データメモリブロック１に対応する
パリティビットが記憶される。不良ビット検出回路３は
データメモリブロック１からの読み出しデータとパリテ
ィメモリブロック２からの読み出しパリティデータとを
入力とするＥＯＲで構成され、パリティビットはデータ
メモリブロックに記憶されているデータとの間でＥＯＲ
を施すと正常値であれば“０”が出力されるように付さ
れている。不良ビット場所指摘回路４は不良ビット検出
回路の出力に基づいて不良のあるメモリセルを特定する
回路である。データ誤り訂正回路５は不良ビット場所指
摘回路４により指摘されたメモリセルの値を反転させて
不良ビットを修正する。６はデータスルー回路であり、
データメモリブロック１から読み出されたデータがその
まま外部に出力される。制御信号Ａおよび制御信号Ｂは
それぞれデータ誤り訂正回路５の選択およびデータスル
ー回路６の選択を切り換える制御信号であり、制御信号
Ａと制御信号Ｂの切り換えによりデータ誤り訂正回路５
をバイパスさせるか否かを選択できることになる。たと
えばユーザーの通常読み出し時にはデータ誤り訂正回路
５の選択信号Ａを選択することによって、読み出し時の
読み出し不良救済に限定（読み出し時のストレスによる
信頼性不良限定）して使用でき、また検査時の読み出し
には制御信号Ｂを選択してデータ誤り訂正５をバイパス
してメモリセルの記憶状態をそのまま検知することがで
きる。
回路構成を示す回路図である。同図においてデータメモ
リブロック１からデータ誤り訂正回路５までは従来技術
で説明したものと同様のものであり、データメモリブロ
ック１は電荷を蓄積するための浮遊ゲートおよび制御ゲ
ートを有する二重ゲートトランジスタで構成され電気的
に書き込み及び消去が可能な不揮発性メモリからなり、
データを記憶するためのメモリセルが行及び列方向に所
望の容量分マトリックス上に配置されている。パリティ
メモリブロック２はデータメモリブロック１と同様のメ
モリセルからなり、データメモリブロック１に対応する
パリティビットが記憶される。不良ビット検出回路３は
データメモリブロック１からの読み出しデータとパリテ
ィメモリブロック２からの読み出しパリティデータとを
入力とするＥＯＲで構成され、パリティビットはデータ
メモリブロックに記憶されているデータとの間でＥＯＲ
を施すと正常値であれば“０”が出力されるように付さ
れている。不良ビット場所指摘回路４は不良ビット検出
回路の出力に基づいて不良のあるメモリセルを特定する
回路である。データ誤り訂正回路５は不良ビット場所指
摘回路４により指摘されたメモリセルの値を反転させて
不良ビットを修正する。６はデータスルー回路であり、
データメモリブロック１から読み出されたデータがその
まま外部に出力される。制御信号Ａおよび制御信号Ｂは
それぞれデータ誤り訂正回路５の選択およびデータスル
ー回路６の選択を切り換える制御信号であり、制御信号
Ａと制御信号Ｂの切り換えによりデータ誤り訂正回路５
をバイパスさせるか否かを選択できることになる。たと
えばユーザーの通常読み出し時にはデータ誤り訂正回路
５の選択信号Ａを選択することによって、読み出し時の
読み出し不良救済に限定（読み出し時のストレスによる
信頼性不良限定）して使用でき、また検査時の読み出し
には制御信号Ｂを選択してデータ誤り訂正５をバイパス
してメモリセルの記憶状態をそのまま検知することがで
きる。
【００２２】ここで、データ誤り訂正回路をバイパス
し、データスルー回路６を選択して何の手当てもしない
場合は、たとえば書き換え時のベリファイ動作におい
て、データビットに加えてパリティビットも読み出す必
要が生じ、データビット幅のみでの制御ができない（デ
ータスルー回路６を使用するとパリティーメモリブロッ
ク２の書き換え正常判定が、データビット幅のみではで
きない）。同様に検査時の読み出しにおいても、データ
ビット幅のみでの制御ができない（データスルー回路６
を使用するとパリティーメモリブロック２中の初期読み
出し不良判定が、データビット幅のみではできない）。
そこで、選択信号Ｃで選択されるデータ制御回路７を設
け、前記データスルー回路６とデータ制御回路７とを、
前記不良ビット検出回路３のＮＯＲ出力である不良判定
信号Ｄにより切り換える構成とする。これにより、デー
タビットおよびパリティビット両方が正常である場合は
データスルー回路６から正常値であるデータビットが出
力され、データビットまたはパリティビットに不良ビッ
トが存在する場合はデータ制御回路から強制的に変換出
力を出力することによって不良ビットの存在を検知する
ことが可能となり、データビット幅のままでパリティビ
ットの不良判定制御が可能となる。
し、データスルー回路６を選択して何の手当てもしない
場合は、たとえば書き換え時のベリファイ動作におい
て、データビットに加えてパリティビットも読み出す必
要が生じ、データビット幅のみでの制御ができない（デ
ータスルー回路６を使用するとパリティーメモリブロッ
ク２の書き換え正常判定が、データビット幅のみではで
きない）。同様に検査時の読み出しにおいても、データ
ビット幅のみでの制御ができない（データスルー回路６
を使用するとパリティーメモリブロック２中の初期読み
出し不良判定が、データビット幅のみではできない）。
そこで、選択信号Ｃで選択されるデータ制御回路７を設
け、前記データスルー回路６とデータ制御回路７とを、
前記不良ビット検出回路３のＮＯＲ出力である不良判定
信号Ｄにより切り換える構成とする。これにより、デー
タビットおよびパリティビット両方が正常である場合は
データスルー回路６から正常値であるデータビットが出
力され、データビットまたはパリティビットに不良ビッ
トが存在する場合はデータ制御回路から強制的に変換出
力を出力することによって不良ビットの存在を検知する
ことが可能となり、データビット幅のままでパリティビ
ットの不良判定制御が可能となる。
【００２３】図２は、図１のデータ制御回路７の具体的
な回路構成を示すものである。
な回路構成を示すものである。
【００２４】まず書き換え時においてデータ誤り訂正回
路６による不良救済を実施しないモードが選択信号Ｃに
よって選択された場合を説明する。この書き込みモード
では書き込み信号ＪＰによって制御データ回路７の出力
がすべて“１”に固定され出力される（たとえば出力レ
ベルをハイにするプリチャージ用トランジスタで昇圧す
る）。パリティデータ含め書き込みベリファイ時の期待
値はオール“１”にならないようにパリティデータのシ
ンドロームを生成する規則とする。データおよびパリテ
ィデータが正常である場合には不良判定信号Ｄは“１”
であり、データスルー回路６よりデータがそのまま出力
される。ここで不良判定信号が”０”、すなわちデータ
およびパリティデータ中に未書き込みのセルが１ビット
以存在することを検知した場合はデータ制御回路７に切
り換えられ、前記オール“１”の固定信号が出力され、
データおよびパリティデータに不良があったことが検知
できる。不良が検知された場合さらに、書き込み不良が
あったデータメモリブロック１およびパリティメモリブ
ロック２に対して再書き込みを実行した後、再度ベリフ
ァイを行い、不良が検出されなくなるまで再書き込みを
実行する。不良判定信号Ｄが”１”、すなわちデータお
よびパリティデータ中に未書き込みのセルが存在しなく
なった時点でデータ制御回路７の出力はストップされ、
データスルー回路６に切り換えられてデータメモリブロ
ック１への書き込みデータが出力され、期待値と比較し
た結果書き込み終了となる。
路６による不良救済を実施しないモードが選択信号Ｃに
よって選択された場合を説明する。この書き込みモード
では書き込み信号ＪＰによって制御データ回路７の出力
がすべて“１”に固定され出力される（たとえば出力レ
ベルをハイにするプリチャージ用トランジスタで昇圧す
る）。パリティデータ含め書き込みベリファイ時の期待
値はオール“１”にならないようにパリティデータのシ
ンドロームを生成する規則とする。データおよびパリテ
ィデータが正常である場合には不良判定信号Ｄは“１”
であり、データスルー回路６よりデータがそのまま出力
される。ここで不良判定信号が”０”、すなわちデータ
およびパリティデータ中に未書き込みのセルが１ビット
以存在することを検知した場合はデータ制御回路７に切
り換えられ、前記オール“１”の固定信号が出力され、
データおよびパリティデータに不良があったことが検知
できる。不良が検知された場合さらに、書き込み不良が
あったデータメモリブロック１およびパリティメモリブ
ロック２に対して再書き込みを実行した後、再度ベリフ
ァイを行い、不良が検出されなくなるまで再書き込みを
実行する。不良判定信号Ｄが”１”、すなわちデータお
よびパリティデータ中に未書き込みのセルが存在しなく
なった時点でデータ制御回路７の出力はストップされ、
データスルー回路６に切り換えられてデータメモリブロ
ック１への書き込みデータが出力され、期待値と比較し
た結果書き込み終了となる。
【００２５】次に、消去ベリファイ時においてデータ誤
り訂正回路６による不良救済を実施しないモードが選択
信号Ｃにより選択された場合を説明する。この消去モー
ドでは消去信号ＪＥにより制御データ回路７の出力がす
べて”０”に固定され出力される（たとえば出力レベル
をローにするディスチャージ用トランジスタで接地す
る）。パリティーデータ含め消去ベリファイ時の期待値
はオール“１”になるようパリティデータのシンドロー
ムを生成する規則とする。データおよびパリティデータ
が正常である場合には不良判定信号Ｄは“１”であり、
データスルー回路６よりデータがそのまま出力される。
ここで不良判定信号が”０”、すなわちデータおよびパ
リティデータ中に未消去のセルが１ビット以存在するこ
とを検知した場合はデータ制御回路７に切り換えられ、
オール“０”の固定信号が出力され、データおよびパリ
ティデータに消去不良があったことが検知できる。消去
不良が検知された場合さらに、消去不良があったデータ
メモリブロック１およびパリティメモリブロック２に対
して再消去を実行した後、再度ベリファイを行い、消去
不良が検出されなくなるまで再消去を実行する。不良判
定信号Ｄが“１”、すなわちデータおよびパリティデー
タ中に未消去のセルが存在しなくなればデータ制御回路
７の出力はストップされ、データスルー回路６に切り換
えられてデータメモリブロック１のデータが出力され、
期待値と比較した結果、デ−タ消去終了となる。
り訂正回路６による不良救済を実施しないモードが選択
信号Ｃにより選択された場合を説明する。この消去モー
ドでは消去信号ＪＥにより制御データ回路７の出力がす
べて”０”に固定され出力される（たとえば出力レベル
をローにするディスチャージ用トランジスタで接地す
る）。パリティーデータ含め消去ベリファイ時の期待値
はオール“１”になるようパリティデータのシンドロー
ムを生成する規則とする。データおよびパリティデータ
が正常である場合には不良判定信号Ｄは“１”であり、
データスルー回路６よりデータがそのまま出力される。
ここで不良判定信号が”０”、すなわちデータおよびパ
リティデータ中に未消去のセルが１ビット以存在するこ
とを検知した場合はデータ制御回路７に切り換えられ、
オール“０”の固定信号が出力され、データおよびパリ
ティデータに消去不良があったことが検知できる。消去
不良が検知された場合さらに、消去不良があったデータ
メモリブロック１およびパリティメモリブロック２に対
して再消去を実行した後、再度ベリファイを行い、消去
不良が検出されなくなるまで再消去を実行する。不良判
定信号Ｄが“１”、すなわちデータおよびパリティデー
タ中に未消去のセルが存在しなくなればデータ制御回路
７の出力はストップされ、データスルー回路６に切り換
えられてデータメモリブロック１のデータが出力され、
期待値と比較した結果、デ−タ消去終了となる。
【００２６】次に、検査時の読み出しにおいてデータ誤
り訂正回路６による不良救済を実施しないモードが選択
信号Ｃによって選択された場合を説明する。このモード
では検査読み出し信号ＲＤによって制御データ回路７は
データメモリブロック１から読み出したデータ出力をす
べて反転して出力される（たとえば出力レベルを反転す
るインバータに接続する）。データおよびパリティデー
タが正常である場合には不良判定信号Ｄは“１”であ
り、データスルー回路６よりデータがそのまま出力され
る。ここで不良判定信号が”０”、すなわちデータおよ
びパリティデータ中に不良ビットのセルが１ビット以存
在することを検知した場合はデータ制御回路７に切り換
えられ、前記反転信号が出力され、期待値と比較した結
果不良判定がなされる。不良判定に対して再書き込みな
どの不良訂正処理を実行して不良判定信号Ｄが“１”、
すなわちデータおよびパリティデータ中に不良ビットの
セルが存在しなくなった時点でデータ制御回路７の出力
はストップされ、データスルー回路６に切り換えられて
データメモリブロック１のデータが出力される。
り訂正回路６による不良救済を実施しないモードが選択
信号Ｃによって選択された場合を説明する。このモード
では検査読み出し信号ＲＤによって制御データ回路７は
データメモリブロック１から読み出したデータ出力をす
べて反転して出力される（たとえば出力レベルを反転す
るインバータに接続する）。データおよびパリティデー
タが正常である場合には不良判定信号Ｄは“１”であ
り、データスルー回路６よりデータがそのまま出力され
る。ここで不良判定信号が”０”、すなわちデータおよ
びパリティデータ中に不良ビットのセルが１ビット以存
在することを検知した場合はデータ制御回路７に切り換
えられ、前記反転信号が出力され、期待値と比較した結
果不良判定がなされる。不良判定に対して再書き込みな
どの不良訂正処理を実行して不良判定信号Ｄが“１”、
すなわちデータおよびパリティデータ中に不良ビットの
セルが存在しなくなった時点でデータ制御回路７の出力
はストップされ、データスルー回路６に切り換えられて
データメモリブロック１のデータが出力される。
【００２７】
【発明の効果】以上説明したように、本発明にかかる半
導体記憶装置およびその駆動方法によれば、データ誤り
訂正回路をバイパスするかしないかを選択することがで
き、さらにデータスルー回路選択時のデータ制御回路の
変換出力モード切り換え設定を行うことにより不良救済
方法の選択を行うことができ、より柔軟なデータ誤り処
理環境を提供することができる。またデータ書き込み
時、データ消去時、検査読み出し時にメモリセル記憶に
不良が発生した場合に、データ誤り訂正回路がバイパス
されていても外部から不良が確実に検知できるととも
に、正常値への訂正を実行するかしないかを選択するこ
とができる。
導体記憶装置およびその駆動方法によれば、データ誤り
訂正回路をバイパスするかしないかを選択することがで
き、さらにデータスルー回路選択時のデータ制御回路の
変換出力モード切り換え設定を行うことにより不良救済
方法の選択を行うことができ、より柔軟なデータ誤り処
理環境を提供することができる。またデータ書き込み
時、データ消去時、検査読み出し時にメモリセル記憶に
不良が発生した場合に、データ誤り訂正回路がバイパス
されていても外部から不良が確実に検知できるととも
に、正常値への訂正を実行するかしないかを選択するこ
とができる。
【図１】 実施形態に係る半導体記憶装置の回路ブロッ
ク図
ク図
【図２】 図１のデータ制御回路７の詳細回路ブロック
図
図
【図３】 従来の誤り訂正回路を備えた半導体記憶装置
の回路ブロック図
の回路ブロック図
【図４】 従来の誤り訂正回路の原理を説明する回路ブ
ロック図
ロック図
１ データメモリブロック ２ パリティメモリブロック ３ 不良ビット検出回路 ４ 不良ビット場所指摘回路 ５ データ誤り訂正回路 ６ データスルー回路 ７ データ制御回路 Ａ データ誤り訂正回路選択信号 Ｂ データスルー回路選択信号 Ｃ データ制御回路選択信号 Ｄ 不良判定信号 ＪＰ 書き込み信号 ＪＥ 消去信号 ＲＤ 読み出し信号
Claims (6)
- 【請求項１】 電気的に書き込み、消去が可能な不揮発
性メモリを記憶媒体とする半導体記憶装置において、デ
ータ記憶用のデータメモリブロックと、前記データのパ
リティデータ記憶用のデータメモリブロックと、前記デ
ータメモリブロックとパリティデータメモリブロックか
らの読み出しデータ中の不良ビットを検出する不良ビッ
ト検出回路と、読み出しデータ中に不良ビットが検出さ
れた場合に不良ビットを修正して出力するデータ誤り訂
正回路と、読み出しデータを修正せずにそのまま出力す
るデータスルー回路と、前記データ誤り訂正回路とデー
タスルー回路を選択する選択回路とを備えていることを
特徴とする半導体記憶装置。 - 【請求項２】 さらに読み出しデータを強制的に読み出
し期待値とは異なる値に変換して出力するデータ制御回
路を備え、前記データスルー回路が選択されている場合
において前記不良ビット検出回路が不良ビットを検出し
ない時にデータスルー回路からデータを出力し、前記不
良ビット検出回路が不良ビットを検出した時に前記デー
タ制御回路に切り換えて読み出し期待値とは異なる値を
出力する請求項１に記載の半導体装置。 - 【請求項３】 データ書き込みモードにおいて前記デー
タ制御回路の変換出力が全ビット“１”であり、データ
書き込みベリファイ時のデータ読み出しにおいて、前記
不良ビット検出回路が不良ビットを検出した時に前記デ
ータ制御回路より全ビット“１”を出力し、前記不良ビ
ット検出回路が不良ビットを検出しなくなるまでデータ
書き込みを再実行する請求項２に記載の半導体装置。 - 【請求項４】 データ消去モードにおいて前記データ制
御回路の変換出力が全ビット“０”であり、データ消去
ベリファイ時のデータ読み出しにおいて、前記不良ビッ
ト検出回路が不良ビットを検出した時に前記データ制御
回路より全ビット“０”を出力し、前記不良ビット検出
回路が不良ビットを検出しなくなるまで消去を再実行す
る請求項２に記載の半導体装置。 - 【請求項５】 検査時のデータ読み出しモードにおいて
前記データ制御回路の変換出力が全ビット入力反転値で
あり、検査時のデータ読み出しにおいて、前記不良ビッ
ト検出回路が不良ビットを検出した時に前記データ制御
回路より全ビット入力反転値を出力し、データ不良を検
知する請求項２に記載の半導体装置。 - 【請求項６】 請求項１から請求項５記載の半導体記憶
装置の駆動方法であって、前記データ誤り訂正回路とデ
ータスルー回路との選択、前記データスルー回路選択時
のデータ制御回路の変換出力モード切り換え設定を行
い、不良救済方法の選択を行うことを特徴とする半導体
記憶装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136538A JPH10334696A (ja) | 1997-05-27 | 1997-05-27 | 半導体記憶装置およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9136538A JPH10334696A (ja) | 1997-05-27 | 1997-05-27 | 半導体記憶装置およびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334696A true JPH10334696A (ja) | 1998-12-18 |
Family
ID=15177540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9136538A Pending JPH10334696A (ja) | 1997-05-27 | 1997-05-27 | 半導体記憶装置およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10334696A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010526365A (ja) * | 2007-05-02 | 2010-07-29 | サムスン エレクトロニクス カンパニー リミテッド | エラー制御コード装置およびその方法 |
| US8127201B2 (en) | 2007-01-25 | 2012-02-28 | Oki Semiconductor Co., Ltd. | Nonvolatile semiconductor memory and method of access evaluation to the same |
-
1997
- 1997-05-27 JP JP9136538A patent/JPH10334696A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8127201B2 (en) | 2007-01-25 | 2012-02-28 | Oki Semiconductor Co., Ltd. | Nonvolatile semiconductor memory and method of access evaluation to the same |
| JP2010526365A (ja) * | 2007-05-02 | 2010-07-29 | サムスン エレクトロニクス カンパニー リミテッド | エラー制御コード装置およびその方法 |
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