CN105144302B - 存储器装置中的错误校正操作 - Google Patents

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Abstract

本发明揭示存储器装置中的错误校正操作。在至少一个实施例中，存储器装置的内部控制器经配置以独立于来自外部存储器存取装置的指令而对所存储用户数据执行内部错误校正操作并校正所述存储器装置中的用户数据。

Description

存储器装置中的错误校正操作
技术领域
本发明大体来说涉及存储器，且特定来说在一或多个实施例中，本发明涉及存储器装置中的错误校正。
背景技术
存储器装置通常作为计算机或其它电子系统中的内部半导体集成电路而提供。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随机存取存储器(RRAM)、双倍数据速率存储器(DDR)、低功率双倍数据速率存储器(LPDDR)、相变存储器(PCM)及快闪存储器。
非易失性存储器是可在不施加电力的情况下将其所存储的数据存留达某一延长周期的存储器。快闪存储器装置已发展成用于各种各样电子应用的非易失性存储器的普遍来源。快闪存储器装置通常用于例如以下各项的电子系统中：个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏机、电器、交通工具、无线装置、蜂窝式电话及可装卸式存储器模块，且快闪存储器的用途不断扩大。
存储器装置通常执行例如读取、写入及擦除操作的存储器操作。这些操作有时称为前台操作，这是因为这些操作有时由存储器存取装置(例如主机或耦合到存储器装置的其它存储器装置控制电路)起始。额外操作包含有时称为后台操作的操作。这些操作有时由存储器装置自身中的控制电路起始。举例来说，存储器装置中的损耗均衡可执行为后台操作。
认识到可在从存储器装置读取数据时发生错误，可采用一或多种类型的错误校正方法。可实施通常称为错误校正码(ECC)的错误校正方案以便检测并尝试校正这些错误。各种ECC包括其中经受ECC的每一数据信号应符合ECC的特定建构规则的码。通常可自动地检测到对此数据建构并不太大的违背(即，错误)且有时加以校正。ECC的实例包含汉明(Hamming)码、BCH码、李德-索罗门(Reed-Solomon)码、雷德-穆勒码(Reed-Muller)、二进制格雷(Golay)码、低密度奇偶校验码及格码(Trellis Code)调制。一些ECC可校正单位错误并检测双位错误。举例来说，其它ECC可检测及/或校正多位错误。
通常，存储器装置将数据(例如，用户数据)存储于所述存储器装置中的第一存储器位置处且将相关联错误校正码(ECC)数据存储于第二存储器位置处。在读取操作期间，响应于对所存储用户数据的读取请求而从存储器阵列读取所述用户数据及ECC数据。使用习知算法，将从读取操作传回的用户数据与ECC数据进行比较。如果检测到错误且那些错误在ECC的极限内(例如，所存储ECC数据中存在充足ECC分辨率)，那么可校正所述错误。ECC针对位错误的检测及校正的此使用在此项技术中是众所习知的。
出于上述原因，且出于所属领域的技术人员在阅读且理解本说明书后即刻将明了的下述其它原因，此项技术中需要在具有存储器装置的系统中将主机从执行ECC操作中解除出来。
发明内容
附图说明
图1图解说明NAND配置存储器单元阵列的示意性表示。
图2图解说明存储器单元群体中的阈值电压范围的图形表示。
图3图解说明存储器单元群体中的阈值电压范围的另一图形表示。
图4是存储器阵列配置的简化框图。
图5是根据本发明的实施例的耦合到作为电子系统的部分的存储器存取装置的存储器装置的简化框图。
图6是根据本发明的实施例的在存储器装置中执行错误校正操作的方法的流程图。
图7是根据本发明的实施例的在存储器装置中执行错误校正操作的另一方法的流程图。
具体实施方式
在本发明的以下详细描述中，参考形成本发明的一部分且其中以图解说明方式展示特定实施例的附图。在图式中，贯穿数个视图相似编号描述实质上类似的组件。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。因此，不应在限制意义上理解以下详细描述。
快闪存储器通常利用称为NOR快闪及NAND快闪的两种基本架构中的一者。所述名称是从用以读取所述装置的逻辑得出。图1图解说明NAND类型快闪存储器阵列架构100，其中存储器阵列的存储器单元102在逻辑上布置成行与列的阵列。举例来说，在常规NAND快闪架构中，“行”是指具有共同耦合的控制栅极120的存储器单元，而“列”是指耦合为特定NAND串108的存储器单元。举例来说，存储器单元行可包括一或多个存储器页。阵列的存储器单元102一起布置成串(例如，NAND串)，通常每串8个、16个、32个或更多个存储器单元。串的每一存储器单元源极到漏极地一起串联连接在源极线114与数据线116(通常称为位线)之间。举例来说，由行解码器(图1中未展示)通过选择特定存取线(通常称为字线，例如WL7到WL01187到1180)激活存储器单元逻辑行来存取所述阵列。每一字线耦合到存储器单元行的控制栅极。可取决于正对阵列执行的操作类型而将数据线(通常称为位线，例如BL1到BL41161-4)驱动为高或低。举例来说，这些位线BL1到BL4 1161-4耦合到通过感测特定位线116上的电压或电流来检测目标存储器单元的状态的感测装置(例如，读出放大器)130。如所属领域的技术人员已知，字线及位线的数目可远大于图1中所展示的字线及位线的数目。
存储器单元102可配置为如此项技术中所知的单电平存储器单元(SLC)或多电平存储器单元(MLC)。SLC及MLC存储器单元将数据状态(例如，如由一或多个位所表示)指派给存储器单元上所存储的特定阈值电压(Vt)范围。单电平存储器单元(SLC)准许在每一存储器单元上存储单个二进制数据数字(例如，位)。同时，MLC技术准许依据指派给单元的Vt范围的数量及所指派Vt范围在存储器单元的操作寿命期间的稳定性来存储每单元一个以上二进制数字(例如，2、4、8、16个位)。用以表示由N个位构成的位模式的Vt范围(例如，电平)的数目是2N，其中N是整数。举例来说，一个位可由两个范围表示，两个位可由四个范围表示，三个位可由八个范围表示等等。举例来说，常见命名惯例是将SLC存储器称为MLC(双电平)存储器，这是因为SLC存储器利用两个Vt范围以便存储如由0或1表示的一个数据位。经配置以存储两个数据位的MLC存储器可由MLC(四电平)表示，经配置以存储三个数据位的MLC存储器可由MLC(八电平)表示等等。MLC存储器单元可进一步存储分数位，例如，使用并非是2的某一幂的Vt范围。举例来说，使用三个Vt范围的两个存储器单元可共同表示九个可能数据状态，其可表示三个数据位或每存储器单元1.5个位。
图2图解说明MLC(四电平)(例如，2位)存储器单元的Vt范围200的实例。举例来说，可将存储器单元编程到Vt，所述Vt落入200mV的四个不同Vt范围202到208中的一者内，每一Vt范围用以表示对应于由两个位构成的位模式的数据状态。通常，在每一范围202到208之间维持死空间210(例如，有时称为裕量且可具有200mV到400mV的范围)以使所述范围不重叠。作为实例，如果存储器单元上所存储的电压在四个Vt范围中的第一者202内，那么在此情形中所述单元存储逻辑‘11’状态且通常将其视为所述单元的经擦除状态。如果所述电压在四个Vt范围中的第二者204内，那么在此情形中，所述单元存储逻辑‘10’状态。四个Vt范围中的第三个Vt范围206中的电压将指示在此情形中所述单元存储逻辑‘00’状态。最后，驻存于第四个Vt范围208中的Vt指示所述单元中存储逻辑‘01’状态。
通常使用擦除及编程循环来编程存储器单元。举例来说，首先擦除且接着选择性地编程特定存储器单元块的存储器单元。对于NAND阵列，存储器单元块通常通过将块中的所有字线接地且将擦除电压施加到在其上形成所述存储器单元块的半导体衬底且因此施加到存储器单元的通道以便移除可存储于所述存储器单元块的电荷存储结构(例如，浮动栅极或电荷陷阱)上的电荷来擦除。举例来说，此通常导致存储器单元的Vt驻存于图2的Vt范围202(例如，经擦除状态)中。
编程通常涉及将一或多个编程脉冲施加到选定字线(例如，WL4 1184)且因此施加到耦合到所述选定字线的每一存储器单元1201到1204的控制栅极。典型编程脉冲以15V或接近15V开始且量值往往在每一编程脉冲施加期间增加。在将编程电压(例如，编程脉冲)施加到选定字线时，将电位(例如接地电位)施加到衬底，且因此施加到这些存储器单元的通道，从而导致从作为编程目标的存储器单元的通道到存储结构的电荷转移。更具体来说，通常经由电子从通道到存储结构的直接注入或富勒-诺顿(Fowler-Nordheim)穿隧给存储结构充电，从而在经编程状态中导致通常大于零的Vt，举例来说，例如在图2的Vt范围204到208中。另外，通常将抑制电压施加到未耦合到含有作为编程目标(例如，经选择)的存储器单元的NAND串的位线。
在一或多个编程(例如，Vpgm)脉冲的施加之间，通常执行验证操作以校验每一选定存储器单元以确定其是否已达到其既定经编程状态。如果选定存储器单元已达到其既定经编程状态，那么在选定行剩余仍需要额外编程脉冲以达到其既定经编程状态的其它存储器单元的情况下抑制所述选定存储器单元进一步编程。在验证操作之后，如果存在尚未完成编程的存储器单元，那么施加额外编程脉冲Vpgm。施加编程脉冲后续接着执行验证操作的此过程继续，直到所有选定存储器单元均已达到其既定经编程状态为止。通常，在对选定存储器单元120行执行的编程(例如，写入)及/或读取操作期间，启用(1161、1163)及/或抑制(1162、1164)交替的位线。举例来说，此由围绕存储器单元120展示的实线及虚线圆图解说明。举例来说，如果已施加特定数目个编程脉冲(例如，最大数目)且一或多个选定存储器单元仍未完成编程，那么可将那些存储器单元标记为有缺陷的。
举例来说，存储器装置(例如NAND快闪存储器装置)通常利用所谓的修整值来对存储器装置的存储器阵列执行存储器操作，例如读取操作。举例来说，最小读取电压可由VreadMin修整值指定且最大读取电压可由VreadMax修整值指定。这些修整值通常存储于存储器装置中的寄存器中以定义待在于存储器装置中执行的读取操作期间利用的电压。举例来说，可在开机操作期间于存储器装置的重置之后给寄存器加载修整值。举例来说，可利用其它修整值，例如用于执行验证操作的验证修整值。
存储器装置中的潜在错误源(例如可导致数据损毁)是在某一时间段内从存储器单元的电荷存储结构(例如，浮动栅极)的电荷损失。此通常导致受影响存储器单元的阈值电压的减小。由于存储于存储器单元中的数据由所述存储器单元的阈值电压表示，因此可将存储器单元的阈值电压的改变(例如，漂移)读取为存储不同于编程到所述存储器单元中的所要数据值的数据值。举例来说，存储器单元中的充足阈值电压漂移(例如，增加或减小的Vt)最终可造成存储于所述存储器单元中的数据的损毁。
图3图解说明存储器单元群体中的阈值电压漂移的图形表示。如上文所论述，阈值电压漂移可由于从存储器单元的电荷存储结构的电荷损失而发生。阈值电压漂移可由于各种其它现象而发生，例如在对存储器单元阵列执行的编程操作期间发生的编程干扰效应。图3的阈值电压分布302到308可分别对应于上文关于图2所论述的阈值电压分布202到208。阈值电压分布312到318图解说明存储器单元的阈值电压移位(例如，漂移)。分布306可表示编程到电平L2的一或多个存储器单元，而分布316可表示编程到电平L2的存储器单元随时间的阈值电压移位324。图3中将每一经移位阈值电压分布312到318展示为从其相应未移位分布302到308移位320到328相同量。然而，比起图3中所展示的其它阈值电压漂移方向及量值，每一阈值电压漂移320到328可沿不同方向发生且具有不同量值。阈值电压漂移324可包括不同于阈值电压漂移322所展现的量值及/或方向性移位。此外，阈值电压漂移326可包括不同于阈值电压漂移328所展现的量值及/或方向性漂移。编程到特定电平的存储器单元的阈值电压漂移将不会始终以均一方向及/或量值漂移。
如上文所论述，存储器单元中的阈值电压漂移可能致使存储于存储器单元中的数据被损毁。分布316表示阈值电压已移位324达某一量的存储器单元。只要存储器装置可在不同分布的阈值电压之间区分(例如在分布316与分布304之间)，那么从那些存储器单元读取的数据可能是可靠的。然而，如果表示第一经编程电平的分布的阈值电压漂移得太远以致与表示第二经编程电平的另一分布的阈值电压重叠，那么对这些存储器单元的读取操作可产生经损毁的数据。举例来说，存储器单元可能已经编程到具有在分布306内的阈值电压的所要电平L2。在某一时间内，分布306的阈值电压可漂移，例如由分布316所表示。如果由分布316表示的存储器单元的阈值电压漂移到分布304内的阈值电压电平，那么可将存储器单元读取为犹如所述存储器单元已经编程到电平L1而非如所编程的L2。因此，可能在读取这些存储器单元时发生错误。
可使用错误校正码(ECC)方法来尝试校正从若干个存储器单元读取的数据中的一或多个错误。举例来说，遵循特定算法而通过对待存储的用户数据应用所述算法来产生对应于用户数据的ECC数据。将用户数据连同其对应ECC数据一起存储于存储器装置的存储器阵列中。举例来说，图4图解说明存储器装置的存储器阵列400(例如快闪存储器单元阵列)的表示。用户数据存储于经指定以存储用户数据的存储器位置402中，且ECC数据存储于经指定以存储ECC数据的存储器位置404中。图4图解说明每一行406包括用户数据存储区域及ECC数据存储区域。举例来说，存储于行406中的ECC数据可对应于存储于行406中的用户数据。然而，存储器阵列中的用户数据存储位置402及ECC数据存储位置404的布置可不同于图4中所展示的布置。
非易失性存储器装置(例如，NAND存储器)通常已依赖于外部存储器存取装置(例如外部控制器或处理器)来促进对从存储器装置读取的用户数据执行的错误校正操作。举例来说，由处理器从存储器装置读取并接收用户数据连同其对应ECC数据。如果检测到错误，那么处理器尝试执行校正操作以尝试产生待由处理器使用的经校正用户数据。尽管处理器可能已校正错误，但所述错误的源尚未经校正。换句话说，所述处理器对从存储器装置读取的用户数据做出校正且接着继续移动到其它操作，而错误的源可能仍存在。举例来说，存储于存储器装置的存储器单元中的用户数据可能已变得被损毁。此损毁的原因可继续发生直到其中在某一时间点之后可能不可使用ECC操作来校正经损毁用户数据的点。此外，系统性能受处理器必须执行ECC操作以确定是否已发生错误且尝试校正从存储器装置读取的用户数据中的任何经检测错误影响。
耦合到存储器装置的处理器(图4中未展示)可将执行存储器位置的读取操作的命令发送到所述存储器装置。当执行读取操作时，从存储器阵列读取所请求用户数据连同其对应ECC数据并将其发送到外部控制器。所述ECC数据用以促进对从存储器阵列读取的对应用户数据执行错误校验。如果未检测到错误，那么将用户数据视为准确的。如果检测到错误，那么外部控制器可利用各种ECC操作来尝试校正在由所述外部控制器检测的用户数据中检测到的错误。如上文所论述，此对外部控制器施加错误校验及错误校正的负担。
图5图解说明根据本发明的各种实施例的存储器装置500的功能框图。存储器装置500耦合到外部存储器存取装置510(例如，如上文所论述的外部控制器)。外部控制器510可为处理器或一些其它类型的控制电路。举例来说，处理器510可经配置以响应于接收到从存储器装置读取的用户数据及ECC数据而执行ECC操作，如上文所论述。
存储器装置500经由一或多个通信通道506(例如，通信总线)耦合到处理器510。所述通信总线可包括分别用于发射表示命令、地址及/或数据的信号的命令、地址及/或数据信号线。举例来说，所述通信总线可包括若干个标准接口，例如通用串行总线(USB)接口。通信总线506可为与许多硬盘驱动器一起使用的标准接口(例如，SATA、PATA)，如所属领域的技术人员所已知。共同地，存储器装置500、处理器510及通信总线506形成电子系统520的部分。
存储器装置500包含一或多个存储器单元阵列530。存储器阵列530可包括例如快闪存储器及/或相变存储器(PCM)的存储器。举例来说，存储器阵列530可包括例如上文关于图1所论述的NAND配置快闪存储器单元阵列。一或多个存储器阵列530可包括2D及/或3D存储器阵列。存储器阵列530可包含驻存于作为存储器装置500的部分的单个或多个裸片上的多个存储器单元存储库及块。存储器阵列530可包括SLC及/或MLC存储器。举例来说，存储器阵列530还可为可调适的以在每一存储器单元中存储变化的数据密度(例如，MLC(四电平)及MLC(八电平))。
提供地址缓冲器电路540以锁存经由I/O电路560提供的地址信号。地址信号由行解码器544及列解码器546接收并解码以存取存储器阵列530。
存储器装置500通过使用数据缓冲器/感测电路550感测存储器阵列的列中的电压或电流改变来读取存储器阵列530中的存储器单元。在一个实施例中，感测电路550经耦合以从存储器阵列530读取并锁存数据行(例如，页)。经由I/O电路560输入及输出数据以用于经由多个数据连接562与处理器510进行双向数据通信以及地址通信。提供写入电路556以将数据写入到存储器阵列。
控制电路570解码从外部处理器510提供于控制接口572的数据连接上的信号。这些信号用于控制对存储器阵列530的操作，包含数据读取、数据写入(编程)及擦除操作。可将数据连接572与数据连接562组合或部分地组合以形成上文所论述的通信总线506。控制电路570可为状态机、定序器或经配置以控制存储器控制信号的产生的一些其它类型的控制电路。控制电路570至少部分地经配置以促进实施本发明的各种实施例。根据各种实施例，控制电路570经配置以支持由ECC引擎580在存储器装置内部执行的ECC操作。举例来说，ECC引擎580可由所述控制电路如582所指示而激活或去激活。根据本发明的一或多个实施例，控制电路570可进一步经配置以在正执行各种操作(例如内部ECC操作)时阻止外部处理器510对存储器阵列中的特定位置的存取。可将具有或不具有额外电路或固件的控制电路570及ECC引擎580视为内部控制器的部分。
控制电路570可耦合(图5中未展示)到存储器装置500的元件中的一或多者。举例来说，控制电路570可耦合到行解码器544且经配置以致使行解码器驱动器电路将存储器阵列530的特定字线偏置。控制电路570可耦合(图5中未展示)到数据缓冲器与感测电路550且经配置以致使数据缓冲器与感测电路550将阵列530的特定位线偏置。控制电路570可进一步包括一或多个寄存器电路。
根据本发明的各种实施例，存储器装置500的ECC引擎580经配置以独立于来自处理器510的支持或指令而在存储器装置内部执行各种ECC操作。举例来说，所述ECC引擎可经配置以支持例如汉明码、BCH码、李德-索罗门码、雷德-穆勒码、二进制格雷码、低密度奇偶校验码及格码调制方法及算法的一或多个ECC方案。举例来说，对在ECC引擎580中实施哪一方法的选择可按照技术及/或所要目标可靠性水平来修整。举例来说，根据各种实施例，ECC引擎580可经配置以促进对多种存储器单元群组(例如存储器单元页及/或存储器单元块)执行ECC操作。
ECC引擎580可由控制电路570如582所指示而激活或去激活。ECC引擎580经配置以促进产生对应于待存储于存储器阵列中及/或待从存储器阵列读取的用户数据的ECC数据。举例来说，待存储(例如，编程)于存储器阵列中的用户数据可通过ECC引擎580，其中所述ECC引擎产生待连同用户数据一起存储的对应ECC数据。作为读取操作的部分，可从存储器阵列中的一位置读取用户数据连同其对应所存储ECC数据。所述ECC引擎进一步经配置以产生对应于从存储器位置读取的用户数据的额外ECC数据(例如，ECC测试数据)。所述ECC引擎将所产生ECC测试数据与在将用户数据存储于存储器阵列中时与其一起存储的ECC数据进行比较。如果所产生ECC测试数据与从存储器阵列读取的ECC数据匹配，那么假定从存储器阵列读取的用户数据中不存在错误。如果发生所产生ECC测试数据与所读取ECC数据的不匹配，那么假定在从存储器阵列读取的用户数据中存在错误。
ECC引擎580进一步经配置以执行各种ECC算法以尝试校正在从存储器阵列读取的用户数据中检测的错误。根据一或多个实施例，接着可将经校正用户数据存储回到存储器阵列中，如由内部控制器(例如，ECC引擎580及/或控制电路570)所促进。因此，存储器装置500配置有‘往回循环路径’以将经校正数据(例如，经校正用户数据)存储回到从其读取了经损毁数据的阵列。根据本发明的各种实施例，ECC引擎580促进在存储器装置内部且在不存在来自(举例来说)外部处理器510的任何引导的情况下执行各种ECC操作。校正错误的成功可取决于若干个因素。取决于由ECC引擎580采用的ECC算法的类型及强度，一些错误可为不可校正的。
图5中所图解说明的存储器装置已经简化以促进对存储器的特征的基本理解。所属领域的技术人员已知对快闪存储器的内部电路及功能的更详细理解。
ECC引擎580可进一步经配置以响应于在存储器装置500中起始(例如，独立地起始)内部ECC操作的各种条件而执行各种ECC操作。图6图解说明根据本发明的一或多个实施例的执行各种内部ECC操作的流程图。
图6图解说明在存储器装置中起始ECC操作600(例如，内部ECC操作)。举例来说，可由存储器装置的内部控制器(例如，由例如上文所论述且在图5中展示的控制电路570及/或ECC引擎580)来促进执行ECC操作。可通过各种方法来做出起始ECC操作的决策。可响应于从外部处理器510接收的指令而起始内部ECC操作。根据本发明的一或多个实施例，可在存储器装置中起始并作为后台操作来执行内部ECC操作，例如在不存在来自外部处理器510的执行内部ECC操作的指令的情况下。
举例来说，根据各种实施例，可由ECC引擎580及控制电路570中的一者或两者起始内部ECC操作。可周期性地执行内部ECC操作。举例来说，根据本发明的各种实施例，可响应于已逝去的特定时间(例如自先前执行内部ECC操作以来逝去的时间)而执行ECC操作。可响应于已执行的存储器装置操作的数目而起始内部ECC操作。举例来说，可在已执行一定数目个编程及/或擦除操作之后起始内部ECC操作。可使得ECC操作的频率至少部分地取决于所使用的ECC方法的类型。举例来说，使用较强ECC算法可允许不那么频繁地执行ECC操作。
在于608处起始ECC操作之后，在610处从存储器阵列读取选择为被校验的存储器单元以获得所读取用户数据及对应所读取ECC数据。可响应于已对存储器单元执行一定数目个编程及/或擦除操作而选择存储器单元或存储器单元群组(例如，存储器单元块)。举例来说，超过一定数目个编程及/或擦除操作可将存储器单元群组识别为经调度以用于ECC操作。存储器单元随时间推移及/或因经受越来越多的编程/擦除循环而老化。完成对存储器单元的编程操作所需要的编程脉冲的数目可为那些存储器单元的老化或损耗水平的指示。因此，可基于追踪完成对存储器单元的编程操作所需要的编程脉冲的数目响应于存储器单元的经确定老化或损耗水平而起始ECC操作。举例来说，存储器单元群组的所观察编程特性的增加(例如，完成编程操作所需要的编程脉冲的数目的增加)可指示那些单元的损耗水平。因此，举例来说，可响应于存储器单元群组中的高损耗水平指示的一指示而起始ECC操作。根据一或多个实施例，可随机或依序选择存储器单元群组以用于ECC操作。
在612处，ECC引擎580通过对所读取用户数据应用特定ECC算法来处理所读取用户数据及所读取ECC数据。ECC引擎580对所读取用户数据应用ECC算法以产生对应于所述所读取用户数据的ECC数据(例如，ECC测试数据)。将ECC测试数据与从存储器装置读取且对应于所读取用户数据的ECC数据进行比较。在614处，响应于ECC测试数据与所读取ECC数据的比较的结果而做出对所读取用户数据中是否存在错误的确定。如果在614处未检测到错误，那么在640处结束ECC操作。
ECC比较操作的结果可指示在所读取用户数据中存在错误。当指示错误时，在620处做出识别促成错误(例如，存储经损毁数据)的存储器单元的尝试。如果错误在ECC的极限内且可能进行校正，那么对促成错误的存储器单元(即，对应于待校正的所读取数据的那些存储器单元)的识别是简单任务。根据一或多个实施例，ECC引擎580进一步经配置以在622处确定经检测错误的原因是否是由于一或多个存储器单元中的阈值电压漂移所致，例如具有已漂移到较低电平的阈值电压(举例来说，如上文关于图3所论述)。如果错误在ECC的极限内且可能进行校正，那么对经检测错误的原因的确定是简单任务。举例来说，参考图3，如果ECC测试数据指示对应于存储器单元的数据应表示L2数据状态，但对应于所述存储器单元的所读取用户数据表示L1数据状态(或其它较低数据状态)，那么可认为错误的原因是所述存储器单元的阈值电压的降低的结果。可类似地确定认为是存储器单元的阈值电压的增加的结果的错误，例如，其中所读取用户数据表示比由ECC测试数据指示的数据状态高的数据状态。
如果将一或多个存储器单元识别为具有减小的阈值电压，那么ECC引擎580及/或控制电路570可促进在626处对经识别存储器单元执行编程操作(例如，引起编程操作)以增加其阈值电压电平以将其恢复到其阈值电压漂移前电平。换句话说，引起编程操作促进将电荷量恢复(例如，在不首先执行擦除操作的情况下)到存储器单元的电荷存储结构使得其阈值电压再次具有对应于其既定(例如，所要)经编程电平的电平。可在626处连同引起编程操作一起执行验证操作以便验证已恢复存储器单元的所要阈值电压电平。因此，根据本发明的各种实施例，对响应于执行ECC操作而识别为经历阈值电压电平的减小的存储器单元执行编程操作(例如，引起编程操作)。根据本发明的进一步实施例，只有在经识别存储器单元均不由于阈值电压的增加而促成经确定错误时，才可在626处执行此类编程操作。
可在ECC操作期间将存储器单元识别为具有已增加(例如，增加的阈值电压漂移)到已导致所读取用户数据的错误的程度的阈值电压。ECC引擎580可在630处应用ECC算法以尝试校正在所读取用户数据中检测的错误并产生经校正用户数据，且可将经校正用户数据存储于存储器装置中(举例来说，例如数据缓冲器550中)。ECC引擎580及/或控制电路570可接着促进在632处执行编程操作以将经校正用户数据存储回到存储器阵列530中。可将经校正用户数据存储于存储器阵列中于不同于其正替换的用户数据的位置中。举例来说，可将经校正数据存储于不同于经损毁用户数据存储于其中的存储器装置的经擦除位置中。替代地，控制电路570可促进对存储经损毁的所读取用户数据的存储器位置执行擦除操作且随后将经校正用户数据存储于相同存储器位置中。根据各种实施例，如果至少一个经识别存储器单元由于阈值电压的增加而促成经确定错误，那么可执行存储经校正用户数据。
根据一或多个实施例，存储器装置500可包括促进所述存储器装置中的逻辑到物理地址转换(有时称为逻辑到物理地址映射)的地址重新映射单元。此数据结构提供逻辑地址与位于存储器装置中的物理地址之间的相关性。举例来说，可将一对一映射装置视为包括对应于一个逻辑存储器扇区的一个物理存储器扇区。可在存储器装置中或替代地在外部处理器中存储并维持包括逻辑到物理地址转换信息的数据结构。此数据结构可称为逻辑到物理地址转换数据结构。
为防止对数据的损毁，可阻止对应于存储器装置的一或多个物理地址的一或多个逻辑地址(例如，逻辑地址范围)被除经配置以促进执行内部ECC操作的存储器装置控制电路570及/或ECC引擎580以外的装置存取。因此，一或多个实施例促进管理存取，例如在于存储器装置内部执行ECC操作时允许或阻止对映射到存储器装置的物理地址的一或多个逻辑地址的存取。举例来说，在正执行内部ECC操作时，存储器装置的控制电路570可以存取存储器装置中的物理地址，但耦合到存储器装置的处理器510可不被允许进行存取。存储器装置可经配置以维持输出信号，例如来自存储器装置的‘就绪/忙碌’(R/B)信号。举例来说，R/B信号的电平(例如，逻辑电平)指示是否正在存储器装置中执行ECC操作。举例来说，可包含R/B信号线(未展示)作为上文关于图5所论述的通信总线506的部分。
再次参考图6，如果将经校正用户数据存储于不同于经损毁所读取用户数据的存储器位置中，那么可在634处更新逻辑到物理地址转换数据结构以反映经校正用户数据在存储器阵列中的新位置。举例来说，如果在外部处理器510中维持逻辑到物理地址转换数据结构，那么存储器装置500可将经更新地址信息发送到外部处理器510，使得可用经校正用户数据的新物理地址来更新所述逻辑到物理地址转换结构。举例来说，可响应于识别出存储器装置500中用以存储经校正用户数据的新物理位置而在所述存储器装置内部更新在所述存储器装置中维持的逻辑到物理地址转换数据结构。
应注意，根据一或多个实施例，可不需要在626处的引起编程操作之后更新逻辑到物理地址转换数据结构，这是因为用户数据在存储器装置中的位置尚未改变。此外，一或多个实施例可包括将在完成执行ECC操作的第一反复之后再次执行的由图6图解说明的ECC操作。举例来说，在于626处执行引起编程操作及/或于632处将经校正用户数据编程到存储器阵列之后，可再次执行由图6描述的ECC操作以便验证成功地完成了先前所执行的ECC操作。
图7图解说明根据本发明的一或多个实施例的执行另一内部ECC操作的流程图。由图7图解说明的方法类似于图6中所展示且上文所论述的方法。在708处起始ECC操作，例如上文关于图6的步骤608所论述。在710处从选定存储器单元读取用户数据及ECC数据，例如上文关于步骤610所论述。在712处，对所读取用户数据执行ECC校验，例如上文关于图6的步骤612所论述。ECC引擎580在714处确定在所读取用户数据中是否存在错误。如果未检测到错误，那么在740处ECC操作完成。
如果在714处检测到错误，那么ECC引擎580经配置以确定一定数目个选定存储器单元的阈值电压移位的量值及/或方向。响应于阈值电压移位确定，所述ECC引擎尝试在722处确定(例如，确定并调整)如果利用那么可校正在ECC校验期间检测的错误的修整值。举例来说，阈值电压漂移可能已沿相同方向且以实质上相同量值发生。因此，根据本发明的一或多个实施例，对在读取操作期间使用的修整值(例如，VreadMin及/或VreadMax)的调整可经调整以补偿由ECC引擎720确定的阈值电压移位。举例来说，可在724处将这些经调整修整值存储于存储器装置的修整寄存器中(例如上文所论述)，以在对选定存储器单元执行的后续读取操作期间利用。
结论
已描述存储器装置中的错误校正操作。特定来说，已论述在存储器装置内独立于来自耦合到所述存储器装置的外部存储器存取装置的指令而执行错误校正操作的方法。可由内部存储器装置控制电路管理独立错误校正操作，所述内部存储器装置控制电路经配置以在存储器装置中起始并促进执行错误校正操作以识别并校正错误且将数据的经校正版本存储于所述存储器装置中。还已揭示响应于在存储器装置中执行ECC操作而调整修整值。
虽然本文中已图解说明且描述了特定实施例，但所属领域的技术人员将了解，旨在实现相同目的的任何布置可替代所展示的特定实施例。所属领域的技术人员将明了本发明的许多更改形式。因此，本申请案打算涵盖本发明的任何更改形式或变化形式。

Claims (14)

1.一种操作存储器装置的方法，所述方法包括：
对存储于所述存储器装置的存储器阵列的第一部分中的用户数据执行错误校正码ECC操作；
响应于执行所述ECC操作而确定存储于所述存储器阵列的所述第一部分中的用户数据中是否存在错误；及
如果确定存在错误，那么：
如果所述存储器阵列的所述第一部分的存储器单元由于阈值电压的降低而促成所述经确定错误，那么在不首先对所述存储器阵列的所述第一部分的存储器单元执行擦除操作的情况下将一或多个编程脉冲施加到所述存储器阵列的所述第一部分的存储器单元。
2.根据权利要求1所述的方法，其中执行错误校正码ECC操作进一步包括：独立于从耦合到所述存储器装置的外部存储器存取装置接收的指令而执行错误校正码ECC操作。
3.根据权利要求2所述的方法，其中独立于从外部存储器存取装置接收的指令而执行错误校正码ECC操作进一步包括：响应于由所述存储器装置的内部控制器产生的命令而执行错误校正码ECC操作。
4.根据权利要求1所述的方法，其进一步包括：在将所述一或多个编程脉冲施加到所述存储器阵列的所述第一部分的所述存储器单元时，抑制所述存储器阵列的所述第一部分的除所述存储器阵列的所述第一部分的经确定为已由于阈值电压的降低而促成所述错误的任何存储器单元之外的存储器单元受到编程。
5.根据权利要求1到3中任一权利要求所述的方法，其中将一或多个编程脉冲施加到所述存储器阵列的所述第一部分的存储器单元进一步包括：仅在所述存储器阵列的所述第一部分的存储器单元均未由于阈值电压的增加而促成所述经确定错误时才将所述一或多个编程脉冲施加到所述存储器阵列的所述第一部分的所述存储器单元。
6.根据权利要求5所述的方法，其中如果确定存在错误，那么所述方法进一步包括：
如果所述存储器阵列的所述第一部分的至少一个存储器单元由于所述至少一个存储器单元的阈值电压的增加而促成所述经确定错误，那么产生经校正用户数据并将所述经校正用户数据存储于所述存储器阵列的第二部分中。
7.根据权利要求6所述的方法，其进一步包括：如果所述存储器阵列的所述第二部分具有不同于所述存储器阵列的所述第一部分的物理地址，那么响应于所述将经校正用户数据存储于所述存储器阵列的所述第二部分中而更新逻辑到物理地址转换数据结构。
8.根据权利要求7所述的方法，其中更新进一步包括：如果所述存储器阵列的所述第二部分具有不同于所述存储器阵列的所述第一部分的物理地址，那么通过将所述存储器阵列的所述第二部分的地址发送到耦合到所述存储器装置的外部存储器存取装置而进行更新，其中所述外部存储器存取装置经配置以维持所述逻辑到物理地址转换数据结构。
9.根据权利要求8所述的方法，其中在不存在来自所述外部存储器存取装置的更新所述逻辑到物理地址转换数据结构的请求的情况下，由所述存储器装置将所述经更新地址发送到所述外部存储器存取装置。
10.根据权利要求6所述的方法，其中将所述经校正用户数据存储于所述存储器阵列的第二部分中包括：擦除所述存储器阵列的所述第一部分并将所述经校正用户数据存储于所述存储器阵列的所述经擦除第一部分中。
11.根据权利要求1到3中任一权利要求所述的方法，其进一步包括：
其中执行所述ECC操作包括：
读取用户数据及对应于所述用户数据的错误校正码ECC数据；及
从所述所读取用户数据产生额外错误校正码ECC数据；
其中确定是否存在错误包括将所述所产生ECC数据与所述所读取ECC数据进行比较；及
如果确定存在错误，那么：
确定哪些存储所述所读取用户数据的存储器单元促成了所述错误；
如果经确定为已促成所述错误的所述存储器单元中的每一者是由于阈值电压的减小而促成所述错误，那么将一或多个编程脉冲施加到所述存储器单元；及
在将所述存储器单元中的至少一者确定为已由于阈值电压的增加而促成所述错误时，产生经校正用户数据并将所述经校正用户数据存储于第二存储器位置中。
12.根据权利要求1到3中任一权利要求所述的方法，其进一步包括：
如果确定存在错误，那么调整所述存储器装置的一或多个修整值；
其中所述一或多个修整值包括对应于最小读取电压的修整值及/或对应于最大读取电压的修整值。
13.一种包括内部控制器的存储器装置，其中独立于从耦合到所述存储器装置的外部存储器存取装置接收的指令，所述内部控制器经配置以执行根据权利要求12所述的方法。
14.一种包括内部控制器的存储器装置，其中所述内部控制器经配置以执行根据权利要求11所述的方法。
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