CN101740129A - 非易失性存储装置及其读取方法 - Google Patents

非易失性存储装置及其读取方法 Download PDF

Info

Publication number
CN101740129A
CN101740129A CN200910220889A CN200910220889A CN101740129A CN 101740129 A CN101740129 A CN 101740129A CN 200910220889 A CN200910220889 A CN 200910220889A CN 200910220889 A CN200910220889 A CN 200910220889A CN 101740129 A CN101740129 A CN 101740129A
Authority
CN
China
Prior art keywords
word line
voltage
read
selection
storage unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910220889A
Other languages
English (en)
Other versions
CN101740129B (zh
Inventor
李昌炫
崔正达
崔炳仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN101740129A publication Critical patent/CN101740129A/zh
Application granted granted Critical
Publication of CN101740129B publication Critical patent/CN101740129B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)

Abstract

本发明构思的目的在于提供一种因补偿闪速存储单元的阈值电压而具有改善的可靠性的非易失性存储装置及其读取方法。根据本发明构思的非易失性存储装置包括：存储单元阵列，连接到多条字线；电压产生器，用于在执行读取操作时，将选择的读取电压提供到所述多条字线中的选择的字线，将未选的读取电压提供到所述多条字线中的未选的字线。电压产生器根据未选的字线是否与选择的字线相邻而产生电平不同的未选的读取电压。根据本发明构思的非易失性存储装置补偿因各种原因而升高或降低的阈值电压。根据本发明的构思，改善了非易失性存储装置的可靠性。

Description

非易失性存储装置及其读取方法
本专利申请要求2008年11月14日提交的第2008-0113531号韩国专利申请的优先权，其内容通过引用包含于此。
技术领域
这里公开的示例性实施例涉及一种非易失性存储装置，更具体地讲，涉及具有改善的可靠性的非易失性存储装置及其读取方法。
背景技术
存储装置用于存储数据。存储装置分为易失性存储装置和非易失性存储装置。当中断对易失性存储装置的供电时，存储在易失性存储装置中的数据消失；而即使中断对非易失性存储装置供电时，存储在非易失性存储装置中的数据也得以保留。
因为非易失性存储装置可以利用低功率来存储数据，所以它们作为便携式装置的存储介质而备受瞩目。闪速存储装置是一种非易失性存储装置。下面，将闪速存储装置作为非易失性存储装置的示例进行描述。然而，本发明构思的范围不限于此，而是可以被应用于其他非易失性存储装置(例如，电荷捕获闪速存储器、PRAM、FRAM或MRAM等)。
存储在闪速存储装置(或电荷捕获闪速存储器)的存储单元(cell)中的数据通过测量存储单元的阈值电压来进行区分。根据存储在浮置栅极中的电子的数量来确定存储单元的阈值电压。随着存储在浮置栅极中的电子的数量增加，阈值电压变高。
存储在浮置栅极中的电子可以因许多原因而泄漏。存储在浮置栅极中的电子可以因外部条件(例如，热)而泄漏。此外，存储在浮置栅极中的电子可以因存储单元的损耗而泄漏。闪速存储装置中的反复的存取操作对设置在沟道区和浮置栅极之间的绝缘层造成损耗。存取操作包括编程操作、擦除操作、读取操作。如果绝缘层被损耗，则存储在浮置栅极中的电荷容易泄漏。阈值电压的降低导致读取错误，使得闪速存储装置的可靠性劣化。
发明内容
本发明构思的示例性实施例提供一种非易失性存储装置。非易失性存储装置包括：存储单元阵列，连接到多条字线；电压产生器，用于在执行读取操作时，将选择的读取电压提供到所述多条字线中的选择的字线，将未选的读取电压提供到所述多条字线中的未选的字线。电压产生器根据未选的字线是否与选择的字线相邻而产生电平不同的未选的读取电压。
本发明构思的示例性实施例提供一种非易失性存储装置的读取方法。所述读取方法可以包括如下步骤：通过将选择的读取电压施加到选择的字线并将未选的读取电压施加到未选的字线来执行第一读取操作；检测在第一读取操作中是否出现错误；当在第一读取操作中出现错误时，通过改变与选择的字线相邻的字线的电压来执行第二读取操作。
本发明构思的示例性实施例提供一种非易失性存储装置的读取方法。所述读取方法可以包括如下步骤：通过将选择的读取电压施加到监视字线并将未选的读取电压施加到未选的字线来执行读取操作；检测存储在连接到监视字线的监视单元中的数据是否被正常地读取；当存储在监视单元中的数据没有被正常地读取时，通过改变与监视字线相邻的字线的电压来对监视单元再次执行读取操作。
附图说明
包括附图以提供对本发明的进一步理解，并且将附图包括在本说明书中并作为本说明书的一部分。附图示出了本发明的示例性实施例，并与描述一起用于说明本发明的原理，在附图中：
图1是示出闪速存储装置的存储单元的剖视图。
图2A和图2 B是分别示出电荷捕获闪速存储装置的剖视图。
图3是示出存储单元的阈值电压分布的曲线图。
图4是示出图3中描述的存储单元的阈值电压降低的情况的曲线图。
图5是示出三位(bit)多级单元(MLC，multi level cell)的阈值电压分布的曲线图。
图6是示出图5中描述的三位多级单元(MLC)的阈值电压降低的情况的曲线图。
图7是示出根据本发明构思的非易失性存储装置的框图。
图8是示出选择的存储单元从与选择的存储单元相邻的上字线和下字线进行接收的效果的示图。
图9是示出当执行读取操作时选择的存储单元的阈值电压根据施加到上字线和下字线的读取电压的改变的曲线图。
图10是示出执行根据本发明构思的非易失性存储装置的校验读取操作时的偏置条件的示图。
图11是示出执行根据本发明构思的非易失性存储装置的第一实施例的读取操作时的偏执条件的示图。
图12是示出执行根据本发明构思的非易失性存储装置的第二实施例的读取操作的偏置条件的示图。
图13是示出执行根据本发明构思的非易失性存储装置的第三实施例的读取操作的偏置条件的示图。
图14是示出存储单元的阈值电压根据图11至图13中描述的偏置条件的改变的曲线图。
图15是示出执行根据本发明构思的非易失性存储装置的第四实施例的读取操作的偏置条件的示图。
图16是示出执行根据本发明构思的非易失性存储装置的第五实施例的读取操作的偏置条件的示图。
图17是示出执行根据本发明构思的非易失性存储装置的第六实施例的读取操作的偏置条件的示图。
图18是示出存储单元的阈值电压根据图15至图17中描述的偏置条件的改变的曲线图。
图19是示出根据本发明构思的非易失性存储装置的第八实施例的读取方法的流程图。
图20是示出根据本发明构思的非易失性存储装置的第九实施例的读取方法的流程图。
图21是示出根据本发明构思的非易失性存储装置的第十实施例的读取方法的流程图。
图22是示出根据本发明构思的非易失性存储装置的第十一实施例的读取方法的流程图。
图23是示出根据本发明构思的非易失性存储装置的第十二实施例的读取方法的流程图。
图24是示出根据本发明构思的非易失性存储装置的第十三实施例的读取方法的流程图。
图25是示出包括根据本发明构思的闪速存储器的计算机系统的框图。
图26是示出根据本发明构思的SSD系统的结构的框图。
具体实施方式
下面将参照附图更详细地描述本发明的优选实施例。然而，本发明可以以不同的形式来实施，且不应该被解释为限于这里阐述的实施例。相反，提供这些实施例使得本公开将是彻底和完整的，并将把本发明的范围充分地传达给本领域技术人员。相同的标号始终表示相同的元件。
图1是示出闪速存储装置的存储单元的剖视图。参照图1，源极(S)和漏极(D)形成在沟道区的两侧的半导体基底中。浮置栅极形成在沟道区上，绝缘层设置在沟道区和浮置栅极之间。控制栅极形成在浮置栅极上，绝缘层设置在浮置栅极和控制栅极之间。用于施加编程操作、擦除操作、读取操作的电压的端子连接到源极(S)、漏极(D)、浮置栅极、控制栅极、半导体基底。
图2A和图2B是示出电荷捕获闪速存储装置的剖视图。参照图2A、隧道氧化物层130、电荷捕获层140、阻挡绝缘层150、栅电极160顺序形成在包括源区/漏区120的基底110上。电荷捕获层140由氮化硅形成，阻挡绝缘层150由氧化铝形成，栅电极160由氮化钽形成。具有这样结构的电荷捕获闪速存储装置是一种MONOS，具体地讲，被称为铊-氧化铝-氮化物-氧化物-半导体(TANOS)。
参照图2B，隧道氧化物层130a、电荷捕获层140a、阻挡绝缘层150a、栅电极160a顺序形成在包括源区/漏区120a的基底110a上。在这种情况下，电荷捕获层140a由层叠的三层形成。即，第一氮化硅层142a、第一氧化铝层144a、第二氮化硅层146a顺序堆叠。阻挡绝缘层150a由氧化铝形成，栅电极160a由氮化钽形成。具有这样的结构的电荷捕获闪速存储装置被称为氮化物-铝氧化物-氮化物(NAN)。
在上述的闪速存储装置中，通过区分存储单元的阈值电压来对数据进行解码。通过存储在浮置栅极或电荷捕获层中的电子的量来确定存储单元的阈值电压。随着存储在浮置栅极或电荷捕获层中的电子的量增加，阈值电压变高。
存储在浮置栅极中的电子可以因许多原因而沿图1的箭头方向泄漏。存储在浮置栅极或电荷捕获层中的电子可以因外部条件(例如，热)而泄漏。此外，存储在浮置栅极或电荷捕获层中的电子可以因存储单元的损耗而泄漏。闪速存储装置中的反复的存取操作对在沟道区和浮置栅极之间的绝缘层造成损耗。存取操作包括编程操作、擦除操作、读取操作。如果绝缘层被损耗，则存储在浮置栅极中的电荷容易泄漏。
图3是示出存储单元的阈值电压分布的曲线图。参照图3，水平轴代表阈值电压(Vth)，垂直轴代表存储单元的数量。在单级单元(SLC，single levelcell)的情况下，存储单元的阈值电压具有两个状态(S0、S1)之一。
当将读取电压(Vr)施加到存储单元的控制栅极(参照图1)时，S0状态的存储单元导通。相反，S1状态的存储单元截止。当存储单元导通时，电流流过存储单元。当存储单元截止时，电流没有流过存储单元。因此，可以根据存储单元导通还是截止来区分数据。应该均匀地保持存储单元的阈值电压，从而准确地检测存储在存储单元中的数据。然而，如上所述，存储单元的阈值电压可以因外部环境和/或存储单元的损耗而降低。
图4是示出图3中描述的存储单元的阈值电压降低的情况的曲线图。参照图4，实线表示存储单元的初始阈值电压，虚线表示存储单元的因外部环境和/或存储单元的损耗而降低的阈值电压。属于图4的斜线部分的存储单元被初始地按S1状态进行编程，但是它们因阈值电压的降低而被判断为被按S0状态进行了编程。这可以导致读取错误，使得非易失性存储装置的可靠性劣化。阈值电压的改变导致一些问题，特别是在多级单元(MLC)中。多个数据位存储在多级单元(MLC)中，从而增加了非易失性存储装置的集成度。
图5示出了三位多级单元(MLC)的阈值电压分布的曲线图。参照图5，三位多级单元(MLC)的阈值电压为八个状态(S0～S7)之一。S0表示擦除状态，S1～S7表示编程状态。与单级单元(SLC)相比，多级单元(MLC)的阈值电压余量小。因此，多级单元(MLC)中阈值电压的小改变可以导致大问题。
图6示出图5中描述的三位多级单元(MLC)的阈值电压降低的情况的曲线图。参照图6，实线表示存储单元的初始阈值电压，虚线表示存储单元的因外部环境和/或存储单元的损耗而降低的阈值电压。当读取与斜线部分对应的存储单元时，会因阈值电压的降低而出现读取错误。
图7是示出根据本发明构思的非易失性存储装置的框图。参照图7，非易失性存储装置包括存储单元阵列210、行选择电路220、输入/输出电路250、电压产生器230、控制逻辑电路240。
单元阵列包括多个存储器块(未示出)。在闪速存储器中，可以对每个块执行擦除操作。每个块由以行(或字线)和列(或位线)的矩阵形式布置的存储单元构成。存储单元可以被布置为具有NAND结构或NOR结构。
行选择电路220响应于行地址(未示出)分别驱动选择的行和未选择的行。电压产生器230产生驱动电压。当执行读取操作时，行选择电路220将读取参考电压施加到选择的行，并将读取电压(Vread)施加到未选择的行。
当执行读取操作时，输入/输出电路250用作感测放大器。当执行读取操作时，输入/输出电路250从存储单元读取数据。控制逻辑电路240控制电压产生器230和输入/输出电路250读取存储在存储单元210中的数据。
图8是示出选择的存储单元从与选择的存储单元相邻的上字线和下字线进行接收的效果的示图。选择的存储单元是指变为读取操作的目标的存储单元。选择的字线是指连接到选择的存储单元的字线。在根据本发明构思的实施例中，由选择的存储单元的阈值电压的改变来控制施加到选择的字线(WLn)的上字线(WLn+1)和下字线(WLn-1)的读取电压。
上字线(WLn+1)的电压和下字线(WLn-1)的电压可以影响连接到选择的字线(WLn)的选择的存储单元的沟道电压。随着非易失性存储装置的集成度的提高，相邻字线的电压的影响程度变大。此外，选择的存储单元的沟道电压不仅受选择的字线(WLn)的电压的影响，也受到相邻的上字线(WLn+1)的电压和相邻的下字线(WLn-1)的电压的影响。这可以改变选择的存储单元的阈值电压。例如，当执行非易失性存储装置的读取操作时，选择的存储单元可以受施加到上字线(WLn+1)和下字线(WLn-1)的读取电压(Vread)的影响。
图9是示出当执行读取操作时选择的存储单元的阈值电压根据施加到上字线和下字线的读取电压的改变的曲线图。参照图9，电压Vread是指当执行编程校验操作时施加到未选择的字线的电压。连接到未选择的字线的存储单元通过电压Vread而导通。如果电流Iref流过存储单元，则存储单元被识别为导通，此时的栅极电压变为阈值电压。
在本实施例中，当执行读取操作时，将电压Vread施加到选择的字线的上字线和下字线。情况(1)示出当执行读取操作时将高于电压Vread的电压Vread′施加到选择的字线的上字线和下字线的的情况。此时，当选择的存储单元的栅极电压为Vth1时，电流Iref流过选择的存储单元。即，电压Vth1变为阈值电压。
情况(2)示出当执行读取操作时将等于电压Vread的电压Vread′施加到选择的字线的上字线和下字线的情况。此时，当选择的存储单元的栅极电压为Vth2时，电流Iref流过选择的存储单元。即，Vth2变为阈值电压。
情况(3)示出当执行读取操作时将低于电压Vread的电压Vread′施加到选择的字线的上字线和下字线的情况。此时，当选择的存储单元的栅极电压为Vth3时，电流Iref流过选择的存储单元。即，Vth3变为阈值电压。
总之，当执行读取操作时，选择的存储单元的阈值电压根据施加到选择的字线的上字线和下字线的读取电压(Vread′)而改变。因此，可以通过控制执行读取操作时施加到选择的字线的上字线和下字线的读取电压(Vread′)来补偿选择的存储单元的阈值电压。
图10是示出执行根据本发明构思的非易失性存储装置的校验读取操作时的偏置条件的示图。执行校验读取操作以检测存储单元是否被正常地编程。参照图10，为了方便起见，描述了一个存储单元串。存储单元阵列包括多个单元串。存储单元串包括连接到串选择线(SSL)的串选择晶体管、连接到字线(WL0～WL31)中的每条字线的浮置栅极晶体管、连接到地选择线(GSL)的地选择晶体管。
当执行校验读取操作时，将电源电压(Vcc)施加到串选择线(SSL)。当施加电源电压(Vcc)时，串选择晶体管导通。因此，存储单元串连接到位线(BL)。将读取电压(Vread)施加到未选择的字线。当施加读取电压(Vread)时，连接到未选择的字线的未选择的存储单元导通。
将校验电压(Vvf)施加到选择的字线。当施加校验电压(Vvf)时，选择的存储单元根据数据状态而导通或截止。被编程过的选择的存储单元截止，未被编程过的选择的存储单元导通。将电源电压(Vcc)施加到地选择线(GSL)。当施加电源电压(Vcc)时，地选择晶体管导通。因此，存储单元串连接到共源极线(CSL)。
图11是示出当执行根据本发明构思的非易失性存储装置的第一实施例的读取操作的偏置条件的示图。参照图11，当执行读取操作时，将电源电压(Vcc)施加到串选择线(SSL)。当施加电源电压(Vcc)时，串选择晶体管导通。因此，存储单元串连接到位线(BL)。将读取电压(Vread)施加到未选择的字线。当施加读取电压(Vread)时，连接到未选择的字线的未选择的存储单元导通。
将读取参考电压(Rx)施加到选择的字线(WL28)。当施加读取参考电压(Rx)时，选择的存储单元根据数据状态而导通或截止。被编程过的选择的存储单元截止，未被编程过的选择的存储单元导通。将电源电压(Vcc)施加到地选择线(GSL)。当施加电源电压(Vcc)时，地选择晶体管导通。因此，存储单元串连接到共源极线(CSL)。
在根据本发明构思的实施例中，将低于电压Vread的电压Vread′施加到选择的字线(WL28)的上字线(WL29)和下字线(WL27)。连接到选择的字线(WL28)的选择的存储单元的阈值电压因上字线(WL29)和下字线(WL27)的电压的干扰而升高。因此，可以补偿选择的存储单元的因电流泄漏而降低的阈值电压。
图12是示出执行根据本发明构思的非易失性存储装置的第二实施例的读取操作的偏置条件的示图。参照图12，当执行读取操作时，将电源电压(Vcc)施加到串选择线(SSL)。当施加电源电压(Vcc)时，串选择晶体管导通。因此，存储单元串连接到位线(BL)。将读取电压(Vread)施加到未选择的字线。当施加读取电压(Vread)时，连接到未选择的字线的未选择的存储单元导通。
将读取参考电压(Rx)施加到选择的字线(WL28)。当施加读取参考电压(Rx)时，选择的存储单元根据数据状态而导通或截止。被编程过的选择的存储单元截止，未被编程过的选择的存储单元导通。将电源电压(Vcc)施加到地选择线(GSL)。当施加电源电压(Vcc)时，地选择晶体管导通。因此，存储单元串连接到共源极线(CSL)。
在根据本发明构思的实施例中，将低于电压Vread的电压Vread′施加到选择的字线(WL28)的下字线(WL27)。连接到选择的字线(WL28)的选择的存储单元的阈值电压因下字线(WL27)的电压的干扰而升高。因此，可以补偿选择的存储单元的因电流泄漏而降低的阈值电压。
图13是示出执行根据本发明构思的非易失性存储装置的第三实施例的读取操作的偏置条件的示图。参照图13，当执行读取操作时，将电源电压(Vcc)施加到串选择线(SSL)。当施加电源电压(Vcc)时，串选择晶体管导通。因此，存储单元串连接到位线(BL)。将读取电压(Vread)施加到未选择的字线。当施加读取电压(Vread)时，连接到未选择的字线的未选择的存储单元导通。
将读取参考电压(Rx)施加到选择的字线(WL28)。当施加读取参考电压(Rx)时，选择的存储单元根据数据状态而导通或截止。被编程过的选择的存储单元截止，未被编程过的选择的存储单元导通。将电源电压(Vcc)施加到地选择线(GSL)。当施加电源电压(Vcc)时，地选择晶体管导通。因此，存储单元串连接到共源极线(CSL)。
在根据本发明构思的实施例中，将低于电压Vread的电压Vread′施加到选择的字线(WL28)的上字线(WL29)。连接到选择的字线(WL28)的选择的存储单元的阈值电压因上字线(WL29)的电压的干扰而升高。因此，可以补偿选择的存储单元的因电流泄漏而降低的阈值电压。
图14是示出存储单元的阈值电压根据图11至图13中描述的偏置条件的改变的曲线图。参照图14，虚线示出了存储单元的阈值电压因漏电流而降低。在根据本发明构思的实施例中，存储单元的阈值电压因将低于读取电压(Vread)的电压Vread′施加到选择的字线的上字线和/或下字线而降低。因此，可以补偿选择的存储单元的因电流泄漏而降低的阈值电压。
在传统的非易失性存储装置的情况下，可以通过改变读取参考电压来补偿存储单元的降低的阈值电压。相反，在本发明构思中，可以通过升高存储单元的阈值电压来执行读取操作而没有改变读取参考电压。
然而，可以根据情况来升高存储单元的阈值电压。例如，可以通过由相邻的存储单元导致的耦合来升高存储单元的阈值电压。存储单元的升高的阈值电压会降低读取操作的准确性，并会使非易失性存储装置的可靠性劣化。下文中，将参照附图更详细地描述根据本发明构思的存储单元的阈值电压升高时的读取方法。
图15是示出执行根据本发明构思的非易失性存储装置的第四实施例的读取操作的偏置条件的示图。参照图15，当执行读取操作时，将电源电压(Vcc)施加到串选择线(SSL)。当施加电源电压(Vcc)时，串选择晶体管导通。因此，存储单元串连接到位线(BL)。将读取电压(Vread)施加到未选择的字线。当施加读取电压(Vread)时，连接到未选择的字线的未选择的存储单元导通。
将读取参考电压(Rx)施加到选择的字线(WL28)。当施加读取参考电压(Rx)时，选择的存储单元根据数据状态而导通或截止。被编程过的选择的存储单元截止，未被编程过的选择的存储单元导通。将电源电压(Vcc)施加到地选择线(GSL)。当施加电源电压(Vcc)时，地选择晶体管导通。因此，存储单元串连接到共源极线(CSL)。
在根据本发明构思的实施例中，将高于电压Vread的电压Vread′施加到选择的字线(WL28)的上字线(WL29)和下字线(WL27)。连接到选择的字线(WL28)的选择的存储单元的阈值电压降低。因此，可以补偿选择的存储单元的因耦合而升高的阈值电压。
图16是示出执行根据本发明构思的非易失性存储装置的第五实施例的读取操作的偏置条件的示图。参照图16，当执行读取操作时，将电源电压(Vcc)施加到串选择线(SSL)。当施加电源电压(Vcc)时，串选择晶体管导通。因此，存储单元串连接到位线(BL)。将读取电压(Vread)施加到未选择的字线。当施加读取电压(Vread)时，连接到未选择的字线的未选择的存储单元导通。
将读取参考电压(Rx)施加到选择的字线(WL28)。当施加读取参考电压(Rx)时，选择的存储单元根据数据状态而导通或截止。被编程过的选择的存储单元截止，未被编程过的选择的存储单元导通。将电源电压(Vcc)施加到地选择线(GSL)。当施加电源电压(Vcc)时，地选择晶体管导通。因此，存储单元串连接到共源极线(CSL)。
在根据本发明构思的实施例中，将高于电压Vread的电压Vread′施加到选择的字线(WL28)的下字线(WL27)。连接到选择的字线(WL28)的选择的存储单元的阈值电压降低。因此，可以补偿选择的存储单元的因耦合而升高的阈值电压。
图17是示出执行根据本发明构思的非易失性存储装置的第六实施例的读取操作的偏置条件的示图。参照图17，当执行读取操作时，将电源电压(Vcc)施加到串选择线(SSL)。当施加电源电压(Vcc)时，串选择晶体管导通。因此，存储单元串连接到位线(BL)。将读取电压(Vread)施加到未选择的字线。当施加读取电压(Vread)时，连接到未选择的字线的未选择的存储单元导通。
将读取参考电压(Rx)施加到选择的字线(WL28)。当施加读取参考电压(Rx)时，选择的存储单元根据数据状态而导通或截止。被编程过的选择的存储单元截止，未被编程过的选择的存储单元导通。将电源电压(Vcc)施加到地选择线(GSL)。当施加电源电压(Vcc)时，地选择晶体管导通。因此，存储单元串连接到共源极线(CSL)。
在根据本发明构思的实施例中，将高于电压Vread的电压Vread′施加到选择的字线(WL28)的上字线(WL29)。连接到选择的字线(WL28)的选择的存储单元的阈值电压降低。因此，可以补偿选择的存储单元的因耦合而升高的阈值电压。
图18是示出存储单元的阈值电压根据图15至图17中描述的偏置条件的改变的曲线图。参照图18，虚线示出了存储单元的阈值电压因耦合而升高。在根据本发明构思的实施例中，存储单元的阈值电压因将高于读取电压(Vread)的电压Vread′施加到选择的字线的上字线和/或下字线而降低。因此，可以补偿选择的存储单元的因耦合而升高的阈值电压。
在传统的非易失性存储装置的情况下，可以通过改变读取参考电压来补偿存储单元的升高的阈值电压。相反，在本发明构思中，可以通过降低存储单元的阈值电压来执行读取操作而没有改变读取参考电压。这简化了非易失性存储装置的结构。
然而，在闪速存储装置中，在对存储单元进行了编程之后，存储单元的阈值电压可以立即降低。这样的现象是由因对存储单元进行编程而立即捕获电荷之后再次立即去捕获(detrapp)电荷的现象所引起的。因此，当在完成存储单元的编程和编程校验操作之后立即执行读取操作时，会出现可将存储单元判断为未被编程的问题。
可以通过根据本发明构思的第七实施例来去除上述问题。当执行读取操作时，将执行编程校验操作时施加的低于电压Vread的电压Vread′施加到上字线和下字线。可以得到作为一种统计数据的阈值电压的初始降低的量。因此，参照统计数据，预先确定阈值电压的根据编程重复的次数的初始降低的量，可以施加根据初始降低的量的电压Vread′。统计数据可以存储在非易失性存储装置内部或外部。
图19示出了根据本发明构思的非易失性存储装置的第八实施例的读取操作的流程图。参照图19，根据本发明构思的非易失性存储装置的读取方法包括读取操作执行步骤、错误检测步骤、改变读取电压步骤。
在步骤S110中，非易失性存储装置接收来自外部装置的读取指令。例如，非易失性存储装置可以接收来自存储器控制器的读取指令。在步骤S120中，非易失性存储装置响应于读取指令来执行读取操作。利用公知的偏置条件来执行读取操作。在步骤S130中，在读取操作期间出现错误，并且如果不能校正出现的错误，则执行步骤S140。相反，如果没有出现错误或可以校正出现的错误，则读取操作结束。
在步骤S140中，改变施加到选择的字线的上字线和下字线的读取电压(Vread′)。例如，当存储单元的阈值电压降低时，降低读取电压(Vread′)；当存储单元的阈值电压升高时，升高读取电压(Vread′)。将改变的读取电压(Vread′)存储在非易失性存储器控制器、易失性存储器控制器或闪速存储器控制器中，可以在下一次读取操作期间使用改变的读取电压(Vread′)。在步骤S150中，通过将改变的读取电压(Vread′)施加到上字线和下字线来再次执行读取操作。在步骤S160中，在读取操作期间出现错误，如果不能校正出现的错误，则再次执行步骤S140。相反，如果没有出现错误或可以校正出现的错误，则读取操作结束。
在根据本发明构思的实施例中，根据能否校正读取操作期间出现的错误来改变读取电压(Vread′)的电平。可以通过改变读取电压(Vread′)来补偿存储单元的降低的或升高的阈值电压。
图20是示出根据本发明构思的非易失性存储装置的第九实施例的读取方法的流程图。参照图20，根据本发明构思的非易失性存储装置的读取方法包括读取操作执行步骤、错误检测步骤、改变读取电压步骤、改变读取参考电压步骤。
在步骤S205中，非易失性存储装置接收来自外部装置的读取指令。在步骤S210中，非易失性存储装置响应于读取指令来执行读取操作。利用公知的偏置条件来执行读取操作。在步骤S215中，在读取操作期间出现错误，并且如果不能校正出现的错误，则执行步骤S220。相反，如果没有出现错误或可以校正出现的错误，则读取操作结束。
在步骤S220中，改变施加到选择的字线的上字线和下字线的读取电压(Vread′)。例如，当非易失性存储单元的阈值电压降低时，降低读取电压(Vread′)；当非易失性存储单元的阈值电压升高时，升高读取电压(Vread′)。将改变的读取电压(Vread′)存储在非易失性存储器控制器、易失性存储器控制器或闪速存储器控制器中，可以在下一次读取操作期间使用改变的读取电压(Vread′)。在步骤S225中，通过将改变的读取电压(Vread′)施加到上字线和下字线来执行读取操作。在步骤S230中，在读取操作期间出现错误，并且如果不能校正出现的错误，则再次执行步骤S235。相反，如果没有出现错误或可以校正出现的错误，则读取操作结束。
在步骤S235中，检测改变读取电压的次数是否超过参考次数。如果改变读取电压的次数没有超过参考次数，则再次执行步骤S220。如果改变读取电压的次数超过参考次数，则执行步骤S240。在步骤S240中，改变读取参考电压。例如，当非易失性存储单元的阈值电压降低时，降低读取参考电压(Rx′)；当非易失性存储单元的阈值电压升高时，升高读取参考电压(Rx′)。改变的读取参考电压(Rx′)存储在非易失性存储器控制器、易失性存储器控制器或闪速存储器控制器中，可以在下一次读取操作期间使用改变的读取参考电压(Rx′)。在步骤S245中，通过将改变的读取参考电压(Rx′)施加到选择的字线来再次执行读取操作。在步骤S250中，在读取操作期间出现错误，如果不能校正出现的错误，并且则再次执行步骤S240。相反，如果没有出现错误或可以校正出现的错误，则读取操作结束。
在根据本发明构思的实施例中，根据能否校正读取操作期间出现的错误来改变读取电压(Vread′)的电平。可以通过改变读取电压(Vread′)来补偿存储单元的降低的或升高的阈值电压。此外，如果改变读取电压(Vread′)的次数超过参考次数，则可以通过改变读取参考电压来准确地读取存储在存储单元中的数据。
图21是示出根据本发明构思的非易失性存储装置的第十实施例的读取方法的流程图。参照图21，根据本发明构思的非易失性存储装置的读取方法包括读取操作执行步骤、错误检测步骤、改变读取电压步骤、改变读取参考电压步骤。
在步骤S310中，非易失性存储装置接收来自外部装置的读取指令。在步骤S320中，非易失性存储装置响应于读取指令来执行读取操作。利用公知的偏置条件来执行读取操作。在步骤S330中，在读取操作期间出现错误，如果不能校正出现的错误，则执行步骤S340。相反，如果没有出现错误或可以校正出现的错误，则读取操作结束。
在步骤S340中，改变施加到选择的字线的上字线和下字线的读取电压(Vread′)。例如，当非易失性存储单元的阈值电压降低时，降低读取电压(Vread′)；当非易失性存储单元的阈值电压升高时，升高读取电压(Vread′)。将改变的读取电压(Vread′)存储在非易失性存储器控制器、易失性存储器控制器或闪速存储器控制器中，可以在下一次读取操作期间使用改变的读取电压(Vread′)。
在步骤S350中，改变施加到选择的字线的读取参考电压。例如，当非易失性存储单元的阈值电压降低时，降低读取参考电压(Rx′)；当非易失性存储单元的阈值电压升高时，升高读取参考电压(Rx′)。改变的读取参考电压(Rx′)存储在非易失性存储器控制器、易失性存储器控制器或闪速存储器控制器中，可以在下一次读取操作期间使用改变的读取参考电压(Rx′)。
在步骤S360中，利用改变的读取电压(Vread′)和读取参考电压来执行读取操作。在步骤S370中，在读取操作期间出现错误，如果不能校正出现的错误，则再次执行步骤S340。相反，如果没有出现错误或可以校正出现的错误，则读取操作结束。
在根据本发明构思的实施例中，如果不能校正在读取操作期间出现的错误，则一起改变读取电压(Vread′)的电平和读取参考电压的电平。可以通过改变读取电压(Vread′)来补偿存储单元的降低的或升高的阈值电压。此外，可以通过改变读取参考电压来准确地读取存储在存储单元中的数据。
图22是示出根据本发明构思的非易失性存储装置的第十一实施例的读取方法的流程图。参照图22，根据本发明构思的非易失性存储装置的读取方法包括读取操作执行步骤、错误检测步骤、改变读取电压步骤、改变读取参考电压步骤。
在步骤S410中，非易失性存储装置接收来自外部装置的读取指令。在步骤S420中，非易失性存储装置响应于读取指令来执行读取操作。利用公知的偏置条件来执行读取操作。在步骤S430中，在读取操作期间出现错误，并且如果不能校正出现的错误，则执行步骤S440。相反，如果没有出现错误或可以校正出现的错误，则读取操作结束。
在步骤S440中，改变施加到选择的字线的上字线和下字线的读取电压(Vread′)。例如，当非易失性存储单元的阈值电压降低时，降低读取电压(Vread′)；当非易失性存储单元的阈值电压升高时，升高读取电压(Vread ′)。将改变的读取电压(Vread′)存储在非易失性存储器控制器、易失性存储器控制器或闪速存储器控制器中，可以在下一次读取操作期间使用改变的读取电压(Vread′)。
在步骤S450中，利用改变的读取电压(Vread′)来执行读取操作。在步骤S460中，在读取操作期间出现错误，并且如果不能校正出现的错误，则执行步骤S470。相反，如果没有出现错误或可以校正出现的错误，则读取操作结束。
在步骤470中，改变施加到选择的字线的读取参考电压。例如，当非易失性存储单元的阈值电压降低时，降低读取参考电压(Rx′)；当非易失性存储单元的阈值电压升高时，升高读取参考电压(Rx′)。改变的读取参考电压(Rx′)存储在非易失性存储器控制器、易失性存储器控制器或闪速存储器控制器中，可以在下一次读取操作期间使用改变的读取参考电压(Rx′)。
在步骤S480中，利用改变的读取电压(Vread′)和读取参考电压来执行读取操作。在步骤S490中，在读取操作期间出现错误，并且如果不能校正出现的错误，则再次执行步骤S440。相反，如果没有出现错误或可以校正出现的错误，则读取操作结束。在本实施例中，可以在改变了读取参考电压之后改变读取电压(Vread′)，或者可以在改变读取电压(Vread′)之后改变读取参考电压。
在根据本发明构思的实施例中，如果不能校正在读取操作期间出现的错误，则改变读取电压(Vread′)的电平。可以通过改变读取电压(Vread′)来补偿存储单元的降低的或升高的阈值电压。此外，即使当改变读取电压(Vread′)还出现错误时，还可以改变读取参考电压。可以通过改变读取参考电压来准确地读取存储在存储单元中的数据。
图23是示出根据本发明构思的非易失性存储装置的第十二实施例的读取方法的流程图。在本实施例中，非易失性存储装置还包括监视单元。监视单元设置在存储单元阵列中，监视单元的结构与存储单元的结构相同。因此，可以通过检测监视单元来估计存储单元的特性。存储在监视单元中的初始数据是已知的。
参照图23，根据本发明构思的非易失性存储装置的读取方法包括读取监视单元步骤、错误检测步骤、改变读取电压步骤。在步骤S510中，非易失性存储装置接收来自外部装置的读取指令。在步骤S520中，非易失性存储装置改变施加到选择的字线的上字线和下字线的读取电压(Vread′)。在步骤S530中，对监视单元执行读取操作。在步骤S540中，将从监视单元读取的数据和参考数据彼此进行比较。如果从监视单元读取的数据与参考数据不同，则再次执行步骤S520。如果从监视单元读取的数据与参考数据相同，则对存储单元执行读取操作。
在根据本发明构思的实施例中，利用预定的读取电压(Vread′)来读取存储在监视单元中的数据。如果准确地读取了存储在监视单元中的数据，则意味着读取电压(Vread′)是适合的。因此，利用读取电压(Vread′)对存储单元执行读取操作。相反，如果没有准确地读取存储在监视单元中的数据，则意味着读取电压(Vread′)不合适。因此，改变读取电压(Vread′)。可以通过改变读取电压(Vread′)来补偿存储单元的降低的或升高的阈值电压。
图24是示出根据本发明构思的非易失性存储装置的第十三实施例的读取方法的流程图。在本实施例中，非易失性存储装置还包括监视单元。监视单元设置在存储单元阵列中，监视单元的结构与存储单元的结构相同。因此，通过检测监视单元来估计存储单元的特性。存储在监视单元中的初始数据是已知的。
参照图24，根据本发明构思的非易失性存储装置的读取方法包括读取监视单元步骤、错误检测步骤、改变读取电压步骤、改变读取参考电压步骤。在步骤S610中，非易失性存储装置接收来自外部装置的读取指令。在步骤S620中，非易失性存储装置改变施加到选择的字线的上字线和下字线的读取电压(Vread′)。在步骤S630中，对监视单元执行读取操作。在步骤S640中，将从监视单元读取的数据和参考数据彼此进行比较。如果从监视单元读取的数据与参考数据不同，则执行步骤S650。如果从监视单元读取的数据与参考数据相同，则对存储单元执行读取操作。
在步骤S650中，检测改变读取电压的次数是否超过参考次数。如果改变读取电压的次数没有超过参考次数，则再次执行步骤S620。如果改变读取电压的次数超过参考次数，则执行步骤S660。在步骤S660中，改变读取参考电压，并再次执行步骤S620。
在根据本发明构思的实施例中，利用预定的读取电压(Vread′)来读取存储在监视单元中的数据。如果准确地读取了存储在监视单元中的数据，则利用预定的读取电压(Vread′)对存储单元执行读取操作。相反，如果没有准确地读取存储在监视单元中的数据，则改变读取电压(Vread′)读取参考电压。可以通过改变读取电压(Vread′)和读取参考电压来补偿存储单元的降低的或升高的阈值电压。
图25是示出根据本发明构思的包括闪速存储器的计算机系统的框图。参照图25，计算机系统300包括处理器310、存储器控制器320、输入装置330、输出装置340、闪速存储器350、主存储装置360。在图中，实线表示传输数据或指令的系统总线。
存储器控制器320和闪速存储器350可以构成存储卡。存储器310、输入装置330、输出装置340、主存储器装置360可以构成将存储卡用作存储装置的主机。根据本发明构思的计算机系统300通过输入装置(例如，键盘、相机等)接收来自外部装置的数据。输入的数据可以为多媒体数据，诸如用户的指令或相机的图像数据。输入的数据存储在闪速存储器350中或主存储器装置360中。
处理器310处理的结果存储在闪速存储器350和主存储装置360中。输出装置340输出存储在闪速存储器350和主存储装置360中的数据。输出装置340输出人们可以感知的类型的数字数据。例如，输出装置340包括显示器或扬声器。将根据本发明构思的读取方法应用于闪速存储器350。随着闪速存储器350的可靠性的提升，计算机系统300的集成度和可靠性也可以得到提升。
可以利用各种类型的封装件来安装闪速存储器350和/或存储器控制器320，各种类型的封装件例如：PoP(封装件上封装件)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料引线芯片载体(PLCC，plastic leaded chip carrier)、塑料双列封装件(PDIP，plastic dual in-line package)、华夫封装件中芯片(diein waffle pack)、晶片形式中芯片(die in wafer form)、板上芯片(COB)、陶瓷双列封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、薄型四方扁平封装件(TQFP)、小外形集成电路(SOIC)、缩小外形封装件(SSOP)、薄小外形封装件(TSOP)、封装件中系统(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)、晶片级处理堆叠封装件(WSP)。
还需要电源部件(未示出)以提供计算机系统300的操作所需的功率。如果计算机系统300是移动装置，则额外需要用于提供计算机系统300的操作功率的电池。
图26是示出根据本发明构思的SSD系统的结构的框图。参照图26，SSD系统400包括SSD控制器410和闪速存储器420至423。
可以将根据本发明构思的非易失性存储装置应用于固态驱动器(SSD)。近来，被认为取代硬盘驱动器(HDD)的SDD装置在下一代的市场中备受瞩目。SSD利用诸如闪速存储器的存储芯片以代替在通常的硬盘驱动器中使用的旋转的盘来存储数据。与机械运动的硬盘驱动器(HDD)相比，SSD具有速度快、功耗低、抗外部冲击性强的优点。
返回参照图26，中央处理单元411确定或控制接收来自主机的数据以将来自主机的数据存储在闪速存储器、或者读取存储在闪速存储器中的数据以将其传输到主机。ATA接口412根据中央处理单元411的控制而与主机交换数据。ATA接口412包括串行ATA(S-ATA)标准和并行ATA(P-ATA)标准。ATA接口412取回指令和地址，以通过CPU总线将它们传输到中央处理单元411。根据中央处理单元411的控制，通过ATA接口412从主机输入的数据或将被传输到主机的数据通过SRAM高速缓存(cache)413而没有经过CPU总线进行传输。
SRAM高速缓存413暂时存储在主机和闪速存储器420至423之间移动的数据。此外，SRAM高速缓存413用于存储将被中央处理单元411执行的程序。SRAM高速缓存413可以被视为一种缓冲存储器，并且SRAM高速缓存413通常不是必须由SRAM组成的。闪存接口414与用作存储装置的非易失性存储器交换数据。闪存接口414可以构成为支持NAND闪速存储器、一NAND闪速存储器(one-NAND flash memory)或多级闪速存储器(multi-levelflash memory)。根据本发明构思的非易失性存储装置可以用作移动存储装置。因此，根据本发明构思的非易失性存储装置可以用作存储装置，诸如MP3、数字相机、PDA、e-Book(电子书)、数字TV或计算机。
已经描述了本发明的示例性实施例，还应该注意的是，对于本领域技术人员来说，在不脱离由权利要求的范围限定的本发明的精神和范围的情况下，可以进行的各种修改是显而易见的。

Claims (13)

1.一种非易失性存储装置，所述非易失性存储装置包括：
存储单元阵列，连接到多条字线；
电压产生器，用于在执行读取操作时，将选择的读取电压提供到所述多条字线中的选择的字线，将未选的读取电压提供到所述多条字线中的未选的字线，
其中，电压产生器根据未选的字线是否与选择的字线相邻而产生电平不同的未选的读取电压。
2.如权利要求1所述的非易失性存储装置，其中，当连接到选择的字线的选择的存储单元的阈值电压降低时，电压产生器将未选的读取电压提供到与选择的字线相邻的上字线和下字线中的至少一条字线，该未选的读取电压低于提供到其他未选的字线的未选的读取电压。
3.如权利要求1所述的非易失性存储装置，其中，当连接到选择的字线的选择的存储单元的阈值电压升高时，电压产生器将未选的读取电压提供到与选择的字线相邻的上字线和下字线中的至少一条字线，该未选的读取电压高于提供到其他未选的字线的未选的读取电压。
4.一种非易失性存储装置的读取方法，所述读取方法包括如下步骤：
通过将选择的读取电压施加到选择的字线并将未选的读取电压施加到未选的字线来执行第一读取操作；
检测在第一读取操作中是否出现错误；
当在第一读取操作中出现错误时，通过改变与选择的字线相邻的字线的电压来执行第二读取操作。
5.如权利要求4所述的读取方法，其中，当连接到选择的字线的选择的存储单元的阈值电压降低时，将未选的读取电压提供到与选择的字线相邻的上字线和下字线中的至少一条字线，该未选的读取电压低于提供到其他未选的字线的未选的读取电压。
6.如权利要求4所述的读取方法，其中，当连接到选择的字线的选择的存储单元的阈值电压升高时，将未选的读取电压提供到与选择的字线相邻的上字线和下字线中的至少一条字线，该未选的读取电压高于提供到其他未选的字线的未选的读取电压。
7.如权利要求4所述的读取方法，其中，通过误差校正电路来检测在第一读取操作中是否出现错误。
8.如权利要求4所述的读取方法，所述读取方法还包括：
当在第一读取操作中出现错误时，通过改变施加到选择的字线的选择的读取电压来执行第二读取操作。
9.如权利要求4所述的读取方法，所述读取方法还包括：
当在第二读取操作中出现错误时，通过改变施加到选择的字线的选择的读取电压来执行第三读取操作。
10.如权利要求4所述的读取方法，所述读取方法还包括：
当在第二读取操作中出现错误时，检测改变与选择的字线相邻的字线的电压的次数是否超过参考次数；
当改变与选择的字线相邻的字线的电压的次数超过参考次数时，通过改变施加到选择的字线的选择的读取电压来执行第三读取操作。
11.一种非易失性存储装置的读取方法，所述读取方法包括如下步骤：
通过将选择的读取电压施加到监视字线并将未选的读取电压施加到未选的字线来执行读取操作；
检测存储在连接到监视字线的监视单元中的数据是否被正常地读取；
当存储在监视单元中的数据没有被正常地读取时，通过改变与监视字线相邻的字线的电压来对监视单元再次执行读取操作。
12.如权利要求11所述的读取方法，所述读取方法还包括：
当存储在监视单元中的数据被正常地读取时，通过将电提供到与选择的字线相邻的字线来对选择的存储单元执行读取操作，该电压的电平和与监视字线相邻的字线的电压的电平相同。
13.如权利要求11所述的读取方法，所述读取方法还包括：
当存储在监视单元中的数据没有被正常地读取并且改变与监视字线相邻的字线的电压的次数超过参考次数时，通过改变施加到监视字线的选择的读取电压来对监视单元执行读取操作。
CN200910220889.3A 2008-11-14 2009-11-16 非易失性存储装置及其读取方法 Active CN101740129B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2008-0113531 2008-11-14
KR20080113531A KR101490426B1 (ko) 2008-11-14 2008-11-14 불휘발성 메모리 장치 및 그것의 읽기 방법

Publications (2)

Publication Number Publication Date
CN101740129A true CN101740129A (zh) 2010-06-16
CN101740129B CN101740129B (zh) 2015-06-24

Family

ID=42171973

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910220889.3A Active CN101740129B (zh) 2008-11-14 2009-11-16 非易失性存储装置及其读取方法

Country Status (3)

Country Link
US (1) US8107295B2 (zh)
KR (1) KR101490426B1 (zh)
CN (1) CN101740129B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051018A (zh) * 2013-03-13 2014-09-17 旺宏电子股份有限公司 非易失性存储器装置及其操作方法
CN105144302A (zh) * 2013-03-15 2015-12-09 美光科技公司 存储器装置中的错误校正操作
CN107230496A (zh) * 2016-03-25 2017-10-03 三星电子株式会社 存储器设备的读取/验证操作和控制方法
CN109411006A (zh) * 2017-08-17 2019-03-01 南亚科技股份有限公司 熔丝烧断方法及熔丝烧断系统
CN110223724A (zh) * 2019-05-10 2019-09-10 北京兆易创新科技股份有限公司 一种nand flash的读操作方法和装置
CN110648710A (zh) * 2018-06-26 2020-01-03 北京兆易创新科技股份有限公司 字线电压的施加方法、装置、电子设备和存储介质
CN111192617A (zh) * 2018-11-15 2020-05-22 爱思开海力士有限公司 存储装置及其操作方法
CN111344792A (zh) * 2020-02-10 2020-06-26 长江存储科技有限责任公司 包括多个部分并且用于降低编程干扰的存储器及其编程方法
CN112420110A (zh) * 2019-08-20 2021-02-26 三星电子株式会社 非易失性存储器设备

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8737129B2 (en) * 2008-11-14 2014-05-27 Samsung Electronics Co., Ltd. Nonvolatile memory device and read method thereof
KR101678907B1 (ko) * 2010-06-01 2016-11-23 삼성전자주식회사 리드 디스터번스를 줄일 수 있는 불휘발성 메모리 장치 및 그것의 읽기 방법
KR101784973B1 (ko) 2010-11-11 2017-10-13 삼성전자주식회사 메모리 소자의 동작 전압 제공 방법 및 메모리 컨트롤러
US8358542B2 (en) 2011-01-14 2013-01-22 Micron Technology, Inc. Methods, devices, and systems for adjusting sensing voltages in devices
KR101845510B1 (ko) * 2011-10-25 2018-04-05 삼성전자주식회사 반도체 저장 장치 및 시스템
KR20130045495A (ko) 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법
JP2013122793A (ja) 2011-12-09 2013-06-20 Toshiba Corp 不揮発性半導体記憶装置
KR101892038B1 (ko) * 2012-01-30 2018-08-27 삼성전자주식회사 비휘발성 메모리 장치의 데이터 독출 방법
US9053808B2 (en) * 2012-06-21 2015-06-09 Sandisk Technologies Inc. Flash memory with targeted read scrub algorithm
JP6640840B2 (ja) 2014-09-22 2020-02-05 アンスティチュ ナショナル ドゥ ラ サンテ エ ドゥ ラ ルシェルシュ メディカル 線維症を処置するための方法及び医薬組成物
US9747158B1 (en) * 2017-01-13 2017-08-29 Pure Storage, Inc. Intelligent refresh of 3D NAND
US10229749B2 (en) * 2017-03-31 2019-03-12 Samsung Electronics Co., Ltd. Nonvolatile memory storage system
US10381090B2 (en) * 2017-03-31 2019-08-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device and storage device
KR20200019045A (ko) 2018-08-13 2020-02-21 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
JP2020035504A (ja) * 2018-08-30 2020-03-05 キオクシア株式会社 メモリシステム
US10910057B2 (en) 2019-04-22 2021-02-02 Western Digital Technologies, Inc. CAM storage schemes and CAM read operations for detecting matching keys with bit errors
KR102458340B1 (ko) * 2021-11-22 2022-10-21 삼성전자주식회사 메모리 장치
CN116547758A (zh) * 2021-12-02 2023-08-04 长江存储科技有限责任公司 存储器器件、存储器系统及其读取操作方法
CN114420185A (zh) * 2021-12-02 2022-04-29 长江存储科技有限责任公司 存储器及其读取操作方法、存储器系统

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007047283A1 (en) * 2005-10-14 2007-04-26 Sandisk Corporation Method for controlled programming of non-volatile memory exhibiting bit line coupling
CN1956171A (zh) * 2005-10-24 2007-05-02 三星电子株式会社 形成非易失性存储器件的方法及由此形成的器件
WO2007103038A1 (en) * 2006-03-03 2007-09-13 Sandisk Corporation Read operation for non-volatile storage with compensation for floating gate coupling

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3829088B2 (ja) 2001-03-29 2006-10-04 株式会社東芝 半導体記憶装置
JP3884448B2 (ja) 2004-05-17 2007-02-21 株式会社東芝 半導体記憶装置
KR100874911B1 (ko) 2006-10-30 2008-12-19 삼성전자주식회사 리드 디스터브 특성을 개선하는 플래쉬 메모리 어레이의독출 방법
JP2009193631A (ja) 2008-02-14 2009-08-27 Toshiba Corp 不揮発性半導体記憶装置
JP4856138B2 (ja) 2008-09-12 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
KR101618063B1 (ko) * 2009-06-10 2016-05-04 삼성전자주식회사 비휘발성 반도체 메모리 장치 및 그것의 독출 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007047283A1 (en) * 2005-10-14 2007-04-26 Sandisk Corporation Method for controlled programming of non-volatile memory exhibiting bit line coupling
CN1956171A (zh) * 2005-10-24 2007-05-02 三星电子株式会社 形成非易失性存储器件的方法及由此形成的器件
WO2007103038A1 (en) * 2006-03-03 2007-09-13 Sandisk Corporation Read operation for non-volatile storage with compensation for floating gate coupling

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051018A (zh) * 2013-03-13 2014-09-17 旺宏电子股份有限公司 非易失性存储器装置及其操作方法
CN104051018B (zh) * 2013-03-13 2018-01-30 旺宏电子股份有限公司 非易失性存储器装置及其操作方法
CN105144302A (zh) * 2013-03-15 2015-12-09 美光科技公司 存储器装置中的错误校正操作
CN105144302B (zh) * 2013-03-15 2018-01-12 美光科技公司 存储器装置中的错误校正操作
CN107230496A (zh) * 2016-03-25 2017-10-03 三星电子株式会社 存储器设备的读取/验证操作和控制方法
CN107230496B (zh) * 2016-03-25 2021-06-29 三星电子株式会社 存储器设备的读取/验证操作和控制方法
CN109411006A (zh) * 2017-08-17 2019-03-01 南亚科技股份有限公司 熔丝烧断方法及熔丝烧断系统
CN110648710A (zh) * 2018-06-26 2020-01-03 北京兆易创新科技股份有限公司 字线电压的施加方法、装置、电子设备和存储介质
CN111192617A (zh) * 2018-11-15 2020-05-22 爱思开海力士有限公司 存储装置及其操作方法
CN111192617B (zh) * 2018-11-15 2023-12-29 爱思开海力士有限公司 存储装置及其操作方法
CN110223724A (zh) * 2019-05-10 2019-09-10 北京兆易创新科技股份有限公司 一种nand flash的读操作方法和装置
CN112420110A (zh) * 2019-08-20 2021-02-26 三星电子株式会社 非易失性存储器设备
CN111344792A (zh) * 2020-02-10 2020-06-26 长江存储科技有限责任公司 包括多个部分并且用于降低编程干扰的存储器及其编程方法
WO2021159223A1 (en) * 2020-02-10 2021-08-19 Yangtze Memory Technologies Co., Ltd. Memory including plurality of portions and used for reducing program disturbance and program method thereof
CN111344792B (zh) * 2020-02-10 2021-08-31 长江存储科技有限责任公司 包括多个部分并且用于降低编程干扰的存储器及其编程方法
US11195590B2 (en) 2020-02-10 2021-12-07 Yangtze Memory Technologies Co., Ltd. Memory including a plurality of portions and used for reducing program disturbance and program method thereof
US11568941B2 (en) 2020-02-10 2023-01-31 Yangtze Memory Technologies Co., Ltd. Memory including a plurality of portions and used for reducing program disturbance and program method thereof
US11594288B2 (en) 2020-02-10 2023-02-28 Yangtze Memory Technologies Co., Ltd. Memory including a plurality of portions and used for reducing program disturbance and program method thereof
US11875862B2 (en) 2020-02-10 2024-01-16 Yangtze Memory Technologies Co., Ltd. Memory including a plurality of portions and used for reducing program disturbance and program method thereof

Also Published As

Publication number Publication date
CN101740129B (zh) 2015-06-24
KR20100054566A (ko) 2010-05-25
US8107295B2 (en) 2012-01-31
US20100124119A1 (en) 2010-05-20
KR101490426B1 (ko) 2015-02-06

Similar Documents

Publication Publication Date Title
CN101740129B (zh) 非易失性存储装置及其读取方法
US9640281B1 (en) Memory system and operating method thereof
US9564237B2 (en) Nonvolatile memory device and read method thereof
US10854250B2 (en) Memory device including a circuit for detecting word line defect and operating method thereof
US20110197015A1 (en) Flash Memory Devices Having Multi-Bit Memory Cells Therein with Improved Read Reliability
US9490018B2 (en) Extended select gate lifetime
CN107068190A (zh) 修正编程电压的存储器设备编程方法
US9496013B1 (en) Semiconductor device and operating method thereof
CN103680637A (zh) 具有异常字线检测器的闪存系统及其异常字线检测方法
US10877692B2 (en) Memory system
US8631306B2 (en) Method and memory system using a priori probability information to read stored data
US9330766B1 (en) Semiconductor device and operating method thereof
KR20130117422A (ko) 프로그램 스케줄러를 포함하는 플래시 메모리 장치
CN103137197A (zh) 半导体存储器件及其读取方法和数据储存器件
KR20130060795A (ko) 불휘발성 메모리 장치 및 그것의 동작 방법
US11340802B2 (en) Semiconductor memory device, controller, memory system and method thereof
US11004515B2 (en) Semiconductor memory device, controller and memory system having the same
CN103594116A (zh) 数据读取方法、控制电路、存储器模块与存储器存储装置
CN105575428B (zh) 半导体器件及其操作方法
US8995213B2 (en) Nonvolatile memory device and operating method thereof
US10152241B2 (en) Data processing system and operating method thereof
KR20130098656A (ko) 반도체 메모리 장치 및 이의 동작 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant