KR102458340B1 - 메모리 장치 - Google Patents

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Abstract

메모리 장치가 제공된다. 메모리 장치는 복수의 워드라인 및 컬럼라인에 연결된 메모리 셀을 포함하는 메모리 셀 어레이, 제1 선택 동작전압, 제1 비선택 동작전압 및 상기 제1 비선택 동작전압보다 낮은 레벨을 갖는 제2 비선택 동작전압을 생성하는 3상 워드라인 컨트롤러 및 상기 복수의 워드라인에 연결되어 로우 주소에 기초하여 활성화된 워드라인에는 상기 선택 동작전압을 인가하고, 비활성화된 워드라인에는 상기 제1 비선택 동작전압 또는 상기 제2 비선택 동작전압을 인가하는 로우 디코더를 포함한다.

Description

메모리 장치{A memory device}
본 발명은 다이나믹 랜덤 액세스 메모리 장치에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
디램 등의 휘발성 메모리 장치에서는 누설 전류에 의해 메모리 셀에 저장된 셀 전하가 소실될 수 있다. 셀 전하가 소실되어 데이터가 완전히 손상되기 전에 다시 메모리 셀의 전하를 재충전해야 하고, 이러한 셀 전하의 재충전을 리프레쉬 동작이라고 한다. 이러한 리프레쉬 동작은 셀 전하가 소실되기 전에 반복적으로 수행된다.
집적도의 증가와 같은 공정 기술의 발전에 따라 디램(DRAM)의 셀 간 간격은 점차 좁아지고 있다. 그리고 셀 간 간격의 축소로 인하여 인접한 셀이나 워드 라인에 의한 간섭이 점점 중요한 데이터 신뢰성(Data Integrity) 요인으로 작용하고 있다. 특정 셀에 간섭이 집중되더라도, 디램(DRAM)과 같은 랜덤 액세스 메모리에서는 특정 어드레스에 대한 접근을 제한하기 어려운 실정이다. 따라서, 특정 셀에 대한 간섭(Disturbance)이 발생할 수 있고, 이러한 셀에 대한 리프레쉬 특성에도 영향을 미친다.
본 발명이 해결하고자 하는 기술적 과제는 점차적으로 집적화되는(shrink) 메모리 장치에서의 로우해머 현상에 대해 데이터 신뢰성이 향상된 메모리 장치 및 그 동작방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는, 복수의 워드라인 및 컬럼라인에 연결된 메모리 셀을 포함하는 메모리 셀 어레이, 선택 동작전압, 제1 비선택 동작전압 및 상기 제1 비선택 동작전압보다 낮은 레벨을 갖는 제2 비선택 동작전압을 생성하는 전압 발생기 및 상기 복수의 워드라인에 연결되어 로우 주소에 기초하여 활성화된 워드라인에는 상기 선택 동작전압을 인가하고, 비활성화된 워드라인에는 상기 제1 비선택 동작전압 또는 상기 제2 비선택 동작전압을 인가하는 로우 디코더를 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는, 슬레이브 레이어에서 복수의 워드라인 및 컬럼라인에 연결되어 배치되는 복수의 메모리 셀 영역, 마스터 레이어에 배치되는 선택 동작전압, 제1 비선택 동작전압 및 상기 제1 비선택 동작전압보다 낮은 레벨을 갖는 제2 비선택 동작전압을 생성하는 전압 발생기, 상기 슬레이브 레이어에 배치되고, 상기 복수의 워드라인에 연결되어 상기 워드라인에 동작전압을 인가하는 복수의 서브 워드라인 드라이버 및 상기 슬레이브 레이어에 배치되어 로우 주소에 기초하여 선택된 제1 워드라인에는 상기 선택 동작전압을 인가하고, 상기 제1 워드라인에 인접한 제2 워드라인에 상기 제2 비선택 동작전압을 인가하고, 상기 제1 워드라인에 인접하지 않은 제3 워드라인에는 상기 제1 비선택 동작전압을 인가하도록 상기 서브 워드라인 드라이버를 제어하는 3상 워드라인 컨트롤러를 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는, 각각이 복수의 워드라인과 복수의 컬럼라인으로 배치된 메모리 셀 영역, 일측이 제1 전원전압 라인에 연결되어 선택 동작전압을 출력하는 PMOS 트랜지스터, 일측이 상기 제1 전원전압 라인과 다른 제2 전원전압 라인에 연결되어 제1 비선택 동작전압을 출력하는 제1 NMOS 트랜지스터, 일측이 상기 제2 전원전압 라인과 다른 제3 전원전압 라인에 연결되어 상기 제1 비선택 동작전압보다 낮은 제2 비선택 동작전압을 출력하는 제2 NMOS 트랜지스터, 로우 주소에 기초하여 제1 워드라인에 상기 선택 동작전압을 인가하는 제1 서브 워드라인 드라이버, 상기 제1 워드라인에 인접한 제2 워드라인에 상기 제2 비선택 동작전압을 인가하는 제2 서브 워드라인 드라이버 및 상기 제1 워드라인과 반대 방향에서 상기 제2 워드라인에 인접한 제3 워드라인에 상기 제1 비선택 동작전압을 인가하는 제3 서브 워드라인 드라이버를 포함한다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 포함하는 전자 시스템을 도시한 것이다.
도 2는 몇몇 실시예에 따른 메모리 장치와 연결된 호스트 장치를 도시한 것이다.
도 3은 몇몇 실시예에 따른 메모리 장치(100)를 나타낸 것이고, 도 4는 몇몇 실시예에 따른 로우 디코더를 나타낸 도면이다.
도 5는 몇몇 실시예에 따라 3상 워드라인 컨트롤러의 동작방법을 개념적으로 설명하기 위한 도면이다.
도 6은 몇몇 실시예에 따른 3상 워드라인 컨트롤러를 구체적으로 나타낸 회로도이다.
도 7은 몇몇 실시예에 따른 동작모드에 따라 3상 워드라인 컨트롤러의 동작전압을 설명하기 위한 표이다.
도 8 내지 도 11은 몇몇 실시예에 따른 워드라인의 동작전압을 나타낸 시간-전압 그래프이다.
도 12는 몇몇 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이다.
도 13은 몇몇 실시예에 따른 제2 반도체 레이어를 구체적으로 도시한 도면이다.
도 14는 몇몇 실시 예들에 따른 적층형 메모리 장치를 보여주는 블록도이다.　
도 15은 몇몇 실시 예에 따른 반도체 패키지를 보여주는 도면이다.
도 16은 몇몇 실시예에 따른 메모리 장치를 포함하는 메모리 모듈을 설명하기 위한 도면이다.
도 17은 본 발명의 하나의 실시 예에 따른 반도체 패키지의 구현 예시를 보여주는 도면이다.
이하에서, 도 1 내지 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 메모리 장치에 대해서 설명한다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 포함하는 전자 시스템을 도시한 것이다.
도 1을 참조하면, 전자 시스템은 호스트(1) 및 메모리 시스템(2)을 포함할 수 있다. 메모리 시스템은 메모리 컨트롤러(20) 및 적어도 하나의 메모리 장치들(100)을 포함할 수 있다.
호스트(1)는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI) 또는 CXL(Compute eXpress Link)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템과 통신할 수 있다. 또한 호스트(1)와 메모리 시스템(2) 간의 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다른 인터페이스 프로토콜들 중 하나일 수 있다.
실시예에 따라, 메모리 장치들(100) 각각은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 일 수 있다.
도 2는 몇몇 실시예에 따른 메모리 장치와 연결된 호스트 장치를 도시한 것이다.
도 2를 참조하면, 호스트(1)는 프로세서(11) 및 메모리 컨트롤러(20)을 포함할 수 있다. 프로세서(11)는 전자 시스템의 전반적인 동작을 제어하고, 특히 전자시스템을 구성하는 각 구성요소들에 대한 동작을 제어할 수 있다. 프로세서(11)는 범용 프로세서로 구현될 수도 있고, 전용 프로세서 또는 어플리케이션 프로세서 등으로도 구현될 수 있다. 프로세서(11)는 하나 이상의 CPU 코어를 포함할 수 있고, 메모리 컨트롤러(20)와 연결될 수 있다.
몇몇 실시예에 따르면, 프로세서(11)는 AI(artificial intelligence) 데이터 연산과 같은 고속 데이터 연산을 위한 전용 회로인, 가속기 블록(accelerator)을 더 포함할 수도 있다. 가속기 블록은 GPU(Graphic Processing Unit), NPU(Neural Processing Unit) 및/또는 DPU(Data Processing Unit) 등과 같은 연산블록을 포함할 수 있다. 가속기 블록은 프로세서(11) 내에 포함될 수도 있으나 다른 예에 따라 물리적으로 독립된 별도의 칩으로 구현될 수도 있다.
호스트(1)는 메모리 장치(100)와 DDR(Double Data Rate), LPDDR(low power double data rate), GDDR(Graphics Double Data Rate), Wide I/O, HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube) 또는 CXL(Compute eXpress Link) 등과 같은 표준들 중 하나에 기반하여 통신할 수 있다.
도 3은 몇몇 실시예에 따른 메모리 장치(100)를 나타낸 것이고, 도 4는 몇몇 실시예에 따른 로우 디코더를 나타낸 도면이다.
도 3을 참조하면, 몇몇 실시예에 따라 메모리 장치(100)는 메모리 제어 로직(300), 주소 레지스터(120), 뱅크 제어 로직(130), 로우 디코더(200), 컬럼 디코더(160), 메모리 셀 어레이(110), 센스 앰프부(150), 입출력 게이팅 회로(170), 데이터 입출력 버퍼(180) 및 리프레시 컨트롤러(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 뱅크들, 즉 복수의 뱅크 어레이들(110a~110h)을 포함할 수 있다. 로우 디코더(200)는 복수의 뱅크 어레이들(110a~110h)에 각각 연결된 복수의 뱅크 로우 디코더들(200a~200h)을 포함하고, 컬럼 디코더(160)는 복수의 뱅크 어레이들(110a~110h)에 각각 연결된 복수의 컬럼 디코더들(160a~160h)을 포함하며, 센스 앰프부(150)는 복수의 뱅크 어레이들(110a~110h)에 각각 연결된 복수의 센스 앰프들(150a~150h)을 포함할 수 있다.
뱅크 어레이(110a~110h) 각각은 복수의 블록(BLK0~BLKn)을 포함할 수 있다. 각 블록(BLK)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(220)는 복수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀은 DRAM(Dynamic Random Access Memory) 셀일 수 있다. 이 경우, 메모리 인터페이스(27)은 DDR(Double Data Rate), LPDDR(low power double data rate), GDDR(Graphics Double Data Rate), Wide I/O, HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube) 등과 같은 표준들 중 하나에 기반하여 통신할 수 있다.
메모리 장치(100)는 클럭 신호(CK)를 기반으로 커맨드/주소(C/A) 신호를 수신할 수 있다.
주소 레지스터(120)는 메모리 컨트롤러(20)로부터 주소 정보를 수신할 수 있다. 주소 정보(ADD)는 뱅크 주소(BANK_ADDR), 로우 주소(ROW_ADDR) 및 컬럼 주소(COL_ADDR)를 포함할 수 있다. 주소 레지스터(120)는 주소정보를 메모리 장치(100)의 내부 주소로 변환할 수 있다. 예를 들어 주소 레지스터(120)는 뱅크 주소(BANK_ADDR)를 뱅크 제어 로직(130)에 제공하고, 로우 주소(ROW_ADDR)를 로우 디코더(200)에 제공하며, 컬럼 주소(COL_ADDR)를 컬럼 디코더(160)에 제공할 수 있다.
뱅크 제어 로직(130)은 뱅크 주소(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 디코더들(200a~200h) 중 뱅크 주소(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 복수의 뱅크 컬럼 디코더들(160a~160h) 중 뱅크 주소(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
주소 레지스터(220)로부터 출력된 로우 주소(ROW_ADDR)는 로우 디코더(200)에 각각 인가될 수 있다.
뱅크 로우 디코더들(200a~200h) 중 뱅크 제어 로직(130)에 의해 활성화된 뱅크 로우 디코더는 로우 주소(ROW_ADDR)를 디코딩하여 상기 로우 주소에 상응하는 워드 라인을 활성화하여 동작전압을 인가할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 주소에 상응하는 로우별로 서로 다른 워드 라인 동작 전압을 인가할 수 있다.
도 3 및 도 4를 참조하면, 로우 디코더(200)는 복수의 뱅크 로우 디코더들(200a~200h)을 포함하고, 각각의 뱅크 로우 디코더(예를 들어 200a)는 글로벌 로우 드라이버(NWEIB_DRV) 및 복수의 서브 워드라인 드라이버(Sub-Wordline Decoder, SWD)를 포함할 수 있다.
글로벌 로우 드라이버(NWEIB_DRV)는 로우 주소(Active (k-1), Active k 또는 Active (k+1))에 기초하여 복수의 메모리 셀 영역 중 어느하나의 메모리 셀 영역 또는 복수의 뱅크 중 어느 하나의 뱅크를 선택하여 활성화하고, 활성화된 메모리 셀 영역 또는 뱅크에 속한 서브 워드라인 드라이버(SWD)는 제어신호(CONTROL)에 따라 각 워드라인별 동작 전압을 생성하여 해당 워드라인으로 인가한다. 워드라인 동작전압은 활성화된 워드라인의 경우 선택 동작전압, 비활성화된 워드라인의 경우 제1 비선택 동작전압 또는 제2 비선택 동작전압일 수 있다. 제1 비선택 동작전압(Normal)은 로우 주소에 의해 액세스되지 않는, 비활성화된 워드라인에 인가되는 전압이고 제2 비선택 동작전압(Unselected)은 로우 해머 발생가능성이 높아지면, 희생 로우에 인가되는 전압일 수 있다. 제2 비선택 동작전압은 제1 비선택 동작전압보다 더 낮은 레벨의 동작전압일 수 있다. 서브 워드라인 드라이버(SWD)는 3상 워드라인 컨트롤러(220)의 제어신호(CONTROL)에 의해 제어될 수 있다.
예를 들어 상기 활성화된 뱅크 로우 디코더(200a)는 리프레시 커맨드에 기초한 로우해머 희생 로우에 대해서는 리프레시 동작전압을 인가할 수 있다. 상기 액티브 로우 주소는 몇몇 실시예에 따라 메모리 컨트롤러(20)로부터 메모리 장치(100)로 액티브 커맨드와 함께 전송된 주소 정보에 기초한 로우일 수 있다. 또는 액티브 로우 주소는 몇몇 실시예에 따라 메모리 컨트롤러로부터 메모리 장치로 액티브 커맨드가 전송되고, 상기 액티브 커맨드를 수행하기 위해 메모리 장치에서 자체적으로 판단한 액티브 주소의 로우일 수 있다. 이때 액티브 커맨드는 메모리 셀에의 데이터 리드 동작, 라이트 동작 또는 이레이즈 동작에 대한 명령일 수 있다. 리프레시 커맨드는 로우해머 로우 및 희생 로우 중 적어도 하나에 대해 리프레시 동작을 수행하도록 하는 명령일 수 있다.
메모리 장치(100)는 액티브 카운터(190)를 더 포함할 수 있다. 액티브 카운터(190)는 메모리 컨트롤러(20)의 주소 정보로부터 로우 주소를 수신하면, 각 워드라인 별로 액세스되는 횟수를 카운팅할 수 있다. 몇몇 실시예에 따라 액티브 카운터(190)는 특정 로우의 액세스 횟수, 즉 동일 로우에 액세스되는 횟수가 기설정된 임계횟수를 넘어가면, 로우해머가 발생할 가능성이 있는 것으로 판단하고, 제어신호를 3상 워드라인 컨트롤러(220)로 출력할 수 있다.
몇몇 실시예에 따라 3상 워드라인 컨트롤러(220)는 액티브 카운터(190)의 제어신호(CNT)에 기초하여 활성화되어 동작을 수행할 수 있다. 3상 워드라인 컨트롤러(220)는 상기 액티브 카운터(190)의 제어신호에 따라 로우해머가 발생하려는 활성화된 워드라인(WL k)은 계속 선택 동작전압을 인가하도록 하되, 상기 활성화된 워드라인에 대한 희생 워드라인, 즉, 인접 워드라인(WL (k-1), WL(k+1))은 제2 비선택 동작전압을 인가하고, 인접하지 않은 비활성화된 워드라인은 제1 비선택 동작전압을 인가하도록 서브 워드라인 드라이버(SWD)를 제어할 수 있다.3상 워드라인 컨트롤러(220)는 이후 도 6에서 상세히 후술한다.
컬럼 디코더(160)는 컬럼 주소 래치를 포함할 수 있다. 컬럼 주소 래치는 주소 레지스터(120)로부터 컬럼 주소(COL_ADDR)를 수신하고, 수신된 컬럼 주소(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 주소 래치는, 버스트 모드(burst mode)에서, 수신된 컬럼 주소(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 주소 래치는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 주소(COL_ADDR)를 뱅크 컬럼 디코더들(160a~160h)에 각각 인가할 수 있다.
뱅크 컬럼 디코더들(160a~160h) 중 뱅크 제어 로직(130)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(170)를 통하여 뱅크 주소(BANK_ADDR) 및 컬럼 주소(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(170)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 뱅크 어레이들(110a~110h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 뱅크 어레이들(110a~110h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
뱅크 어레이들(110a~110h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프(150a~150h 중 하나)에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(180)를 통하여 메모리 컨트롤러에 제공될 수 있다. 뱅크 어레이들(110a~110h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 버퍼(180)에 제공될 수 있다. 데이터 입출력 버퍼(180)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
리프레시 컨트롤러(140)는 리프레쉬 동작을 수행하도록 메모리 장치(100)의 뱅크 로우 디코더(200)를 제어할 수 있다. 예를 들어, 리프레시 컨트롤러(140)는 메모리 컨트롤러(20)로부터의 리프레시 커맨드에 기초하여 뱅크 제어 로직(130)에 의해 활성화된 어느 하나의 뱅크 어레이(110a)에 대해 리프레시 동작을 수행하도록 메모리 장치(100)의 뱅크 로우 디코더를 제어할 수 있다. 몇몇 실시예에 따라 리프레시 컨트롤러(140)는 각각의 뱅크 로우 디코더(200a~200h)마다 상응하는 복수의 리프레시 컨트롤러(140a~140h)를 포함할 수 있다.
메모리 제어 로직(300)은 메모리 장치(100)의 동작을 전반적으로 제어할 수 있다. 몇몇 실시예에 따라 메모리 제어 로직(300)은 메모리 장치(100)에 액티베이션 동작, 예를 들어 기입 동작 또는 독출 동작이 수행되도록 제1 제어 신호들을 생성할 수 있다. 몇몇 실시예에 따라 메모리 제어 로직(300)은 메모리 장치(100)에 리프레시 동작이 수행되도록 리프레시 컨트롤러 제어신호로 리프레시 컨트롤러(140)를 제어할 수 있다.
메모리 제어 로직(300)은 모드 레지스터(310)을 더 포함할 수 있다. 모드 레지스터(310)는 메모리 장치(100)의 동작에 대한 복수의 동작 모드 파라미터들을 저장할 수 있다. 몇몇 실시예에 따라 3상 워드라인 컨트롤러(220)는 모드 레지스터(310)의 동작 모드 파라미터에 기초하여 제어될 수도 있다.
예를 들면, 모드 레지스터(310)는 제1 동작 모드 파라미터에 기초하여, 로우해머 발생가능성이 있는 워드라인이 활성화되는 동안 희생 워드라인이 제2 비선택 동작전압으로 동작하도록 3상 워드라인 컨트롤러(220)를 제어할 수 있다. 예를 들면, 모드 레지스터(310)는 제2 동작 파라미터에 기초하여, 로우해머 발생가능성이 있는 워드라인이 활성화된 시점으로부터 기설정된 시간 경과후, 희생 워드라인이 제2 비선택 동작전압으로 동작하도록 3상 워드라인 컨트롤러(220)를 제어할 수 있다. 상기 기설정된 시간은 몇몇 실시예에 따라 모드 레지스터에서 미리 설정된 시간일 수도 있고, 몇몇 실시예에 따라 액티브 카운터(190)에 의해 액티브 카운팅된 횟수에 기초하여 조절되는 시간일 수도 있다.
도 3은 리프레시 컨트롤러(140)와 메모리 제어 로직(300)이 별개로 도시되어 있으나 몇몇 실시예에 따라 도시된 실시예처럼 독립적인 구성으로 구현될 수도 있고 또는 몇몇 실시예에 따라 메모리 제어 로직(300)이 리프레시 컨트롤러(140)를 포함하도록 구현될 수도 있다.
메모리 제어 로직(300)은 메모리 컨트롤러(20)로부터 수신되는 커맨드(CMD)를 디코딩하여 내부 커맨드를 생성할 수 있다. 도 3에는 메모리 제어 로직(300)과 주소 레지스터(120)가 별개의 구성 요소들인 것으로 도시되어 있으나, 메모리 제어 로직(300)과 주소 레지스터(120)는 불가분적인 하나의 구성 요소로 구현될 수도 있다. 또한 도 3에는 커맨드(CMD) 및 주소(ADDR)가 별개의 신호로 각각 제공되는 것으로 도시되어 있으나, LPDDR5 표준 등에 제시되는 바와 같이 주소는 커맨드에 포함되는 것으로 간주될 수 있다.
도 5는 몇몇 실시예에 따라 3상 워드라인 컨트롤러의 동작방법을 개념적으로 설명하기 위한 도면이다.
도 5를 참조하면, 예를 들어 3상 워드라인 컨트롤러(210)는 3개의 동작전압으로 각 워드라인이 동작하도록 제어할 수 있다. 로우해머가 발생하지 않는 경우, 즉 노말 동작의 경우에는 워드라인은 선택 동작전압(Selected)와 제1 비선택 동작전압(Unselected 1)으로 동작 할 수 있다(즉 a 방향으로 전환 또는 c 방향으로 전환하며 동작할 수 있다). 즉 액티브 커맨드와 함께 수신되는 로우 주소에 기초하여 액세스 되는 제1 워드라인은 선택 동작전압, 예를 들면 리드 동작전압/라이트 동작전압/이레이즈 동작 전압/리프레시 동작 전압 등이 인가되고, 제1 워드라인을 제외한 나머지 워드라인은 제1 비선택 동작전압이 인가된다. 선택동작 전압은 예를 들면 포지티브 레벨의 전압이고, 제1 비선택 동작전압은 예를 들면 그라운드 전압 또는 약한 네거티브 레벨의 전압(즉, 그라운드에 가까운 네거티브 전압, 예, -0.1V)일 수 있다.
그러나 로우해머 발생시, 로우해머 동작 모드에서 활성화된 제1 워드라인에 인가되는 선택 동작전압에 의해 제1 워드라인에 인접한 희생 워드라인이 제1 비선택 동작전압으로 동작하면, 비트 플립 현상 등에 의해 영향을 받을 수 있다. 희생 워드라인에 제1 비선택 동작전압 보다 낮은 제2 비선택 동작전압을 인가하면, 선택 동작전압과 전압레벨 격차가 벌어지므로, 전하 이동할 가능성이 훨씬 낮아질 수 있다. 따라서 로우해머 발생시 활성화된 제1 워드라인은 a방향으로 전환되어 동작하고, 제1 워드라인에 인접한 제2 워드라인(즉 희생 로우)은 제1 비선택 동작전압에서 제2 비선택 동작전압으로 전환하여 동작하다가(b), 제1 워드라인이 비활성화되면(c) 제2 워드라인도 제2 비선택 동작전압에서 제1 비선택 동작전압으로 다시 전환된다(d). 한편 희생 로우에 해당하지 않는 제3 워드라인들은 제1 비선택 동작전압이 계속 인가될 수 있다.
도 6은 몇몇 실시예에 따른 3상 워드라인 컨트롤러를 구체적으로 나타낸 회로도이고, 도 7은 몇몇 실시예에 따른 동작모드에 따라 3상 워드라인 컨트롤러의 동작전압을 설명하기 위한 표이다.
도 6 및 도 7을 참조하면, 3상 워드라인 컨트롤러(220)는 복수의 트랜지스터를 포함할 수 있다. 몇몇 실시예에 따라 3상 워드라인 컨트롤러(220)는 1개의 PMOS 트랜지스터(221) 및 2개의 NMOS 트랜지스터(222,223)를 포함할 수 있다. PMOS 트랜지스터(221)는 워드라인 활성화 어드레스 라인(PXID)과 워드라인 노드(NWL) 사이에 연결되고, 워드라인 인에이블 신호(NWEIB)에 따라 턴온되어 생성한 선택 동작전압을 서브 로우 드라이버(SWD)로 출력할수 있다. NMOS 트랜지스터(222)는 제1 전원전압 라인(VBB2)와 워드라인 노드(NWL) 사이에 연결되고, 노말 동작시 워드라인 인에이블 신호의 NOR 신호(또는 워드라인 디스에이블 신호)에 기초하여 턴온되어, 제1 비선택 동작전압을 서브 로우 드라이버(SWD)로 출력할수 있다. NMOS 트랜지스터(223)는 제2 전원전압 라인(VBB2_RH)와 워드라인 노드(NWL) 사이에 연결되고, 로우해머 동작시 제어신호(NWEIB_RH)에 기초하여 턴온되어, 제2 비선택 동작전압을 서브 로우 드라이버(SWD)로 출력할수 있다.
몇몇 실시예에 따라 워드라인 활성화 어드레스 라인은 포지티브 전원전압이 공급될 수 있고, 제1 전원전압 라인 내지 제2 전원전압 라인(VBB2, VBB2_RH)은 네거티브 전원전압이 공급될 수 있으며, 제2 전원전압 라인(VBB2_RH)은 제1 전원전압 라인(VBB2)보다 더 낮은 레벨의 전압이 공급될 수 있다.
3상 워드라인 컨트롤러(220)는 NMOS 트랜지스터(224)를 하나 더 포함할 수 있다. NMOS 트랜지스터(224)는 제3 전원전압 라인(VBB2)와 워드라인 노드(NWL) 사이에 연결되고, 스탠바이 제어신호(PXIB)에 기초하여 턴온되어, 제1 비선택 동작전압을 서브 로우 드라이버(SWD)로 출력할수 있다. 제1 전원전압 라인(222, VBB2)과 제3 전원전압 라인(224, VBB2)은 별개로 설명하였으나 하나의 전원전압라인으로 구현될 수 있다.
도 7을 참고하면, 스탠바이 모드(stand-by)에서는 NWEIB신호가 VPP 레벨이어서 PMOS 트랜지스터(221)가 턴오프되고, NWEIB_NOR, NWEIB_RH가 VSS 레벨이어서 NMOS(222, 223)이 턴오프된다. PXIB 신호가 VISO 전압레벨에 따라 NMOS 트랜지스터(224)는 턴온되면, 제1 전원전압라인(VBB2)에 기초한 동작전압이 워드라인(WL)에 출력된다.
로우 주소에 의해 활성화되는 제1 워드라인의 경우, NWEIB신호가 VSS 레벨이어서 PMOS 트랜지스터(221)가 턴온되면, 워드라인 활성화 어드레스 라인(PXID)에 공급되는 VPP 전압레벨이 워드라인(WL)에 출력된다. 한편 나머지 NMOS트랜지스터(222, 223,224)는 게이트 신호(NWEIB_NOR, NWEIB_RH, PXIB)에 의해 턴오프된다.
노말 동작시 비활성화되는 제2 워드라인 또는 로우 해머 동작에도 인접하지 않는 제3 워드라인의 경우, NWEIB신호가 VPP 레벨이어서 PMOS 트랜지스터(221)가 턴오프되고, NWEIB_NOR 신호가 VPP 레벨이어서 NMOS 트랜지스터(222)가 턴온되어, 제1 전원전압라인(VBB2)에 기초한 동작전압이 워드라인(WL)에 출력된다. 한편 나머지 NMOS 트랜지스터(223, 224)는 게이트 신호(NWEIB_RH, PXIB)에 의해 턴오프된다.
로우 해머 동작시 비활성화되는 희생 로우의 제2 워드라인의 경우 NWEIB신호가 VPP 레벨이어서 PMOS 트랜지스터(221)가 턴오프되고, NWEIB_RH 신호가 VPP 레벨이어서 NMOS 트랜지스터(223)가 턴온되어, 제2 전원전압라인(VBB2_RH)에 기초한 동작전압이 워드라인(WL)에 출력된다. 한편 나머지 NMOS 트랜지스터(222, 224)는 게이트 신호(NWEIB_NOR, PXIB)에 의해 턴오프된다.
도 8 내지 도 11은 몇몇 실시예에 따른 워드라인의 동작전압을 나타낸 시간-전압 그래프이다.
도 8을 참조하면, 몇몇 실시예에 따라 t1 시점에 워드라인 WL k가 활성화 되면, 워드라인 WL k에는 선택 동작전압(P)이 인가된다. 인접 워드라인 WL (k-1) 및 WL(k+1)은 워드라인 WL k가 활성화되는 t1 내지 t2 시점 사이에서 제2 비선택 동작전압(N2)로 전환된다. 이때 인접하지 않은 워드라인 WL(k-2) 및 WL(k+2)는 제1 비선택 동작전압(N1)이 인가될 수 있다.
도 9를 참조하면, 몇몇 실시예에 따라 인접 워드라인의 범위는 활성화된 워드라인에서 일측에 적어도 둘 이상의 워드라인이 포함될 수 있다. 즉, 도 8의 실시예와 달리 인접 워드라인은 활성화된 워드라인 WL k에서 바로 옆의 워드라인 WL (k-1) 및 WL(k+1) 뿐 아니라 그 다음 워드라인 WL(k-2) 및 WL(k+2)까지 포함할 수 있다.
몇몇 실시예에 따라 노말 동작의 경우에도 워드라인 WL k가 활성화되면, 도 8 및 도 9의 실시예와 같이 인접 워드라인을 제2 비선택 동작전압(N2)으로 동작하게 할 수 있다. 또는 몇몇 실시예에 따라 노말 동작의 경우에는 인접 워드라인을 제1 비선택 동작전압(N1)으로 동작하게 하고 로우 해머 발생시에만 인접 워드라인을 제2 비선택 동작전압(N2)으로 동작하게 할 수도 있다.
도 10을 참조하면, 몇몇 실시예에 따라 인접 워드라인에 제2 비선택 동작전압(N2)이 인가되는 시점은 워드라인 WL k가 활성화되는 시점과 다를 수 있다. 일 실시예에 따라 t1 시점에 워드라인 WL k가 활성화되면, 액티브 횟수를 카운팅 하고, t3 시점에 카운팅 횟수가 임계 횟수를 초과하면, 인접 워드라인에 제1 비선택 동작전압에서 제2 비선택 동작전압으로 전환하여 인가할 수 있다. 또는 다른 실시예에 따라 t1 시점에 워드라인 WL k가 활성화되면, 모드 레지스터(310)에 설정된 시간이 경과 된 후 t3시점에 인접 워드라인에 제1 비선택 동작전압에서 제2 비선택 동작전압으로 전환하여 인가할 수 있다.
몇몇 실시예에 따라 인접 워드라인에 제2 비선택 동작전압이 다시 제1 비선택 동작전압으로 전환되는 시점은 활성화된 워드라인 WL k이 비활성화되는 시점(t2)일 수 있다.
또는 몇몇 실시예에 따라 인접 워드라인에 제2 비선택 동작전압이 다시 제1 비선택 동작전압으로 전환되는 시점은 도 11과 같이 활성화된 워드라인 WL k이 비활성화되는 시점(t2)과 다른 시점(t4)일 수도 있다. 이때 t2시점에서 t4시점 사이의 시간은 몇몇 실시예에 따라 모드 레지스터에 의해 설정될 수도 있다.
도 12는 몇몇 실시예에 따른 적층형 메모리 장치의 구조를 나타내는 도면이고, 도 13은 몇몇 실시예에 따른 제2 반도체 레이어를 구체적으로 도시한 도면이다.
도 12 및 도 13을 참조하면, 메모리 장치(400)는 다수의 반도체 다이들 또는 반도체 레이어들(LA1 내지 LAk, k는 3이상의 자연수)을 구비할 수 있다. 가장 아래에 위치하는 반도체 레이어(LA1)는 마스터 레이어이고 나머지 반도체 레이어들(LA2 내지 LAk)은 슬레이브 레이어일 수 있다.
반도체 레이어들(LA1 내지 LAk)은 관통 실리콘 비아(TSV)를 통해 신호를 서로 송수신하며, 마스터 레이어(LA1)는 외면에 형성된 도전 수단(미도시)을 통해 외부의 메모리 컨트롤러(미도시)와 통신할 수 있다. 마스터 레이어로서 제1 반도체 레이어(410)와 슬레이브 레이어로서 제k 반도체 레이어(420)를 중심으로 하여 반도체 메모리 장치(400)의 구성 및 동작을 설명하면 다음과 같다.
제1 반도체 레이어(410)와 제k 반도체 레이어(420)는 메모리 영역(Memory region, 421)을 구동하기 위한 각종 주변 회로들(422)을 구비한다. 예컨데, 주변 회로들(422)은 도 3에서 설명한 바와 같은, 각 메모리 영역의 워드 라인을 구동하기 위한 로우 드라이버(X-Driver)와, 각 메모리 영역의 비트 라인을 구동하기 위한 칼럼 드라이버(Y-Driver)와, 데이터의 입출력을 제어하기 위한 데이터 입출력부, 외부로부터 커맨드(CMD)를 입력받아 버퍼링하는 커맨드 버퍼와, 외부로부터 어드레스를 입력받아 버퍼링하는 어드레스 버퍼 등을 구비할 수 있다.
제1 반도체 레이어(410)는 제어 로직을 더 포함할 수 있다. 제어 로직은 메모리 컨트롤러(도 1 또는 도 2의 20)로부터 제공되는 커맨드 및 어드레스 신호에 기초하여 메모리 영역(421)에 대한 액세스를 제어하고, 메모리 영역(421)을 액세스하기 위한 제어 신호들을 생성할 수 있다.
제1 반도체 레이어(410)는 도 3의 실시예들에 따른 액티브 카운터(190)를 포함할 수 있다. 액티브 카운터(190)는 몇몇 실시예에 따라 제1 반도체 레이어(410)의 주변회로 영역에 배치될 수도 있고 또는 다른 몇몇 실시예에 따라 제1 반도체 레이어(410)의 컨졍션(conjunction)영역에 배치될 수도 있다.
제2 반도체 레이어(420)는 도 3의 실시예들에 따른 3상 워드라인 컨트롤러(220)를 포함할 수 있다. 3상 워드라인 컨트롤러(220)는 몇몇 실시예에 따라 제2 반도체 레이어(420)의 주변회로 영역(422)에 배치될 수도 있고 또는 다른 몇몇 실시예에 따라 도 12에 도시된 바와 같이 제2 반도체 레이어(420)의 컨졍션(conjunction)영역에 배치될 수도 있다.
몇몇 실시예에 따라 제2 반도체 레이어(420)는 복수의 메모리 셀 영역을 포함할 수 있다. 예를 들어 제2 반도체 레이어(420)는 4개의 메모리 셀 영역(421)을 포함하고, 메모리 셀 영역(421) 사이에 각 메모리 셀에 워드라인 전압을 인가하기 위한 로우 디코더 영역(SWD, 422), 각 메모리 셀의 데이터를 센싱하는 비트라인센스앰프 영역(423), 서브워드라인드라이버 영역(SWD, 422), 로우 디코더(424) 및 컬럼 디코더(425)를 포함할 수 있다. 3상 워드라인 컨트롤러(220)는 몇몇 실시예에 따라 비트라인센스앰프 영역(423), 서브워드라인드라이버 영역(SWD, 422)이 배치되지 않은 컨졍션 영역에 배치될 수 있다. 또는 도 12에 도시된 것과 달리 몇몇 실시예에 따라 3상 워드라인 컨트롤러(220)는 서브워드라인 드라이버 영역(422)에 함께 구현될 수도 있다.
도 14는 몇몇 실시 예들에 따른 적층형 메모리 장치를 보여주는 블록도이다.　
도 14를 참조하면, 적층형 메모리 장치(500)는 버퍼 다이(510) 및 복수의 코어 다이들(520~550)을 포함할 수 있다. 예를 들어, 버퍼 다이(510)는 인터페이스 다이, 베이스 다이, 로직 다이, 마스터 다이 등으로도 지칭될 수 있고, 그리고 코어 다이들(520~550) 각각은 메모리 다이, 슬레이브 다이 등으로도 지칭될 수 있다.　도 14에서는 적층형 메모리 장치(500)에 4개의 코어 다이들(520~550)이 포함되는 것으로 도시되었으나, 코어 다이들의 개수는 다양하게 변경될 수 있다. 예를 들어, 적층형 메모리 장치(500)는 8개, 12개 또는 16개 코어 다이들을 포함할 수 있다.
버퍼 다이(510) 및 코어 다이들(520~550)은 실리콘 관통 전극들(TSV; Through Silicon Via)을 통해 적층되고, 전기적으로 연결될 수 있다. 이에 따라, 적층형 메모리 장치(500)는 다수의 다이들(510~550)이 적층되는 3차원 메모리 구조를 가질 수 있다. 예를 들어, 적층형 메모리 장치(500)는 HBM 또는 HMC 표준을 기반으로 구현될 수 있다.
적층형 메모리 장치(500)는 기능적으로 독립된 복수의 채널들(또는, 볼트(vault)들)을 지원할 수 있다. 예를 들어,　도 7에 도시된 바와 같이, 적층형 메모리 장치(500)는 8개 채널들(CH0~CH7)을 지원할 수 있다. 채널들(CH0~CH7) 각각이 128개 데이터(DQ) 전달 통로(I/O)를 지원하는 경우, 적층형 메모리 장치(500)는 1024개 데이터 전달 통로를 지원할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 적층형 메모리 장치(500)는 1024개 이상의 데이터 전달 통로를 지원할 수 있으며, 8개 이상의 채널들(예를 들어, 16개 채널들)을 지원할 수 있다. 적층형 메모리 장치(500)가 16개 채널들을 지원하는 경우, 채널들 각각은 64개 데이터 전달 통로를 지원할 수 있다.
코어 다이들(520~550) 각각은 적어도 하나의 채널을 지원할 수 있다. 예를 들어,　도 14에 도시된 바와 같이, 코어 다이들(520~550) 각각은 2 채널(CH0-CH2, CH1-CH3, CH4-CH6, CH5-CH7)을 지원할 수 있다. 이 경우, 코어 다이들(520~550)은 서로 다른 채널들을 지원할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 코어 다이들(520~550) 중 적어도 두 개는 동일한 채널을 지원할 수 있다. 예를 들어, 코어 다이들(520~550) 각각은 제1 채널(CH0)을 지원할 수 있다.
채널들 각각은 독립적인 커맨드 및 데이터 인터페이스를 구성할 있다. 예를 들어, 각 채널은 독립적인 타이밍 요구 조건에 기초하여 독립적으로 클럭킹(independently clocked)될 수 있고, 서로 동기화되지 않을 수 있다. 예를 들어, 각 채널은 독립적인 커맨드에 기초하여 파워 상태를 변경하거나 리프레시를 수행할 수 있다.
채널들 각각은 복수의 메모리 뱅크들(501)을 포함할 수 있다. 메모리 뱅크들(301) 각각은 워드 라인들 및 비트 라인들에 연결되는 메모리 셀들, 로우 디코더, 컬럼 디코더, 센스 앰프 등을 포함할 수 있다. 예를 들어,　도 7에 도시된 바와 같이, 채널들(CH0~CH7) 각각은 8개의 메모리 뱅크들(501)을 포함할 수 있다. 그러나, 본 발명이 이에 한정되지 않으며, 채널들(CH0~CH7) 각각은 8개 이상의 메모리 뱅크들(501)을 포함할 수 있다.　도 14에는 하나의 채널에 포함되는 메모리 뱅크들이 하나의 코어 다이에 포함되는 것으로 도시되어 있으나, 하나의 채널에 포함되는 메모리 뱅크들은 복수의 코어 다이들에 분산될 수 있다. 예를 들어, 코어 다이들(520~550) 각각이 제1 채널(CH0)을 지원하는 경우, 제1 채널(CH0)에 포함되는 메모리 뱅크들은 코어 다이들(520~550)에 분산될 수 있다.
몇몇 실시예에서, 하나의 채널은 독립적으로 동작하는 2개의 의사 채널(Pseudo Channel)들로 나뉘어질 수 있다. 예를 들어, 의사 채널들은 채널의 커맨드 및 클럭 입력들(예를 들어, 클럭 신호(CK) 및 클럭 인에이블 신호(CKE))을 공유할 수 있으나, 커맨드들을 독립적으로 디코딩하고 실행할 수 있다. 예를 들어, 하나의 채널이 128개 데이터 전달 통로를 지원하는 경우, 의사 채널들 각각은 64개 데이터 전달 통로를 지원할 수 있다. 예를 들어, 하나의 채널이 64개 데이터 전달 통로를 지원하는 경우, 의사 채널들 각각은 32개 데이터 전달 통로를 지원할 수 있다.
버퍼 다이(510) 및 코어 다이들(520~550)은 TSV영역(502)을 포함할 수 있다. TSV영역(502)에는 다이들(510~550)을 관통하도록 구성된 TSV들이 배치될 수 있다. 버퍼 다이(510)는 TSV들을 통해 코어 다이들(520~550)과 신호들 및/또는 데이터를 송수신할 수 있다. 코어 다이들(520~550) 각각은 TSV들을 통해 버퍼 다이(510) 및 다른 코어 다이와 신호들 및/또는 데이터를 송수신할 수 있다. 이 경우, 신호들 및/또는 데이터는 채널 별로 대응하는 TSV들을 통해 독립적으로 송수신될 수 있다. 예를 들어, 외부의 호스트 장치가 제1 코어 다이(520)의 메모리 셀에 접근하기 위해 제1 채널(CH0)로 커맨드 및 주소를 전송하는 경우, 버퍼 다이(510)는 제1 채널(CH0)에 대응하는 TSV들을 통해 제어 신호들을 제1 코어 다이(520)로 전송하여 제1 채널(CH0)의 메모리 셀에 접근할 수 있다.
버퍼 다이(510)는 물리 계층(PHY, 511)을 포함할 수 있다. 물리 계층(511)은 외부의 호스트 장치와의 통신을 위한 인터페이스 회로들을 포함할 수 있다. 예를 들어, 물리 계층(511)은 도 1 내지 도 2에서 설명한 메모리 장치 인터페이스에 대응하는 인터페이스 회로들을 포함할 수 있다. 물리 계층(511)을 통해 수신된 신호들 및/또는 데이터는 TSV들을 통해 코어 다이들(520~550)로 전달될 수 있다.
몇몇 실시예에서, 버퍼 다이(510)는 채널들 각각에 대응하는 채널 컨트롤러를 포함할 수 있다. 채널 컨트롤러는 대응하는 채널의 메모리 참조 동작들을 관리할 수 있고, 대응하는 채널의 타이밍 요구 조건을 결정할 수 있다.
몇몇 실시예에서, 버퍼 다이(510)는 외부의 호스트 장치로부터 신호들을 수신하기 위한 복수의 핀들을 포함할 수 있다. 버퍼 다이(510)는 복수의 핀들을 통해 클럭 신호(CK), 커맨드/주소 신호(C/A), 쓰기 데이터 스트로브 신호(WDQS), 및 데이터 신호(DQ)를 수신하고, 읽기 데이터 스트로브 신호(RDQS) 및 데이터 신호(DQ)를 전송할 수 있다. 예를 들어, 버퍼 다이(510)는 채널 별로 클럭 신호(CK)를 수신하기 위한 2개 핀들, 커맨드/주소 신호(C/A)를 수신하기 위한 14개 핀들, 쓰기 데이터 스트로브 신호(WDQS)를 수신하기 위한 8개 핀들, 읽기 데이터 스트로브 신호(RDQS)를 전송하기 위한 8개 핀들, 및 데이터 신호(DQ)를 송수신하기 위한 128개 핀들을 포함할 수 있다.
도 15은 몇몇 실시 예에 따른 반도체 패키지를 보여주는 도면이다.
도 15을 참조하면, 반도체 패키지(600)는 적층형 메모리 장치(640), 시스템 온 칩(660), 인터포저(613), 및 패키지 기판(610)을 포함할 수 있다. 적층형 메모리 장치(640)는 버퍼 다이(630) 및 코어 다이들(641~650)을 포함할 수 있다. 버퍼 다이(630)는　도 14의 버퍼 다이(410)에 대응할 수 있고, 코어 다이들(641~650) 각각은　도 14의 코어 다이들(420~450) 각각에 대응할 수 있다.
코어 다이들(641~650) 각각은 메모리 셀 어레이를 포함할 수 있다. 버퍼 다이(630)는 물리 계층(631) 및 직접 접근 영역(DAB, 632)을 포함할 수 있다. 물리 계층(631)은 시스템 온 칩(660)의 물리 계층(661)과 인터포저(420)를 통해 전기적으로 연결될 수 있다. 적층형 메모리 장치(640)는 물리 계층(631)을 통해 시스템 온 칩(660)으로부터 신호들을 수신하거나, 또는 시스템 온 칩(660)으로 신호들을 전송할 수 있다. 물리 계층(631)은 도 10를 참조하여 설명한 버퍼 다이(410)의 인터페이스 회로들을 포함할 수 있다.
직접 접근 영역(632)은 시스템 온 칩(660)을 통하지 않고 적층형 메모리 장치(640)를 테스트할 수 있는 접근 경로를 제공할 수 있다. 직접 접근 영역(632)은 외부의 테스트 장치와 직접 통신할 수 있는 도전 수단(예를 들어, 포트 또는 핀)을 포함할 수 있다. 직접 접근 영역(632)을 통해 수신된 테스트 신호 및 데이터는 TSV들을 통해 코어 다이들(641~650)로 전송될 수 있다. 코어 다이들(641~650)의 테스트를 위해 코어 다이들(641~650)로부터 독출된 데이터는 TSV들 및 직접 접근 영역(632)을 통해 테스트 장치로 전송될 수 있다. 이에 따라, 코어 다이들(641~650)에 대한 직접 접근 테스트가 수행될 수 있다.
버퍼 다이(630)와 코어 다이들(641~650)은 TSV들(651) 및 범프들(652)을 통해 서로 전기적으로 연결될 수 있다. 버퍼 다이(630)는 시스템 온 칩(660)으로부터 채널 별로 할당된 범프들(652)을 통해 각각의 채널로 제공되는 신호들을 수신할 수 있다. 예를 들어, 범프들(652)은 마이크로 범프들일 수 있다.
시스템 온 칩(660)은 적층형 메모리 장치(640)를 이용하여 반도체 패키지(600)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 시스템 온 칩(660)은 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.
시스템 온 칩(660)은 물리 계층(661) 및 메모리 컨트롤러(662)를 포함할 수 있다. 물리 계층(661)은 적층형 메모리 장치(640)의 물리 계층(631)과 신호들을 송수신하기 위한 입출력 회로들을 포함할 수 있다. 시스템 온 칩(660)은 물리 계층(661)을 통해 물리 계층(631)으로 다양한 신호들을 제공할 수 있다. 물리 계층(631)으로 제공된 신호들은 물리 계층(631)의 인터페이스 회로들 및 TSV들(651)을 통해 코어 다이들(641~650)로 전달될 수 있다.
메모리 컨트롤러(662)는 적층형 메모리 장치(640)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(662)는 물리 계층(661)을 통해 적층형 메모리 장치(640)를 제어하기 위한 신호들을 적층형 메모리 장치(640)로 전송할 수 있다. 메모리 컨트롤러(662)는 도 1의 메모리 컨트롤러(20)에 대응할 수 있다.
인터포저(620)는 적층형 메모리 장치(640)와 시스템 온 칩(660)을 연결할 수 있다. 인터포저(620)는 적층형 메모리 장치(640)의 물리 계층(631)과 시스템 온 칩(660)의 물리 계층(661) 사이를 연결하고, 도전성 물질들을 이용하여 형성되는 물리적 경로들을 제공할 수 있다. 이에 따라, 적층형 메모리 장치(640) 및 시스템 온 칩(660)은 인터포저(620) 상에 적층되어 서로 신호들을 송수신할 수 있다.
패키지 기판(610) 상부에는 범프들(613)이 부착되고, 하부에는 솔더볼(611)이 부착될 수 있다. 예를 들어, 범프들(613)은 플립-칩 범프들일 수 있다. 인터포저(620)는 범프들(613)을 통해 패키지 기판(610) 상에 적층될 수 있다. 반도체 패키지(600)는 솔더볼(611)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다. 예를 들어, 패키지 기판(420)은 인쇄 회로 기판(PCB, Printed Circuit Board)일 수 있다.
도 16은 몇몇 실시예에 따른 메모리 장치를 포함하는 메모리 모듈을 설명하기 위한 도면이다.
도 16을 참고하면, 몇몇 실시예에 따라 메모리 장치(700)는 메모리 모듈 형태로 전자 장치에 장착될 수 있다. 메모리 장치(700)는 적어도 하나 이상 장착될 수 있다.
메모리 장치(700)는 복수의 휘발성 메모리(711~718), 메모리 컨트롤러(720), 및 메모리 입출력 핀들(730)을 포함할 수 있다. 메모리 장치(700)은 외부 CPU의 제어에 따라 데이터를 기입하거나 또는 기입된 데이터를 출력할 수 있다.
메모리 장치(700)가 DRAM을 포함하는 경우, CPU는 DDR(Double Data Rate), LPDDR(Low Power DDR) 등과 같은 통신 규약에 따라 메모리 장치(700)를 제어할 수 있다. 예를 들어, 메모리 장치(700)에 저장된 데이터를 읽기 위하여, CPU는 커맨드 및 어드레스를 메모리 장치(700)로 전송한다.
복수의 휘발성 메모리(711~718)는 몇몇 실시예에 따라 DRAM(Dynamic Random Access Memory), SDRAM 중 적어도 하나일 수 있다. 복수의 휘발성 메모리(711~718) 각각은 메모리 컨트롤러(720)로부터 제공된 신호에 응답하여, 통하여 데이터(DQ)를 통신할 수 있다. 몇몇 실시예에 따라 메모리 장치(700)는 데이터 통신을 위한 데이터 버퍼들(미도시)를 더 포함할 수 있으며, 데이터 버퍼들(미도시)은 데이터 스트로브 신호들(DQS)과 동기되어, 메모리 컨트롤러(720)와 데이터(DQ)를 주고받을 수 있다.
메모리 컨트롤러(720)는 몇몇 실시예에 따라 복수의 휘발성 메모리(711 내지 718)에 대해 DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), UDIMM등과 같은 메모리 모듈의 표준들 중 하나에 따라 통신할 수 있다.
메모리 컨트롤러(720)는 몇몇 실시예에 따라 메모리 입출력 핀들(730)을 통해 메모리 장치(700)의 커맨드/어드레스(CA) 및 클럭 신호(CK)를 수신하고, 수신된 신호들을 복수의 휘발성 메모리 장치들(711~718)에 제공할 수 있다.
도 17은 본 발명의 하나의 실시 예에 따른 반도체 패키지의 구현 예시를 보여주는 도면이다.
도 17을 참조하면, 반도체 패키지(800)는 복수의 적층형 메모리 장치들(810) 및 시스템 온 칩(820)을 포함할 수 있다. 적층형 메모리 장치들(810)과 시스템 온 칩(820)은 인터포저(830) 상에 적층되고, 인터포저(830)는 패키지 기판(840) 상에 적층될 수 있다. 반도체 패키지(800)는 패키지 기판(840) 하부에 부착된 솔더볼(801)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다.
적층형 메모리 장치들(810) 각각은 HBM 표준을 기반으로 구현될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 적층형 메모리 장치들(810) 각각은 GDDR, HMC, 또는 Wide I/O 표준을 기반으로 구현될 수 있다. 적층형 메모리 장치들(810) 각각은　도 15의 적층형 메모리 장치(600)에 대응할 수 있다.
시스템 온 칩(820)은 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서 및 복수의 적층형 메모리 장치들(810)을 제어하기 위한 복수의 메모리 컨트롤러들을 포함할 수 있다. 시스템 온 칩(820)은 메모리 컨트롤러를 통해 대응하는 적층형 메모리 장치와 신호들을 송수신할 수 있다. 시스템 온 칩(820)은 도 12의 시스템 온 칩(400)에 대응할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1000 : 메모리시스템
100, 400, 500, 600, 700, 800: 메모리 장치
200 : 로우 디코더
190 : 액티브 카운터
220 : 3상 워드라인 컨트롤러

Claims (20)

  1. 복수의 워드라인 및 컬럼라인에 연결된 메모리 셀을 포함하는 메모리 셀 어레이;
    제1 선택 동작전압, 제1 비선택 동작전압 및 상기 제1 비선택 동작전압보다 낮은 레벨을 갖는 제2 비선택 동작전압을 생성하는 3상 워드라인 컨트롤러;
    상기 복수의 워드라인에 연결되어 로우 주소에 기초하여 활성화된 워드라인에는 상기 선택 동작전압을 인가하고, 상기 활성화된 워드라인에 인접하면서 비활성화된 워드라인에는 상기 제1 비선택 동작전압이 인가되고, 상기 활성화된 워드라인에 인접하지 않으면서 비활성화된 워드라인에는 상기 제2 비선택 동작전압을 인가하는 로우 디코더; 및
    메모리 컨트롤러로부터 수신되는 상기 로우 주소를 카운팅하여 동일 로우 주소에 대한 액티브 횟수가 기설정된 임계횟수 이상이면 상기 3상 워드라인 컨트롤러로 제어신호를 출력하는 액티브 카운터를 포함하는, 메모리 장치.
  2. 제1항에 있어서, 상기 3상 워드라인 컨트롤러는
    상기 로우 주소에 따라 턴온되어 상기 활성화된 워드라인으로 상기 제1 선택 동작전압을 출력하는 PMOS 트랜지스터;
    상기 로우 주소에 기초하여 비활성화된 워드라인으로 제1 비선택 동작전압을 출력하는 제1 NMOS 트랜지스터; 및
    상기 로우 주소에 기초하여 비활성화된 워드라인으로 제2 비선택 동작전압을 출력하는 제2 NMOS 트랜지스터를 포함하는, 메모리 장치.
  3. 제2항에 있어서, 상기 제1 NMOS 트랜지스터의 소스에는 제1 네거티브 전원전압이 인가되고, 상기 제2 NMOS 트랜지스터의 소스에는 상기 제1 네거티브 전원전압보다 낮은 제2 네거티브 전원전압이 인가되는, 메모리 장치.
  4. 삭제
  5. 제1항에 있어서, 상기 활성화된 워드라인에 인접한 워드라인은
    제어신호에 따라 상기 제1 비선택 동작전압에서 상기 제2 비선택 동작전압으로 전환하여 동작하는, 메모리 장치.
  6. 제1항에 있어서, 상기 로우 디코더는
    상기 활성화된 워드라인에 상기 제1 선택 동작전압이 인가될 때 상기 활성화되는 워드라인의 인접 워드라인에 상기 제2 비선택 동작전압이 인가되는, 메모리 장치.
  7. 제6항에 있어서, 상기 제2 비선택 동작전압은
    상기 활성화되는 워드라인에 인접한 적어도 둘 이상의 워드라인에 인가되는, 메모리 장치.
  8. 제1항에 있어서, 상기 로우 디코더는
    상기 활성화된 워드라인에 상기 제1 선택 동작전압이 인가되는 시점으로부터 기설정된 시간 경과 후 상기 활성화되는 워드라인의 인접 워드라인에 상기 제2 비선택 동작전압이 인가되는, 메모리 장치.
  9. 슬레이브 레이어에서 복수의 워드라인 및 컬럼라인에 연결되어 배치되는 복수의 메모리 셀 영역;
    마스터 레이어에 배치되는 제1 선택 동작전압, 제1 비선택 동작전압 및 상기 제1 비선택 동작전압보다 낮은 레벨을 갖는 제2 비선택 동작전압을 생성하는 전압 발생기;
    상기 슬레이브 레이어에 배치되고, 상기 복수의 워드라인에 연결되어 상기 워드라인에 동작전압을 인가하는 복수의 서브 워드라인 드라이버; 및
    상기 슬레이브 레이어에 배치되어 로우 주소에 기초하여 선택된 제1 워드라인에는 상기 선택 동작전압을 인가하고, 상기 제1 워드라인에 인접한 제2 워드라인에 상기 제2 비선택 동작전압을 인가하고, 상기 제1 워드라인에 인접하지 않은 제3 워드라인에는 상기 제1 비선택 동작전압을 인가하도록 상기 서브 워드라인 드라이버를 제어하는 3상 워드라인 컨트롤러를 포함하는, 메모리 장치.
  10. 제9항에 있어서, 상기 3상 워드라인 컨트롤러는
    상기 로우 주소에 따라 턴온되어 상기 제1 워드라인으로 상기 제1 선택 동작전압을 출력하는 PMOS 트랜지스터;
    상기 로우 주소에 기초하여 상기 제3 워드라인으로 제1 비선택 동작전압을 출력하는 제1 NMOS 트랜지스터; 및
    상기 로우 주소에 기초하여 상기 제2 워드라인으로 제2 비선택 동작전압을 출력하는 제2 NMOS 트랜지스터를 포함하는, 메모리 장치.
  11. 제10항에 있어서, 상기 제1 NMOS 트랜지스터의 소스에는 제1 네거티브 전원전압이 인가되고, 상기 제2 NMOS 트랜지스터의 소스에는 상기 제1 네거티브 전원전압보다 낮은 제2 네거티브 전원전압이 인가되는, 메모리 장치.
  12. 제9항에 있어서, 상기 메모리 장치는
    상기 마스터 레이어에 배치되어, 메모리 컨트롤러로부터 수신되는 상기 로우 주소에 포함된 상기 제1 워드라인의 액티브 횟수를 카운팅하여 상기 액티브 횟수가 기설정된 임계횟수 이상이면 상기 3상 워드라인 컨트롤러를 활성화시키는 제어신호를 출력하는 액티브 카운터를 더 포함하는, 메모리 장치.
  13. 제12항에 있어서 상기 제2 워드라인은
    상기 제어신호에 따라 상기 제1 비선택 동작전압에서 상기 제2 비선택 동작전압으로 전환하여 동작하는, 메모리 장치.
  14. 제9항에 있어서,
    상기 메모리 장치의 복수의 동작 모드 파라미터를 저장하는 모드 레지스터를 더 포함하고,
    상기 3상 워드라인 컨트롤러는
    상기 동작 모드 파라미터에 기초하여 상기 제1 워드라인이 활성화 되는 동안 상기 제2 워드라인이 상기 제2 비선택 동작전압으로 동작하도록 제어하는, 메모리 장치.
  15. 제9항에 있어서,
    상기 메모리 장치의 복수의 동작 모드 파라미터를 저장하는 모드 레지스터를 더 포함하고,
    상기 3상 워드라인 컨트롤러는
    상기 동작 모드 파라미터에 기초하여 상기 제1 워드라인이 활성화 된 후 기설정된 시간 경과 후 상기 제2 워드라인이 상기 제1 비선택 동작전압에서 상기 제2 비선택 동작전압으로 전환하여 동작하도록 제어하는, 메모리 장치.
  16. 각각이 복수의 워드라인과 복수의 컬럼라인으로 배치된 메모리 셀 영역;
    일측이 워드라인 활성화 어드레스 라인에 연결되어 선택 동작전압을 출력하는 PMOS 트랜지스터;
    일측이 상기 워드라인 활성화 어드레스 라인과 다른 제1 전원전압 라인에 연결되어 제1 비선택 동작전압을 출력하는 제1 NMOS 트랜지스터;
    일측이 상기 제1 전원전압 라인과 다른 제2 전원전압 라인에 연결되어 상기 제1 비선택 동작전압보다 낮은 제2 비선택 동작전압을 출력하는 제2 NMOS 트랜지스터;
    로우 주소에 기초하여 제1 워드라인에 상기 선택 동작전압을 인가하는 제1 서브 워드라인 드라이버;
    상기 제1 워드라인에 인접한 제2 워드라인에 상기 제2 비선택 동작전압을 인가하는 제2 서브 워드라인 드라이버; 및
    상기 제1 워드라인과 반대 방향에서 상기 제2 워드라인에 인접한 제3 워드라인에 상기 제1 비선택 동작전압을 인가하는 제3 서브 워드라인 드라이버를 포함하는, 메모리 장치.
  17. 제16항에 있어서, 상기 메모리 장치는
    메모리 컨트롤러로부터 수신된 상기 제1 워드라인의 액티브 횟수를 카운팅하여 상기 액티브 횟수가 기설정된 임계횟수 이상이면, 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터에 대한 제어신호를 출력하는 액티브 카운터를 더 포함하는, 메모리 장치.
  18. 제17항에 있어서, 상기 제2 서브 워드라인 드라이버 및 상기 제3 서브 워드라인 드라이버는
    상기 제어신호에 기초하여 상기 제1 비선택 동작전압 또는 상기 제2 비선택 동작전압을 인가하는, 메모리 장치.
  19. 제16항에 있어서, 상기 제2 서브 워드라인 드라이버는 동작 모드 파라미터에 기초하여 상기 제1 워드라인이 활성화된 시점에서 기설정된 시간 경과 후 상기 제2 워드라인이 상기 제1 비선택 동작전압에서 상기 제2 비선택 동작전압으로 전환하여 동작하도록 제어하는, 메모리 장치.
  20. 제16항에 있어서, 상기 제2 서브 워드라인 드라이버는 상기 제1 워드라인이 활성화되는 동안 상기 제2 워드라인이 상기 제2 비선택 동작전압으로 동작하도록 제어하는, 메모리 장치.
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