KR100874911B1 - 리드 디스터브 특성을 개선하는 플래쉬 메모리 어레이의독출 방법 - Google Patents

리드 디스터브 특성을 개선하는 플래쉬 메모리 어레이의독출 방법 Download PDF

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Abstract

리드 디스터브 특성을 개선하는 플래쉬 메모리 어레이의 독출 방법은, 스트링 선택 트랜지스터, 다수개의 메모리 셀들, 그리고 접지 선택 트랜지스터가 직렬 연결되는 셀 스트링을 적어도 하나 이상 포함하는 플래쉬 메모리 어레이에서, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 게이트들과 연결되는 스트링 선택 라인 및 접지 선택 라인으로 제1 독출 전압을 인가하는 단계, 선택된 메모리 셀의 워드라인으로 접지 전압을 인가하는 단계와, 그리고 비선택된 메모리 셀들 중 스트링 선택 트랜지스터 및 접지 선택 트랜지스터와 인접한 메모리 셀들의 워드라인들로 제2 독출 전압을 인가하고, 나머지 비선택된 메모리 셀들의 워드라인들로 제1 독출 전압을 인가한다. 제2 독출 전압은 제1 독출 전압 보다 낮다.
리드 디스터브 특성, 커플링 율, 제1 독출 전압, 제2 독출 전압

Description

리드 디스터브 특성을 개선하는 플래쉬 메모리 어레이의 독출 방법{Method for improving read disturb characteristics of NAND flash memory array}
도 1은 전형적인 낸드형 플래쉬 메모리 어레이를 설명하는 도면이다.
도 2는 도 1의 플래쉬 메모리 어레이의 종래의 독출 동작을 설명하는 타이밍 다이어그램이다.
도 3은 도 1의 셀 스트링의 공정 단면도를 나타내는 도면이다.
도 4는 본 발명의 일실시예에 따른 플래쉬 메모리 어레이의 독출 방법을 설명하는 타이밍 다이어그램이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리드 디스터브 특성을 개선하는 낸드형 플래쉬 메모리 어레이의 독출 방법에 관한 것이다.
플래쉬 메모리 장치는 비휘발성 반도체 메모리 소자로서, 디지털 카메라, 컴퓨터, 이동통신 단말기 및 메모리 카드 등에 널리 사용된다. 플래쉬 메모리 장치는 크게 2가지 종류로 분류될 수 있다. 하나는 노아형 플래쉬 메모리 장치이고, 다른 하나는 낸드형 플래쉬 메모리 장치이다. 노아형 플래쉬 메모리 장치는 각 셀 트랜 지스터의 소스 및 드레인 영역들에 콘택홀들이 형성되어, 고속 프로그램 및 독출 동작에 적합하지만 고집적화에는 부적합하다. 낸드형 플래쉬 메모리 장치는 복수개의 셀 트랜지스터들이 직렬 연결되어 하나의 스트링을 구성하므로 고집적화에 적합하다.
도 1은 잘 알려진 낸드형 플래쉬 메모리 어레이를 설명하는 도면이다. 도 1을 참조하면, 메모리 셀 어레이(100)는 비트라인들(BL0, BL1)에 각각 연결되는 복수개의 셀 스트링들(110)을 포함한다. 셀 스트링(110)은 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 그리고 선택 트랜지스터들(GST, SST) 사이에 직렬 연결된 복수의 메모리 셀들(MC0-MCm)로 구성된다. 스트링 선택 트랜지스터(SST)는 비트라인(BL0)에 연결되는 드레인과 스트링 선택 라인(SSL)에 연결되는 게이트를 갖는다. 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된 소스와 접지 선택 라인(GSL)에 연결된 게이트를 갖는다. 스트링 선택 트랜지스터(SST)의 소스와 접지 선택 트랜지스터(GST)의 드레인 사이에는 워드라인들(WL0~WLm)에 연결되는 메모리 셀들(MC0-MCm)이 직렬 연결된다.
낸드형 플래쉬 메모리 어레이의 프로그래밍 동작과 독출 동작은 다음과 같이 이루어진다. 먼저, 프로그래밍 동작에 앞서, 메모리 셀 어레이(100)의 메모리 셀들(MC0~MCm)은, 예컨대 -1V 정도의 문턱 전압을 갖도록 소거된다. 그 다음에, 메모리 셀들(MC0~MCm)의 프로그래밍 동작을 위하여, 선택된 메모리 셀(MC1)의 워드라인(WL1)으로 고전압의 프로그램 전압(Vpgm), 예컨대 18~20V 정도의 전압을 인가함으로써, 선택된 메모리 셀(MC1)은 높은 문턱 전압을 갖도록 프로그램된다. 선택되 지 않은 메모리 셀들(MC0, MC2~MCm)의 문턱 전압은 변화되지 않는다.
독출 동작의 타이밍 다이어그램은 도 2에 도시된다. 도 2를 참조하면, 비트라인 프리차아지 구간 동안, 비트라인들(BL0, BL1)은 프리차아지 전압 레벨로 프리차아지되고, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소스 라인(CSL), 그리고 모든 워드라인들(WL0~WLm)은 0V가 인가된다. 독출 구간 동안, 선택된 메모리 셀(MC1)의 워드라인(WL1)으로 0V를 인가하고, 선택되지 않은 메모리 셀들(MC0, MC2~MCm)의 워드라인들(WL0, WL2~WLm)과 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 프로그램된 메모리 셀들의 문턱 전압들보다 높은 독출 전압(Vread), 예컨대 4V ~ 5V 정도의 전압을 인가한다. 이에 따라, 선택된 메모리 셀(MC1)의 셀 스트링(110)으로 흐르는 전류의 유무에 따라, 메모리 셀(MC1)의 온 셀 또는 오프 셀 여부를 판단한다.
그런데, 독출 동작을 반복적으로 수행하다 보면, 온 셀인 메모리 셀이 오프 셀로 인식되는 리드 디스터브(read disturb) 특성이 나타난다. 즉, 독출 동작시, 온 셀인 메모리 셀의 워드라인으로 인가되는 독출 전압(Vread)에 의해 메모리 셀 트랜지스터의 플로팅 게이트로 전자가 조금씩 유입되면서, 온 셀이 오프 셀 쪽으로 가까워진다.
집적화된 셀 스트링(110)의 단면을 살펴보면, 도 3에 도시된 바와 같이, 선택 트랜지스터들(SST, GST)과 메모리 셀들(MC0~MCm)의 게이트들에 연결되는 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 그리고 워드라인들(WL0~WLm)이 소정의 간격을 두고 형성되어 있다. 그리고 메모리 셀들(MC0~MCm)은 반도체 기판과 플로팅 게 이트 사이의 터널 산화막에 의한 커패시턴스(Ctun)와 플로팅 게이트와 콘트롤 게이트 사이의 유전막에 의한 커패시턴스(CONO)에 의한 커플링 율(coupling ratio)를 갖는다. 커플링 율(Cr)은 다음과 같이 계산된다.
Figure 112006079180779-pat00001
한편, 선택 트랜지스터들(SST, GST)은 메모리 셀들과 주변 패턴이 달라서 공정상 패터닝 작업이 달라진다. 공정 패터닝 작업을 고려하여, 스트링 선택 라인(SSL)과 이에 인접한 워드라인(WLm) 사이의 거리(d1)와 접지 선택 라인(GSL)과 이에 인접한 워드라인(WL0) 사이의 거리(d1)는, 워드라인들(WL0~WLm) 사이의 거리(d2)와 비교하여 멀게 형성된다.
이에 따라, 선택 트랜지스터들(SST, GST)과 인접한 메모리 셀들(MC0, MCm)이 다른 메모리 셀들(MC1~MCm-1) 보다 터널 산화막에 의한 커패시턴스(Ctun)가 작아져서 커플링 율이 크게 나타난다. 그리하여, 이들 메모리 셀들(MC0, MCm)은 리드 디스터브 특성이 취약하여 플래쉬 메모리 장치의 신뢰성 문제를 야기한다.
본 발명의 목적은 리드 디스터브 특성을 개선할 수 있는 플래쉬 메모리 어레이의 독출 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 플래쉬 메모리 어레이 의 독출 방법은, 스트링 선택 트랜지스터, 다수개의 메모리 셀들, 그리고 접지 선택 트랜지스터가 직렬 연결되는 셀 스트링을 적어도 하나 이상 포함하는 플래쉬 메모리 어레이에서, 선택된 메모리 셀의 워드라인으로 접지 전압을 인가하는 단계와, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 게이트들과 비선택된 메모리 셀들의 워드라인들로 독출 전압을 인가하되, 비선택된 메모리 셀들이 배치된 위치에 따라 독출 전압이 가변된다.
본 발명의 실시예들에 따라, 비선택된 메모리 셀들 중 스트링 선택 트랜지스터 및 접지 선택 트랜지스터와 인접한 메모리 셀들의 워드라인들로 인가되는 독출 전압은, 나머지 비선택된 메모리 셀들의 워드라인들로 인가하는 독출 전압 보다 낮게 인가될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 플래쉬 메모리 어레이의 독출 방법은, 스트링 선택 트랜지스터, 다수개의 메모리 셀들, 그리고 접지 선택 트랜지스터가 직렬 연결되는 셀 스트링을 적어도 하나 이상 포함하는 플래쉬 메모리 어레이에서, 스트링 선택 트랜지스터 및 접지 선택 트랜지스터의 게이트들과 연결되는 스트링 선택 라인 및 접지 선택 라인으로 제1 독출 전압을 인가하는 단계와, 선택된 메모리 셀의 워드라인으로 접지 전압을 인가하는 단계와, 그리고 비선택된 메모리 셀들 중 스트링 선택 트랜지스터 및 접지 선택 트랜지스터와 인접한 메모리 셀들의 워드라인들로 제2 독출 전압을 인가하고, 나머지 비선택된 메모리 셀들의 워드라인들로 제1 독출 전압을 인가한다.
본 발명의 실시예들에 따라, 스트링 선택 트랜지스터와 인접한 메모리 셀 트 랜지스터의 게이트와 스트링 선택 트랜지스터의 게이트 사이의 거리는, 메모리 셀 트랜지스터들의 게이트 사이의 거리 보다 멀 수 있다.
본 발명의 실시예들에 따라, 접지 선택 트랜지스터와 인접한 메모리 셀 트랜지스터의 게이트와 접지 선택 트랜지스터의 게이트 사이의 거리는, 메모리 셀 트랜지스터들의 게이트 사이의 거리 보다 멀 수 있다.
본 발명의 실시예들에 따라, 제2 독출 전압은 제1 독출 전압 보다 낮게 설정될 수 있다.
본 발명의 실시예들에 따라, 스트링 선택 라인 및 접지 선택 라인으로 제1 독출 전압을 인가하는 단계는, 메모리 셀들의 워드라인들로 해당 전압들을 인가하는 단계에 앞서 수행될 수 있다.
본 발명의 실시예들에 따라, 플래쉬 메모리 어레이의 독출 방법에 앞서, 셀 스트링과 연결되는 비트라인을 프리차아지 전압 레벨로 프리차아지시키는 단계를 더 포함할 수 있다.
따라서, 본 발명의 플래쉬 메모리 어레이의 독출 방법에 의하면, 비선택된 메모리 셀들 중 스트링 선택 트랜지스터와 접지 선택 트랜지스터와 인접하여 커플링 율이 큰 메모리 셀들의 워드라인들로 제1 독출 전압보다 낮은 제2 독출 전압을 인가하고, 나머지 비선택된 메모리 셀들의 워드라인으로 제1 독출 전압을 인가한다. 이에 따라, 커플링 율이 큰 메모리 셀들의 리드 디스터브 특성을 개선한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 플래쉬 메모리 어레이의 독출 방법을 설명하는 타이밍도이다. 도 4를 참조하면, 도 1의 메모리 셀 어레이(100)에서 선택된 메모리 셀(MC1)의 독출 동작을 설명한다. 비트라인 프리차아지 구간 동안, 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 공통 소스 라인(CSL), 그리고 모든 워드라인들(WL0~WLm)은 0V가 인가된다. 독출 구간 동안, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)은 제1 독출 전압(Vread1)이 인가되고, 선택된 메모리 셀(MC1)의 워드라인(WL1)은 접지 전압(VSS)인 0V가 인가된다. 그리고, 선택되지 않은 메모리 셀들(MC0, MC2~MCm) 중 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)에 인접한 메모리 셀들(MCm, MC0)의 워드라인들(WLm, WL0)은 제2 독출 전압(Vread2)이 인가되고, 선택되지 않은 나머지 메모리 셀들(MC2~MCm-1)은 제1 독출 전압(VREAD1)이 인가된다.
제1 및 제2 독출 전압들(Vread1, Vread2)은 프로그램된 메모리 셀들의 문턱 전압들보다 높은 전압 레벨을 갖는다. 그리고, 제2 독출 전압(Vread2)은 제1 독출 전압보다 낮은 전압 레벨을 갖는다.
선택된 메모리 셀(MC1)이 온 셀 인 경우, 셀 스트링(110)으로 흐르는 전류에 의해 프리차아지된 비트라인(BL0)의 전압 레벨이 하강하게 된다. 선택된 메모리 셀 이(MC1)이 오프 셀인 경우, 셀 스트링(110)으로 전류가 흐르지 않아 프리차아지된 비트라인(BL0)의 전압 레벨이 유지된다.
선택되지 않은 메모리 셀들(MC0, MC2~MCm) 중 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)에 인접한 메모리 셀들(MCm, MC0)의 워드라인들(WLm, WL0)에 인가되는 제2 독출 전압(Vread2)을 제1 독출 전압(Vread1) 보다 낮게 인가함으로써, 커플링 율이 큰 메모리 셀들(MC0, MCm)의 플로팅 게이트로 전자가 유입되는 것을 막는다. 이에 따라, 메모리 셀들(MC0, MCm)에 리드 디스터브 특성이 나타나는 것을 개선한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 플래쉬 메모리 어레이의 독출 방법에 의하면, 선택된 메모리 셀의 워드라인으로 0V를 인가하고 비선택된 메모리 셀들의 워드라인들로 독출 전압을 인가한다. 비선택된 메모리 셀들 중 스트링 선택 트랜지스터와 접지 선택 트랜지스터와 인접하여 커플링 율이 큰 메모리 셀들의 워드라인들로 제1 독출 전압보다 낮은 제2 독출 전압을 인가하고, 나머지 비선택된 메모리 셀들의 워드라인으로 제1 독출 전압을 인가한다. 이에 따라, 커플링 율이 큰 메모리 셀들의 리드 디 스터브 특성을 개선한다.

Claims (10)

  1. 스트링 선택 트랜지스터, 다수개의 메모리 셀들, 그리고 접지 선택 트랜지스터가 직렬 연결되는 셀 스트링을 적어도 하나 이상 포함하는 플래쉬 메모리 어레이의 독출 방법에 있어서,
    선택된 상기 메모리 셀의 워드라인으로 접지 전압을 인가하는 단계; 및
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 게이트들과 비선택된 상기 메모리 셀들의 워드라인들로 독출 전압을 인가하되, 상기 비선택된 메모리 셀들이 배치된 위치에 따라 상기 독출 전압이 가변되는 단계를 구비하고,
    상기 비선택된 메모리 셀들 중 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터와 인접한 메모리 셀들의 워드라인들로 인가되는 독출 전압은, 나머지 상기 비선택된 메모리 셀들의 워드라인들로 인가하는 독출 전압 보다 낮은 것을 특징으로 하는 플래쉬 메모리 어레이의 독출 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 스트링 선택 트랜지스터와 인접한 메모리 셀 트랜지스터의 게이트와 상기 스트링 선택 트랜지스터의 게이트 사이의 거리는, 상기 메모리 셀 트랜지스터들의 게이트 사이의 거리 보다 먼 것을 특징으로 하는 플래쉬 메모리 어레이의 독출 방법.
  4. 제1항에 있어서,
    상기 접지 선택 트랜지스터와 인접한 메모리 셀 트랜지스터의 게이트와 상기 접지 선택 트랜지스터의 게이트 사이의 거리는, 상기 메모리 셀 트랜지스터들의 게이트 사이의 거리 보다 먼 것을 특징으로 하는 플래쉬 메모리 어레이의 독출 방법.
  5. 스트링 선택 트랜지스터, 다수개의 메모리 셀들, 그리고 접지 선택 트랜지스터가 직렬 연결되는 셀 스트링을 적어도 하나 이상 포함하는 플래쉬 메모리 어레이의 독출 방법에 있어서,
    상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터의 게이트들과 연결되는 스트링 선택 라인 및 접지 선택 라인으로 제1 독출 전압을 인가하는 단계;
    선택된 상기 메모리 셀의 워드라인으로 접지 전압을 인가하는 단계; 및
    비선택된 상기 메모리 셀들 중 상기 스트링 선택 트랜지스터 및 상기 접지 선택 트랜지스터와 인접한 메모리 셀들의 워드라인들로 제2 독출 전압을 인가하고, 나머지 상기 비선택된 메모리 셀들의 워드라인들로 상기 제1 독출 전압을 인가하는 단계를 구비하는 특징으로 하는 플래쉬 메모리 어레이의 독출 방법.
  6. 제5항에 있어서,
    상기 스트링 선택 트랜지스터와 인접한 메모리 셀 트랜지스터의 게이트와 상기 스트링 선택 트랜지스터의 게이트 사이의 거리는, 상기 메모리 셀 트랜지스터들의 게이트 사이의 거리 보다 먼 것을 특징으로 하는 플래쉬 메모리 어레이의 독출 방법.
  7. 제5항에 있어서,
    상기 접지 선택 트랜지스터와 인접한 메모리 셀 트랜지스터의 게이트와 상기 접지 선택 트랜지스터의 게이트 사이의 거리는, 상기 메모리 셀 트랜지스터들의 게이트 사이의 거리 보다 먼 것을 특징으로 하는 플래쉬 메모리 어레이의 독출 방법.
  8. 제5항에 있어서,
    상기 제2 독출 전압은 상기 제1 독출 전압 보다 낮은 것을 특징으로 하는 플래쉬 메모리 어레이의 독출 방법.
  9. 제5항에 있어서,
    상기 스트링 선택 라인 및 상기 접지 선택 라인으로 상기 제1 독출 전압을 인가하는 단계는, 상기 메모리 셀들의 워드라인들로 해당 전압들을 인가하는 단계에 앞서는 것을 특징으로 하는 플래쉬 메모리 어레이의 독출 방법.
  10. 제5항에 있어서,
    상기 플래쉬 메모리 어레이의 독출 방법에 앞서, 상기 셀 스트링과 연결되는 비트라인을 프리차아지 전압 레벨로 프리차아지시키는 단계를 더 구비하는 것을 특징으로 하는 플래쉬 메모리 어레이의 독출 방법.
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