KR100899193B1 - 저장 소자들 간의 커플링을 보상하기 위한 ｎａｎｄ메모리를 판독하는 방법 - Google Patents

저장 소자들 간의 커플링을 보상하기 위한 ｎａｎｄ메모리를 판독하는 방법 Download PDF

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Abstract

본 발명은 간혹 유핀 효과(Yupin Effect)가 적용되는 인접한 셀 커플링(Coupling)을 감소시키는 열들과 행들을 배열하는 비휘발성 메모리를 판독하기 위한 방법에 관한 것이다. 상기 방법은 워드 라인(Word-Line)(WLn)에서 판독되는 비트를 선택하는 단계; 워드 라인(WLn) 뒤에 기록된 인접한 워드 라인(WLn+1)을 판독하는 단계; 및 적어도 하나의 판독 파라미터(Read Parameter)를 선택적으로 조정함으로써 워드 라인(WLn)에서 상기 선택된 비트를 판독하는 단계를 포함한다. 일 실시예에서, 상기 판독 파라미터는 감지 전압(Sense Voltage)이다. 다른 실시예에서, 판독 파라미터는 기충전 전압(Pre-charge Voltage)이다. 또 다른 실시예에서, 감지 전압과 기충전 전압 모두가 조정된다.
메모리 디바이스, 비휘발성 저장 소자, 셀 커플링, 유핀 효과(Yupin Effect)

Description

저장 소자들 간의 커플링을 보상하기 위한 ＮＡＮＤ 메모리를 판독하는 방법{METHOD OF READING NAND MEMORY TO COMPENSATE FOR COUPLING BETWEEN STORAGE ELEMENTS}
본 발명은 일반적으로 비휘발성 메모리와 상기 비휘발성 메모리의 동작에 관한 것이며, 더 상세하게는, 다른 저장 소자들로부터 판독된 데이터에 따라 하나의 메모리 저장 소자에 저장된 데이터의 영향들을 감소시키기 위한 기술들에 관련된 것이다.
전기적 소거 및 프로그램 가능 읽기 전용 메모리(EEPROM : Electrical Erasable Programmable Read Only Memory, 이하 EEPROM이라 칭함)와 플래시 메모리(Flash Memory)는 가장 대중화된 비휘발성 반도체 메모리들 중에 하나이다. 상기 EEPROM과 플래시 메모리는 셀룰러 전화기들, 디지털 카메라들, 개인 휴대 정보 단말기들(PDA: Personal Digital Assistants), 이동 컴퓨팅 디바이스들(Mobile Computing Devices), 미이동 컴퓨팅 디바이스들, 데스크톱 컴퓨터들(Desktop Computers)과 다른 디바이스들에 사용된다.
대표적인 EEPROM과 플래시 메모리는 반도체 기판에서 채널 영역 위에 제공되고, 상기 채널 영역과 절연된 플로팅 게이트(Floating Gate)를 가지는 메모리 셀을 사용한다. 플로팅 게이트는 소스(Source)와 드레인(Drain) 영역들 위에 그리고 이들 사이에 위치된다. 제어 게이트(Control Gate)는 플로팅 게이트 위에 제공되고, 상기 플로팅 게이트와 절연된다. 메모리의 임계 전압(Threshold Voltage)은 플로팅 게이트에 유지되는 전하량(The Amount Of Charge)에 의해서 제어된다. 즉, 메모리 셀이 상기 메모리 셀의 소스와 드레인 간의 전도(Conduction)를 허용하도록 턴온되기 전에 제어 게이트에 적용돼야만 하는 최소 전압은 플로팅 게이트 상의 전하의 레벨에 의해서 제어된다.
일부 EEPROM과 플래시 메모리 디바이스들은 2가지 범위의 전하들을 저장하기 위해서 사용되는 플로팅 게이트를 가진다. 상기 플로팅 게이트를 가지는 것에 의해서 메모리 셀은 두 개의 상태들 중 하나로 프로그램되거나 또는 소거될 수 있다. 일반적으로, 제어 게이트에 인가된 프로그램 전압(Program Voltage)은 펄스들의 직렬로 적용된다. 펄스들 간의 주기들 동안에, 검증 연산들(Verify Operations)이 수행된다. 전도는 디바이스의 "on" 상태에 대응하는 디바이스의 채널을 가로지르는 전류의 흐름을 나타낸다. "off" 상태는 그 어떠한 소스와 드레인 간의 채널을 가로지르는 전류 흐름이 없는 상태에 대응한다. 일반적으로, 제어 게이트에 인가되는 전압이 임계 전압보다 큰 경우, 플래시 메모리 셀은 전도될 수 있고, 제어 게이트에 인가되는 전압이 임계 전압보다 작은 경우, 플래시 메모리 셀은 전도되지 않는다. 적당한 값으로 셀의 임계 전압을 설정하는 것에 의해서, 셀은 인가된 전압들의 주어진 세트(Set)에 대해 전류를 전도하거나 또는 전도하지 않는 것 중에 하나를 만들어 낼 수 있다. 따라서, 사용된 전압들의 주어진 세트에서 셀이 전류를 전도하는 지의 여부를 결정하는 것에 의해서, 셀의 상태가 결정될 수 있다.
각각의 메모리 셀은 아날로그 또는 디지털 형식의 데이터를 저장할 수 있다. 디지털 데이터의 1비트를 저장할 때, 메모리 셀의 가능한 임계 전압들의 범위는 논리 데이터 "1"과 "0"으로 할당된 두 개의 범위로 나뉜다. NAND 타입 플래시 메모리의 실시예에서, 메모리 셀이 소거된 후의 전압 임계값은 음으로(Negative) 되고, 논리 "1"로 정의된다. 프로그램 연산 후의 임계 전압은 양으로(Positive) 되고, 논리 "0"으로 정의된다. 임계 전압이 음이고 판독이 시도될 때, 메모리 셀은 저장된 논리 1을 나타내기 위해서 턴온되게 된다. 임계 전압이 양이고 판독 연산이 시도될 때, 메모리 셀은 저장된 논리 0을 나타내기 위해서 턴온되지 않는다. 또한, 메모리 셀은 일 예로, 디지털 데이터의 다중 비트들과 같은 정보의 다중 레벨들을 저장할 수 있다. 데이터의 다중 레벨들을 저장하는 경우에, 가능한 임계 전압들의 범위는 데이터 레벨들의 수만큼 나뉘게 된다. 일 예로, 정보의 4개 레벨들이 저장되는 경우, 데이터 값 "11", "10", "01", "00"으로 할당된 4개의 임계 전압 범위들이 있게 된다. NAND 타입 메모리의 일 예에서, 소거 연산 후의 임계 전압은 음이고, "11"로 정의된다. 양의 임계 전압들은 "10", "01", "00"의 상태들을 사용한다.
플로팅 게이트 트랜지스터(Floating Gate Transistor)의 임계 레벨들은 상기 플로팅 게이들에 저장되는 전하 레벨들의 범위들에 대응한다. 메모리 어레이들의 사이즈를 줄이는 것에 추가해서, 각각의 플로팅 게이트 트랜지스터에서 데이터의 1비트 이상을 저장하는 것에 의해서 그러한 메모리 어레이들의 데이터 저장 밀도를 더욱 증가시키 경향이 있다. 상기 메모리 어레이들의 데이터 저장 밀도를 더욱 증가시키는 것은 플로팅 게이트당 2 비트의 데이터의 4개의 상태들을 가지는 각각의 플로팅 게이트 트랜지스터를 위한 저장 상태들로서 임계 레벨들을 2개보다 많이 정의하는 것에 의해서 이룰 수 있다. 저장 소자당 16개의 상태들과 같은 더 많은 저장 상태들이 고려된다. 각각의 플로팅 게이트 트랜지스터는 실질적으로 연산될 임계 전압들의 윈도우(Window)라 불리는 임의의 전체 범위를 가지고, 상기 범위는 서로 확실히 차별화되어지는 상태들 간의 플러스 마진들(Plus Margins)로 정의된 다수의 상태들로 나뉜다.
NAND 타입 플래시 메모리들에 관련된 예들과 상기 NAND 타입 플래시 메모리들의 연산은 본원 명세서에 참조로 인용되는, 다음의 미국 특허/특허 출원에서 제공된다. 미국 특허 제5,570,315호; 미국 특허 제5,774,397호; 미국 특허 제6,046,935호; 미국 특허 제6,456,528호; 미국 특허 출원 제09/893,277호(공개 번호 US2003/0002348). 또한, 플래시 메모리 디바이스들의 다른 타입들도 본 발명에 사용될 수 있다. 일 예로, 다음의 특허들은 NOR 타입 플래시 메모리들을 기술한 것이고, 본원 명세서에 참조로 인용되는, 미국 특허 제5,095,344호; 제5,172,338호; 제5,890,192호 및 제6,151,268호가 있다. 플래시 메모리 타입의 또 다른 예는 본원 명세서에 참조로 인용되는, 미국 특허 제6,151,248에서 개시되어 있다.
인접한 플로팅 게이트들 사이를 커플링 시키는 전계 효과(Field Effect)는 본원 명세서에 참조로 인용되는, 지안 첸(Jian Chen)과 유핀 퐁(Yupin Fong)의 미국 특허 제5,867,429호에 기술되어 있다. 상기 커플링의 정도는 집적 회로 제조 기술의 개선의 결과로서 메모리 셀 어레이들의 사이즈들이 감소됨에 따라 반드시 증가한다. 상기 문제점은 서로 다른 시간에 프로그래밍되었던 인접한 셀들의 2개 세트들 간에 가장 두드러지게 발생한다. 셀들 중 하나의 세트는 1개 세트의 데이터에 대응하는 플로팅 게이트들에 전하의 레벨을 추가하도록 프로그램된다. 셀들 중 제2 세트가 상기 제2 세트의 데이터로 프로그램된 후에, 셀들 중 제1 세트의 플로팅 게이트들로부터 판독된 전하 레벨들이 종종 프로그램된 것과 서로 다른 것을 나타내는데, 왜냐하면 플로팅 게이트들의 제2 세트 상의 전하가 제1 세트 상의 전하와 커플링되는 영향 때문이다. 이는 유핀 효과(Yupin Effect)로서 공지되어 있다. 전술한 미국 특허 제5,867,429호는 플로팅 게이트들의 두 개의 세트들을 서로 물리적으로 절연시키거나(Isolating) 또는 제1 세트의 플로팅 게이트들을 판독할 때 플로팅 게이트들의 제2 세트에서 전하 영향을 고려하는 것을 제안한다.
유핀 효과는 다양한 타입들의 플래시 EEPROM 셀 어레이들에 나타나 있다. NOR 어레이의 한 개의 디자인(Design)은 인접한 비트(열) 라인들 간에 연결된 메모리 셀과 워드(행) 라인들에 연결된 제어 게이트들을 구비하고 있다. 각각의 셀들은 하나의 플로팅 게이트 트랜지스터와 직렬로 형성된 선택 트랜지스터를 가지거나 또는 가지지 않는, 하나의 플로팅 게이트 트랜지스터, 또는 단일 선택 트랜지스터에 의해 분리된 두 개의 플로팅 게이트 트랜지스터들을 포함한다. 저장 시스템에서 그러한 어레이들과 그 사용의 예들은 본원 명세서에 참조로 인용되는 샌디스크 코퍼레이션(SanDisk Corporation)의 다음의 특허들 및 계류중인(Pending) 출원들에 제시되어 있다: 미국 특허 제5,095,344호, 제5,172,338호, 제5,602,987호, 제5,663,901호, 제5,430,859호, 제5,657,332호, 제5,712,180호, 제5,890,192호 및 제6,151,248호와 2000년 2월 17일 제출된 미국 특허 출원 제09/505,555호 및 2000년 9월 22일 제출된 미국 특허 출원 제09/667,344호.
NAND 어레이의 하나의 디자인은 어느 일단에서 선택된 트랜지스터들을 경유하여 비트 라인과 기준 전위(Reference Potential) 간의 일련의 스트링(String)에 연결된 8, 16, 32 또는 심지어 64개와 같은 수많은 메모리 셀들을 가진다. 워드 라인들은 서로 다른 일련의 스트링들에서 셀들의 제어 게이트들과 연결된다. 그러한 어레이들과 그 연산의 관련 예들은 본원 명세서에 참조로 인용되는 도시바(Toshiba)의 다음의 미국 특허들과 계류중인 출원에 제시되어 있다: 미국 특허 제5,570,315호, 제5,774,397호, 제6,046,935호 및 미국 특허 출원 제09/667,610호.
워드 라인 대 워드 라인 커플링(Word-line-to-word-line coupling) 크기의 하나의 측정은 어레이에서 많은 셀들의 임계 전압들의 분포들에 있다. 상기 커플링은 어레이에서 셀들의 임계 전압들의 분포를 확장시키는 효과가 있으며, 이것은 디바이스들의 속도와 신뢰성을 증가시키고자 하는 설계자들의 능력을 감소시킨다. 분포를 감소시키는 임의의 방법은 메모리 디바이스들에 이로울 수 있다.
본 발명은 메모리 셀들에서 인접한 셀 커플링의 효과들을 감소시키기 위한 방법에 관한 것이다. 한 가지 특징에서, 본 발명은 열들(Columns)과 행들(Rows)로 배열된 비휘발성 메모리를 판독하기 위한 방법이다. 제1 특징에서, 상기 방법은 다음의 단계들을 포함한다: 워드 라인(WLn)에서 판독하기 위해 비트를 선택하는 단계와; 워드 라인(WLn) 뒤에 기록된 인접한 워드 라인(WLn+1)을 판독하는 단계와; 그리고 적어도 하나의 판독 파라미터(Read Parameter)를 선택적으로 조정함으로써 워드 라인(WLn)에서 상기 선택된 비트를 판독하는 단계.
일 실시예에서, 판독 파라미터는 감지 전압(Sense Voltage)이다. 다른 실시예에서, 판독 파라미터는 기충전 전압(Pre-charge Voltage)이다. 또 다른 실시예에서, 감지 및 기충전 전압 모두 조정된다.
다른 실시예에서, 본 발명은 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법이다. 상기 다른 실시예에서, 상기 방법은 다음의 단계들을 포함한다: 판독하기 위해 선택된 워드 라인을 결정하는 단계와; 제1 워드 라인 뒤에 기록된 인접한 워드 라인을 판독하는 단계와; 선택된 비트에 인접한 비트가 검사 값(Check Value)보다 큰 임계 전압을 가지는지 결정하는 단계와; 그리고 상기 선택된 비트가 상기 검사 값보다 큰 임계 전압을 가질 경우, 적어도 하나의 판독 파라미터를 선택적으로 조정함으로써 워드 라인에서 상기 선택된 비트를 판독하는 단계.
또 다른 실시예에서, 본 발명은 시스템으로부터 데이터를 판독할 수 있는 코드(Code)를 포함하는 메모리 시스템이다. 상기 시스템은 행들과 열들로 배열된 다중 상태(Multi-state) 메모리 셀들의 어레이와 상기 코드를 실행하는 제어기를 포함한다. 상기 코드는 다음의 단계를 수행한다: 제1 행 라인(Row-Line)에서 판독하기 위해 선택된 비트를 결정하는 단계와; 제1 행 라인 뒤에 기록된 인접한 행 라인을 판독하는 단계와; 선택된 비트에 인접한 비트가 검사 값(Check Value)보다 큰 임계 전압을 가지는지를 결정하는 단계와; 그리고 선택된 비트가 검사 값보다 큰 임계 전압을 가질 경우, 적어도 하나의 판독 파라미터를 선택적으로 조정함으로써 행 라인에서 선택된 비트를 판독하는 단계.
또 다른 실시예에서 본 발명은 장치이다. 본 발명은 제1 워드 라인에서 판독하기 위해 선택된 비트를 결정하기 위한 수단과 제1 워드 라인 뒤에 기록된 인접한 워드 라인을 판독하기 위한 수단을 포함한다. 추가적으로, 선택된 비트에 인접한 비트는 검사 값보다 큰 임계 전압을 가지는지 결정하기 위한 수단이 제공된다. 마지막으로, 선택된 비트가 검사 값보다 큰 임계 전압을 가질 경우, 적어도 하나의 판독 파라미터를 선택적으로 조정함으로써 워드 라인에서 선택된 비트를 판독하기 위한 수단이 포함된다.
본 발명의 목적들과 장점들은 도면들과 함께 설명되는 본 발명의 우선한 실시예로부터 더욱 명확하게 나타날 것이다.
본 발명은 특정한 실시예들에 관하여 기술될 것이다. 본 발명의 다른 목적들, 특징들과 장점들은 명세서와 도면을 참조하여 분명해질 것이다.
도1은 본 발명의 다양한 특징들을 구현한 비휘발성 메모리 시스템의 일 실시예의 블록도이다.
도2는 메모리 어레이(Memory Array)의 구성의 일 예를 도시한다.
도3은 NAND 스트링(String)의 단면도이다.
도4는 본 발명의 일 실시예에 따른 메모리를 사용한 전기 디바이 스(Electrical Device)의 일 예의 블록도를 나타낸다.
도5는 메모리 셀 임계값 분포들(Memory Cell Threshold Distributions)을 나타내고 다중 상태(Multi-State) 메모리 셀들을 프로그래밍하기 위한 기술의 일 예를 도시한다.
도6a는 2개의 인접한 워드 라인들(WLn과 WLn+1)을 보여준다.
도6b와 도6c는 현존하는 기술로 프로그램될 때, 도6a의 메모리 셀 어레이에서 2개의 인접한 셀들의 임계값 분포들에서의 유핀 효과(Yupin Effect)를 보여준다.
도7은 감소한 판독 방해(Read Disturb)를 가지는 메모리 디바이스들을 작동시키기 위한 처리의 일 실시예를 기술한 흐름도이다.
도8a 및 도8b는 비시프트된 판독들(Non-Shifted Reads)과 관련된 본 발명에 따라 수행되는 시프트된 워드 라인 판독들에서 충전 판독(Charge Read)을 도시하는 그래프들이다.
도9는 이상적인 분포, 최악의 유핀 시프트된 분포 및 본 발명에 따른 효과적인 분포를 도시한 그래프이다.
도10a 및 도10b는 각각의 시프트된 감지 및 기충전 전압들에 대한 분포들의 그래프들이다.
도11a 및 도11b는 각각의 임계 전압과 감지 및 기충전 전압들의 관계를 나타낸 그래프이다.
인접한 셀들에서 유핀 효과를 감소시키는 메모리 디바이스를 판독하기 위한 방법이 여기서 기술된다. 대표적인 메모리 디바이스가 아래 기술되고 방법은 그러한 디바이스 상에서 사용될 수 있다. 그러나 상기 방법은 많은 다른 타입들의 디바이스들에서 수행될 수 있고 여기서 기술되는 특정한 디바이스에 한정되지는 않는다.
도1은 본 발명의 구현에 사용될 수 있는 플래시 메모리 시스템의 일 실시예의 블록도이다. 메모리 셀 어레이(102)는 열 제어 회로(124), 행 제어 회로(106), c-소스 제어 회로(110) 및 p-웰(well) 제어 회로(108)에 의해 제어된다. 열 제어 회로(124)는 메모리 셀들에 저장된 데이터를 판독하고, 프로그램 연산 동안 메모리 셀들의 상태를 결정하고, 프로그래밍을 촉진하거나 또는 프로그래밍을 금지할 수 있도록 비트 라인들의 전위 레벨들을 제어하기 위해서 메모리 셀 어레이(102)의 비트 라인들에 연결된다. C-소스 제어 회로(110)는 메모리 셀들에 연결된 공통 소스 라인(도2에서 "C-소스"로 명칭됨)을 제어한다. P-웰 제어 회로(108)는 p-웰 전압을 제어한다.
메모리 셀들에 저장된 데이터는 열 제어 회로(124)에 의해 판독되고, 데이터 입력/출력 버퍼(122)를 통해 외부 I/O 라인들에 출력된다. 메모리 셀들에 저장되는 프로그램 데이터는 외부 I/O 라인들을 통해 데이터 입력/출력 버퍼(122)에 입력되고, 열 제어 회로(104)에 전송된다. 외부 I/O 라인들은 제어기(118)에 연결된다.
플래시 메모리 디바이스를 제어하기 위한 명령 데이터는 제어기(138)에 입력된다. 명령 데이터는 무슨 연산이 요청되는지 플래시 메모리에 통보한다. 입력 명 령은 열 제어 회로(124), 행 제어 회로(106), c-소스 제어 회로(110), p-웰 제어 회로(108) 및 데이터 입력/출력 버퍼(122)를 제어하는 상태 머신(116)에 전송된다. 또한, 상태 머신(116)은 READY/BUSY 또는 PASS/FAIL과 같은 플래시 메모리의 상태 데이터를 출력할 수 있다.
제어기(138)는 퍼스널 컴퓨터, 디지털 카메라 또는 개인 휴대 정보 단말기 (PDA: Personal Digital Assistant)와 같은 호스트 시스템에 연결되거나 또는 연결할 수 있다. 제어기(138)는 호스트로부터 명령들을 수신하고, 호스트로부터 데이터를 수신하고, 호스트에 데이터를 제공하고, 호스트에 상태 정보를 제공하기 위해서 호스트와 통신한다. 제어기(138)는 호스트로부터의 명령들을 상태 머신(116)과 통신하는 명령 회로들(114)에 의해서 해석되고 실행될 수 있는 명령 신호들로 변환한다. 일반적으로, 제어기(138)는 메모리 어레이에 쓰이거나 또는 상기 메모리 어레이로부터 판독되는 사용자 데이터를 위한 버퍼 메모리를 포함한다.
하나의 예시적인 메모리 시스템은 제어기(138) 및 메모리 어레이와 관련된 제어 회로, 입력/출력 및 상태 머신 회로들을 각각 포함하는 하나 이상의 집적 회로 칩들을 포함하는 하나의 집적 회로를 포함한다. 일 실시예에서, 메모리 어레이들과 제어기 회로는 함께 하나의 집적 회로 칩 상에 있다. 메모리 시스템은 호스트 시스템의 일부로서 내장될(Embedded) 수 있고, 호스트 시스템들에 착탈가능하게 삽입된 메모리 카드 또는 다른 패키지에 포함될 수 있다. 상기 착탈가능한 카드는 예를 들면, 제어기를 포함하는 것과 같이, 전체 메모리 시스템을 포함할 수 있고 또는 단지 호스트에 내장되는 제어기를 가지는 메모리 어레이 또는 어레이들과 관련 주변 회로들을 포함할 수 있다. 따라서, 제어기는 호스트에 내장될 수 있거나 또는 제거가능한 메모리 시스템 내에 포함될 수 있다.
도2는 메모리 셀 어레이(302)의 예시적 구조를 보여준다. 일 예로써, NAND 플래시 EEPROM은 1,024개 블록으로 분할되어 기술된다. 일 실시예에서, 각각의 블록에 저장된 데이터는 동시에 소거된다. 다른 실시예들에서, 소거 단위는 블록과는 다르다. 일 예로, 블록은 판독 연산을 수행하기 위한 셀들의 최소 유닛(unit), 프로그래밍 연산을 수행하기 위한 셀들의 최소 유닛, 그룹핑(Grouping)을 위한 일부 논리를 가지는 물리적으로 연속되거나 또는 이웃하는 메모리 셀들의 그룹핑 또는 또 다른 그룹핑일 수 있다.
각각의 블록에서, 도2의 예에서, 짝수 열들(Even Columns)과 홀수 열들(Odd Columns)로 분할된 8,512개의 열들이 있다. 또한, 비트 라인들은 짝수 비트 라인(BLe)과 홀수 비트 라인(BLo)으로 분할된다. 도2는 NAND 스트링을 형성하기 위해 직렬로 연결된 4개의 메모리 셀들을 보여준다. 비록 4개의 셀들이 각각의 NAND 스트링을 포함하기 위해서 보이고 있지만, 4개 이상 또는 이하가 사용될 수 있다. NAND 스트링의 한 단자는 제1 선택 트랜지스터(SGD)를 통해 대응하는 비트 라인에 연결되고, 또 다른 단자는 제2 선택 트랜지스터(SGS)를 통해 c-소스에 연결된다.
도3은 비트 라인(BL) 방향에서, 도2에 개략적으로 도시된 타입의 NAND 셀 유닛의 단면도를 나타낸다. p-타입 반도체 기판(209)의 표면(207)에서, p-타입 영역 c-p-웰(211)이 형성되는데, 상기 c-p-웰(211)은 상기 p-타입 기판으로부터 c-p-웰을 전기적으로 절연시키도록 n-타입 영역(210)에 의해 둘러쌓인다. 또한, n-타입 영역(210)은 제1 접촉 홀(220)과 n-타입 확산층(Diffusion Layer)(216)을 경유하여 제1 금속(MO)으로 이루어진 c-p-웰 라인에 연결된다. 또한, p-타입 영역 c-p 웰(211)은 제1 접촉 홀(220)과 p-타입 확산층(213)을 경유하여 c-p-웰 라인에 연결된다. c-p-웰 라인은 c-p-웰 제어 회로(108)에 연결된다(도1).
각각의 메모리 셀은 셀에 저장되는 데이터에 대응하는 전기 전하량을 저장하는 플로팅 게이트(FG), 게이트 전극(Electrode)을 형성하는 워드 라인(WL), 및 p-타입 확산층(12)으로 이루어진 드레인과 소스 전극들을 구비한다. 상기 플로팅 게이트(FG)는 터널 산화 필름(Tunnel Oxide Film)(214)을 경유하여 c-p-웰의 표면에 형성된다. 상기 워드 라인(WL)은 절연체 필름(Insulator Film)(215)을 경유하여 플로팅 게이트(FG) 상에 적층된다. (간결함을 위해서, 도3에 특별히 라벨되지는 않았지만, 터널 산화 필름(214)과 절연층은 각각의 플로팅 게이트들과 워드 라인들을 강조하는 것으로 이해될 수 있다.) 소스 전극은 제2 선택 트랜지스터(S)와 제1 접촉 홀(212)을 경유하여 제1 금속(M0)으로 이루어진 공통 소스 라인(c-소스)에 연결된다. 상기 공통 소스 라인은 c-소스 제어 회로(110)에 연결된다. 상기 드레인 전극은 제1 선택 트랜지스터(S), 제1 접촉 홀(220), 제1 금속(M0)의 중간 와이어링 및 제2 접촉 홀(표시되지 않음)을 경유하여 제2 금속(M1)으로 이루어진 비트 라인(BL)에 연결된다. 상기 비트 라인은 상기 열 제어 회로(124)에 연결된다. 각각의 열은 기판에 형성되고 절연 물질로 채워진, 셀로우 트렌치 아이솔레이션(STI : Shallow Trench Isolation)으로 공지된 트렌치(Trench)에 의해서 이웃한 열들로부터 절연된다. 플로팅 게이트들(FG)은 상기 셀로우 트렌치 아이솔레이션과 절연체 필름(15) 및 워드 라인(WL)에 의해 서로 절연된다.
인접한 플로팅 게이트들(FG) 간의 공간은 0.1㎛ 이하의 거리들로 감소하고, 플로팅 게이트들 간의 용량성 커플링은 증가하고 있다. 선택 트랜지스터(S)의 게이트 전극(SG)이 플로팅 게이트(FG)와 워드 라인(WL)으로서 동일한 형성 공정 처리 단계들에서 형성되므로, 상기 게이트 전극(SG)은 축적된 게이트 구조를 나타낸다.
판독 및 프로그래밍 연산들 중에, 4,256개의 메모리 셀들 또는 다중 메모리 셀들은 동시에 선택된다. 선택된 메모리 셀들은 동일한 워드 라인과 예를 들면, 짝수 비트 라인들과 같은 동일한 종류의 비트 라인을 가진다. 그러므로 532 바이트의 데이터는 동시에 판독되거나 또는 프로그램될 수 있다. 동시에 판독 또는 프로그램된 532 바이트의 데이터는 논리적 페이지(Logical Page)를 형성한다. 그러므로 한 개의 블록은 적어도 8개의 논리적 페이지들을 저장할 수 있다. 2진 모드에서, 각각의 워드 라인은 2개의 논리적 페이지들(짝수 비트 라인들을 위한 하나의 논리적 페이지와 홀수 비트 라인들을 위한 하나의 논리적 페이지)과 결합한다. 각각의 메모리 셀이 예를 들면, 다중 상태 셀과 같은 2 비트의 데이터를 저장할 때, 하나의 블록은 16 페이지들을 저장하고 각각의 워드 라인들은 4개의 논리적 페이지들(짝수 비트 라인들을 위한 2개의 논리적 페이지들과 홀수 비트 라인들을 위한 2개의 논리적 페이지들)과 결합한다. 또한, 다른 사이즈의 블록들도 본 발명에서 사용될 수 있다.
도4는 열 제어 회로(304)의 일부분을 나타낸다. 예를 들면 BLe와 BLo와 같은 각각의 비트 라인들의 패어(Pair)는 감지 증폭기(Sense Amplifier)(400)에 연결된다. 상기 감지 증폭기는 3개의 데이터 래치들(Data Latches)(제1 데이터 래치(402), 제2 데이터 래치(404) 및 제3 데이터 래치(406))에 연결된다. 각각의 3개의 데이터 래치들은 1 비트의 데이터를 저장할 수 있다. 상기 감지 증폭기는 연산들을 판독하거나 또는 검증하는 동안에 선택된 비트 라인의 전위 레벨(Potential Level)을 감지하고, 2진 방식으로 감지된 데이터를 저장하고, 프로그램 연산 동안에 비트 라인 전압을 제어한다. 상기 감지 증폭기는 "짝수BL" 및 "홀수BL" 신호 중 하나를 선택하는 것에 의해서 선택된 비트 라인에 선택적으로 연결된다. 데이터 래치들(402, 404 및 406)은 판독 데이터를 출력하고 프로그램 데이터를 저장하기 위해서 I/O 라인들(408)에 커플된다. I/O 라인들(408)은 도5의 데이터 입력/출력 버퍼(312)에 연결된다. 또한, 데이터 래치들(402, 404 및 406)은 상태 정보(State Information)를 받고 보내기 위해서 상태 라인(들)(410)에 연결된다. 일 실시예에서, 비트 라인들의 각각의 패어(짝수 및 홀수)에 대한 제1 데이터 래치(402), 제2 데이터 래치(404) 및 제3 데이터 래치(406)의 감지 증폭기가 있다.
전압들이, 미국 특허 제6,522,580호를 포함하는, 다수의 인용들에 기술된 방식으로 메모리 셀 어레이(102)를 동작시키기 위해서 인가된다. 특정한 예에서, 각각의 메모리 셀의 플로팅 게이트는 상태들 "11", "10", "10", "00" 중 하나를 가지는, 2 비트를 저장한다. 사용할 수 있는 전압들의 전체 테이블의 예는 미국 특허 제6,522,580호에 기재되어 있다. 일 예로, 워드 라인 "WL2" 및 비트 라인들 "BLe"가 판독 및 프로그래밍되기 위해서 선택되는 경우를 나타낸다. c-p-웰을 20V의 소거 전압으로 올리고 선택된 블록의 워드 라인들(WL)을 접지(Grounding)시킴으로써, 선택된 블록의 데이터는 소거된다. 선택되지 않은 블록들의 모든 워드 라인들(WL), 비트 라인들(BL), 선택 라인들(SG) 및 c-소스가 플로팅 상태에 있으므로, 이것들이 또한 c-p-웰과 용량성 커플링으로 인하여 거의 20V까지 올라간다. 그러므로 강한 전계(Electric Field)가 선택된 메모리 셀들(M)의 터널 산화 필름들(214)에만 인가되고, 선택된 메모리 셀들의 데이터는 터널 전류 흐름(Tunnel Current)이 터널 산화 필름(214)을 통해 흐름에 따라 소거된다. 이러한 예에서, 상기 소거된 셀은 4개의 가능한 프로그램된 상태들 중 하나, 즉, "11"이다.
프로그래밍 동작 동안에 플로팅 게이트(FG)에서 전자들을 저장하기 위해서, 선택된 워드 라인(WL2)은 프로그램 펄스 Vpgm에 연결되고 선택된 비트 라인들(BLe)은 접지된다. 강한 전계는 프로그래밍 동안에 상기 메모리 셀들(M)의 상기 터널 산화 필름들(214)에만 인가되고, 상기 터널 전류는 소거와 비교해서 반대 방향으로 터널 산화 필름(214)을 통해 흐르고, 그 후 논리적 상태가 "11"에서 다른 상태들 "10", "01" 또는 "00" 중의 하나로 변경된다. 소위 "자기-부스팅(Self-Boosting") 기술들로 공지된 기술들이 또한 일반적으로 프로그램 방해를 막기 위해서 사용된다.
판독 및 검증 연산들에서, 선택 게이트들(SGD 및 SGS) 및 예를 들면, WL0, WL1과 WL2와 같은 비선택된 워드 라인들이 예를 들면 4.5V의 판독 패스 전압(Read Pass Voltage)으로 상승하여, 상기 트랜지스터들 연산을 패스 게이트들로 만든다. 예를 들면 WL2와 같은 선택된 워드 라인은 소정의 전압에 연결되며, 그 레벨은 관련 메모리 셀의 임계 전압이 그러한 레벨에 도달했는지를 결정하기 위해서 각각의 판독 및 검증 연산에 대해 특정된다. 일 예로, 2개의 레벨 메모리 셀에 대한 판독 연산에서, 선택된 워드 라인(WL2)이 접지되고, 그 결과 임계 전압이 0V보다 높은지를 검출한다. 검증 연산에서, 선택된 워드 라인(WL2)은 일 예로, 2.4V에 연결되고, 그 결과 임계 전압이 적어도 2.4V에 도달했는지를 검증한다. 소스와 p-웰은 0V이다. 선택된 비트 라인들(BLe)은 일 예로 0.7V의 레벨로 기충전된다. 임계 전압이 판독 또는 검증 레벨보다 높을 경우, 관련된 비트 라인(BLe)의 전위 레벨은 비전도성 메모리 셀 때문에 상위 레벨(High Level)을 유지한다. 반면에, 임계 전압이 판독 또는 검증 레벨보다 낮을 경우, 관련된 비트 라인(BLe)의 전위 레벨은 전도성 메모리 셀(M) 때문에 하위 레벨(Low Level), 일 예로 0.5V보다 낮게 감소한다. 메모리 셀의 상태는 비트 라인에 연결되어 있는 감지 증폭기에 의해 검출된다. 소거되거나 또는 프로그램되는 메모리 셀들 간의 차이는 플로팅 게이트에 저장되는 전하가 음인지 아닌지에 의존한다. 일 예로, 음 전하가 플로팅 게이트에 저장될 경우, 임계 전압은 높아지고 트랜지스터는 강화 모드(Enhancement Mode)로 될 수 있다.
도5는 각각의 플로팅 게이트 저장 소자가 2 비트의 데이터, 즉 각각의 메모리 셀(M)에 4개의 데이터 상태들을 저장할 때 메모리 셀 어레이(102)에 대한 임계 전압 분포들을 도시한다. 곡선(760)은 소거된 상태("11" 데이터 상태)에 있는 어레이 내의 셀들의 임계 레벨들(VT)의 분포를 나타내며, 음의 임계 전압 레벨들이다. "10"과 "00" 사용자 데이터를 저장하는 메모리 셀들의 임계 전압 분포들(762 및 764)은 일 실시예에서, 각각 0V 와 1.2V인 판독 전압 Vr10과 Vr00 사이에 및 1.2V와 2.2V인 판독 전압들 Vr00과 Vr01 사이에 나타나있다. 곡선(766)은 "01" 데이터 상태로 프로그램되었던 셀들의 분포를 나타내며, 판독 패스 전압의 2.2V 이상이고 4.5V 이하로 설정된 가장 높은 임계 전압 레벨이다
판독 동작 동안에, Vr10, Vr00 및 Vr01에 대응하는 전압들이 메모리 셀의 전도 지점과 비전도 지점이 어느 지점인지를 결정하기 위해서 메모리 셀의 제어 게이트에 인가된다. 3개의 판독 동작들에 기반해서, 메모리 시스템은 메모리 셀에 있는 예를 들면, 상태와 같은, 임계 분포를 결정할 수 있다. 일 예로, 메모리 셀이 3개의 판독 연산들 중의 임의의 하나로 전도하지 않을 경우, 메모리 셀들은 상태 01이다. 제어 게이트에 Vr01가 인가될 때 메모리 셀이 단지 전도할 경우, 메모리 셀들은 상태 00이다. Vr00가 인가될 때 그리고 Vr10을 적용하지 않을 때 메모리 셀이 전도할 경우, 메모리 셀은 상태 10이다. Vr10, Vr00 및 Vr01을 적용할 때 메모리 셀이 전도할 경우, 메모리 셀들은 상태 11이다. 일 실시예에서, 각각의 판독 비교 포인트들(Read Compare Points)(Vr10, Vr00 및 Vr01)은 임계 분포들의 인접한 상태들 간의 중간포인트들(Midpoints)이다. 판독 비교 포인트들의 예들의 하나의 집합은 Vr10=0V, Vr00=1.2V 및 Vr01=2.2V를 포함한다. 그러나 다른 값들도 또한 사용될 수 있다.
상기에서 언급한 것처럼, 워드 라인들은 주어진 어레이에서 워드 라인 WL0에서 WL63까지, 순차적으로 쓰인다. 그러므로 도5는 다음 순차 워드 라인(WLn+1)이 쓰이기 전에 쓰인 워드 라인(WLn)의 상태를 나타낸다. 즉, 워드 라인(WLn)에서의 모든 분포들은 도5에서 워드 라인(WLn+1)이 아직 쓰이지 않았기 때문에, 인접한 워드 라인(WLn+1)에서 데이터에 의한 영향이 없다. 셀의 상위 및 하위 페이지들(Upper and Lower Pages)의 프로그래밍은 미국 특허 제6,522,580호 또는 제6,643,188호에 발표된 것처럼 하나 이상의 쓰기 패스들(Write Passes)에 따라서 이루어질 수 있다.
특정한 비트 패턴들(Patterns)이 각각의 분포들에 할당되었더라도, 프로그래밍이 일어나는 사이의 상태들이 도5에 나타낸 것과 다를 경우, 다른 비트 패턴들이 할당될 수 있다.
개선된 신뢰성을 제공하기 위해서, 개개의 분포들은 밀집해진(협소한 분포) 것이 양호한데, 왜냐하면 더 밀집한 분포가 더 넓은 판독 마진(분포들 간의 거리)을 가져오기 때문이다. 본 발명에 의하면, 분포 폭(Distribution Width)은 프로그래밍 속도에서의 현저한 저하없이 더 밀집하게 이루어진다.
도6은 2개의 인접한 워드 라인들(WLn과 WLn+1)을 지나는 6개의 메모리 셀들(240,242, 244, 246, 248 및 250)을 도시한다. 도6은 또한 워드 라인(WLn+1)이 쓰여진 뒤의 시점에서 인접한 워드 라인들(WLn 및 WLn+1)에 대한 비교 포인트들(Vr10, Vr00 및 Vr01)에 대한 2개의 분포들을 나타낸다.
워드 라인(WLn)에서, 상기 기술된 유핀 효과 때문에, "11" 및 "10"의 외견상의 분포들은 넓은 점선들(Dashed Lines) 상태들에 의해 보여지는 것처럼 프로그래밍 후에 존재하는 실선들(Solid Lines)에 의해 나타나는 임계 분포들보다 더 넓게 된다. 이것은 워드 라인(WLn)의 데이터의 초기 프로그래밍이 어떠한 인접한 플로팅 게이트들이 "00"과 "01" 상태들을 나타내는 더 높은 전하 레벨들을 포함하지 않는 상황에서 수행되기 때문이다. 외견상 초기 분포들의 확장(Broadening)은 인접한 워드 라인(WLn+1)에서의 셀들과 같이, 인접한 셀들이 이러한 더 높은 임계 레벨 상태들로 프로그램될 때 발생한다. 게다가, 가장 높은 상태들 "00" 및 "01"은 또한 인접한 플로팅 게이트들이 데이터로 쓰여지기 때문에 이러한 외견상 확장 효과를 받게 된다.
상기 이러한 외견상 확장 효과는 메모리가 동작할 수 있는 상태들의 수에 제한을 두고, 다른 동작 제한들을 생성하는 것이다. 상기 이러한 외견상 확장 효과는 더 넓은 외견상 분포들이 데이터 판독 연산 동안에 명확히 구별될 수 있도록 상태 분포들 사이에 충분히 큰 마진을 유지하는 것을 필요로한다. 연산 뒤에 기록된 인접한 플로팅 게이트들의 어떠한 전하 레벨들도 없기 때문에 메모리 어레이에서 가장 마지막의 워드 라인이 유핀 효과에 의해서 영향을 받지 않는다. 메모리 셀들의 "00" 및 "01" 상태들은 마지막에 프로그램된다. 페이지들(0, 1, 2, 및 3)로부터 비트들을 저장하는 셀들의 각각의 다른 6개의 상태들에 대해서, 그러나, 플로팅 게이트들 간을 커플링 시키는 필드 때문에 그것들의 외견상 임계 전압 분포들의 범위에 영향을 미치는 인접한 셀들의 후속 프로그래밍이 있다.
본 발명은 반복 판독 방법(Iterative Read Method)을 사용해서 상기 도시된 분포들의 유효 폭(Effective Width)을 감소시키기 위한 방법을 제공한다. 도7은 본 발명의 방법을 도시한 것이다.
일반적으로, 판독하기 위한 주어진 워드 라인(WLn)에 대해서, 다음 워드 라인(WLn+1)의 기판독(Pre-read)이 행해지고, 이후, 워드 라인(WLn+1)으로부터 데이터를 사용해서, 워드 라인(WLn)으로부터 데이터가 판독된다. 도7를 참조해서, 제1 단계(702)에서, 판독하기 위한 제1 워드 라인(WLn)이 식별되고, 단계(704)에서, 인접한 워드 라인의 러프 판독(Rough Read)이 수행된다. 러프 판독 단계(704)는 셀의 페이지 0 내용물을 결정하기 위한 단계이다. 즉, 단계(704)는 데이터 상태가 검사 포인트 전압(Check Point Voltage : Vcheck) 이상 또는 이하에 있는지 결정하기 위해서 필요하다. 일 실시예에서, 단계(704)에서, 단지 한 개의 판독이 만들어지고, 상기 검사 포인트 전압은 도5에 도시된 것처럼 표준 Vt 분포 범위들 사이의 중간 레벨로 설정된다. 일 실시예에서, Vcheck 전압은 Vr00까지 제어 게이트 전압과 동일하게 될 수 있다. 다른 실시예들에서, Vcheck는 개별 DAC 테이블과 함께 메모리 디바이스에서 구현될 수 있는 독립적인 파라미터이다.
단계(706)에서, 워드 라인(WLn+1)에서 Vcheck 이상인 모든 비트들이 알려져 있고, 따라서 이전 워드 라인(WLn)에서 아주 큰 워드 라인 대 워드 라인의 커플링 효과를 가지는 모든 비트들이 알려져 있다. 워드 라인(WLn+1)의 초기 판독이 워드 라인(WLn+1)에서 주어진 비트가 Vcheck 이상인 것으로 결정한 경우, 단계(708)에서, 워드 라인(WLn)에서의 목표 셀(Target Cell)은 적어도 하나의 판독 파라미터를 시프팅(Shifting)하는 것에 의해서 판독된다. 상기 판독 파라미터는 기충전 전압(Pre-charge Voltage), 감지 전압(Sense Voltage) 또는 2개 모두 일 수 있다. 그렇지 않으면, 셀은 정상적으로 판독된다. 따라서, 상기 방법은 쓰기 처리(Write Process)가 연속된 워드 라인들에 의해서 특정한 순서로 발생하는 경우, 계속되는 셀들은 앞선 비트 라인들에 의해 영향을 받는다.
셀들이 시프트된다는 사실에 의해, 단계(708)의 비트 라인 의존 판독(Bit Line Dependent Read)은 각각의 기술 수준의 알려진 특징들을 사용해서 판독 연산을 보상하는 것을 포함한다. 주어진 기술에 대해서, 인접한 워드 라인들에 의해 일어나는 커플링 시프트의 양은 일반적으로 알려져 있다. 90nm 기술에서, WLn+1 셀이 Vcheck 이상인 경우, WLn 셀은 0.15V에서 0.3V 사이의 범위에서 상향 시프티드된 임계 전압을 가질 수 있다. Vcheck 전압 아래인 WLn+1 셀들에 인접한 셀들은 시프트의 0V에서 0.15V 사이일 수 있다. 이러한 수들은 대표적인 것으로 인식될 수 있고, 다른 기술들은 다른 전압 범위들을 가지는 것으로 인식될 수 있다. 상기 언급한 바와 같이, 정상적인 판독 동안에, 선택된 비트 라인들(BLe)은 일 예로 0.7V의 레벨로 기충전된다. 본 발명에 따르면, 조정된 비트 라인에 대해서, 기충전 전압은 낮아지게 된다. 본 발명의 일 실시예에서, 시프트의 양은 전체 유핀 효과의 몇분의 몇(예를 들어, 특정 실시예에서, 1/2)이다. 따라서, 상기 기술된 70nm 기술의 경우에서, 0.3V의 전체 가능한 시프트의 1/2은 0.15V이다. 대안적으로, 감지 임계값(이러한 감지 임계값 아래에서, 해당 비트 라인(BLe)의 전위 레벨은, 데이터 없이, 고려되기 전에 감소될 수 있음)이 기충전 전압에 대해 상승된다. 어느 한 경우에서, 결과적인 분포는 1/2만큼 유효 폭을 감소시키는 것에 의해서 개선될 수 있다.
이러한 시프트가 도8a 및 도8b에 도시된다. 도8에서, 상기 감지 전압을 시프팅하는 효과가 나타난다. 유핀 시프티드(Yupin-shifted) 셀에 대한 시간에 대한 기충전 전압의 감쇠는 일반적인 감지 전압과 관련되어 도시된다. 측정 포인트(R)에서, 셀의 임계 전압은 상기 기술된 것처럼 상기 감지 증폭기에 의해서 측정된다. 도8a의 예에서, 유핀 효과가 발생하지 않을 때, 상기 셀은 판독 "1"을 가지게 된다. 그러나 워드 라인 대 워드 라인으로의 커플링 때문에, 정상적인 0.45V 임계값을 사용하는 것은 에러가 발생한다. 감지 전압을 0.6까지 올리는 시프팅에 의해서, 정확한 결과가 얻어진다. 마찬가지로, 도8b에서, 0.6V까지 낮게 시프트된 기충전 전압과, 0.45V의 일반적인 감지 전압에 의해 정확한 결과를 얻게 된다. 본 발명의 제1 실시예에 따르면, 단계(706)에서의 판독이 WLn에 대한 시프트 요구된다고 결정한 경우, 기충전 전압은 일정 양만큼 시프트 다운되거나 또는 감지 전압이 업되는데, 일 실시예에서 그 일정 양은 기대되는 최악의 유핀 시프트의 1/2(70nm 기술에서 0.15V)이다. 추가의 실시예에서, 감지 전압과 기충전 전압 모두는 부분적으로 시프트될 수 있다. 1/2의 값은 시프트의 유효 분포가 1/2만큼 감소되도록 선택된다. 다른 값들이 선택될 수 있다. 도9는 이상적인 분포와 최악의 분포와 관련된 분포에서의 이러한 시프트를 도시한다.
또 다른 추가 실시예에서, WLn+1의 부가 워드 라인 판독들은 유핀 효과의 정확한 양을 결정하기 위해서 제공될 수 있다. 이전 실시예들에서, 2개의 가정이 설정된다. 즉, 검사 전압 이상인 그러한 비트들(01 및 00)만이 보상에 사용될 수 있고, 최악의 시프트 양의 1/2만이 사용된다. 이러한 가정들은 WLn+1 비트 라인 판독을 단일 판독 단계로 감소시키기 위해서 설정된다. 정밀도을 더 크게 하기 위해서, 비트 라인(WLn+1) 상에서의 3회의 판독이 1회 대신 사용될 수 있다. 즉, WLn+1의 3회의 판독들은 WLn+1 상에서 비트들의 정확한 전하 값들을 결정하기 위해서 만들어질 수 있고, 시프트 양들은 더욱 정확하게 조정될 수 있다. 일 예로, 판독되는 셀에 (00) 값이 인접하고 있음을 결정하기 위해서, 3회의 판독이 WL+1 상에서 사용될 경우, 이전 예들에서 0.3V인 전체 시프트 양이 사용될 수 있다.
도10a 및 도10b는 감지 전압과 기충전 전압의 함수로써 측정된 임계 전압 분포의 시프트를 도시한다. 도10a에서, 1.1보다 큰 모든 셀들에 대한 분포가 도시되며, 여기서 감지 전압은 0.5V 간격으로 증가한다. 도10b에서, 기충전 전압은 20mV 증가값으로 감소한다. 그 가운데 있어서, 분포들의 시프트는 클램프(Clamp) 또는 감지 전압들에서의 시프트에 비례한다.
이러한 관계는 감지 전압과 기충전 클랩 전압(clap voltage)이 임계 전압과 관련되어 시프트하는 것을 보여주는 다음의 도11a 및 도11b에 도시되어 있다. 도11a에서 보여주듯이, 감지 전압이 증가함에 따라, 임계 전압 측정값은 감소한다. 마찬가지로, 기충전 전압들보다 낮은 것에 대해서, 임계 전압 측정값은 낮아진다.
추가로, 상기 언급한 바와 같이, 상기 어레이에서 상기 가장 마지막 워드 라인은 추후 쓰인 워드 라인에 의해서 영향을 받지않기 때문에, 상기 방법은 상기 어레이에서 상기 가장 마지막 워드 라인을 수행하도록 요구되지 않는다.
본 발명의 앞선 상세한 설명은 도면과 설명의 목적들을 위해 제공된다. 또한, 상기 상세한 설명은 정확한 양식으로 출원된 본 발명을 철저하게 하거나 또는 제한하는 것으로 생각해서는 안 된다. 본 발명의 원리들은 현재 존재하고 새로운 기술을 개발하는데 사용할 수 있는 것으로 생각되는 비휘발성 메모리들의 다양한 타입들에 적용할 수 있다. 본 발명의 구현들은, 그러나, 저장 소자들이 플로팅 게이트들인 플래시 전기적 소거 및 프로그램 가능 읽기 전용 메모리(EEPROM : Electrical Erasable Programmable Read Only Memory)와 관련하여 기술된다. 많은 수정들과 변화들이 상기 언급된 설명으로 미루어보아 가능하다. 기술된 실시예들은 본 발명의 원리들을 최상으로 설명하기 위해 선택되고, 상기 기술된 실시예들에 의한 본 발명의 실질적인 응용은 당업계에서 다른 기술들을 특정한 사용을 고려하기에 적당하도록 다양한 실시예들과 다양한 수정들을 가진 본 발명을 최상으로 이용할 수 있게 한다. 본 발명의 범위는 본 명세서에 첨부되는 특허청구범위에 의해 정의된다.

Claims (32)

  1. 판독하기 위한 워드 라인(Word Line)(WLn)을 선택하는 단계와;
    워드 라인(WLn) 뒤에 기록된 인접한 워드 라인(WLn+1)을 판독하는 단계와; 그리고
    기충전 전압(Pre-charge voltage)을 선택적으로 조정함으로써 워드 라인(WLn)에서 선택된 비트를 판독하는 단계를 포함하는 것을 특징으로 하는 열들(Columns)과 행들(Rows)로 배열된 비휘발성 메모리(Non-volatile Memory)를 판독하기 위한 방법.
  2. 제1항에 있어서,
    상기 워드 라인(WLn)에서 선택된 비트를 판독하는 단계는 감지 전압(Sense Voltage)을 조절하는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리(Non-volatile Memory)를 판독하기 위한 방법.
  3. 제2항에 있어서,
    상기 선택된 비트를 판독하는 단계는 상기 감지 전압을 증가시키는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  4. 제3항에 있어서,
    상기 감지 전압을 증가시키는 단계는 상기 선택된 비트에 대한 인접한 비트의 최대 커플링 효과(Coupling Effect)의 일부분과 동일한 양만큼 상기 감지 전압을 증가시키는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  5. 제4항에 있어서,
    상기 일부분은 1/2인 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  6. 삭제
  7. 제1항에 있어서,
    상기 선택된 비트를 판독하는 단계는 기충전 전압을 감소시키는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  8. 제7항에 있어서,
    상기 기충전 전압을 감소시키는 단계는 상기 선택된 비트에 대한 인접한 비트의 최대 커플링 효과의 일부분과 동일한 양만큼 상기 기충전 전압을 감소시키는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  9. 제1항에 있어서,
    상기 방법은, 인접한 워드 라인을 판독하는 단계 이후에, 상기 선택된 비트에 인접한 워드 라인(WLn+1)에서 비트가 검사 전압(Check Voltage) 이상인 임계 전압(Threshold Voltage)을 가지는지 결정하는 단계를 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  10. 제9항에 있어서,
    상기 선택된 비트를 판독하는 단계는 워드 라인(WLn+1)에서 상기 비트가 상기 검사 전압보다 클 경우에만 발생하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  11. 제10항에 있어서,
    상기 검사 전압은 임계 전압 분포(Threshold Voltage Distribution)의 1/2인 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  12. 제1항에 있어서,
    각각의 워드 라인은 다중 상태(Multi-state) 메모리 셀들을 포함하고, 상기 다중 상태 메모리 셀들 각각은 다중 상태 메모리를 소유하며, 그리고 상기 인접한 워드 라인을 판독하는 단계는 각각의 셀의 임계 전압 상태를 결정하는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  13. 제12항에 있어서,
    상기 인접한 워드 라인을 판독하는 단계는 적어도 3번 상기 셀을 판독하는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  14. 제13항에 있어서,
    상기 워드 라인(WLn)에서 선택된 비트를 판독하는 단계는, 상기 선택된 비트에 대한 인접한 비트의 커플링 효과와 동일한 양만큼 감지 전압을 감소시키는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  15. 제13항에 있어서,
    상기 선택된 비트를 판독하는 단계는 상기 선택된 비트에 대한 인접한 비트의 상기 커플링 효과와 동일한 양만큼 기충전 전압을 증가시키는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  16. 삭제
  17. 제1 워드 라인에서 판독하기 위한 선택된 비트를 결정하는 단계와;
    상기 제1 워드 라인 뒤에 기록된 인접한 워드 라인을 판독하는 단계와;
    상기 선택된 비트에 인접한 비트가 검사 값(Check Value)보다 큰 임계 전압을 가지는지 결정하는 단계와; 그리고
    상기 선택된 비트가 상기 검사 값보다 큰 임계 전압을 가질 경우, 판독 전압을 선택적으로 조정함으로써 워드 라인에서 상기 선택된 비트를 판독하는 단계를 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  18. 제17항에 있어서,
    상기 판독 전압은 감지 전압인 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  19. 제18항에 있어서,
    상기 선택된 비트를 판독하는 단계는 상기 감지 전압을 증가시키는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  20. 제19항에 있어서,
    상기 감지 전압을 증가시키는 단계는 상기 선택된 비트에 대한 인접한 비트의 최대 커플링 효과의 1/2과 동일한 양만큼 상기 감지 전압을 증가시키는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  21. 제17항에 있어서,
    상기 판독 전압은 기충전 전압인 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  22. 제17항에 있어서,
    상기 선택된 비트를 판독하는 단계는 기충전 전압을 감소시키는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  23. 제22항에 있어서,
    상기 기충전 전압을 감소시키는 단계는 상기 선택된 비트에 대한 인접한 비트의 최대 커플링 효과의 1/2과 동일한 양만큼 감지 전압을 감소시키는 것을 포함하는 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  24. 제17항에 있어서,
    상기 검사 값은 다중 상태 셀 어레이(Multi-state Cell Array)의 임계 전압 분포의 1/2인 것을 특징으로 하는 열들과 행들로 배열된 비휘발성 메모리를 판독하기 위한 방법.
  25. 시스템으로부터 데이터를 판독할 수 있는 코드를 포함하는 메모리 시스템에 있어서,
    행들과 열들로 배열된 다중 상태 메모리 셀들(Multi-state Memory Cells)의 어레이(Array)와;
    상기 코드(Code)를 실행시키는 제어기(Controller)를 포함하여 구성되며, 상기 코드는:
    제1 행 라인(Row-line)에서 판독하기 위한 선택된 비트를 결정하는 단계와;
    상기 제1 행 라인 뒤에 기록된 인접한 행 라인을 판독하는 단계와;
    상기 선택된 비트에 인접한 비트가 검사 값보다 큰 임계 전압을 가지는지 결정하는 단계와; 그리고
    상기 선택된 비트가 상기 검사 값보다 큰 임계 전압을 가질 경우, 판독 전압을 선택적으로 조정함으로써 행 라인에서 상기 선택된 비트를 판독하는 단계를 수행하는 것을 특징으로 하는 시스템으로부터 데이터를 판독할 수 있는 코드를 포함하는 메모리 시스템.
  26. 제25항에 있어서,
    상기 판독 전압은 감지 전압인 것을 특징으로 하는 시스템으로부터 데이터를 판독할 수 있는 코드를 포함하는 메모리 시스템.
  27. 제26항에 있어서,
    상기 선택된 비트를 판독하는 단계는 상기 감지 전압을 증가시키는 것을 포함하는 것을 특징으로 하는 시스템으로부터 데이터를 판독할 수 있는 코드를 포함하는 메모리 시스템.
  28. 제25항에 있어서,
    상기 판독 전압은 기충전 전압인 것을 특징으로 하는 시스템으로부터 데이터를 판독할 수 있는 코드를 포함하는 메모리 시스템.
  29. 제25항에 있어서,
    상기 선택된 비트를 판독하는 단계는 기충전 전압을 감소시키는 것을 포함하는 것을 특징으로 하는 시스템으로부터 데이터를 판독할 수 있는 코드를 포함하는 메모리 시스템.
  30. 제25항에 있어서,
    상기 판독하는 단계는 기충전 전압과 감지 전압 모두를 조정하는 것을 포함하는 것을 특징으로 하는 시스템으로부터 데이터를 판독할 수 있는 코드를 포함하는 메모리 시스템.
  31. 제25항에 있어서,
    상기 검사 값은 다중 상태 셀 어레이의 임계 전압 분포의 1/2인 것을 특징으로 하는 시스템으로부터 데이터를 판독할 수 있는 코드를 포함하는 메모리 시스템.
  32. 제1 워드 라인에서 판독하기 위한 선택된 비트를 결정하기 위한 수단과;
    상기 제1 워드 라인 뒤에 기록된 인접한 워드 라인을 판독하기 위한 수단과;
    상기 선택된 비트에 인접한 비트가 검사 값보다 큰 임계 전압을 가지는지 결정하기 위한 수단과; 그리고
    상기 선택된 비트가 상기 검사 값보다 큰 임계 전압을 가질 경우, 판독 전압을 선택적으로 조정함으로써 워드 라인에서 상기 선택된 비트를 판독하기 위한 수단을 포함하여 구성되는 것을 특징으로 하는 장치.
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