KR101552210B1 - 불휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

불휘발성 메모리 장치 및 그것의 읽기 방법 Download PDF

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Abstract

본 발명에 따른 불휘발성 메모리 장치의 읽기 방법은, 선택된 메모리 셀들에 인접하는 셀들의 데이터를 센싱하는 단계; 및 상기 인접 메모리 셀들의 데이터를 참조하여 상기 선택된 메모리 셀들 각각의 비트 라인을 선택적으로 프리차지하는 단계를 포함한다.

Description

불휘발성 메모리 장치 및 그것의 읽기 방법{NONVOLATILE MEMORY DEVICE AND READ METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 및 그것의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
불휘발성 메모리들 중에서도 플래시 메모리는 전기적으로 셀의 데이터를 일괄적으로 소거하는 기능이 있기 때문에 컴퓨터 및 메모리 카드 등에 널리 사용되고 있다. 플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 노어형과 낸드형으로 구분된다. 노어형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 형태로서, 채널 핫 일렉트론(Channel Hot Electron) 방식을 사용하여 데이터를 저장하고, F-N 터널링(Fowler-Nordheim tunneling) 방식을 사용하여 데이터를 소거한다. 그리고 낸드형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 형태로서, F-N 터널링 방식을 사용하여 데이터를 저장 및 소거한다.
플래시 메모리 장치의 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 하나의 메모리 셀에 1-비트 데이터를 저장하는 경우, 메모리 셀은 2개의 문턱 전압 상태들, 즉 논리 "1"과 논리 "0" 중 어느 하나에 대응되는 문턱 전압을 갖는다. 이에 반해서, 하나의 메모리 셀에 2-비트 데이터를 저장하는 경우, 메모리 셀은 4개의 문턱 전압 상태들 중 어느 하나에 속하는 문턱 전압을 갖는다. 또한, 하나의 메모리 셀에 3-비트 데이터를 저장하는 경우, 메모리 셀은 8개의 문턱 전압 상태들 중 어느 하나에 포함되는 문턱 전압을 갖는다. 최근에는, 하나의 메모리 셀에 4-비트 데이터 또는 그 이상의 데이터를 저장하기 위한 다양한 기술들이 활발히 연구되고 있는 실정이다.
본 발명의 목적은 높은 데이터 신뢰성을 제공하는 불휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리 장치의 읽기 방 법은, 선택된 메모리 셀들에 간섭을 제공하는 인접 메모리 셀들의 데이터를 센싱하는 단계; 및 상기 인접 메모리 셀들의 데이터를 참조하여 상기 선택된 메모리 셀들 각각의 비트 라인을 선택적으로 프리차지하는 단계를 포함한다.
일 실시예에 있어서, 상기 인접 메모리 셀들은 상기 선택된 메모리 셀들에 미치는 간섭의 크기에 따라 복수의 그룹들로 구분된다.
다른 실시예에 있어서, 상기 복수의 그룹들은 상기 간섭의 크기에 따라 공격 셀과 비공격 셀로 구분된다.
또 다른 실시예에 있어서, 상기 선택된 메모리 셀들 및 상기 인접 메모리 셀들에 저장된 데이터는 랜덤 연산에 의해 처리된 데이터이다.
상기 목적을 달성하기 위한 본 발명의 불휘발성 메모리 장치는, 복수의 메모리 셀들을 포함하는 셀 어레이; 상기 복수의 메모리 셀들 각각의 비트 라인에 연결되며, 읽기 동작시 인접한 메모리 셀들의 데이터를 참조하여 선택 메모리 셀들 각각의 비트 라인을 선택적으로 프리차지하는 페이지 버퍼; 및 상기 읽기 동작시 상기 인접한 메모리 셀들의 데이터를 래치하도록, 그리고 상기 래치된 데이터에 따라 상기 선택 메모리 셀들 각각의 비트 라인을 선택적으로 프리차지하도록 상기 페이지 버퍼를 제어하는 제어 로직을 포함한다.
일 실시예에 있어서, 상기 인접한 메모리 셀들은 상기 래치된 데이터에 따라 공격 셀 또는 비공격 셀로 분류되며, 상기 공격 셀에 인접한 선택 메모리 셀은 상기 비공격 셀에 인접한 선택 메모리 셀과 서로 다른 시점에 센싱된다.
다른 실시예에 있어서, 상기 비공격 셀에 인접한 선택 메모리 셀을 읽기 위 한 제 1 읽기 전압과 상기 공격 셀에 인접한 선택 메모리 셀을 읽기 위한 제 2 읽기 전압을 제공하기 위한 전압 발생기를 더 포함한다.
이상과 같은 본 발명에 따르면, 읽기 동작시 주변 셀들의 상태 정보를 참조하여 선택적인 비트 라인 프리차지 및 센싱을 수행하여 읽기 속도 및 데이터 신뢰성을 높일 수 있다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 불휘발성 메모리 장치로서 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 산포(Distribution)의 의미는 특정 단위(페이지, 블록, 칩)의 메모리 셀들에서 문턱 전압에 대응하는 메모리 셀들의 수를 의미한다. 본 발명의 기술적 특징을 설명하기 위하여 선택된 메모리 셀들에 대한 인접 셀(Adjacent Cell)이란 용어가 사용될 것이다. 인접 셀은 선택된 메모리 셀의 인접한 워드 라인에 연결되는 메모리 셀들을 의미한다. 즉, 선택된 메모리 셀보다 나중에 프로그램된 메모리 셀들로 선택된 메모리 셀들의 산포 변화에 영향을 미치는 셀들이다.
인접 셀(Adjacent Cell)은 또한 공격 셀(Aggressor)과 비공격 셀(Non-aggressor)이라는 용어로 더욱 세분화된다. 공격 셀(Aggressor)은 인접한 메모리 셀들에 상대적으로 큰 간섭(예를 들면, 커플링 또는 프로그램 디스터브)을 제공하는 메모리 셀을 지칭한다. 비공격 셀은 공격 셀(Aggressor)에 비하여 간섭이 없거나 상대적으로 작은 간섭을 제공하는 메모리 셀들을 지칭한다. 공격 셀이나 비공격 셀들의 분류 기준은 메모리 장치의 동작 조건이나 프로그램 방법 및 순서, 환경의 변화, 사용자의 의도에 의해서 변경되거나 조정될 수 있다.
본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 플래시 메모리 장치의 문턱 전압 분포를 예시적으로 보여주는 도면이다. 도 1을 참조하면, 하나의 메모리 셀에 2-비트가 저장되는 멀티 레벨 셀(Multi-Level Cell: MLC)의 문턱 전압 분포가 도시되어 있다.
데이터 '11'에 대응하는 소거 상태(E0)는 가장 낮은 문턱 전압 레벨을 갖는다. 그리고 데이터 '10'에 대응하는 프로그램 상태(P1), 데이터 '00'에 대응하는 프로그램 상태(P2) 및 데이터 '01'에 대응하는 프로그램 상태(P3)들로 각각의 2-비트 데이터와 프로그램 상태들이 배열될 수 있다. 여기서, 상태들(E0, P1, P2, P3) 각각에 대응하는 2-비트 데이터의 대응 관계는 예시에 지나지 않는다. 메모리 장치의 설계 방식에 따라 상태들(E0, P1, P2, P3)과 그에 대응하는 2-비트 데이터는 다양하게 변경될 수 있다. 또한, 설명의 편의를 위해서 2-비트 MLC를 예시적으로 도시되어 있으나, 3-비트, 4-비트 MLC에서도 본 발명과 동일한 기술적 특징이 적용될 수 있음은 자명하다.
플래시 메모리 장치에서 메모리 셀의 문턱 전압은 인접한 메모리 셀의 프로그램 상태에 따라 영향을 받는다. 예를 들면, 프로그램 디스터브(Program distrubance)나 커플링 효과에 의하여 메모리 셀의 문턱 전압은 의도하지 않게 높아지거나 낮아질 수 있다. 좀더 자세히 설명하면 다음과 같다.
최초 메모리 셀이 프로그램되면, 메모리 셀들의 문턱 전압 산포는 실선으로 도시된 산포들(10, 20, 30, 40)을 형성하게 될 것이다. 그러나, 인접 셀들(특히, 공격 셀)의 프로그램에 따라 커플링 또는 프로그램 디스터브 현상에 따라 산포 (10)에 대응하는 메모리 셀들의 문턱 전압은 산포 (15)로 이동한다. 마찬가지로, 문턱 전압의 산포들(20, 30, 40) 각각에 대응하는 메모리 셀들의 문턱 전압은 공격 셀들의 프로그램에 따라 산포 (25, 35, 45)로 시프트될 수 있다.
읽기 동작시에는 문턱 전압의 이동을 고려하여 동일한 메모리 셀을 서로 다른 읽기 전압 레벨을 사용하여 복수 회 감지하는 방식이 시도되고 있다. 그러나, 이러한 읽기 방법에 따르면, 선택된 메모리 셀들에 대한 센싱을 동시에 실시하고, 인접 셀들 중 공격 셀들의 유무에 따라 읽혀진 데이터를 유효 데이터 또는 무효 데이터로 처리하고 있다. 이러한 센싱 방식을 멀티-스텝 센싱(Multi-step Sensing)이 라 한다. 하지만, 이러한 멀티-스텝 센싱을 사용하는 경우에는 현저한 읽기 속도의 저하 문제가 발생한다. 또한, 멀티-스텝 센싱에서 선택된 메모리 셀들이 모두 센싱되기 때문에 공통 소스 라인 노이즈(CSL Noise)를 피하기 어렵다.
도 2는 본 발명의 불휘발성 메모리 장치(100)를 간략히 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 불휘발성 메모리 장치(100)는 읽기 동작시에 공격 셀에 대한 정보를 참조하여 선택된 메모리 셀들의 비트 라인을 선택적으로 프리차지 및 감지 증폭한다. 이러한 동작은 제어 로직(150)과 페이지 버퍼(130)에 의해서 구현된다. 좀더 자세히 설명하면 다음과 같다.
셀 어레이(110)는 비트 라인 및 워드 라인에 연결되는 메모리 셀들을 포함한다. 특히, 멀티 레벨 셀(Multi-Level Cell: MLC)은 하나의 셀에 복수 비트들을 저장하기 위하여 다수의 문턱 전압 분포들 중 어느 하나로 프로그램된다. 멀티 레벨 셀은, 제한된 문턱 전압 윈도우(Threshold voltage window) 내에서 저장되는 비트 수(k)에 대응하는 문턱 전압 상태 수(2k)를 포함하기 위하여 조밀하게 프로그램되어야 한다. 따라서, 셀들 간의 간섭은 데이터 신뢰성을 저하시키는 주요 요인이 되고 있다. 집적도의 증가에 따라 셀 어레이(110)에서 메모리 셀들 간에 발생하는 간섭을 차단하기 위한 기술이 절실해지고 있다.
행 디코더(120)는 일반적으로 행 어드레스(Row Address)에 응답하여 워드 라인을 선택한다. 행 디코더(120)는 전압 발생기(160)로부터 제공되는 각종 워드 라인 전압을 선택된 워드 라인들로 전달한다. 프로그램 동작시, 선택 워드 라 인(Selected WL)으로는 프로그램 전압(Vpgm; 약 15~20V)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)으로는 패스 전압(Vpass)을 전달한다. 독출 동작 시, 행 디코더(120)는 전압 발생기(160)로부터 제공되는 선택 읽기 전압(Vrd, Vrd′)을 선택된 워드 라인으로, 비선택 읽기 전압(Vread, 약 5V)를 비선택 워드 라인으로 제공한다. 특히, 행 디코더(120)는 공격 셀들로 인하여 문턱 전압이 시프트된 메모리 셀들의 독출 동작시에는 선택 읽기 전압(Vrd)보다 높은 선택 읽기 전압(Vrd′)을 제공하게 될 것이다.
페이지 버퍼(130)는 동작 모드에 따라 기입 드라이버(Write driver)로서 또는 감지 증폭기(Sense amplifier)로서 동작한다. 예를 들면, 페이지 버퍼(130)는 읽기 동작 모드에서 감지 증폭기로서 그리고 프로그램 동작 모드에서 기입 드라이버로서 동작한다. 본 발명의 페이지 버퍼(130)는 읽기 동작시 인접 셀의 문턱 전압 상태에 따라 선택된 메모리 셀에 대한 비트 라인 프리차지 동작을 선택적으로 실시한다. 즉, 페이지 버퍼(130)는 선택된 메모리 셀의 데이터를 센싱하기 이전에 인접 셀에 대한 읽기를 수행한다.
페이지 버퍼(130)는 인접 셀들이 공격 셀로 분류되는 선택 셀들과 인접 셀이 비공격 셀로 분류되는 선택 셀들의 비트 라인 프리차지 동작을 별도로 진행한다. 예를 들면, 페이지 버퍼(130)는 제어 로직(150)의 프리차지 제어 신호(PRCH_CNTL)에 응답하여 비공격 셀에 인접한 선택 메모리 셀들의 비트 라인을 먼저 프리차지하여 센싱한다. 이후에, 페이지 버퍼(130)는 공격 셀에 인접한 선택 메모리 셀들의 비트 라인을 프리차지하여 센싱한다. 비트 라인의 프리차지 순서는 상술한 설명에 만 국한되지는 않는다.
입출력 버퍼(140)는 입출력 핀을 통해서 입력되는 어드레스 또는 프로그램 데이터 등을 일시 저장한다. 입출력 버퍼(140)는 저장된 어드레스를 어드레스 버퍼(미도시됨)로, 프로그램 데이터는 페이지 버퍼(130) 측으로, 그리고 명령어는 명령어 레지스터(미도시됨)로 전달한다. 읽기 동작시, 페이지 버퍼(130)로부터 제공되는 독출 데이터가 입출력 버퍼(140)를 통해서 외부로 출력될 것이다.
제어 로직(150)은 본 발명에 따른 읽기 동작 절차에 따라 페이지 버퍼(130)나 전압 발생기(160)를 제어한다. 읽기 동작시, 제어 로직(150)은 선택된 메모리 셀들의 인접 셀들에 대한 읽기를 먼저 수행한다. 선택된 메모리 셀들의 데이터를 센싱할 때, 제어 로직(150)은 인접 셀들의 프로그램 상태에 따라 선택 읽기 전압을 서로 다른 레벨(Vrd 또는 Vrd′)로 제공하도록 전압 발생기(160)를 제어한다. 즉, 비공격 셀들에 인접한 선택 메모리 셀들에 대한 비트 라인 프리차지 및 센싱 동작시에, 제어 로직(150)은 선택된 워드 라인으로 선택 읽기 전압(Vrd)이 제공되도록 전압 발생기(160)를 제어한다. 공격 셀들에 인접한 메모리 셀들에 대한 프리차지 및 센싱 동작시에, 제어 로직(150)은 워드 라인으로 보상된 선택 읽기 전압(Vrd′)이 제공되도록 전압 발생기(160)를 제어한다. 선택 읽기 전압(Vrd′)은 선택 읽기 전압(Vrd)보다 더 높은 레벨일 수 있다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 직류 전압을 발생한다. 본 발명의 전압 발생기(160)는 제어 로직(150)의 제어에 응답하여 불휘발성 메모리 장치(100)의 프로그램을 위한 제반 직류 전압을 제공한다. 특히, 제어 로직(150)의 제어에 따라 선택된 메모리 셀들을 읽기 위한 읽기 전압들(Vrd, Vrd′, Vread)을 제공한다.
이상의 도 2에서 설명된 본 발명의 실시예에 따르면, 본 발명의 불휘발성 메모리 장치(100)는 인접 셀의 특성에 따라 선택된 메모리 셀들의 비트 라인 프리차지를 선택적으로 실시한다.
도 3a 및 도 3b는 도 2의 셀 어레이(110) 및 페이지 버퍼(130)에 의한 선택적 비트 라인 프리차지(BL precharge) 동작을 보여주기 위한 도면들이다. 워드 라인(WLn)에 연결된 선택된 메모리 셀들(211~218)을 읽기 위한 비트 라인 프리차지(BL precharge)는 워드 라인(WLn+1)에 연결된 인접 셀들(221~228)의 프로그램 상태에 따라서 결정된다.
도 3a를 참조하면, 비공격 셀들에 인접한 선택 메모리 셀들의 읽기 동작 조건을 간략히 보여준다. 우선, 선택된 메모리 셀들(211~218)을 읽기 위해서 인접 셀들(221~228)의 프로그램 상태를 검출하기 위한 읽기 동작이 선행된다. 인접 셀들(221~228) 전체에 대한 읽기 결과, 일부의 인접 셀들(221, 224, 225, 227)이 공격 셀(Aggressor)로 검출되었다고 가정하자. 공격 셀은, 예를 들면, 주변 셀들에 커플링 영향을 크게 미치는 프로그램 상태(P1 또는 P3)로 프로그램된 메모리 셀들일 수 있다. 그리고, 나머지 인접 셀들(222, 223, 226, 228)은 비공격 셀로 검출되었다고 가정하자. 비공격 셀들(222, 223, 226, 228)은 프로그램 상태(E0 또는 P2)로 프로그램된 메모리 셀들이라 가정하자.
그러면, 비공격 셀들(222, 223, 226, 228)에 각각 인접한 선택 메모리 셀 들(212, 213, 216, 218)의 비트 라인에 대한 프리차지 및 감지 증폭이 진행된다. 선택 메모리 셀들(212, 213, 216, 218)을 읽기 위해서 페이지 버퍼(130)는 비트 라인들(BL1, BL2, BL5, BL7)을 프리차지한다. 그리고, 선택 메모리 셀들의 워드 라인(WLn)에는 선택 읽기 전압(Vrd)을 그리고 비선택 워드 라인(WLn+1)으로는 비선택 읽기 전압(Vread)을 제공한다. 그러면, 선택 메모리 셀들(212, 213, 216, 218) 각각은 프로그램 상태에 따라 공통 소스 라인(CSL)과 비트 라인간의 전류 경로를 제공하거나 차단한다. 따라서, 선택 메모리 셀들(212, 213, 216, 218) 각각은 프로그램 상태에 따라 공통 소스 라인(CSL)으로 감지증폭 전류들(Ise1, Ise2, Ise5, Ise7)을 흐르게 하거나 차단한다. 이때, 페이지 버퍼(130)는 프리차지된 비트 라인의 전압 강하 여부를 감지하여 선택 메모리 셀들(212, 213, 216, 218)의 저장된 데이터를 센싱한다.
도 3b를 참조하면, 비공격 셀들(222, 223, 226, 228)에 인접한 선택 메모리 셀들(212, 213, 216, 218)의 읽기 동작시, 워드 라인(WLn)에 제공되는 선택 읽기 전압(Vrd)의 레벨이 간략히 도시되었다. 선택 메모리 셀들(212, 213, 216, 218) 각각은 비공격 셀들(222, 223, 226, 228)로부터 상대적으로 작은 간섭을 받은 메모리 셀들이다. 따라서, 선택 메모리 셀들(212, 213, 216, 218)의 문턱 전압은 각각 분포들(10, 20, 30, 40) 중에 어느 하나에 포함되는 것으로 간주할 수 있다. 따라서, 선택 메모리 셀들(212, 213, 216, 218)을 센싱하기 위한 선택 읽기 전압(Vrd: Vrd1, Vrd2, Vrd3)은 분포들(10, 20, 30, 40) 각각을 식별하기 위한 레벨로 제공되어야 할 것이다.
도 4a 및 도 4b는 공격 셀들(221, 224, 225, 227)에 인접한 선택 메모리 셀들(211, 214, 215, 217)의 읽기 동작 조건을 간략히 보여준다. 선택 메모리 셀들(211, 214, 215, 217)의 비트 라인에 대한 프리차지 및 감지 증폭이 진행된다. 선택 메모리 셀들(211, 214, 215, 217)을 읽기 위해서 페이지 버퍼(130)는 비트 라인들(BL0, BL3, BL4, BL6)을 프리차지한다. 그리고, 선택 메모리 셀들(211, 214, 215, 217)의 워드 라인(WLn)에는 읽기 전압(Vrd′)을 그리고 비선택 워드 라인(WLn+1)으로는 비선택 읽기 전압(Vread)을 제공한다. 그러면, 선택 메모리 셀들(211, 214, 215, 217) 각각은 프로그램 상태에 따라 공통 소스 라인(CSL)과 비트 라인 간의 전류 경로를 제공하거나 차단한다. 따라서, 선택 메모리 셀들(211, 214, 215, 217) 각각은 프로그램 상태에 따라 공통 소스 라인(CSL)으로 감지증폭 전류들(Ise0, Ise3, Ise4, Ise6)을 흐르게 하거나 차단한다. 이때, 페이지 버퍼(130)는 프리차지된 비트 라인의 전압 강하의 크기를 감지하여 선택 메모리 셀들(211, 214, 215, 217)에 저장된 데이터를 센싱한다.
도 4b를 참조하면, 공격 셀들과 인접한 선택 메모리 셀들(212, 213, 216, 218)에 대한 읽기 동작시, 워드 라인(WLn)에 제공되는 선택 읽기 전압(Vrd′)의 레벨이 간략히 도시되었다. 선택 메모리 셀들(211, 214, 215, 217) 각각은 공격 셀들(221, 224, 225, 227)로부터 상대적으로 큰 간섭을 받은 메모리 셀들이다. 따라서, 선택 메모리 셀들(211, 214, 215, 217)의 문턱 전압은 각각 분포들(15, 25, 35, 45) 중에 어느 하나에 포함되는 것으로 간주될 수 있다. 선택 메모리 셀들(211, 214, 215, 217)을 읽기 위한 선택 읽기 전압(Vrd′: Vrd1′, Vrd2′, Vrd3 ′)은 분포들(15, 25, 35, 45) 각각을 식별하기 위한 레벨로 제공되어야 할 것이다. 즉, 선택 읽기 전압들(Vrd′: Vrd1′, Vrd2′, Vrd3′) 각각은 비공격 셀에 인접한 메모리 셀들에 제공되는 선택 읽기 전압(Vrd: Vrd1, Vrd2, Vrd3)들 각각보다 높아질 수 있다.
도 5는 인접 셀의 상태에 따라서 비트 라인의 프리차지를 선택적으로 수행하는 페이지 버퍼(130) 구조를 간략히 보여주는 블록도이다. 도 5를 참조하면, 페이지 버퍼(130)는 비트 라인들(BL0~BLm-1) 각각에 대응하는 복수의 페이지 버퍼 회로들(131~133)을 포함한다.
복수의 페이지 버퍼 회로들(131~133) 각각은 인접 셀들에 대한 읽기 결과에 따라 선택된 메모리 셀들에 대한 읽기 순서를 달리한다. 즉, 비공격 셀(Non-aggressor)에 인접한 선택 메모리 셀들의 비트 라인을 먼저 프리차지하고 센싱한다. 이어서, 공격 셀에 인접하는 선택 메모리 셀들의 비트 라인을 프리차지하고 센싱한다. 이러한 동작을 위하여 페이지 버퍼 회로들(131~133) 각각은 인접 셀들을 센싱하고 센싱된 데이터를 저장하기 위한 복수의 래치들을 포함한다. 본 발명에서는 메모리 셀들이 2-비트 MLC라 가정하여 페이지 버퍼 회로들(131~133)의 래치 구조를 설명하기로 한다.
인접 셀들에 대한 읽기 동작의 결과, 인접 셀들에 저장된 2-비트 데이터가 각각 MSB 래치와 LSB 래치에 저장된다. 페이지 버퍼 회로(131)에 의한 인접 셀에 대한 읽기 결과, MSB 래치에 논리 '1', LSB 래치에 논리 '1'이 래치되었다면, 인접 셀은 소거 상태(E0)로 프로그램된 메모리 셀임을 의미한다. 페이지 버퍼 회로(131) 에 의한 인접 셀에 대한 읽기 결과, MSB 래치에 논리 '1', LSB 래치에 논리 '0'이 래치되었다면, 인접 셀은 프로그램 상태(P1)로 프로그램된 메모리 셀임을 의미한다. 인접 셀에 대한 읽기 결과, MSB 래치에 논리 '0', LSB 래치에 논리 '0'이 래치되었다면, 인접 셀은 프로그램 상태(P2)로 프로그램된 메모리 셀임을 의미한다. 인접 셀에 대한 읽기 결과, MSB 래치에 논리 '0', LSB 래치에 논리 '1'이 래치되었다면, 인접 셀은 프로그램 상태(P3)로 프로그램된 메모리 셀임을 의미한다.
인접 셀들에 대한 읽기가 완료되면, 제어 로직(150)으로부터 프리차지 인에이블 신호(PRCH_EN, 도 2 참조)가 페이지 버퍼(130)로 제공된다. 그러면, 각각의 페이지 버퍼 회로들(131~133)은 인접 셀의 읽기 결과에 따라 서로 다른 시퀀스에서 비트 라인을 프리차지하고, 센싱한다. 즉, 프리차지 인에이블 신호(PRCH_EN)가 제공되면, 인접 셀이 비공격 셀로 검출되는 메모리 셀들의 비트 라인을 먼저 프리차지한다. 인접 셀에 대한 읽기 결과, 프로그램 상태들(E0, P2)에 대응하는 데이터가 래치된 페이지 버퍼 회로들이 대응하는 비트 라인을 프리차지한다. 그리고, 선택 읽기 전압(Vrd)에 따라 프리차지된 비트 라인 전압의 디벨럽(Develop)되는 레벨을 감지한다. 감지된 결과는 페이지 버퍼 회로들 각각의 감지 래치(Sense Latch, 미도시됨)에 저장될 것이다.
비공격 셀들에 인접한 메모리 셀들의 비트 라인 프리차지 및 감지 증폭이 완료되면, 이어서 공격 셀들에 인접한 메모리 셀들의 비트 라인 프리차지 및 감지 증폭이 진행된다. 인접 셀들에 대한 읽기 결과, 공격 셀에 대응하는 프로그램 상태들(P1, P3)로 래치된 페이지 버퍼 회로들이 활성화된다. 그리고, 페이지 버퍼 회로 들 각각은 대응하는 비트 라인을 프리차지하고, 선택 읽기 전압(Vrd′)에 따라 프리차지된 비트 라인의 전압이 디벨럽(Devolop)되는 레벨을 감지한다. 감지된 결과는 페이지 버퍼 회로들 각각의 감지 래치(Sense Latch)에 저장된다.
여기서, 프리차지 인에이블 신호(PRCH_EN)의 활성화에 따라 비공격 셀에 인접한 메모리 셀들의 비트 라인이 먼저 프리차지되는 것으로 설명되었으나, 본 발명은 이에 국한되지 않는다. 즉, 공격 셀에 인접한 메모리 셀들의 비트 라인이 먼저 프리차지되는 것으로 읽기 절차가 변경될 수도 있다.
도 6은 도 5의 래치 값에 따라 비트 라인의 프리차지가 결정되는 방법을 간략히 보여주는 표이다. 도 6을 참조하여, 인접 셀들에 대한 읽기 결과, MSB 래치 및 LSB 래치에 저장된 논리값에 따라 비트 라인의 프리차지 시간을 달리하는 페이지 버퍼 동작이 설명될 것이다.
MSB 래치에 논리 '1', LSB 래치에 논리 '1'이 래치되었다면, 인접 셀은 소거 상태(E0)로 프로그램된 셀이며, 비공격 셀에 해당한다. 따라서, 페이지 버퍼 회로는 제 1 프리차지(1st Precharge) 동작시에는 대응하는 비트 라인을 프리차지한다. 그리고 프리차지된 비트 라인 전압을 센싱하여 선택 메모리 셀에 저장된 데이터를 감지 증폭한다. 그리고, 페이지 버퍼 회로는 제 2 프리차지(2nd Precharge) 동작시에는 대응하는 비트 라인을 프리차지하지 않는다.
페이지 버퍼 회로의 MSB 래치에 논리 '1', LSB 래치에 논리 '0'이 래치되었다면, 인접 셀은 프로그램 상태(P1)로 프로그램된 셀이며, 공격 셀(Aggressor)에 해당한다. 따라서, 페이지 버퍼 회로는 제 1 프리차지(1st Precharge) 동작시에는 대응하는 비트 라인을 프리차지하지 않는다. 그리고, 페이지 버퍼 회로는 제 2 프리차지(2nd Precharge) 동작시에 대응하는 비트 라인을 프리차지하고 센싱하여 선택 메모리 셀에 저장된 데이터를 감지 증폭한다.
페이지 버퍼 회로의 MSB 래치에 논리 '0', LSB 래치에 논리 '0'이 래치되었다면, 인접 셀은 프로그램 상태(P2)로 프로그램된 셀이며, 비공격 셀에 대응한다. 따라서, 페이지 버퍼 회로는 제 1 프리차지(1st Precharge) 동작시에는 대응하는 비트 라인을 프리차지한다. 페이지 버퍼 회로는 제 2 프리차지(2nd Precharge) 동작시에 대응하는 비트 라인을 프리차지하지 않는다.
페이지 버퍼 회로의 MSB 래치에 논리 '0', LSB 래치에 논리 '1'이 래치되었다면, 인접 셀은 프로그램 상태(P3)로 프로그램된 셀이며, 공격 셀에 대응한다. 따라서, 페이지 버퍼 회로는 제 1 프리차지(1st Precharge) 동작시에는 대응하는 비트 라인을 프리차지하지 않는다. 페이지 버퍼 회로는 제 2 프리차지(2nd Precharge) 동작시에 대응하는 비트 라인을 프리차지한다. 그리고 프리차지된 비트 라인 전압을 센싱하여 선택 메모리 셀에 저장된 데이터를 감지 증폭한다.
이상의 표에서 설명된 바와 같이, 본 발명의 페이지 버퍼(130)는 인접 셀에 대한 읽기 결과에 따라 읽기 동작을 위해 선택된 메모리 셀들의 비트 라인의 프리차지를 선택적으로 실시한다. 따라서, 공통 소스 라인 잡음(CSL Noise)을 줄이면서도 읽기 속도의 향상이 가능하다.
도 7은 본 발명의 불휘발성 메모리 장치(100, 도 2 참조)에서 수행되는 읽기 동작을 보여주는 순서도이다. 도 7을 참조하여, 인접 셀에 대한 정보를 참조하여 비트 라인을 서로 다른 타이밍 구간에서 프리차지하는 본 발명의 기술적 특징이 설명될 것이다.
읽기 동작이 시작되면, 제어 로직(150)은 전압 발생기(160) 및 페이지 버퍼(130)를 제어하여 선택된 메모리 셀들에 대응하는 인접 메모리 셀들에 대한 읽기 동작을 수행한다. 선택된 메모리 셀들이 워드 라인(WLn)에 연결되는 메모리 셀들이라면, 인접 메모리 셀들은 프로그램 동작시 선택된 메모리 셀들보다 나중에 프로그램된 워드 라인(WLn+1)에 연결된 메모리 셀들이다. 센싱된 메모리 셀들의 멀티 비트 데이터가 복수의 래치들에 저장될 것이다(S110).
인접 셀이 공격 셀인지 또는 비공격 셀인지는 래치들에 저장된 논리 값을 이용해서 결정된다. 즉, 인접 셀에 대한 읽기 결과, 문턱 전압의 레벨이 프로그램 상태(P1, P3)를 갖는 것으로 검출되면, 인접 셀은 공격 셀로 판단될 수 있다. 반면, 인접 셀에 대한 읽기 결과, 문턱 전압의 레벨이 프로그램 상태(E0, P2)를 갖는 것으로 검출되면, 인접 셀은 비공격 셀로 판단될 수 있다(S120).
이어서, 비공격 셀에 인접한 선택 메모리 셀들의 비트 라인을 프리차지하고 프리차지된 전압의 변화가 감지된다. 이때, 선택 메모리 셀들의 워드 라인에는 선택 읽기 전압(Vrd)이 제공되어야 할 것이다. 감지된 데이터는 페이지 버퍼(130)의 감지 래치(Sense Latch)에 저장된다(S130).
그리고, 공격 셀에 인접한 선택 메모리 셀들의 비트 라인이 프리차지되고 프리차지된 전압의 변화가 감지된다. 이때, 선택 메모리 셀들의 워드 라인에는 선택 읽기 전압(Vrd′)이 제공된다. 감지된 공격 셀에 인접한 선택 메모리 셀들의 데이 터는 페이지 버퍼(130)의 감지 래치(Sense Latch)에 저장될 것이다(S140).
인접 셀들의 프로그램 상태에 따라 서로 다른 스텝에서 감지 증폭된 선택 메모리 셀들의 독출 데이터는 페이지 버퍼의 래치에 각각 저장된다. 페이지 버퍼에 저장된 독출 데이터는 이후 제어 로직(150)의 제어에 따라 입출력 버퍼(140)를 경유하여 외부로 출력될 것이다(S150).
도 8은 본 발명의 다른 실시예를 보여주는 블록도이다. 도 8을 참조하면, 본 발명의 메모리 시스템(200)은 불휘발성 메모리 장치(220)와 불휘발성 메모리 장치(220)에 저장될 데이터를 랜덤 연산에 따라 처리하는 랜더마이저(210)를 포함한다.
랜더마이저(210)는 호스트(Host)로부터 제공되는 프로그램 데이터(Program data)를 랜덤 연산에 따라 처리하여 불휘발성 메모리 장치(220)에 제공한다. 프로그램 동작시, 랜더마이저(210)는 호스트(Host)로부터 제공되는 프로그램 데이터(Program data)를 소정의 데이터 단위로 구분하고, 구분된 데이터들 각각에 대해 랜덤 연산을 수행한다. 랜덤화된 데이터(Randomized data)는 랜덤화 정보를 담고있는 랜덤 시드(Random seed)와 함께 불휘발성 메모리 장치(220)에 전달된다. 랜덤화된 데이터 및 랜덤 시드는 불휘발성 메모리 장치(220)의 소정 영역에 프로그램될 것이다. 읽기 동작시, 랜더마이저(210)는 불휘발성 메모리 장치(220)로부터 제공되는 랜덤 시드(Random seed)를 참조하여 독출된 데이터를 원래의 배열로 복구한다. 복구된 데이터가 호스트(Host)로 전달될 것이다. 랜더마이저(210)는 하드웨어 형태의 구성으로 또는 펌웨어와 같은 소프트웨어 형태로 제공될 수 있을 것이다.
불휘발성 메모리 장치(220)는 랜더마이저(210)로부터 제공되는 프로그램 데이터(Program data)를 셀 어레이(221)의 불휘발성 메모리 셀들에 기입한다. 랜더마이저(210)에 의해서 부호화된 프로그램 데이터(Program data)는 불휘발성 메모리 장치(220)의 페이지 버퍼(222)에 일시 로드된다. 페이지 버퍼(222)에 로드된 프로그램 데이터(Program data)는 셀 어레이(221)에 기입된다. 호스트(Host)로부터 읽기 명령이 제공되는 경우, 불휘발성 메모리 장치(220)는 셀 어레이(221)의 위치에 저장된 데이터를 센싱하여 페이지 버퍼(222)에 저장한다. 페이지 버퍼(222)에 저장된 독출 데이터(Read data)는 랜더마이저(210)에 전달된다. 랜더마이저(210)는 랜덤 시드(Random seed)를 이용하여 독출 데이터(Read data)를 복호하고, 복호된 데이터는 호스트(Host)로 전달될 것이다. 불휘발성 메모리 장치(220)는 실질적으로 도 2에서 도시된 불휘발성 메모리 장치(100)와 동일하다.
랜더마이저(210)에 의한 데이터의 배열 변화에 따라, 본 발명의 불휘발성 메모리 장치(220)에 전달되는 데이터는 특정 프로그램 상태에 편중되지 않고 고른 분포로 제공된다. 따라서, 인접 셀들의 프로그램 상태에 따라서, 2회의 비트 라인의 프리차지 및 감지 증폭 동작이 수행되더라도, 특정 페이지에 공격 셀이 편중되는 경우는 차단될 수 있다. 즉, 특정 셀에 공격 셀이 편중되면, 공격 셀에 인접하는 메모리 셀들에 대한 프리차지 및 감지 증폭 동작시에 발생하는 공통 소스 라인 잡음(CSL Noise)이 발생할 수 있기 때문이다. 따라서, 본 발명의 랜더마이저(210)를 통해서 더 나은 불휘발성 메모리 장치의 읽기 속도 특성을 제공할 수 있다.
여기서, 랜더마이저(210)는 불휘발성 메모리 장치(220)의 내부에 포함되는 구성일 수 있다. 또는, 메모리 컨트롤러와 같은 구성의 내부에 랜더마이저(210)가 포함될 수 있다.
도 9는 본 발명에 따른 메모리 시스템(300)을 간략히 보여주는 블록도이다. 도 9를 참조하면, 본 발명에 따른 메모리 시스템(300)은 불휘발성 메모리 장치(320)와 메모리 컨트롤러(310)를 포함한다.
불휘발성 메모리 장치(320)는 앞서 설명된 도 2에 도시된 셀 어레이(110)를 갖는 플래시 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(310)는 불휘발성 메모리 장치(320)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(320)와 메모리 컨트롤러(310)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(311)은 프로세싱 유닛(312)의 동작 메모리로 사용된다. 호스트 인터페이스(313)는 메모리 시스템(300)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(314)은 불휘발성 메모리 장치(320)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(314)는 본 발명의 불휘발성 메모리 장치(320)와 인터페이싱 한다. 프로세싱 유닛(312)은 메모리 컨트롤러(310)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(300)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(320)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(300)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(310)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다. 또한, 메모리 컨트롤러(310)에는 랜덤 연산을 수행하기 위한 구성이 더 포함될 수 있다.
도 10은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템(400)을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(400)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(400)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(410)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(420)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(430)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(440) 및 불휘발성 메모리 셀과 페이지 버퍼로 구성된 낸드 플래시 셀 어레이(450)를 포함한다. 호스트로부터의 읽기 요청에 응답하여 원낸드 플래시 메모리 장치(400)는 공격 셀들의 프로그램 상태를 참조하여 선택 메모리 셀들을 읽기 위한 비트 라인 프리차지를 선택적으로 수행한다.
도 11에는 본 발명에 따른 플래시 메모리 장치(512)를 포함한 컴퓨팅 시스템(500)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(500)은 시스템 버스(560)에 전기적으로 연결된 마이크로프로세서(520), 램(530), 사용자 인터페이스(540), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(550) 및 메모리 시스템(510)을 포함한다. 메모리 시스템(510)은 도 9 또는 도 10에 도시된 것과 실질적으로 동일하게 구성될 것이다. 본 발명에 따른 컴퓨팅 시스템(500)이 모바일 장치인 경우, 컴퓨팅 시스템(500)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(500)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(510)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(510)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다. 본 발명의 컴퓨터 시스템(500)은 공격 셀의 데이터를 참조하여 선택적인 비트 라인의 프리차지 동작을 수행하는 메모리 시스템(510)으로부터 데이터를 제공받을 수 있다. 따라서, 고속의 액세스 및 데이터 신뢰성을 제공받을 수 있다.
본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 불휘발성 메모리 장치의 문턱 전압 분포를 보여주는 도면;
도 2는 본 발명의 불휘발성 메모리 장치를 보여주는 블록도;
도 3a 및 도 3b는 비공격 셀들에 인접한 메모리 셀들의 센싱 동작을 보여주는 도면들;
도 4a 및 도 4b는 공격 셀들에 인접하는 메모리 셀들의 센싱 동작을 보여주는 도면들;
도 5는 본 발명의 페이지 버퍼 구조를 간략히 보여주는 블록도;
도 6은 본 발명의 비트 라인의 선택적 프리차지를 보여주는 테이블;
도 7은 본 발명의 읽기 동작을 보여주는 순서도;
도 8은 본 발명의 다른 실시예를 보여주는 블록도;
도 9는 본 발명의 메모리 시스템을 보여주는 블록도;
도 10은 본 발명의 퓨전 메모리 장치를 보여주는 블록도; 그리고
도 11은 본 발명의 컴퓨팅 시스템의 구성을 보여주는 블록도.
*도면의 주요 부분에 대한 부호의 설명*
110, 221 : 셀 어레이 120 : 행 디코더
130, 222 : 페이지 버퍼 140 : 입출력 버퍼
150 : 제어 로직 160 : 전압 발생기
210 : 랜더마이저 220 : 불휘발성 메모리 장치
310 : 메모리 컨트롤러 311 : 에스램
312 : 프로세싱 유닛 313 : 호스트 인터페이스
314 : 에러 정정 블록 315 : 메모리 인터페이스
320 : 불휘발성 메모리 장치 410 : 호스트 인터페이스
420 : 버퍼 램 430 : 제어부
440 : 레지스터 450 : 낸드 셀 어레이
510 : 메모리 시스템 511 : 메모리 컨트롤러
512 : 플래시 메모리 장치 520 : 마이크로프로세서
530 : 램 540 : 사용자 인터페이스
550 : 모뎀 560 : 시스템 버스

Claims (10)

  1. 불휘발성 메모리 장치의 읽기 방법에 있어서:
    선택된 메모리 셀들의 인접 메모리 셀들에 저장된 데이터를 센싱하는 단계;
    상기 센싱 결과에 따라 상기 인접 메모리 셀들을 공격 셀과 비공격 셀로 구분하는 단계; 그리고
    상기 구분 결과에 따라 상기 선택된 메모리 셀들 각각의 비트 라인을 선택적으로 프리차지하는 단계를 포함하되,
    상기 프리차지하는 단계에서, 상기 공격 셀에 연결된 비트 라인과 상기 비공격 셀에 연결된 비트 라인은 서로 다른 시점에 프리차지되는 읽기 방법.
  2. 제 1 항에 있어서,
    상기 인접 메모리 셀들은 상기 선택된 메모리 셀들에 미치는 간섭의 크기에 따라 상기 공격 셀 또는 상기 비공격 셀 그룹들로 구분되는 읽기 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 선택된 메모리 셀들 중에서 상기 비공격 셀에 연결되는 메모리 셀들의 비트 라인들이 상기 공격 셀에 연결되는 메모리 셀들의 비트 라인들보다 먼저 프리차지되는 읽기 방법.
  5. 제 1 항에 있어서,
    상기 공격 셀은 소거 상태로부터 프로그램 상태로 프로그램된 메모리 셀들을 포함하는 읽기 방법.
  6. 제 1 항에 있어서,
    상기 선택된 메모리 셀들 및 상기 인접 메모리 셀들에 저장된 데이터는 랜덤 연산에 의해 처리된 데이터인 것을 특징으로 하는 읽기 방법.
  7. 복수의 메모리 셀들을 포함하는 셀 어레이;
    상기 복수의 메모리 셀들 각각의 비트 라인에 연결되며, 읽기 동작시 인접한 메모리 셀들의 데이터를 참조하여 선택 메모리 셀들 각각의 비트 라인을 서로 다른 시점에 프리차지하는 페이지 버퍼; 및
    상기 읽기 동작시 상기 인접한 메모리 셀들의 데이터를 래치하도록, 그리고 상기 래치된 데이터에 따라 상기 선택 메모리 셀들 각각의 비트 라인을 서로 다른 시점에 프리차지하도록 상기 페이지 버퍼를 제어하는 제어 로직을 포함하는 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 인접한 메모리 셀들은 상기 래치된 데이터에 따라 공격 셀 또는 비공격 셀로 분류되며, 상기 공격 셀에 인접한 선택 메모리 셀은 상기 비공격 셀에 인접한 선택 메모리 셀과 서로 다른 시점에 센싱되는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 비공격 셀에 인접한 선택 메모리 셀을 읽기 위한 제 1 읽기 전압과 상기 공격 셀에 인접한 선택 메모리 셀을 읽기 위한 제 2 읽기 전압을 제공하기 위한 전압 발생기를 더 포함하는 불휘발성 메모리 장치.
  10. 제 7 항에 있어서,
    상기 복수의 메모리 셀들에 저장되는 데이터를 랜덤화 연산에 따라 처리하는 랜더마이저를 더 포함하는 불휘발성 메모리 장치.
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