KR20130056623A - 메모리 및 이의 동작방법 - Google Patents

메모리 및 이의 동작방법 Download PDF

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KR20130056623A
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김병렬
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에스케이하이닉스 주식회사
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Abstract

본 발명에 따른 메모리는 제1메모리 셀; 상기 제1메모리 셀에 대응하는 비트라인; 상기 제1메모리 셀에 인접한 하나 이상의 제2메모리 셀; 및 상기 비트라인에 대응하는 페이지 버퍼를 포함하고, 상기 페이지 버퍼는 상기 제1메모리 셀의 데이터를 리드할 때 상기 비트라인을 상기 하나 이상의 제2메모리 셀의 데이터에 따라 결정되는 레벨로 프리차지한다.

Description

메모리 및 이의 동작방법{MEMORY AND METHOD FOR OPERATING THE SAME}
본 발명은 메모리 및 이의 동작방법에 관한 것이다.
일반적으로, 메모리는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성 메모리와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성 메모리로 크게 구분된다. 휘발성의 메모리로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 비휘발성의 메모리로는 이이피롬(EEPROM)과 같은 플래쉬 메모리(Flash memory)를 들 수 있다. 이하에서 비휘발성 메모리 및 이의 문제점에 대해서 살펴본다.
비휘발성 메모리(특히 플래시 메모리)는 플로팅 게이트의 전도성 밴드에 F-N 터널링(Fouler-Nordheim : F-N, tunneling)을 이용하여, 전자를 전도성 밴드에 저장함으로써 메모리 셀을 프로그램한다. 여기서 플로팅 게이트의 전도성 밴드에 저장되는 전하에 의해, 메모리 셀의 문턱전압이 상승하게 된다. 메모리 셀에 저장되는 데이터의 값에 따라 플로팅 게이트에 인가되는 프로그램 펄스의 레벨 및 횟수가 달라지므로 메모리 셀에 저장되는 데이터의 값에 따라 플로팅 게이트의 전도성 밴드에 저장되는 전하의 양이 달라진다. 즉 메모리 셀에 저장되는 데이터의 값에 따라 문턱전압의 전압분포가 달라진다. 참고로 비휘발성 메모리 소자 내의 각각의 메모리 셀의 특성은 각각 다르므로, 프로그램시 인가된 프로그램 펄스의 레벨 및 횟수가 동일한 메모리 셀들이라도 동일한 문턱전압을 갖는 것이 아닌 일정한 범위의 문턱전압 분포를 갖게 된다.
비휘발성 메모리는 메모리 셀어레이를 포함한다. 메모리 셀어레이는 다수의 메모리 블록(memory block)으로 구성되고 각각의 메모리 블록은 다수의 페이지(page)로 구성된다. 각각의 페이지는 복수의 메모리 셀로 구성된다. 비휘발성 메모리는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.
비휘발성 메모리에서는 상술한 바와 같이 저장된 데이터의 값에 따라 메모리 셀의 문턱전압의 값이 달라지므로 이러한 성질을 이용하여 메모리 셀에 저장된 데이터의 값을 리드할 수 있다. 예를 들어 1비트의 데이터를 저장할 수 있는 싱글 레벨 셀(이하 SLC; Single Level Cell)은 이레이즈 상태(이레이즈 데이터(erase data)가 저장됨) 또는 프로그램 상태(프로그램 데이터(program data)가 저장됨)를 가지는데 이레이즈 상태의 메모리 셀의 문턱전압의 분포는 프로그램 상태의 메모리 셀의 문턱전압의 분포보다 평균이 낮다. 따라서 양 전압분포의 사이 레벨을 가지는 전압을 이용하여 메모리 셀에 저장된 데이터가 이레이즈 데이터인지 프로그램 데이터인지 알 수 있다.
여기서 메모리 셀에 저장된 데이터가 정확하게 출력되기 위해서는 동일한 값의 데이터가 저장된 메모리 셀의 문턱전압의 분포가 항상 일정해야 한다. 그런데 메모리 셀의 집적도가 높아짐에 따라 메모리 셀 사이의 거리가 가까워지면서 메모리 셀의 문턱전압이 인접한 메모리 셀에 저장된 데이터의 값에 영향을 받는 현상이 발생하게 되었다. 이러한 현상을 셀 간섭(cell interference)이라고 하며 셀 간섭현상이 발생하는 이유는 메모리 셀 사이에 존재하는 기생 캐패시턴스로 인해 메모리 셀의 문턱전압이 인접한 메모리 셀에 인가되는 프로그램 펄스의 영향을 받기 때문이다.
도 1은 셀 간섭 현상에 의한 문턱전압의 분포의 변화를 나타내기 위한 도면이다. 제1분포 중 실선(101)은 이레이즈 데이터가 저장된 메모리 셀들 중 셀 간섭 현상의 영향을 받지 않은 메모리 셀들의 문턱전압의 분포이고, 제1분포 중 점선(102)은 이레이즈 데이터가 저장된 메모리 셀들 중 셀 간섭 현상의 영향을 받은 메모리 셀들의 문턱전압의 분포이고, 제2분포 중 실선(103)은 프로프램 데이터가 저장된 메모리 셀들 중 셀 간섭 현상의 영향을 받지 않은 메모리 셀들의 문턱전압의 분포이고, 제2분포 중 점선(104)은 프로그램 데이터가 저장된 메모리들 셀 중 셀 간섭 현상의 영향을 받은 메모리 셀들의 문턱전압의 분포이다.
도 1에 도시된 바와 같이, 인접 셀에 저장된 프로그램 데이터가 저장되면 인접 셀에 인가되는 프로그램 펄스로 인하여 메모리 셀의 문턱전압의 분포가 원래의 분포보다 높아지게 된다(102, 104). 여기서 문턱전압의 분포가 높아지는 정도는 인접 셀에 인가되는 프로그램 펄스의 레벨이 높을 수록 회수가 많을수록 커지게 된다.
이러한 셀 간섭은 리드 동작의 오류를 유발하므로 최근 셀 간섭으로 발생하는 리드 동작의 오류를 줄이기 위해 다양한 간섭 보상 리드 동작(interference compensation read)에 관한 기술이 연구되고 있다.
본 발명은 인접 셀의 프로그램 상태에 따라 메모리 셀의 데이터를 리드할 때 비트라인을 프리차지하는 전압의 레벨을 조절하여 셀 간섭 현상을 보상함으로써 리드 동작의 오류를 줄인 메모리 및 메모리의 동작방법을 제공한다.
본 발명에 따른 메모리는, 제1메모리 셀; 상기 제1메모리 셀에 대응하는 비트라인; 상기 제1메모리 셀에 인접한 하나 이상의 제2메모리 셀; 및 상기 비트라인에 대응하는 페이지 버퍼를 포함할 수 있고, 상기 페이지 버퍼는 상기 제1메모리 셀의 데이터를 리드할 때 상기 비트라인을 상기 하나 이상의 제2메모리 셀의 데이터에 따라 결정되는 레벨로 프리차지할 수 있다.
또한 본 발명에 다른 메모리의 동작방법은, 제1메모리 셀에 인접한 하나 이상의 제2메모리 셀의 데이터를 리드하는 단계; 상기 하나 이상의 제2메모리 셀의 데이터에 따라 결정되는 레벨로 상기 제1메모리 셀에 대응하는 비트라인을 프리차지하는 단계; 및 상기 프리차지된 비트라인의 전압의 변화를 이용하여 상기 제1메모리 셀의 데이터를 리드하는 단계를 포함할 수 있다.
또한 본 발명에 따른 메모리는 제1이븐 메모리 셀; 제1오드 메모리 셀; 상기 제1이븐 메모리 셀에 대응하는 이븐 비트라인; 상기 제1오드 메모리 셀에 대응하는 오드 비트라인; 상기 제1이븐 메모리 셀에 인접한 하나 이상의 제2메모리 셀; 상기 제1오드 메모리 셀에 인접한 하나 이상의 제2메모리 셀; 및 상기 비트라인에 대응하는 페이지 버퍼를 포함할 수 있고, 상기 페이지 버퍼는 상기 제1이븐 메모리 셀의 데이터를 리드할 때 상기 비트라인을 상기 하나 이상의 제2메모리 셀의 데이터에 따라 결정되는 레벨로 프리차지하고, 상기 제1오드 메모리 셀의 데이터를 리드할 때 상기 비트라인을 상기 하나 이상의 제3메모리 셀의 데이터에 따라 결정되는 레벨로 프리차지할 수 있다.
본 발명에 따른 메모리 및 메모리의 동작방법은 인접 셀이 프로그램된 경우 메모리 셀의 데이터를 리드할 때 비트라인이 프리차지되는 전압의 레벨을 조절함으로써 리드 동작의 오류를 줄일 수 있다.
도 1은 셀 간섭 현상에 의한 문턱전압의 분포의 변화를 나타내기 위한 도면,
도 2는 본 발명의 일 실시예에 따른 메모리의 구성도,
도 3은 도 2의 페이지 버퍼(PB1)의 구성도,
도 4는 본 발명의 일 실시예에 따른 메모리의 동작방법을 설명하기 위한 순서도,
도 5는 본 발명의 다른 실시예에 따른 페이지 버퍼(PB1)의 구성도,
도 6은 본 발명의 다른 일 실시예에 따른 메모리의 동작방법을 설명하기 위한 순서도,
도 7은 본 발명의 다른 일 실시예에 따른 메모리의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 각 신호의 활성화 레벨 및 비활성화 레벨은 설계에 따라 '로우' 또는 '하이'가 될 수 있고, 각 신호의 활성화 레벨 및 비활성화 레벨은 서로 다를 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리의 구성도이다. 도 2에 도시된 메모리는 리드 동작시 1개의 인접한 메모리 셀의 데이터를 고려하여 리드할 메모리 셀에 대응하는 비트라인의 프리차지 레벨을 결정한다.
도 2에 도시된 메모리의 셀어레이(cell array, AR)는 다수의 셀스트링(cell string, ST0 ~ STM, 도 2에서는 셀어레이(AR)에 M+1개의 셀스트링(ST0 ~ STM)이 포함된다고 가정함)을 포함한다. 셀스트링이란 각각의 비트라인에 대응하는 다수의 메모리 셀이 소스 선택 트랜지스터(SSL을 입력받는 트랜지스터)와 드레인 선택 트랜지스터(DSL을 입력받는 트랜지스터) 사이에 직렬로 연결되어 스트링 구조를 이루는 것을 말한다. 각각의 메모리 셀의 플로팅 게이트에는 다수의 워드라인(WL0 ~ WLN)에 의해 각종 전압이 인가된다. 각각의 셀스트링은 드레인 선택 트랜지스터를 통해 비트라인에 선택적으로 접속되고, 소스 선택 트랜지스터를 통해 기저전압단에 연결된 공통 소스 라인(CSL)에 선택적으로 접속된다. 여기서 'CX_Y'에서 'X'는 메모리 셀이 어떤 워드라인에 대응하는지(연결되었는지) 나타내고, 'Y'는 메모리 셀이 어떤 셀스트링에 포함되었는지 나타낸다. 예를 들어 'C2_5'는 2번째 워드라인(WL2)에 대응하고, 5번째 셀스트링(ST5)에 포함된 메모리 셀이다(0번째부터 시작됨).
도 2에 도시된 바와 같이, 메모리는 제1메모리 셀, 제1메모리 셀에 대응하는 비트라인, 제1메모리 셀에 인접한 하나 이상의 제2메모리 셀 및 비트라인에 대응하는 페이지 버퍼를 포함하고, 페이지 버퍼는 제1메모리 셀의 데이터를 리드할 때 비트라인을 하나 이상의 제2메모리 셀의 데이터에 따라 결정되는 레벨로 프리차지한다.
여기서 제1메모리 셀은 데이터를 리드할 메모리 셀이고, 하나 이상의 제2메모리 셀은 제1메모리 셀에 인접한 메모리 셀을 의미한다. 이하에서 특정 메모리 셀에 인접한 메모리 셀이란 특정 메모리 셀에서 소정의 거리 안에 배치되고, 특정 메모리 셀의 데이터를 리드할 때, 특정 메모리 셀에 대응하는 비트라인의 프리차지(precharge) 레벨을 결정하는데 고려되는 메모리 셀을 말한다. 인접한 메모리 셀의 범위는 설계에 따라 얼마든지 달라질 수 있다. 1개의 제2메모리 셀이 2개 이상의 제1메모리 셀에 인접한 메모리 셀로 설정될 수도 있다. 도 2에서는 하나 이상의 제2메모리 셀이 제1인접 메모리 셀의 포함하는 경우, 즉 제1메모리 셀에 인접한 메모리 셀이 1개인 경우에 대해 설명한다.
이하에서는 제1인접 메모리 셀과 제1메모리 셀의 대응 관계에 따라 나누어 도 2의 메모리의 동작에 대해 설명한다.
(1) 제1인접 메모리 셀과 제1메모리 셀이 동일한 비트라인에 대응하는 경우(제1인접 메모리 셀과 제1메모리 셀이 동일한 셀스트링에 포함된 경우)
제1인접 메모리 셀이 제1메모리 셀과 동일한 비트라인에 대응하는 경우 제1메모리 셀이 K번째 워드라인(WLK, K는 N 이하의 자연수)에 연결된 메모리 셀이면 제1인접 메모리 셀은 0 ~ K-1번째 워드라인(WL0 ~ WLK-1) 중 하나의 워드라인에 연결된 메모리 셀이거나 K+1 ~ N번째 워드라인(WLK+1 ~WLN) 중 하나의 워드라인에 연결된 메모리 셀일 수 있다(0번째부터 시작됨). 셀 간섭 현상은 메모리 셀 사이의 거리가 가까울수록 커지므로 바람직하게는 제1인접 메모리 셀은 K-1번째 워드라인(WLK-1)에 연결된 메모리 셀이거나 K+1번째 워드라인(WLK+1)에 연결된 메모리 셀일 수 있다.
도 2에서 제1메모리 셀이 K번째 워드라인(WLK)에 연결된 메모리 셀일 경우 0 ~ K-1번째 워드라인(WL0 ~ WLK-1)에 연결된 메모리 셀들은 제1메모리 셀의 '위쪽'에 배치된 메모리 셀이고, K+1 ~ N번째 워드라인(WLK+1 ~ WLN)에 연결된 메모리 셀들은 제1메모리 셀의 '아래쪽'에 배치된 메모리 셀이다.
이하에서 'C1_1'이 제1메모리 셀이고, 'C0_1'이 제1인접 메모리 셀인 경우(제1인접 메모리 셀(C0_1)이 제1메모리 셀(C0_1)의 '위쪽'에 배치됨)에 대해 설명한다. 제1메모리 셀(C1_1)과 제1인접 메모리 셀(C0_1)은 동일한 비트라인(BL1)에 대응하며 동일한 셀스트링(ST1)에 포함된다.
제1메모리 셀(C1_1)에 대한 리드 동작이 시작되면 먼저 제1인접 메모리 셀(C0_1)의 데이터를 리드하여, 페이지 버퍼(PB1)에 저장된다. 다음으로 페이지 버퍼(PB1)는 제1인접 메모리 셀(C0_1)의 데이터에 의해 결정되는 레벨로 비트라인(BL1)을 프리차지 한다. 비트라인(BL1)을 프리차지할 때 센싱트랜지스터('S1'을 입력받는 트랜지스)는 턴온상태에 있다.
페이지 버퍼(PB1)에 저장된 제1인접 메모리 셀(C0_1)의 데이터가 제1데이터이면 페이지 버퍼(PB1)는 비트라인(BL1)을 제1레벨로 프리차지한다. 여기서 제1레벨은 종래의 메모리에서 리드 동작시 비트라인(BL1)을 프리차지하는 레벨과 동일할 수 있다. 페이지 버퍼(PB1)에 저장된 제1인접 메모리 셀(C0_1)의 데이터가 제2데이터이면 페이지 버퍼(PB1)는 비트라인(BL1)을 제1레벨보다 낮은 제2레벨로 프리차지한다. 이때 제1데이터는 이레이즈 데이터이고, 제2데이터는 프로그램 데이터일 수 있다. 즉 본 발명에 따른 메모리의 페이지 버퍼(PB1)는 제1인접 메모리 셀(C0_1)의 데이터가 프로그램 데이터인 경우 제1인접 메모리 셀(C0_1)의 데이터가 이레이즈 데이터인 경우보다 낮은 레벨로 비트라인(BL1)을 프리차지한다.
다음으로 제1메모리 셀(C1_1)이 연결된 워드라인(WL1)에 소정의 구간 동안 리드전압(이레이즈 상태의 메모리 셀의 문턱전압의 레벨과 프로그램 상태의 메모리 셀의 문턱전압의 레벨의 사이 레벨을 가지는 전압)이 인가된다. 워드라인(WL1)에 리드전압이 인가된 후의 비트라인(BL1)의 전압레벨은 제1메모리 셀(C1_1)에 저장된 데이터에 따라 결정된다. 페이지 버퍼(PB1)는 리드전압이 인가된 후의 비트라인(BL1)의 전압을 감지하고, 감지된 비트라인(BL1)의 전압레벨에 따라 제1메모리 셀(C1_1)의 데이터를 리드한다. 페이지 버퍼(PB1)의 구성 및 동작에 대해서는 이하 도 3의 설명에서 자세하게 살펴보기로 한다.
제1인접 메모리 셀이 0 ~ K-1 및 K+1 ~ N번째 워드라인(WL0 ~ WLK-1 및 WLK+1 ~ WLN) 중 어떤 워드라인에 연결된 메모리 셀이어도 메모리의 동작은 상술한 바와 동일하다. 위에서는 'C1_1'과 함께 'C1_1'과 동일한 페이지(page)에 포함된 'C1_0, C1_2 ~ C1_M'의 데이터도 리드되며 이때 'C1_0, C1_2 ~ C1_M'에 대응하는 제1인접 메모리 셀은 각각 'C0_0, C0_2 ~ C0_M'가 되고, 'C1_0, C1_2 ~ C1_M'에 대응하는 페이지 버퍼(PB0, PB2 ~ PBM)의 동작은 상술한 페이지버퍼(PB1)의 동작과 동일하다.
(2) 제1인접 메모리 셀과 제1메모리 셀이 동일한 워드라인에 대응하는 경우(제1인접 메모리 셀과 제1메모리 셀이 동일한 워드라인에 연결된 경우)
제1인접 메모리 셀이 제1메모리 셀과 동일한 워드라인에 대응하는 경우 제1메모리 셀이 K번째 셀스트링(STK)에 포함된 메모리 셀이라면 제1인접 메모리 셀은 0 ~ K-1번째 셀스트링(ST0 ~ STK-1) 중 하나의 셀스트링에 포함된 메모리 셀이거나 K+1 내지 M번째 셀스트링(STK+1 ~ STM) 중 하나의 셀스트링에 포함된 메모리 셀일 수 있다(0번째부터 시작됨). 셀 간섭 현상은 메모리 셀 사이의 거리가 가까울수록 커지므로 바람직하게는 제1인접 메모리 셀은 K-1번째 셀스트링(STK-1)에 연결된 메모리 셀이거나 K+1번째 셀스트링(STK+1)에 포함 메모리 셀일 수 있다.
도 2에서 제1메모리 셀이 K번째 셀스트링(STK)에 포함된 메모리 셀일 경우 0 ~ K-1번째 셀스트링(ST0 ~ STK-1)에 포함된 메모리 셀들은 제1메모리 셀의 '왼쪽'에 배치된 메모리 셀이고, K+1 ~ N번째 워드라인(STK+1 ~ STN)에 연결된 메모리 셀들은 제1메모리 셀의 '오른쪽'에 배치된 메모리 셀이다.
본 발명에서 인접한 메모리 셀에 프로그램 데이터가 저장된 경우 인접한 메모리 셀에 이레이즈 데이터가 저장된 경우보다 프리차지 레벨을 낮춤으로써 셀 간섭 현상이 보상되는 이유는 다음과 같다.
일반적으로 플래쉬 메모리(flash memory)에서 리드 동작은 다음의 과정을 거친다. 먼저 리드할 메모리 셀에 대응하는 비트라인을 프리차지 한다. 다음으로 리드할 메모리 셀에 대응하는 워드라인에 적당한 리드전압을 인가한다. 이때 리드할 메모리 셀과 같은 셀스트링에 포함된 메모리 셀들은 모두 턴온 상태로 만든다. 리드할 메모리 셀에 이레이즈 데이터가 저장된 경우 메모리 셀의 문턱전압이 낮아 리드전압에 응답하여 상대적으로 많은 전류가 흐르고, 리드할 메모리 셀에 프로그램 데이터가 저장된 경우 메모리 셀의 문턱전압이 높아 리드전압에 응답하여 상대적으로 적은 전류가 흐른다. 따라서 이레이즈 데이터가 저장된 메모리 셀에 대응하는 비트라인의 전압은 빠르게 하강하고, 프로그램 데이터가 저장된 메모리 셀에 대응하는 비트라인의 전압은 느리게 하강한다.
소정의 구간 동안 리드전압을 인가하면 이레이즈 데이터가 저장된 메모리 셀에 대응하는 비트라인의 전압은 프로그램 데이터가 저장된 메모리 셀에 대응하는 비트라인의 전압보다 낮아진다. 이후 비트라인의 전압을 감지하여 비트라인의 전압이 적절한 레벨의 기준전압보다 낮으면 이레이즈 데이터가 리드되고, 기준전압보다 높으면 프로그램 데이터가 리드된다.
그런데 인접한 메모리 셀에 프로그램 데이터가 저장된 경우 셀 간섭 현상에 의해 메모리 셀의 문턱전압이 높아진다. 따라서 워드라인에 리드전압이 인가되었을 때 셀 간섭 현상의 영향을 받지 않은 경우보다 적은 전류가 흘러 비트라인의 전압이 적절한 레벨까지 낮아지지 않는 현상이 발생한다. 따라서 인접한 메모리 셀에 프로그램 데이터가 저장된 경우 셀 간섭 현상으로 높아진 문턱전압을 고려하여 비트라인의 프리차지 레벨을 조금 낮춰서 리드전압이 인가되었을 때 셀 간섭현상이 발생하는 않은 경우보다 적은 전류가 흘러도 비트라인의 전압이 적절한 레벨까지 낮아질 수 있게 하는 것이다.
여기서 셀 간섭 현상을 고려하여 비트라인의 프리차지 레벨을 보상하는 정도는 테스트에 의해 정해질 수 있다. 인접한 메모리 셀에 프로그램 데이터가 저장된 경우 비트라인의 프리차지 레벨을 조절해가면서 리드 동작을 수행하여 리드 동작시 에러가 가장 적게 발생하는 프리차지 레벨을 제2레벨로 정할 수 있다.
본 발명에 따른 메모리는 셀어레이에 포함된 다수의 메모리 셀이 싱글 레벨 셀(Single Level Cell; 이하 SLC)인 경우는 물론 멀티 레벨 셀(Multi Level Cell; 이하 MLC)인 경우에도 적용될 수 있다. 다수의 메모리 셀이 멀티 레벨 셀인 경우 인접한 메모리 셀의 최하위 비트(Least Significant Bit; 이하 LSB) 데이터가 이레이즈 데이터인지 프로그램 데이터인지에 따라 결정되는 레벨로 리드할 메모리 셀에 대응하는 비트라인을 프리차지 할 수 있다. 또한 인접한 메모리 셀에 저장된 데이터의 값에 따라 프리차지 레벨을 조절하는 정도를 다르게 할 수 있다. 예를 들어 인접한 메모리 셀의 문턱전압이 높아질수록 프리차지 레벨을 낮출 수 있다.
본 발명에 따른 메모리는 리드할 메모리 셀에 대응하는 비트라인을 인접한 메모리 셀의 데이터에 따라 결정되는 레벨로 프리차지함으로써 셀 간섭 현상을 보상하여 정확한 리드 동작을 수행할 수 있다.
도 3은 도 2의 페이지 버퍼(PB1)의 구성도이다('C1_1'이 제1메모리 셀이고, 'C0_1'이 제1인접 메모리 셀인 경우에 대해 설명함).
도 3에 도시된 바와 같이, 페이지 버퍼(PB1)는, 제1인접 메모리 셀(C0_1)의 데이터에 따라 비트라인(BL1)을 제1레벨 또는 제2레벨로 프리차지하는 프리차지부(310) 및 제1메모리 셀(C1_1)의 데이터 및 제1인접 메모리 셀(C0_1)의 데이터를 저장하고 제1인접 메모리 셀(C0_1)의 데이터를 프리차지부(310)로 전달하는 래치부(320)를 포함한다.
이하 'PB1'을 중심으로 페이지 버퍼의 구성 및 동작에 대해 설명한다. 도 2의 나머지 페이지 버퍼(PB0, PB2 ~ PBM)의 구성 및 동작도 도 3의 페이지 버퍼(PB1)의 구성 및 동작과 동일하다.
이러한 동작을 위해 프리차지부(310)는 비트라인(BL1)을 제1레벨로 프치차지하는 제1프리차지부(311), 비트라인(BL1)을 제2레벨로 프리차지하는 제2프리차지부(312) 및 제1인접 메모리 셀(C0_1)의 데이터가 제1데이터이면 제1프리차지부(311)를 활성화하고, 제1인접 메모리 셀(C0_1)의 데이터가 제2데이터이면 제2프리차지부(312)를 활성화하는 프리차지 레벨 선택부(313)를 포함한다.
또한 래치부(320)는 먼저 리드된 제1인접 메모리 셀(C0_1)의 데이터를 저장하고, 다음으로 리드된 제1메모리 셀(C1_1)의 데이터의 데이터를 저장하는 제1래치부(321) 및 제1래치부(321)로부터 제1인접 메모리 셀(C1_1)의 데이터를 전달받아 저장하고, 프리차지 레벨 선택부(313)로 전달하는 제2래치부(322)를 포함한다. 제1래치부(321)는 메모리 셀에 프로그램할 데이터를 전달받아 센싱노드(SN)를 통해 비트라인(BL1)에 전달하거나, 메모리 셀에 저장된 데이터를 리드하여 저장하는 메인(main) 래치부일 수 있다. 제2래치부(322)는 입출력 제어로직(미도시됨)을 통해 프로그램하기 위한 데이터를 입력받거나 리드된 데이터를 출력하는 캐시(cache) 래치부일 수 있다. 또한 도 3에는 미도시 하였으나 페이지 버퍼(PB1)는 프로그램 동작 및 리드 동작을 수행할 때 임시로 데이터를 저장하기 위한 임시(temp) 래치부 및 메모리 셀이나 페이지 버퍼 등의 상태를 나타내는 플래그 정보(예를 들어 다수의 페이지 버퍼를 포함하는 페이지 버퍼 그룹에 에러가 발생했는지 여부를 나타내는 정보 등) 저장하는 플래그(flag) 래치부를 더 포함할 수 있다.
도 3을 참조하여 페이지 버퍼(PB1)의 동작에 대해 보다 자세하게 설명한다.
리드 동작시 먼저 제1인접 메모리 셀(C0_1)의 데이터가 리드되어 제1래치부(321)에 저장된다. 제1래치부(321)에 저장된 제1인접 메모리 셀(C0_1)의 데이터는 제2래치부(322)로 전달된다. 제2래치부(322)는 제1인접 메모리 셀(C0_1)의 데이터를 전달받아 저장하고, 프리차지 레벨 선택부(313)로 전달한다.
프리차지 레벨 선택부(313)는 비트라인(BL1)을 프리차지하기 위한 구간(이하 '프리차지 구간'이라 함)에서 제1인접 메모리 셀의 데이터가 제1데이터(이레이즈 데이터)이면 제1선택신호(SEL1)를 활성화('로우')하고, 제1인접 메모리 셀의 데이터가 제2데이터(프로그램 데이터)이면 제2선택신호(SEL2)를 활성화('하이')한다.
'프리차지 구간'에서 제1선택신호(SEL1)가 활성화되면 프리차지 신호(PRECH, '프리차지 구간'에서 '로우'로 활성화되는 신호임)의 활성화 구간에서 앤드게이트(AND1)의 출력이 '로우'가 되므로 피모스 트랜지스터(P)가 턴온되어 제1레벨의 전압(VCC)이 센싱노드(SN)를 통해 비트라인(BL1)으로 전달된다. 따라서 비트라인(BL1)은 제1레벨로 프리차지 된다. 이때 제2선택신호(SEL2)는 비활성화('로우')되어 앤드게이트(AND2)의 출력은 '로우'이므로 엔모스 트랜지스터(N)는 턴오프된다.
'프리차지 구간'에서 제2선택신호(SEL2)가 활성화되면 프리차지 신호(PRECH)가 활성화된 구간에서 앤드게이트(AND2)의 출력이 '하이'가 되므로 엔모스 트랜지스터(N)가 턴온되어 제2레벨의 전압(V1)이 센싱노드(SN)를 통해 비트라인(BL1)으로 전달된다. 따라서 비트라인(BL1)은 제2레벨로 프리차지 된다. 이때 제1선택신호(SEL1)는 비활성화('하이')되어 앤드게이트(AND1)의 출력은 '하이'이므로 피모스 트랜지스터(P)는 턴오프된다.
비트라인(BL1)이 제1레벨 또는 제2레벨로 프리차지된 후 제1메모리 셀(C1_1)에 리드전압이 인가되면 비트라인(BL1)의 전압이 제1메모리 셀(C1_1)에 저장된 데이터에 따라 다른 레벨로 낮아진다. 페이지 버퍼(PB1)는 낮아진 비트라인(BL1)의 전압을 센싱노드(SN)를 통해 감지하고, 감지된 전압을 이용하여 리드된 제1메모리 셀(C1_1)의 데이터를 제1래치부(321)에 저장한다.
도 4는 본 발명의 일 실시예에 따른 메모리의 동작방법을 설명하기 위한 순서도이다. 도 4에 도시된 메모리의 동작방법은 리드 동작시 1개의 인접한 메모리 셀의 데이터를 고려하여 리드할 메모리 셀에 대응하는 비트라인의 프리차지 레벨을 결정한다.
도 4에 도시된 바와 같이, 제1메모리 셀에 인접한 하나 이상의 제2메모리 셀의 데이터를 리드하는 단계(S410), 하나 이상의 제2메모리 셀의 데이터에 따라 결정되는 레벨로 제1메모리 셀에 대응하는 비트라인을 프리차지하는 단계(S420) 및 프리차지된 비트라인의 전압의 변화를 이용하여 제1메모리 셀의 데이터를 리드하는 단계(S430)를 포함한다.
이하에서 도 2 내지 4를 참조하여 메모리의 동작방법에 대해 설명한다.
도 4에서는 하나 이상의 제2메모리 셀이 제1인접 메모리 셀의 포함(즉 제1메모리 셀에 인접한 메모리 셀이 1개임)하는 경우에 대해 설명한다.
도 2의 설명에서 상술한 바와 같이 제1인접 메모리 셀은 제1메모리 셀과 동일한 비트라인에 대응할 수도 있고(제1메모리 셀의 위쪽 또는 아래쪽에 배치된 메모리 셀이 제1인접 메모리 셀이 됨), 제1메모리 셀과 동일한 워드라인에 대응할 수도 있다(제1메모리 셀의 왼쪽 또는 오른쪽에 배치된 메모리 셀이 제1인접 메모리 셀이 됨).
제1메모리 셀이 'C1_1'이고, 제1인접 메모리 셀이 'C0_1'인 경우(제1메모리 셀(C1_1)과 제1인접 메모리 셀(C0_1)이 동일한 비트라인(BL1)에 대응함)에 대해 설명한다.
리드 동작이 시작되면 페이지 버퍼(PB1)는 제1인접 메모리 셀(C0_1)의 데이터를 리드하여 저장한다(이하 '제1인접 데이터 리드 단계'(S410)라 함).
다음으로 페이지 버퍼(PB1)는 '제1인접 데이터 리드 단계'(S410)에서 리드한 제1인접 메모리 셀(C0_1)의 데이터에 따라 결정되는 레벨로 비트라인(BL1)을 프리차지한다(이하 '프리차지 단계'(S420)이라 함). '프리차지 단계'(S420)에서는 제1인접 메모리 셀(C0_1)의 데이터가 제1데이터인지 제2데이터인지 판단(A)한다. 제2메모리 셀의 데이터가 제1데이터이면 비트라인(BL1)을 제1레벨로 프리차지하고(S421), 제1인접 메모리 셀의 데이터가 제2데이터이면 비트라인(BL1)을 제2레벨로 프리차지한다(S422). 제1데이터는 이레이즈 데이터이고, 제2데이터는 프로그램 데이터일 수 있다.
'프리차지 단계'(S420)가 완료되면 소정의 구간동안 워드라인(WL1)에 리드전압이 인가되고, 그 후 페이지 버퍼(PB1)는 비트라인(BL1)의 전압의 변화 감지함으로써 제1메모리 셀(C1_1)의 데이터를 리드한다.
메모리 동작방법의 효과는 도 2의 설명에서 상술한 메모리의 효과와 동일하다.
도 2를 다시 참조하여 본 발명의 다른 실시예에 따른 메모리에 대해 설명한다. 본 발명의 다른 실시예에 따른 메모리는 리드 동작시 2개의 인접한 메모리 셀의 데이터를 고려하여 리드할 메모리 셀에 대응하는 비트라인의 프리차지 레벨을 결정한다. 이러한 동작을 위해 제1메모리 셀에 인접한 하나 이상의 제2메모리 셀은 제1인접 메모리 셀 및 제2인접 메모리 셀을 포함한다.
이하에서는 제1인접 메모리 셀 및 제2인접 메모리셀과 제1메모리 셀의 대응 관계에 따라 나누어 도 2의 메모리의 동작에 대해 설명한다.
(1) 제1 및 제2인접 메모리 셀과 제1메모리 셀이 동일한 비트라인에 대응하는 경우(제1인접 메모리 셀 및 제2인접 메모리 셀이 제1메모리 셀이 동일한 셀스트링에 포함된 경우)
제1 및 제2인접 메모리셀이 제1메모리 셀과 동일한 비트라인에 대응하는 경우 제1메모리 셀이 K번째 워드라인(WLK)에 연결된 메모리 셀들이면 제1 및 제2인접 메모리 셀은 각각 0 ~ K-1 및 K+1 ~ N번째 워드라인(WL0 ~ WLK-1, WLK+1 ~ WLN) 중 하나의 워드라인에 연결된 메모리 셀들일 수 있다. 셀 간섭 현상은 메모리 셀 사이의 거리가 가까울수록 커지므로 바람직하게는 제1인접 메모리 셀은 K-1번째 워드라인(WLK-1)에 연결된 메모리 셀이고, 제2인접 메모리 셀은 K+1번째 워드라인(WLK+1)에 연결된 메모리 셀일 수 있다.
이하 도 2 및 도 3의 설명에서는 'C1_1'이 제1메모리 셀이고, 'C0_1'이 제1인접 메모리 셀이고, 'C2_1'이 제2인접 메모리 셀인 경우에 대해 설명한다. 제1메모리 셀(C1_1), 제1인접 메모리 셀(C0_1) 및 제2인접 메모리 셀(C2_1)은 동일한 비트라인(BL1)에 대응하며 동일한 셀스트링(ST1)에 포함된다.
리드 동작이 시작되면 먼저 제1인접 메모리 셀(C0_1)의 데이터가 리드 되어 페이지 버퍼(PB1)에 저장되고, 다음으로 제2인접 메모리 셀(C2_1)의 데이터가 리드되어 페이지 버퍼(PB1)에 저장된다. 다음으로 페이지 버퍼(PB1)는 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터에 의해 결정되는 레벨로 비트라인(BL1)을 프리차지 한다. 비트라인(BL1)을 프리차지할 때 센싱트랜지스터('S1'을 입력받는 트랜지스)는 턴온상태에 있다.
페이지 버퍼(PB1)에 저장된 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터가 모두 제1데이터이면 페이지 버퍼(PB1)는 비트라인(BL1)을 제1레벨로 프리차지한다. 여기서 제1레벨은 종래의 메모리에서 리드 동작시 비트라인(BL1)을 프리차지하는 레벨과 동일할 수 있다. 페이지 버퍼(PB1)에 저장된 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터 중 하나가 제1데이터이고 나머지 하나가 제2데이터이면 페이지 버퍼(PB1)는 비트라인(BL1)을 제1레벨보다 낮은 제2레벨로 프리차지한다. 페이지 버퍼(PB1)에 저장된 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터가 모두 제2데이터이면 페이지 버퍼(PB1)는 비트라인(BL1)을 제2레벨보다 낮은 제3레벨로 프리차지한다. 제1데이터는 이레이즈 데이터이고, 제2데이터는 프로그램 데이터일 수 있다.
즉 본 발명에 따른 메모리의 페이지 버퍼(PB1)는 제1메모리 셀(C0_1)에 인접한 메모리 셀들의 데이터 중 프로그램 데이터가 많을수록 더 낮은 레벨로 비트라인(BL1)을 프리차지한다. 왜냐하면 인접한 메모리 셀 중 프로그램 데이터가 저장된 메모리 셀의 개수가 많을수록 셀 간섭 현상의 정도가 커지기 때문이다.
다음으로 제1메모리 셀(C1_1)이 연결된 워드라인(WL1)에 소정의 구간 동안 리드전압이 인가된다. 워드라인(WL1)에 리드전압이 인가된 후의 비트라인(BL1)의 전압레벨은 제1메모리 셀(C1_1)에 저장된 데이터에 따라 결정된다. 페이지 버퍼(PB1)는 리드전압이 인가된 후의 비트라인(BL1)의 전압을 감지하고, 감지된 비트라인(BL1)의 전압레벨에 따라 제1메모리 셀(C1_1)의 데이터를 리드한다. 페이지 버퍼(PB1)의 구성 및 동작에 대해서는 이하 도 5의 설명에서 자세하게 살펴보기로 한다.
제1인접 메모리 셀 및 제2인접 메모리 셀이 0 ~ K-1 및 K+1 ~ N번째 워드라인(WL0 ~ WLK-1 및 WLK+1 ~ WLN) 중 어떤 워드라인에 연결된 메모리 셀들이어도 메모리의 동작은 상술한 바와 동일하다. 위에서는 'C1_1'과 함께 'C1_1'과 동일한 페이지(page)에 포함된 'C1_0, C1_2 ~ C1_M'의 데이터도 리드되며 이때 'C1_0, C1_2 ~ C1_M'에 대응하는 제1인접 메모리 셀은 각각 'C0_0, C0_2 ~ C0_M'가 되고, 제2인접 메모리 셀은 각각 'C2_0, C2_2 ~ C2_M'가 된다. 또한 'C1_0, C1_2 ~ C1_M'에 대응하는 페이지 버퍼(PB0, PB2 ~ PBM)의 동작은 상술한 페이지버퍼(PB1)의 동작과 동일하다.
(2) 제1인접 메모리 셀과 제1메모리 셀이 동일한 워드라인에 대응하는 경우(제1인접 메모리 셀 및 제2인접 메모리 셀과 제1메모리 셀이 동일한 워드라인에 연결된 경우)
제1인접 메모리 셀 및 제2인접 메모리 셀이 제1메모리 셀과 동일한 워드라인(WL0 ~ WLN 중 2개)에 대응하는 경우 제1메모리 셀이 K번째 셀스트링(STK)에 포함된 메모리 셀이면 제1인접 메모리 셀 및 제2인접 메모리 셀은 각각 0 ~ K-1 및 K+1 ~ M번째 셀스트링(ST0 ~ STK-1, STK+1 ~ STM) 중 하나의 셀스트링에 포함된 메모리 셀들일 수 있다.
인접한 메모리 셀에 프로그램 데이터가 저장된 경우 비트라인의 프리차지 레벨을 낮춤으로써 셀 간섭 현상이 보상되는 이유는 도 2의 설명에서 상술한 바와 동일하다. 인접한 메모리 셀이 2개이면 인접한 메모리 셀들의 데이터 중 하나가 이레이즈 데이터이고 나머지 하나가 프로그램 데이터인 경우와 인접한 메모리 셀들의 데이터 모두가 프로그램 데이터인 경우 셀 간섭 현상의 정도가 다르므로(후자가 더 큼) 이를 고려하여 비트라인의 프리차지 레벨을 결정한다(즉 후자의 경우 비트라인을 전자보다 더 낮은 레벨로 프리차지 함). 위에서는 2개의 인접한 메모리 셀의 데이터를 고려하여 비트라인의 프리차지 레벨을 결정하였지만 설계에 따라서 3개 이상의 인접한 메모리 셀의 데이터를 고려하여 비트라인의 프리차지 레벨을 결정할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 페이지 버퍼(PB1)의 구성도이다('C1_1'이 제1메모리 셀이고, 'C0_1'이 제1인접 메모리 셀이고, 'C2_1'이 제2인접 메모리 셀인 경우에 대해 설명함).
이하 'PB1'을 중심으로 페이지 버퍼의 구성 및 동작에 대해 설명한다. 도 2의 나머지 페이지 버퍼(PB0, PB2 ~ PBM)의 구성 및 동작도 도 3의 페이지 버퍼(PB1)의 구성 및 동작과 동일하다.
도 5에 도시된 바와 같이, 페이지 버퍼(PB1)는, 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터에 따라 비트라인(BL1)을 제1레벨 내지 제3레벨 중 하나의 레벨로 프리차지하는 프리차지부(510) 및 제1 내지 3메모리 셀의 데이터를 저장하고 제2메모리 셀의 데이터 및 제3메모리 셀의 데이터를 프리차지부(510)로 전달하는 래치부(520)를 포함한다.
이러한 동작을 위해 프리차지부(510)는 비트라인(BL1)을 제1레벨로 프리차지하는 제1프리차지부(511), 비트라인(BL1)을 제2레벨로 프리차지하는 제2프리차지부(512), 비트라인(BL1)을 제3레벨로 프리차지하는 제3프리차지부(513) 및 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터가 모두 제1데이터이면 제1프리차지부(511)를 활성화하고, 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터 중 하나가 제1데이터이고 나머지 하나가 제2데이터이면 제2프리차지부(512)를 활성화하고, 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터가 모두 제2데이터이면 제3프리차지부(513)를 활성화하는 프리차지 레벨 선택부(514)를 포함한다.
또한 래치부(520)는 제1인접 메모리 셀(C0_1)의 데이터, 제2인접 메모리 셀(C2_1)의 데이터 및 제1메모리 셀(C1_1)의 데이터를 순차로 저장하는 제1래치부(521), 먼저 제2인접 메모리 셀(C2_1)의 데이터를 제1래치부(521)로부터 전달받아 저장하고, 프리차지 레벨 선택부(514)로 전달하고, 다음으로 제1인접 메모리 셀(C0_1)의 데이터를 제3래치부(523)로부터 전달받아 저장하고, 프리차치 레벨 선택부(514)로 전달하는 제2래치부(522) 및 제1인접 메모리 셀(C0_1)의 데이터를 제1래치부(521)로부터 전달받아 저장하는 제3래치부(523)를 포함한다. 제1 내지 3래치부(521, 522, 523)은 각각 도 3의 설명에서 상술한 메인 래치부, 캐시 래치부 및 임시 래치부일 수 있다. 또한 도 5에는 미도시 하였으나 페이지 버퍼(PB1)는 도 3의 설명에서 상술한 플래그 래치부를 더 포함할 수 있다.
도 5를 참조하여 페이지 버퍼(PB1)의 동작에 대해 보다 자세하게 설명한다.
리드 동작시 먼저 제1인접 메모리 셀(C0_1)의 데이터가 리드되어 제1래치부(521)에 저장된다. 제1래치부(521)에 저장된 제1인접 메모리 셀(C0_1)의 데이터는 제3래치부(523)로 전달되고 제3래치부(523)는 제1인접 메모리 셀(C0_1)의 데이터를 전달받아 저장한다. 다음으로 제2인접 메모리 셀(C2_1)의 데이터가 리드되어 제1래치부(521)에 저장된다. 제1래치부(521)에 저장된 제2인접 메모리 셀(C2_1)의 데이터는 제2래치부(522)로 전달된다. 제2래치부(522)는 제2인접 메모리 셀(C2_1)의 데이터를 전달받아 저장하고, 프리차지 레벨 선택부(514)로 전달한다. 다음으로 제3래치부(523)에 저장된 제1인접 메모리 셀(C0_1)의 데이터는 제2래치부(522)로 전달된다. 제2래치부(522)는 제1인접 메모리 셀(C0_1)의 데이터를 전달받아 저장하고, 프리차지 레벨 선택부(514)로 전달한다.
프리차지 레벨 선택부(514)는 비트라인(BL1)을 프리차지하기 위한 구간(이하 '프리차지 구간'이라 함)에서 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터가 모두 제1데이터(이레이즈 데이터)이면 제1선택신호(SEL1)를 활성화('로우')한다. 또한 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터 중 하나가 제1데이터이고 나머지 하나가 제2데이터(프로그램 데이터)이면 제2선택신호(SEL2)를 활성화('하이')하고, 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터가 모두 제2데이터이면 제3선택신호(SEL3)를 활성화('하이')한다.
'프리차지 구간'에서 제1선택신호(SEL1)가 활성화되면 프리차지 신호(PRECH, '프리차지 구간'에서 '로우'로 활성화되는 신호임)가 활성화된 구간에서 앤드게이트(AND1)의 출력이 '로우'가 되므로 피모스 트랜지스터(P)가 턴온되어 제1레벨의 전압(VCC)이 센싱노드(SN)를 통해 비트라인(BL1)으로 전달된다. 따라서 비트라인(BL1)은 제1레벨로 프리차지 된다. 이때 나머지 앤드게이트(AND2, AND3)의 출력은 '로우'이므로 엔모스 트랜지스터(N1, N2)는 턴오프 된다.
'프리차지 구간'에서 제2선택신호(SEL2)가 활성화되면 프리차지 신호(PRECH)가 활성화된 구간에서 앤드게이트(AND2)의 출력이 '하이'가 되므로 엔모스 트랜지스터(N1)가 턴온되어 제2레벨의 전압(V1)이 센싱노드(SN)를 통해 비트라인(BL1)으로 전달된다. 따라서 비트라인(BL1)은 제2레벨로 프리차지 된다. 이때 앤드게이트(AND1)의 출력은 '하이'이고 앤드게이트(AND3)의 출력은 '로우'이므로 피모스 트랜지스터(P)와 엔모스 트랜지스터(N2)는 턴오프된다.
'프리차지 구간'에서 제3선택신호(SEL3)가 활성화되면 프리차지 신호(PRECH)가 활성화된 구간에서 앤드게이트(AND3)의 출력이 '하이'가 되므로 엔모스 트랜지스터(N2)가 턴온되어 제3레벨의 전압(V2)이 센싱노드(SN)를 통해 비트라인(BL1)으로 전달된다. 따라서 비트라인(BL1)은 제3레벨로 프리차지 된다. 이때 앤드게이트(AND1)의 출력은 '하이'이고 앤드게이트(AND2)의 출력은 '로우'이므로 피모스 트랜지스터(P)와 엔모스 트랜지스터(N1)는 턴오프된다.
비트라인(BL1)이 제1레벨 내지 제3레벨 중 하나의 레벨로 프리차지된 후 제1메모리 셀(C1_1)에 리드 전압이 인가되면 비트라인(BL1)의 전압이 제1메모리 셀(C1_1)에 저장된 데이터에 따라 다른 레벨로 낮아진다. 페이지 버퍼(PB1)는 변경된 비트라인(BL1)의 전압을 센싱노드(SN)를 통해 감지하고, 감지된 전압을 이용하여 리드된 제1메모리 셀(C1_1)의 데이터를 제1래치부(521)에 저장한다.
도 6은 본 발명의 다른 일 실시예에 따른 메모리의 동작방법을 설명하기 위한 순서도이다. 도 6에 도시된 메모리의 동작방법은 리드 동작시 2개의 인접한 메모리 셀의 데이터를 고려하여 리드할 메모리 셀에 대응하는 비트라인의 프리차지 레벨을 결정한다. 도 6에서는 하나 이상의 제2메모리 셀이 제1인접 메모리 셀 및 제2인접 메모리 셀을 포함하는 경우에 대해 설명한다.
도 6에 도시된 바와 같이, 제1메모리 셀에 인접한 제1인접 메모리 셀의 데이터를 리드하는 단계(S610), 제1메모리 셀에 인접한 제2인접 메모리 셀의 데이터를 리드하는 단계(S620), 제1인접 메모리 셀 및 제2인접 메모리 셀의 데이터에 따라 결정되는 레벨로 제1메모리 셀에 대응하는 비트라인을 프리차지하는 단계(S630) 및 프리차지된 비트라인의 전압의 변화를 이용하여 제1메모리 셀의 데이터를 리드하는 단계(S630)를 포함한다.
이하에서 도 2, 5 및 6을 참조하여 메모리의 동작방법에 대해 설명한다.
상술한 바와 같이 제1인접 메모리 셀 및 제2인접 메모리 셀은 제1메모리 셀과 동일한 비트라인에 대응할 수도 있고, 제1메모리 셀과 동일한 워드라인에 대응할 수도 있다.
제1메모리 셀이 'C1_1'이고, 제1인접 메모리 셀이 'C0_1'이고 제2인접 메모리 셀이 'C2_1'인 경우(제1메모리 셀(C1_1)과 제1인접 메모리 셀(C0_1) 및 제2인접 메모리 셀(C2_1)이 동일한 비트라인(BL1)에 대응함)에 대해 설명한다.
리드 동작이 시작되면 먼저 페이지 버퍼(PB1)는 제1인접 메모리 셀(C0_1)의 데이터를 리드하여 저장한다(이하 '제1인접 데이터 리드 단계'(S610)라 함).
다음으로 페이지 버퍼(PB1)는 제2인접 메모리 셀(C2_1)의 데이터를 리드하여 저장한다(이하 '제2인접 데이터 리드 단계'(S620)라 함).
페이지 버퍼(PB1)는 '제1인접 데이터 리드 단계'(S610)에서 리드한 제1인접 메모리 셀(C0_1)의 데이터 및 '제2인접 데이터 리드 단계'(S620)에서 리드한 제2인접 메모리 셀(C2_1)의 데이터에 따라 결정되는 레벨로 비트라인(BL1)을 프리차지한다(이하 '프리차지 단계'(630)이라 함). '프리차지 단계'(S630)에서는 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터가 제1데이터인지 제2데이터인지 판단(A)한다. 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터가 모두 제1데이터이면 비트라인(BL1)을 제1레벨로 프리차지하고(S631), 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터 중 하나가 제1데이터이고 나머지 하나가 제2데이터이면 비트라인(BL1)을 제2레벨로 프리차지하고(S632), 제1인접 메모리 셀(C0_1)의 데이터 및 제2인접 메모리 셀(C2_1)의 데이터가 모두 제2데이터이면 비트라인(BL1)을 제3레벨로 프리차지한다(S723).
'프리차지 단계'(S630)가 완료되면 소정의 구간동안 워드라인(WL1)에 리드전압이 인가되고, 그 후 페이지 버퍼(PB1)는 비트라인(BL1)의 전압의 변화 감지함으로써 제1메모리 셀(C1_1)의 데이터를 리드한다.
메모리 동작방법의 효과는 도 2의 설명에서 상술한 메모리의 효과와 동일하다.
도 7은 본 발명의 다른 일 실시예에 따른 메모리의 구성도이다. 도 7에 도시된 메모리는 페이지 버퍼에 2개의 비트라인(이븐 비트라인 및 오드 미트라인)이 대응하며 리드 동작시 1개의 인접한 메모리 셀의 데이터를 고려하여 리드할 메모리 셀에 대응하는 비트라인의 프리차지 레벨을 결정한다.
도 7에 도시된 메모리의 셀어레이(cell array, AR)는 다수의 이븐 셀스트링(STe0 ~ STeM)과 다수의 오드 셀스트링(STo0 ~ SToM)을 포함한다(각각 M+1개를 포함한다고 가정함). 셀스트링에 대한 설명은 도 2의 설명에서 상술한 바와 동일하다. 이븐 셀스트링(STe0 ~ STeM)과 연결된 이븐 비트라인(BLe0 ~ BLeM)은 이븐 선택 트랜지스터(이븐 신호(BSLe)를 입력받는 트랜지스터)를 통해 페이지 버퍼(PB0 ~ PBM)와 연결되고, 오드 셀스트링(STo0 ~ SToM)과 연결된 오드 비트라인(BLo0 ~ BLeM)은 오드 선택 트랜지스터(오드 신호(BSLo)를 입력받는 트랜지스터)를 통해 페이지 버퍼(PB0 ~ PBM)와 연결된다. 'CeX_Y'('CoX_Y')에서 'X'는 이븐 메모리 셀(오드 메모리 셀)이 어떤 워드라인에 대응하는지(연결되었는지) 나타내고, 'Y'는 이븐 메모리 셀(오드 메모리 셀)이 어떤 이븐 셀스트링(오드 셀스트링)에 포함되었는지 나타낸다. 예를 들어 'Ce2_5'('Co2_5')는 2번째 워드라인(WL2)에 대응하고, 5번째 이븐 셀스트링(STe5)(5번째 오드 셀스트링(STo5))에 포함된 이븐 메모리 셀(오드 메모리 셀)이다(0번째부터 시작됨).
이븐 셀스트링(STe0 ~ STeM)에 포함된 이븐 메모리 셀에 대한 엑세스를 수행하는 경우 이븐 신호(BSLe)가 활성화되어 이븐 선택 트랜지스터가 턴온된다. 오드 셀스트링(STo0 ~ SToM)에 포함된 오드 메모리 셀에 대한 엑세스를 수행하는 경우 오드 신호(BSLo)가 활성화되어 오드 선택 트랜지스터가 턴온된다.
도 7에 도시된 바와 같이, 메모리는 제1이븐 메모리 셀, 제1오드 메모리 셀, 제1이븐 메모리 셀에 대응하는 이븐 비트라인, 제1오드 메모리 셀에 대응하는 오드 비트라인, 제1이븐 메모리 셀에 인접한 하나 이상의 제2메모리 셀, 제1오드 메모리 셀에 인접한 하나 이상의 제2메모리 셀 및 비트라인에 대응하는 페이지 버퍼를 포함하고, 페이지 버퍼는 제1이븐 메모리 셀의 데이터를 리드할 때 비트라인을 하나 이상의 제2메모리 셀의 데이터에 따라 결정되는 레벨로 프리차지하고, 제1오드 메모리 셀의 데이터를 리드할 때 비트라인을 하나 이상의 제3메모리 셀의 데이터에 따라 결정되는 레벨로 프리차지한다.
여기서 제1이븐 메모리 셀은 데이터를 리드할 이븐 메모리 셀이고, 하나 이상의 제2메모리 셀은 제1이븐 메모리 셀에 인접한 메모리 셀을 의미한다. 또한 제1오드 메모리 셀은 데이터를 리드할 오드 메모리 셀이고, 하나 이상의 제3메모리 셀은 제1오드 메모리 셀에 인접한 메모리 셀을 의미한다. 인접한 메모리 셀에 대한 설명은 도 2의 설명에 상술한 바와 동일하다. 도 7에서는 하나 이상의 제2메모리 셀이 제1이븐 인접 메모리 셀을 포함하고, 하나 이상의 제3메모리 셀이 제1오드 인접 메모리 셀을 포함하는 경우, 즉 제1이븐 메모리 셀과 제1오드 메모리 셀에 인접한 메모리 셀이 각각 1개인 경우에 대해 설명한다.
이하에서는 제1이븐 인접 메모리 셀 및 제1오드 인접 메모리 셀과 제1이븐 메모리 셀 및 제1오드 메모리 셀의 대응 관계에 따라 나누어 도 7의 메모리의 동작에 대해 설명한다. 이븐 메모리 셀의 리드 동작과 오드 메모리 셀의 리드 동작은 실질적으로 동일하므로 제1이븐 메모리 셀의 리드 동작을 중심으로 설명한다.
(1) 제1이븐 인접 메모리 셀과 제1이븐 메모리 셀이 동일한 이븐 비트라인에 대응하는 경우(제1이븐 인접 메모리 셀과 제1이븐 메모리 셀이 동일한 셀스트링에 포함된 경우)
제1이븐 인접 메모리 셀이 제1이븐 메모리 셀과 동일한 이븐 비트라인에 대응하는 경우 제1이븐 메모리 셀이 K번째 워드라인(WLK, K는 N 이하의 자연수)에 연결된 메모리 셀이면 제1이븐 인접 메모리 셀은 0 ~ K-1번째 워드라인(WL0 ~ WLK-1) 중 하나의 워드라인에 연결된 메모리 셀이거나 K+1 ~ N번째 워드라인(WLK+1 ~ WLN) 중 하나의 워드라인에 연결된 메모리 셀일 수 있다. 셀 간섭 현상은 메모리 셀 사이의 거리가 가까울수록 커지므로 바람직하게는 제1이븐 인접 메모리 셀은 K-1번째 워드라인(WLK-1)에 연결된 메모리 셀이거나 K+1번째 워드라인(WLK+1)에 연결된 메모리 셀일 수 있다.
이하에서 'Ce1_1'이 제1이븐 메모리 셀이고, 'Co1_1'이 제1이븐 인접 메모리 셀인 경우에 대해 설명한다. 제1이븐 메모리 셀(Ce1_1)과 제1이븐 인접 메모리 셀(Ce0_1)은 동일한 이븐 비트라인(BLe1)에 대응하며 동일한 이븐 셀스트링(STe1)에 포함된다. 제1이븐 메모리 셀(Ce1_1)에 대한 리드 동작시 이븐 신호(BSLe)가 활성화되어 이븐 선택 트랜지스터는 턴온 상태이고, 오드 신호(BSLo)는 비활성화되어 오드 선택 트랜지스터는 턴오프 상태에 있다.
제1이븐 메모리 셀(Ce1_1)에 대한 리드 동작이 시작되면 먼저 제1이븐 인접 메모리 셀(Ce0_1)의 데이터를 리드하여, 페이지 버퍼(PB1)에 저장된다. 다음으로 페이지 버퍼(PB1)는 제1이븐 인접 메모리 셀(Ce0_1)의 데이터에 의해 결정되는 레벨로 이븐 비트라인(BLe1)을 프리차지 한다. 이븐 비트라인(BLe1)을 프리차지할 때 센싱트랜지스터('S1'을 입력받는 트랜지스터)는 턴온상태에 있다.
페이지 버퍼(PB1)에 저장된 제1이븐 인접 메모리 셀(Ce0_1)의 데이터가 제1데이터이면 페이지 버퍼(PB1)는 이븐 비트라인(BLe1)을 제1레벨로 프리차지한다. 페이지 버퍼(PB1)에 저장된 제1이븐 인접 메모리 셀(C0_1)의 데이터가 제2데이터이면 페이지 버퍼(PB1)는 이븐 비트라인(BLe1)을 제1레벨보다 낮은 제2레벨로 프리차지한다. 이때 제1데이터는 이레이즈 데이터이고, 제2데이터는 프로그램 데이터일 수 있다. 제1레벨 및 제2레벨에 관한 설명은 도 2의 설명에서 상술한 바와 동일하다.
이후 프리차지된 이븐 비트라인(BLe1)의 전압을 이용하여 제1이븐 메모리 셀(Ce1_1)의 데이터를 리드하는 과정은 도 2의 설명에서 상술한 바와 동일하다. 위에서는 'Ce1_1'과 함께 'Ce1_1'과 동일한 페이지(page)에 포함된 'Ce1_0, Ce1_2 ~ Ce1_M'의 데이터도 리드되며 이때 'Ce1_0, Ce1_2 ~ Ce1_M'에 대응하는 제1이븐 인접 메모리 셀은 각각 'Ce0_0, Ce0_2 ~ Ce0_M'가 되고, 'Ce1_0, Ce1_2 ~ Ce1_M'에 대응하는 페이지 버퍼(PB0, PB2 ~ PBM)의 동작은 상술한 페이지버퍼(PB1)의 동작과 동일하다.
제1오드 메모리 셀의 데이터를 리드하는 동작도 오드 신호가 활성화되어 오드 선택 트랜지스터가 턴온되고, 이븐 신호가 비활성화되어 이븐 선택 트랜지스터가 비활성화된다는 점(따라서 페이지 버퍼가 제1오드 인접 메모리 셀의 데이터에 따라 결정되는 레벨로 오드 비트라인을 프리차지함)을 제외하고는 상술한 제1이븐 메모리 셀의 데이터를 리드하는 동작과 거의 비슷하다.
(1) 제1이븐 인접 메모리 셀과 제1이븐 메모리 셀이 동일한 워드라인에 대응하는 경우(제1이븐 인접 메모리 셀과 제1이븐 메모리 셀이 동일한 워드라인에 연결된 경우)
제1이븐 인접 메모리 셀이 제1이븐 메모리 셀과 동일한 워드라인에 대응하는 경우 제1이븐 메모리 셀이 K번째 이븐 셀스트링(STeK)에 포함된 메모리 셀이라면 제1이븐 인접 메모리 셀은 0 ~ K-1번째 이븐 셀스트링(STe0 ~ STeK-1) 중 하나의 이븐 셀스트링에 포함된 메모리 셀이거나 K+1 내지 M번째 이븐 셀스트링(STeK+1 ~ STeM) 중 하나의 셀스트링에 포함된 메모리 셀일 수 있다.
또한 제1이븐 인접 메모리 셀은 0 ~ M번째 오드 셀스트링(STo0 ~ SToM) 중 하나의 셀스트링에 포함된 메모리 셀일 수 있다. 즉 제1이븐 인접 메모리 셀은 제1이븐 메모리 셀이 대응하는 이븐 비트라인과 인접한 오드 비트라인에 대응할 수 있다.
셀 간섭 현상은 메모리 셀 사이의 거리가 가까울수록 커지므로 바람직하게는 제1이븐 인접 메모리 셀은 K-1번째 이븐 셀스트링(STeK-1)에 연결된 메모리 셀이거나 K+1번째 이븐 셀스트링(STeK+1)에 포함 메모리 셀일 수 있다. 또는 제1이븐 인접 메모리 셀은 K-1번째 오드 셀스트링(SToK-1)에 연결된 메모리 셀이거나 K번째 오드 셀스트링(SToK)에 포함 메모리 셀일 수 있다.
제1이븐 인접 메모리 셀이 K번째 오드 셀스트링(SToK)에 포함된 메모리 셀인 경우 제1이븐 메모리 셀과 제1이븐 인접 메모리 셀은 동일한 페이지 버퍼(PBK)에 대응한다. 따라서 오드 메모리 셀의 리드 동작 후 이븐 메모리 셀의 리드 동작을 수행함으로써 오드 메모리 셀의 데이터에 따라 결정되는 레벨로 이븐 비트라인의 레벨이 결정될 수 있다.
제1오드 메모리 셀의 데이터를 리드하는 동작도 오드 신호(BLSo)가 활성화되어 오드 선택 트랜지스터가 턴온되고, 이븐 신호(BLSe)가 비활성화되어 이븐 선택 트랜지스터가 비활성화된다는 점(따라서 페이지 버퍼가 제1오드 인접 메모리 셀의 데이터에 따라 결정되는 레벨로 오드 비트라인을 프리차지함)을 제외하고는 상술한 제1이븐 메모리 셀의 데이터를 리드하는 동작과 거의 비슷하다.
여기서 제1오드 인접 메모리 셀은 0 ~ K-1번째 오드 셀스트링(STo0 ~ SToK-1) 중 하나의 오드 셀스트링에 포함된 메모리 셀이거나 K+1 내지 M번째 오드 셀스트링(SToK+1 ~ SToM) 중 하나의 셀스트링에 포함된 메모리 셀일 수 있다. 또한 제1오드 인접 메모리 셀은 0 ~ M번째 이븐 셀스트링(STe0 ~ STeM) 중 하나의 셀스트링에 포함된 메모리 셀일 수 있다. 즉 제1오드 인접 메모리 셀은 제1오드 메모리 셀이 대응하는 오드 비트라인과 인접한 이븐 비트라인에 대응할 수 있다.
셀 간섭 현상은 메모리 셀 사이의 거리가 가까울수록 커지므로 바람직하게는 제1오드 인접 메모리 셀은 K-1번째 오드 셀스트링(SToK-1)에 연결된 메모리 셀이거나 K+1번째 오드 셀스트링(SToK+1)에 포함 메모리 셀일 수 있다. 또는 제1오드 인접 메모리 셀은 K번째 이븐 셀스트링(STeK)에 포함 메모리 셀이거나 K+1번째 이븐 셀스트링(STeK+1)에 연결된 메모리 셀일 수 있다.
제1오드 인접 메모리 셀이 K번째 이븐 셀스트링(STeK)에 포함된 메모리 셀인 경우 제1오드 메모리 셀과 제1오드 인접 메모리 셀은 동일한 페이지 버퍼(PBK)에 대응한다. 따라서 이븐 메모리 셀의 리드 동작 후 오드 메모리 셀의 리드 동작을 수행함으로써 이븐 메모리 셀의 데이터에 따라 결정되는 레벨로 오드 비트라인의 레벨이 결정될 수 있다.
이상의 설명에서 언급하지 않았으나 참고로 리드 동작시 비트라인을 정확한 레벨로 프리차지하기 위해 비트라인을 프리차지하기 전에 해당 비트라인을 디스차지(discharge)할 수 있다. 비트라인의 디스차지에 대한 사항은 본 발명이 속하는 분야의 통상의 기술자라면 쉽게 알 수 있는 사항이고, 비트라인의 디스차지는 본 발명과는 직접적으로 관련이 없으므로 비트라인의 디스차지에 대한 자세한 설명은 생략한다.
지금까지 주로 인접한 메모리 셀이 리드할 메모리 셀과 동일한 비트라인에 대응하거나 동일한 워드라인에 대응하는 경우에 대해 설명하였으나 인접한 메모리 셀의 범위가 반드시 여기에 한정되는 것은 아니다. 저장된 데이터의 따라 리드할 메모리 셀의 문턱전압에 영향을 주는 메모리 셀은 리드할 메모리 셀과 동일한 비트라인에 대응하거나 동일한 워드라인에 대응하지 않아도 인접한 메모리 셀이 될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (27)

  1. 제1메모리 셀;
    상기 제1메모리 셀에 대응하는 비트라인;
    상기 제1메모리 셀에 인접한 하나 이상의 제2메모리 셀; 및
    상기 비트라인에 대응하는 페이지 버퍼를 포함하고,
    상기 페이지 버퍼는 상기 제1메모리 셀의 데이터를 리드할 때 상기 비트라인을 상기 하나 이상의 제2메모리 셀의 데이터에 따라 결정되는 레벨로 프리차지하는 메모리.
  2. 제 1항에 있어서,
    상기 하나 이상의 제2메모리 셀은 제1인접 메모리 셀을 포함하는 메모리.
  3. 제 2항에 있어서,
    상기 페이지 버퍼는
    상기 제1인접 메모리 셀의 데이터가 제1데이터이면 상기 비트라인을 제1레벨로 프리차지하고, 상기 제1인접 메모리 셀의 데이터가 제2데이터이면 상기 비트라인을 상기 제1레벨보다 낮은 제2레벨로 프리차지하는 메모리.
  4. 제 3항에 있어서,
    상기 제1데이터는 이레이즈 데이터이고, 상기 제2데이터는 프로그램 데이터인 메모리.
  5. 제 3항에 있어서,
    상기 제1인접 메모리 셀은
    상기 제1메모리 셀과 동일한 비트라인에 대응하는 메모리.
  6. 제 5항에 있어서,
    상기 제1인접 메모리 셀은
    상기 제1메모리 셀의 위쪽 또는 아래쪽에 배치되는 메모리.
  7. 제 3항에 있어서,
    상기 제1인접 메모리 셀은
    상기 제1메모리 셀과 동일한 워드라인에 대응하는 메모리.
  8. 제 7항에 있어서,
    상기 제1인접 메모리 셀은
    상기 제1 메모리 셀의 왼쪽 또는 오른쪽에 배치되는 메모리.
  9. 제 3항에 있어서,
    상기 페이지 버퍼는
    상기 제1인접 메모리 셀의 데이터에 따라 상기 비트라인을 상기 제1레벨 또는 상기 제2레벨로 프리차지 하는 프리차지부; 및
    상기 제1메모리 셀의 데이터 및 상기 제1인접 메모리 셀의 데이터를 저장하고 상기 제1인접 메모리 셀의 데이터를 상기 프리차지부로 전달하는 래치부
    를 포함하는 메모리.
  10. 제 9항에 있어서,
    상기 프리차지부는
    상기 비트라인을 상기 제1레벨로 프리차지하는 제1프리차지부;
    상기 비트라인을 상기 제2레벨로 프리차지하는 제2프리차지부; 및
    상기 제1인접 메모리 셀의 데이터가 상기 제1데이터이면 상기 제1프리차지부를 활성화하고, 상기 제1인접 메모리 셀의 데이터가 상기 제2데이터이면 상기 제2프리차지부를 활성화하는 프리차지 레벨 선택부
    를 포함하는 메모리.
  11. 제 1항에 있어서,
    상기 하나 이상의 제2메모리 셀은 제1인접 메모리 셀 및 제2인접 메모리 셀을 포함하는 메모리.
  12. 제 11항에 있어서,
    상기 페이지 버퍼는
    상기 제1인접 메모리 셀의 데이터 및 상기 제2인접 메모리 셀의 데이터가 모두 상기 제1데이터이면 상기 비트라인을 제1레벨로 프리차지하고, 상기 제1인접 메모리 셀의 데이터 및 상기 제2인접 메모리 셀의 데이터 중 하나가 상기 제1데이터이고 나머지 하나가 상기 제2데이터이면 상기 비트라인을 상기 제1레벨보다 낮은 제2레벨로 프리차지하고, 상기 제1인접 메모리 셀의 데이터 및 상기 제2인접 메모리 셀의 데이터가 모두 상기 제2데이터이면 상기 제2레벨보다 낮은 제3레벨로 프리차지하는 메모리.
  13. 제 12항에 있어서,
    상기 페이지 버퍼는
    상기 제1인접 메모리 셀의 데이터 및 상기 제2인접 메모리 셀의 데이터에 따라 상기 비트라인을 상기 제1 내지 3레벨 중 어느 하나의 레벨로 프리차지하는 프리차지부; 및
    상기 제1메모리 셀 및 상기 제1 및 제2인접 메모리 셀의 데이터를 저장하고 상기 제1 및 제2인접 메모리 셀의 데이터를 상기 프리차지부로 전달하는 래치부
    를 포함하는 메모리.
  14. 제 13항에 있어서,
    상기 프리차지부는
    상기 비트라인을 상기 제1레벨로 프리차지하는 제1프리차지부;
    상기 비트라인을 상기 제2레벨로 프리차지하는 제2프리차지부;
    상기 비트라인을 상기 제3레벨로 프리차지하는 제3프리차지부; 및
    상기 제1인접 메모리 셀의 데이터 및 상기 제2인접 메모리 셀의 데이터가 모두 상기 제1데이터이면 상기 제1프리차지부를 활성화하고, 상기 제1인접 메모리 셀의 데이터 및 상기 제2인접 메모리 셀의 데이터 중 하나가 상기 제1데이터이고 나머지 하나가 상기 제2데이터이면 상기 제2프리차지부를 활성화하고, 상기 제1인접 메모리 셀의 데이터 및 상기 제2인접 메모리 셀의 데이터가 모두 상기 제2데이터이면 상기 제3프리차지부를 활성화하는 프리차지 레벨 선택부
    를 포함하는 메모리.
  15. 제1메모리 셀에 인접한 하나 이상의 제2메모리 셀의 데이터를 리드하는 단계;
    상기 하나 이상의 제2메모리 셀의 데이터에 따라 결정되는 레벨로 상기 제1메모리 셀에 대응하는 비트라인을 프리차지하는 단계; 및
    상기 프리차지된 비트라인의 전압의 변화를 이용하여 상기 제1메모리 셀의 데이터를 리드하는 단계
    를 포함하는 메모리의 동작방법.
  16. 제 15항에 있어서,
    상기 하나 이상의 제2메모리 셀은 제1인접 메모리 셀을 포함하는 메모리의 동작방법.
  17. 제 16항에 있어서,
    상기 비트라인을 프리차지하는 단계는
    상기 제1인접 메모리 세의 데이터가 제1데이터이면 상기 비트라인을 제1레벨로 프리차지하고, 상기 제1인접 메모리 셀의 데이터가 제2데이터이면 상기 비트라인을 상기 제1레벨보다 낮은 제2레벨로 프리차지하는 메모리의 동작방법.
  18. 제 16항에 있어서,
    상기 제1인접 메모리 셀은
    상기 제1메모리 셀과 동일한 비트라인에 대응하고, 상기 제1메모리 셀의 위쪽 또는 아래쪽에 배치되는 메모리의 동작방법.
  19. 제 16항에 있어서,
    상기 제1인접 메모리 셀은
    상기 제1메모리 셀과 동일한 워드라인에 대응하고, 상기 제1메모리 셀의 왼쪽 또는 오른쪽에 배치되는 메모리의 동작방법.
  20. 제 15항에 있어서,
    상기 하나 이상의 제2메모리 셀은 제1인접 메모리 셀 및 제2인접 메모리 셀을 포함하는 메모리의 동작방법.
  21. 제 20항에 있어서,
    상기 비트라인을 프리차지하는 단계는
    상기 제1인접 메모리 셀의 데이터 및 상기 제2인접 메모리 셀의 데이터가 모두 상기 제1데이터이면 상기 비트라인을 제1레벨로 프리차지하고, 상기 제1인접 메모리 셀의 데이터 및 상기 제2인접 메모리 셀의 데이터 중 하나가 상기 제1데이터이고 나머지 하나가 상기 제2데이터이면 상기 비트라인을 상기 제1레벨보다 낮은 제2레벨로 프리차지하고, 상기 제1인접 메모리 셀의 데이터 및 상기 제2인접 메모리 셀의 데이터가 모두 상기 제2데이터이면 상기 제2레벨보다 낮은 제3레벨로 프리차지하는 메모리의 동작방법.
  22. 제1이븐 메모리 셀;
    제1오드 메모리 셀;
    상기 제1이븐 메모리 셀에 대응하는 이븐 비트라인;
    상기 제1오드 메모리 셀에 대응하는 오드 비트라인;
    상기 제1이븐 메모리 셀에 인접한 하나 이상의 제2메모리 셀;
    상기 제1오드 메모리 셀에 인접한 하나 이상의 제2메모리 셀; 및
    상기 비트라인에 대응하는 페이지 버퍼를 포함하고,
    상기 페이지 버퍼는 상기 제1이븐 메모리 셀의 데이터를 리드할 때 상기 비트라인을 상기 하나 이상의 제2메모리 셀의 데이터에 따라 결정되는 레벨로 프리차지하고, 상기 제1오드 메모리 셀의 데이터를 리드할 때 상기 비트라인을 상기 하나 이상의 제3메모리 셀의 데이터에 따라 결정되는 레벨로 프리차지하는 메모리.
  23. 제 22항에 있어서,
    상기 하나 이상의 제2메모리 셀은 제1이븐 인접 메모리 셀을 포함하고, 상기 하나 이상의 제3메모리 셀은 제1오드 인접 메모리 셀을 포함하는 메모리.
  24. 제 23항에 있어서,
    상기 페이지 버퍼는
    상기 제1이븐 인접 메모리 셀의 데이터가 제1데이터이면 상기 이븐 비트라인을 제1레벨로 프리차지하고, 상기 제1이븐 인접 메모리 셀의 데이터가 제2데이터이면 상기 이븐 비트라인을 상기 제1레벨보다 낮은 제2레벨로 프리차지하고, 상기 제1오드 인접 메모리 셀의 데이터가 제1데이터이면 상기 오드 비트라인을 상기 제1레벨로 프리차지하고, 상기 제1오드 인접 메모리 셀의 데이터가 제2데이터이면 상기 오드 비트라인을 상기 제2레벨로 프리차지하는 메모리.
  25. 제 24항에 있어서,
    상기 제1이븐 인접 메모리 셀은 상기 제1이븐 메모리 셀과 동일한 비트라인에 대응하고, 상기 제1오드 인접 메모리 셀은 상기 제1오드 메모리 셀과 동일한 비트라인에 대응하는 메모리.
  26. 제 24항에 있어서,
    상기 제1이븐 인접 메모리 셀은 상기 제1이븐 메모리 셀과 동일한 워드라인에 대응하고, 상기 제1오드 인접 메모리 셀은 상기 제1오드 메모리 셀과 동일한 워드라인에 대응하는 메모리.
  27. 제 26항에 있어서,
    상기 제1이븐 인접 메모리 셀은 상기 이븐 비트라인과 인접한 오드 비트라인에 대응하고, 상기 제1오드 인접 메모리 셀은 상기 오드 비트라인과 인접한 이븐 비트라인에 대응하는 메모리.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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KR100240418B1 (ko) * 1996-12-31 2000-03-02 윤종용 반도체 독출 전용 메모리 및 그의 독출 방법
ITRM20070273A1 (it) * 2007-05-16 2008-11-17 Micron Technology Inc Lettura di celle di memoria non volatile a livello mutiplo.
KR101552210B1 (ko) * 2009-03-10 2015-09-10 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109935250A (zh) * 2017-12-15 2019-06-25 旺宏电子股份有限公司 存储器装置及其操作方法

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