KR102427638B1 - 비휘발성 메모리 장치 및 이의 읽기 방법 - Google Patents

비휘발성 메모리 장치 및 이의 읽기 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 복수의 읽기 신호들에 따라, 복수의 메모리 셀들 중 선택된 메모리 셀들의 하나의 데이터 상태를 식별하는 복수의 읽기 동작들의 결과들을 래치하는 복수의 래치 세트들을 포함하는 페이지 버퍼, 및 상기 복수의 읽기 동작들의 결과들을 비교하여, 상기 읽기 신호들 중 일부 읽기 신호들을 선택하고, 나머지 읽기 신호들을 재설정하는 제어 로직을 포함하고, 상기 페이지 버퍼는 상기 선택된 일부 읽기 신호들에 따른 읽기 동작들의 결과들 및 상기 재설정된 나머지 읽기 신호들에 따른 읽기 동작들의 결과들을 저장할 수 있다.

Description

비휘발성 메모리 장치 및 이의 읽기 방법{NON-VOLATILE MEMORY DEVICE AND READ METHOD THEREOF}
본 발명은 비휘발성 메모리 장치 및 이의 읽기 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, 스마트폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근, 스마트폰과 같은 모바일 장치들에 탑재하기 위하여 비휘발성 메모리 장치의 고용량, 고속 입출력, 저전력화 기술들이 활발하게 연구되고 있다.
본 발명에서는 장치 내부에서 에러 비트의 발생을 최소화할 수 있는 데이터 처리 동작을 수행하는 비휘발성 메모리 장치 및 그것의 데이터 처리 방법이 개시될 수 있다.
본 발명의 과제는 메모리 셀의 특정 상태를 식별하기 위해 복수 회 센싱을 수행하고, 센싱 결과들 중에 최적의 데이터를 선택하여 출력하는 비휘발성 메모리 장치 및 이의 읽기 방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 복수의 읽기 신호들에 따라, 복수의 메모리 셀들 중 선택된 메모리 셀들의 하나의 데이터 상태를 식별하는 복수의 읽기 동작들의 결과들을 래치하는 복수의 래치 세트들을 포함하는 페이지 버퍼, 및 상기 복수의 읽기 동작들의 결과들을 비교하여, 상기 읽기 신호들 중 일부 읽기 신호들을 선택하고, 나머지 읽기 신호들을 재설정하는 제어 로직을 포함하고, 상기 페이지 버퍼는 상기 선택된 일부 읽기 신호들에 따른 읽기 동작들의 결과들 및 상기 재설정된 나머지 읽기 신호들에 따른 읽기 동작들의 결과들을 저장할 수 있다.
본 발명의 일 실시예에 따르면, 비휘발성 메모리 장치에서 특정 데이터 상태를 식별하기 위해 1차 센싱 절차에서 복수의 1차 읽기 신호들을 제공하고, 2차 센싱 절차에서 복수의 2차 읽기 신호들을 제공하여, 산포골에 대응되는 최적의 데이터를 출력할 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다.
도 2는 도 1의 셀 어레이와 페이지 버퍼의 구성을 예시적으로 보여주는 블록도이다.
도 3은 도 1 및 도 2의 페이지 버퍼의 개략 블록도이다.
도 4는 메모리 셀의 노말 읽기 방법을 나타내는 도이다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 읽기 방법의 흐름도다.
도 6은 본 발명의 일 실시예에 따른 OCVS 읽기 동작의 흐름도이다.
도 7은 본 발명의 일 실시예에 따른 서로 다른 레벨을 가지는 읽기 전압들에 의한 OCVS 읽기 동작을 나타내는 타이밍도이다.
도 8a은 본 발명의 일 실시예에 따른 서로 다른 시점에서 제공되는 래치 신호에 의한 OCVS 읽기 동작을 나타내는 타이밍 도이다.
도 8b은 도 8a의 제어 신호들 상황에서 센싱 노드의 레벨 변화를 보여주는 파형도이다.
도 9은 도 8a 및 도 8b의 실시예에 따른 OCVS 읽기 동작을 트리플 레벨 셀(TLC)의 최상위 비트 페이지에 적용한 예를 보여주는 타이밍도이다.
도 10a, 도 10b, 및 도 10c는 각각 3회의 센싱 노드(SO)의 래치 결과를 사용하여 데이터를 선택하는 방법을 각각 보여주는 도면들이다.
도 11a, 도 11b, 도 11c, 및 도 11d는 각각 2회의 센싱 노드(SO)의 래치 결과를 사용하여 데이터를 선택하는 방법을 각각 보여주는 도면들이다.
도 12은 본 발명의 다른 실시예에 따른 OCVS 읽기 동작의 흐름도이다.
도 13a 및 도 13b는 도 12의 실시예에 따른 OCVS 읽기 동작을 설명하기 위해 제공되는 도이다.
도 14은 본 발명의 일 실시예에 따른 복수 회의 OCVS 읽기 동작들의 적용 테이블이다.
도 15은 본 발명에 따른 비휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
이하에서는, 낸드형 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 비휘발성 메모리 장치의 예로서 사용될 수 있다. 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있다. 일 예로, 본 발명의 기술은 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등에도 사용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 블록도이다. 도 1을 참조하면, 비휘발성 메모리 장치(100)는 셀 어레이(110), 행 디코더(120), 페이지 버퍼(130), 입출력 버퍼(140), 제어 로직(150), 전압 발생기(160), 및 셀 카운터(170)를 포함할 수 있다.
셀 어레이(110)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(120)에 연결된다. 셀 어레이(110)는 비트 라인들(BLs)을 통해서 페이지 버퍼(130)에 연결된다. 셀 어레이(110)는 복수의 메모리 블록들(BLK0~BLKi)을 포함하고, 메모리 블록들(BLK0~BLKi) 각각은 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 셀 스트링들 각각의 채널은 수직 또는 수평 방향으로 형성될 수 있다. 셀 어레이(110)는 셀 스트링을 형성하는 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들은 비트 라인(BLs)이나, 워드 라인(WLs)으로 제공되는 전압에 의해서 프로그램, 소거, 독출될 수 있다. 프로그램 동작은 페이지 단위로, 소거 동작은 메모리 블록들(BLK0~BLKi) 단위로 수행될 수 있다. 메모리 블록들(BLK0~BLKi) 각각은 3차원 메모리 어레이를 포함할 수 있다.
행 디코더(120)는 어드레스(ADD)에 응답하여 셀 어레이(110)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 어드레스(ADD)에 응답하여 선택된 메모리 블록의 워드 라인들(WLs) 중 어느 하나를 선택할 수 있다. 행 디코더(120)는 선택된 메모리 블록의 워드 라인에 동작 모드에 대응하는 워드 라인 전압(VWL)을 전달할 수 있다. 프로그램 동작시, 행 디코더(120)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다. 읽기 동작시, 행 디코더(120)는 선택 워드 라인(Selected WL)에 선택 읽기 전압(Vrd)을, 비선택 워드 라인(Unselected WL)에는 비선택 읽기 전압(Vread)을 전달한다.
페이지 버퍼(130)는 기입 드라이버 및 감지 증폭기 중 적어도 하나로 동작할 수 있다. 프로그램 동작시, 페이지 버퍼(130)는 셀 어레이(110)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(130)는 선택된 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해서 감지한다. 페이지 버퍼(130)에 포함되는 복수의 페이지 버퍼들(PB1~PBn) 각각은 하나 또는 2개의 비트 라인에 연결될 수 있다.
복수의 페이지 버퍼들(PB1~PBn) 각각은 본 발명의 온-칩 벨리 서치(On-Chip Valley Search: 이하, OCVS) 읽기 동작을 수행하기 위하여, 선택된 메모리셀들의 데이터를 센싱 및 저장하는 래치 동작을 수행할 수 있다. 복수의 페이지 버퍼들(PB1~PBn) 각각은 제어 로직(150)의 제어에 따라 선택된 메모리 셀들의 어느 하나의 상태를 식별하기 위해 복수의 센싱 동작을 수행할 수 있다.
여기서, 물리 페이지가 복수의 비트 페이지로 구성되는 것으로 가정하면, 메모리 셀들의 하나의 상태가 식별로부터, 하나의 비트 페이지를 구성하는 복수의 페이지 데이터 중 하나의 페이지 데이터가 독출될 수 있다. 복수의 페이지 버퍼들(PB1~PBn) 각각은 복수의 센싱 동작을 통해서 센싱된 데이터를 각각 저장하고, 저장된 복수의 데이터들 중 어느 하나의 데이터를 선택할 수 있다. 복수의 페이지 버퍼들(PB1~PBn) 각각은 메모리 셀들 중 어느 하나의 상태를 식별하기 위하여, 즉 복수의 페이지 데이터 중 하나의 페이지 데이터를 식별하기 위하여, 복수 회의 센싱을 수행할 수 있다. 복수의 페이지 버퍼들(PB1~PBn) 각각은 제어 로직(150)의 제어에 따라 센싱된 복수의 데이터 중에서 최적의 데이터를 선택 또는 출력할 수 있다.
입출력 버퍼(140)는 외부에서 제공되는 데이터를 페이지 버퍼(130)로 제공할 수 있다. 또한, 입출력 버퍼(140)는 외부에서 제공되는 명령어(CMD)를 제어 로직(150)에 제공할 수 있고, 외부에서 제공된 어드레스(ADD)를 제어 로직(150)이나 행 디코더(120)에 제공할 수 있다. 더불어, 입출력 버퍼(140)는 페이지 버퍼(130)에 의해서 래치된 데이터를 외부로 출력할 수 있다.
제어 로직(150)은 입출력 버퍼(140)를 통해 외부로부터 전달되는 명령어(CMD)에 응답하여 페이지 버퍼(130) 및 행 디코더(120)를 제어한다. 제어 로직(150)은 명령어(CMD)에 따라 선택된 메모리 셀들에 대한 프로그램, 읽기, 그리고 소거 동작을 수행하도록 페이지 버퍼(130) 및 행 디코더(120)를 제어할 수 있다.
특히, 제어 로직(150)은 일 실시예에 따른 OCVS 읽기 동작을 위하여, 페이지 버퍼(130)와 전압 발생기(160)를 제어할 수 있다. 제어 로직(150)은 선택된 메모리 셀들의 특정 상태를 식별하기 위해 복수 회의 센싱 동작을 수행하도록 페이지 버퍼(130)를 제어할 수 있다. 제어 로직(150)은 복수 회의 센싱 동작들 각각에 대응하는 데이터를 복수의 페이지 버퍼들(PB1~PBn) 각각에 구비된 복수의 래치에 저장하도록 복수의 페이지 버퍼들(PB1~PBn)을 제어할 수 있다. 제어 로직(150)은 복수 회 센싱된 데이터들 중에서 최적의 데이터를 선택하기 위한 처리를 수행할 수 있다. 최적의 데이터의 선택을 위해서 제어 로직(150)은 셀 카운터(170)로부터 제공되는 카운트 결과(nC)를 참조할 수 있다. 즉, 제어 로직(150)은 복수의 센싱 데이터들 중에서 산포골(Valley)에 가장 근접한 읽기 결과를 선택하여 출력하도록 페이지 버퍼(130)를 제어할 수 있다. 이러한 동작을 수행하기 위해 제어 로직(150)은 OCVS 회로(155)를 포함할 수 있다.
전압 발생기(160)는 제어 로직(150)의 제어에 따라 각각의 워드 라인들로 공급될 다양한 종류의 워드 라인 전압(VWL)들과, 메모리 셀들이 형성된 벌크, 일 예로, 웰 영역으로 공급될 전압을 생성한다. 각각의 워드 라인들(VWL)로 공급될 워드 라인 전압들로는 프로그램 전압(Vpgm), 패스 전압(Vpass), 선택 및 비선택 읽기 전압들(Vrd, Vread) 등이 있다.
셀 카운터(170)는 페이지 버퍼(130)에 센싱된 데이터로부터 특정 문턱 전압 범위에 해당하는 메모리 셀들을 카운트할 수 있다. 일 예로, 셀 카운터(170)는 복수의 페이지 버퍼들(PB1~PBn) 각각에서 센싱 및 저장된 데이터를 처리하여 특정 문턱 전압 범위의 문턱 전압을 가지는 메모리 셀들의 수를 카운트할 수 있다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치(100)는 선택된 메모리 셀들에 대해서 복수의 센싱 동작을 수행할 수 있다. 비휘발성 메모리 장치(100)는 복수의 센싱 데이터들 중에서 최적의 데이터를 선택하고, 선택된 데이터를 외부로 출력할 수 있다. 본 발명의 일 실시예에 따르면, 비휘발성 메모리 장치는 최적 읽기 전압에 의해서 센싱된 데이터를 선택하므로, 높은 신뢰성의 데이터를 제공할 수 있다.
도 2는 도 1의 셀 어레이와 페이지 버퍼의 구성을 예시적으로 보여주는 블록도이다. 도 2를 참조하면, 페이지 버퍼들(PB1~PBn) 각각은 비트 라인들(BL1~BLn)에 연결될 수 있다. 비트 라인들(BL1~BLn)은 셀 스트링들(CS1~CSn)에 연결될 수 있다.
셀 어레이(110)에 포함되는 셀 스트링들(CS1~CSn)은 각각 스트링 선택 트랜지스터(SST)를 통해서 비트 라인(BL1~BLn)과 연결된다. 스트링 선택 트랜지스터(SST) 각각의 게이트는 스트링 선택 라인(SSL)에 연결된다. 그리고, 셀 스트링들(CS1~CSn)은 각각 접지 선택 트랜지스터(GST)를 통해서 공통 소스 라인(CSL)과 연결된다. 각각 접지 선택 트랜지스터(GST)의 게이트는 접지 선택 라인(GSL)에 연결된다.
페이지 버퍼(PB1)는 비트 라인(BL1)을 통해 셀 스트링(CS1)과 연결된다. 페이지 버퍼(PB1)는 프로그램 동작시 비트 라인(BL1)을 셋업 또는 프리차지한다. 읽기 동작시, 페이지 버퍼(PB1)는 비트 라인(BL1)을 프리차지(Preccharge)하고, 선택된 메모리 셀의 온/오프 여부를 센싱한다. 페이지 버퍼(PB1)는 전원 전압을 비트 라인에 공급하기 위한 트랜지스터들이 포함한다. 페이지 버퍼(PB1)는 트랜지스터들을 제어하기 위한 제어 신호(S_CNTL)를 제어 로직(150)으로부터 제공받을 수 있다. 제어 신호(S_CNTL)는 복수의 제어 신호들(BLSHF, BLSLT)을 포함할 수 있다. 제어 신호들(BLSHF, BLSLT)에 의해 비트 라인들(BL1~BLn)이 프리차지 및 디벨럽(Develop)될 수 있다.
도 3은 도 1 및 도 2의 페이지 버퍼의 개략 블록도이다. 도 3을 참조하면, 비트 라인(BL1)에 연결되는 페이지 버퍼(PB1)는 셀 스트링(CS1, 도 2 참조)의 메모리 셀들과 연결될 수 있다. 페이지 버퍼(PB1)는 비트 라인(BL1)과 연결되는 센싱 노드(SO)를 포함한다. 페이지 버퍼(PB1)는 센싱 노드(SO)에 각각 연결되는 복수의 래치들(LT_1, LT_2, LT_3, LT_4)을 포함할 수 있다.
읽기 동작시, 제어 로직(150)에 의해서 비트 라인(BL1)이 프리차지될 수 있다. 일 예로, 로드 신호(LOAD)와 제어 신호(BLSHF)가 활성화되면, 비트 라인(BL)은 특정 레벨(VBL)로 프리차지될 수 있다. 이 때, 비트 라인 선택 신호(BLSLT)에 의해서 고전압 트랜지스터(HNM1)는 턴 온 상태를 유지할 수 있다.
이어서, 로드 신호(LOAD)가 비활성화되면, 센싱 노드(SO)에 충전된 전하가, 제어 신호(BLSHF)에 의해 턴 온 된 트랜지스터(NM1)를 통해서, 비트 라인(BL)으로 흐르게 된다. 즉, 센싱 노드(SO)의 전위 변화가 발생하는 디벨럽 동작이 수행된다. 선택된 메모리 셀이 온 셀(On Cell)인 경우, 센싱 노드(SO)에 충전된 전하가 비트 라인(BL)과 스트링의 채널을 통해서 공통 소스 라인(CSL)으로 방전될 수 있다. 이 경우, 센싱 노드(SO)에서 비트 라인(BL)으로 흐르는 전류가 상대적으로 크기 때문에, 센싱 노드(SO)의 전압 강하의 속도는 상대적으로 빠르다. 반면, 선택된 메모리 셀이 오프 셀(Off Cell)인 경우, 센싱 노드(SO)에 충전된 전하는 비트 라인(BL)을 통해서 공통 소스 라인(CSL)으로 방전되기 어렵다. 따라서, 센싱 노드(SO)에서 비트 라인(BL)으로 흐르는 전류가 상대적으로 작기 때문에, 센싱 노드(SO)의 전압 강하의 속도는 상대적으로 느리다.
복수의 래치들(LT_1, LT_2, LT_3, LT_4)은 센싱 노드(SO)의 디벨럽된 상태를 센싱 및 저장하기 위한 래치 제어 신호(LTCH_1, LTCH_2, LTCH_3, ... , Dump)를 제공받을 수 있다. 래치 제어 신호(LTCH_1, LTCH_2, LTCH_3, ... , Dump)에 따라 복수의 래치들(LT_1, LT_2, LT_3, LT_4)은 선택된 메모리 셀들을 복수 회 센싱하고, 센싱된 복수의 데이터를 저장할 수 있다. 일 예로, 래치 제어 신호들(LTCH_1, LTCH_2, LTCH_3, ... , Dump)은 순차적으로 제공될 수 있다.
본 발명의 일 실시예에 따르면, 복수의 래치들(LT_1, LT_2, LT_3, LT_4)은, OCVS 읽기 동작시에, 선택된 메모리 셀들의 하나의 상태를 판별하기 위하여, 즉 복수의 페이지 데이터 중 하나의 페이지 데이터를 식별하기 위하여, 복수 회 센싱하고, 센싱된 복수의 데이터를 저장하는 래치 동작을 수행할 수 있다. OCVS 읽기 동작시에, 복수의 읽기 신호 - 읽기 신호 세트 - 에 따라, 선택된 메모리 셀들의 워드 라인들에 서로 다른 복수의 레벨을 가지는 읽기 전압이 제공되거나, 복수의 래치들에 서로 다른 시점에 복수의 래치 신호가 제공될 수 있다. 복수의 읽기 신호에 따라 선택된 메모리 셀의 온/오프 여부가 복수의 래치들(LT_1, LT_2, LT_3, LT_4)에 순차적으로 저장될 수 있다. 여기서, 읽기 신호는 읽기 전압의 레벨 또는 래치 동작의 래치 시점을 결정하기 위한 제어 신호로 이해될 수 있다. 즉, 읽기 신호는 읽기 전압의 레벨 또는 래치 동작의 래치 시점을 결정하며, 후술할 바와 같이, 래치 시점의 변경은 읽기 전압의 레벨을 변경하는 효과를 가져오므로, 이하, 설명의 편의상, 읽기 신호의 레벨과 읽기 전압의 레벨이라는 용어를 혼용하여, 기술하도록 한다.
셀 카운터는 복수의 래치들(LT_1, LT_2, LT_3, LT_4)에 저장된 데이터들을 사용하여, 서로 다른 레벨의 읽기 전압들 사이 각각에 문턱 전압이 위치하는 메모리 셀들의 수를 카운트할 수 있다. 일 예로, 제 1 읽기 전압에 의한 센싱 데이터가 페이지 버퍼들(PB1~PBn) 각각의 제 1 래치(LT_1)들에 저장되고, 제 2 읽기 전압에 의한 센싱 데이터는 페이지 버퍼들(PB1~PBn) 각각의 제 2 래치(LT_2)들에 저장되는 것으로 가정한다. 여기서, 페이지 버퍼들(PB1~PBn) 각각의 제 1 래치(LT_1)들을 제1 래치 세트로, 페이지 버퍼들(PB1~PBn) 각각의 제 2 래치(LT_2)들을 제2 래치 세트로 지칭할 수 있다. 페이지 버퍼들(PB1~PBn) 각각의 제 1 래치(LT_1)들에 저장된 비트들과 페이지 버퍼들(PB1~PBn) 각각의 제 2 래치(LT_2)들에 저장된 비트들 간의 배타적 논리합(XOR) 연산을 수행하는 경우, 제 1 읽기 전압과 제 2 읽기 전압 사이에 문턱전압을 가지는 메모리 셀들의 수가 계산될 수 있다. 또한, 실시예에 따라, 래치들 각각에 저장된 비트들의 값에 따른 차동 증폭기 형태의 전류 비교기를 사용하여 제 1 읽기 전압과 제 2 읽기 전압 사이에 문턱 전압을 가지는 메모리 셀들의 수의 계산 및 비교가 수행될 수 있다.
어느 하나의 래치, 일 예로, 래치(LT_1)는 센싱 노드(SO)의 상태만을 순차적으로 래치하도록 제어되고, 복수의 래치들 각각(LT_2, LT_3, ... , LT_C) 는 센싱된 데이터가 래치(LT_1)로부터 카피되도록 제어될 수도 있다. 또한, 어느 하나의 래치, 일 예로, 래치(LT_C)는 래치들 중 선택된 어느 하나의 래치의 데이터를 출력하기 위한 용도로 사용될 수도 있다.
도 4는 메모리 셀의 노말 읽기 방법을 나타내는 도이다. 도 4를 참조하면, 셀당 3비트의 데이터를 저장할 수 있는 트리플 레벨 셀(Triple Level Cell: TLC)의 페이지별 읽기 방법이 일 예로 도시되어 있다. 이 후, 메모리 셀이 트리플 레벨 셀(TLC)인 것으로 가정하여, 본 발명의 동작을 설명하나, 후술할 방법이 셀당 4비트의 데이터를 저장할 수 있는 쿼드러블 레벨 셀(Quadruple Level Cell: QLC) 및 4비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀에 적용될 수 있음은 물론이다.
트리플 레벨 셀은 복수의 논리 페이지를 포함하는 물리 페이지를 포함할 수 있다. 일 예로, 복수의 논리 페이지는 최하위 비트(LSB) 페이지, 중간 비트(CSB) 페이지, 및 최상위 비트(MSB) 페이지를 포함할 수 있다.
최하위 비트(LSB) 페이지를 읽기 위해서, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD1)이 제공된다. 읽기 전압(RD1) 보다 낮은 문턱 전압을 가지는 메모리 셀은 논리 '1'로 저장되고, 읽기 전압(RD1) 보다 같거나 높은 문턱 전압을 가지는 메모리 셀은 논리 '0'로 저장된다. 이어서, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD5)이 제공될 수 있다. 읽기 전압(RD5) 보다 낮은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 유지된다. 읽기 전압(RD5) 보다 같거나, 높은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 논리 '1'로 토글된다. 그리고, 이러한 처리가 완료된 이후에 최하위 비트(LSB) 페이지의 읽기 결과를 출력할 수 있다.
중간 비트(CSB) 페이지를 읽기 위해서, 먼저 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD2)이 제공될 수 있다. 읽기 전압(RD2) 보다 낮은 문턱 전압을 가지는 메모리 셀은 논리 '1'로, 읽기 전압(RD2) 보다 같거나 높은 문턱 전압을 가지는 메모리 셀은 논리 '0'로, 저장된다. 이어서, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD4)이 제공될 수 있다. 읽기 전압(RD4) 보다 낮은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 유지되고, 읽기 전압(RD4) 보다 같거나, 높은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 논리 '1'로 토글된다. 마지막으로, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD6)이 제공될 수 있다. 읽기 전압(RD6) 보다 낮은 문턱 전압을 가지는 메모리 셀은 이전에 센싱된 논리값이 유지되고, 읽기 전압(RD6) 보다 같거나 높은 문턱 전압을 가지는 메모리 셀은 논리 '0'으로 토글될 수 있다. 그리고 이러한 처리가 완료된 이후에 최상위 비트(CSB) 페이지의 읽기 결과를 출력할 수 있다.
최상위 비트(MSB) 페이지를 읽기 위해서, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD3)이 제공된다. 읽기 전압(RD3) 보다 낮은 문턱 전압을 가지는 메모리 셀은 논리 '1'로 저장되고, 읽기 전압(RD3) 보다 같거나 높은 문턱 전압을 가지는 메모리 셀의 센싱 결과는 논리 '0'로 저장된다. 이어서, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD7)이 제공될 수 있다. 읽기 전압(RD7) 보다 낮은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 유지되고, 읽기 전압(RD4) 보다 같거나, 높은 문턱 전압을 가지는 메모리 셀은 이전에 저장된 논리 '0'이 논리 '1'로 토글된다. 그리고 이러한 처리가 완료된 이후에 최상위 비트(MSB) 페이지의 읽기 결과를 출력할 수 있다.
이러한, 노말 읽기 동작시 메모리 셀의 열화에 의해서 읽기 실패(Read fail)가 발생할 수 있다. 본 발명의 비휘발성 메모리 장치(100)는 외부의 요청 또는 내부적인 판단에 따라 높은 신뢰성을 제공하기 위한 OCVS 읽기 동작을 수행하고, 그 결과를 외부에 제공할 수 있다.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 읽기 방법의 흐름도다. 도 5를 참조하면, 비휘발성 메모리 장치(100)는 설정된 읽기 동작 모드에 따라 노말 읽기 동작 모드와 OCVS 읽기 동작 모드 중 어느 하나의 읽기 동작을 수행할 수 있다.
S110 단계에서, 비휘발성 메모리 장치(100)는 요청된 읽기 동작에 관련된 설정값을 확인할 수 있다. 일 예로, 제어 로직(150)은 읽기 요청된 페이지(Page)가 최상위 비트(MSB), 중간 비트(CSB), 그리고 최하위 비트(LSB)인지를 체크할 수 있다. 또한, 제어 로직(150)은 선택된 페이지를 읽기 위한 읽기 신호의 인가 순서를 체크할 수도 있다. 더불어, 제어 로직(150)은 현재 읽기 동작의 모드가 노말 읽기 동작 모드인지 또는 OCVS 읽기 동작 모드인지 체크할 수 있다. 노말 읽기 동작 모드에서는 메모리 셀에 대한 하나의 상태를 식별하기 위해, 즉, 복수의 페이지 데이터 중 하나의 페이지 데이터를 식별하기 위하여, 읽기 신호가 일 회 제공될 수 있다. 반면, OCVS 읽기 동작 모드에서는 하나의 상태를 식별하기 위해 서로 다른 레벨의 읽기 신호들이 복수 회 제공되고, 센싱 데이터에 대한 비교 동작이 실시될 수 있다.
S120 단계에서, 읽기 동작 모드가 OCVS 읽기 동작 모드인지 판단할 수 있다. 읽기 동작 모드가 OCVS 읽기 동작 모드가 아닌 경우, S130 단계에서, 제어 로직(150)은 읽기 신호를 일회 제공하는 노말 읽기 동작을 위하여, 전압 발생기(160) 및 페이지 버퍼(130)를 제어한다. 이에 따라, 읽기 신호에 대응하는 읽기 전압이 선택된 메모리 셀들의 워드 라인에 제공되고, 페이지 버퍼(130)에서 메모리 셀들의 온/오프 여부가 센싱된다. 이어서, S140 단계에서, 페이지 버퍼(130)의 래치에는 센싱된 데이터가 저장될 수 있다. 반면, 설정된 읽기 동작 모드가 OCVS 읽기 동작 모드인 경우, S150 단계에서, 제어 로직(150)은 읽기 신호를 복수 회 제공하는 OCVS 읽기 동작을 수행하기 위하여, 전압 발생기(160) 및 페이지 버퍼(130)를 제어할 수 있다. OCVS 읽기 동작 모드에서, 복수의 읽기 신호 - 읽기 신호 세트 - 에 따라, 선택된 메모리 셀들의 워드 라인들에 서로 다른 복수의 레벨을 가지는 읽기 전압이 제공되거나, 복수의 래치들에 서로 다른 시점에 복수의 래치 신호가 제공될 수 있다. S160 단계에서, 제어 로직(150)은 읽기 동작이 완료되었는지 판단한다. 만약, 선택된 페이지의 메모리 셀들에 대한 읽기 동작이 완료된 것으로 판단되면, S170 단계에서, 노말 동작 모드 또는 OCVS 읽기 동작 모드에 의해서 산출된 읽기 결과를 외부로 출력하고, 선택된 메모리 셀들에 대한 추가적인 읽기 동작이 필요한 경우, S120 단계로 복귀할 수 있다.
도 6은 본 발명의 일 실시예에 따른 OCVS 읽기 동작의 흐름도이다. 도 6을 참조하면, 도 5의 S150 단계에 도시된 OCVS 읽기 동작이 예시적으로 도시되어 있다.
S151 단계에서, 읽기 신호들이 설정된다. 읽기 신호들은 읽기 카운트에 관한 정보를 포함할 수 있고, 읽기 신호들 간의 간격을 결정하는 읽기 신호들의 레벨에 관한 정보를 포함할 수 있다. 읽기 카운트는 선택된 메모리 셀들의 특정한 하나의 상태, 즉, 복수의 페이지 데이터 중 하나의 페이지 데이터에 대한 서치 횟수를 나타낸다. 일 예로, 읽기 카운트는 선택된 메모리 셀들이 트리플 레벨 셀(TLC)인 경우, 최하위 비트(LSB) 페이지의 소거 상태(E0)와 프로그램 상태(P1)를 식별하기 위한 읽기 신호의 제공 횟수를 의미한다. 즉, 소거 상태(E0)와 프로그램 상태(P1) 사이의 문턱 전압 구간에서 서로 다른 레벨의 읽기 전압이 인가되는 횟수를 나타낼 수 있다. 또는, 읽기 카운트는 선택된 메모리 셀들에 동일한 읽기 전압이 제공되지만, 센싱 노드의 서로 다른 디벨럽 시점에서 수행되는 데이터 래치 횟수를 의미할 수도 있다. 여기서, 읽기 카운트는 적어도 2회로 설정될 수 있다. 또한, 읽기 신호들간의 간격은 서로 다른 레벨의 읽기 전압간의 전압 간격 또는 서로 다른 디벨럽 시점에서 수행되는 데이터 래치 동작들 간의 시간 간격을 의미한다.
S152 단계에서, 읽기 신호들에 따라, 선택된 메모리 셀들의 데이터가 센싱된다. 구체적으로, 읽기 전압들의 제공 횟수 및 읽기 전압들간의 전압 간격에 따라 선택된 메모리 셀들의 데이터가 센싱되거나, 서로 다른 디벨럽 시점에서 수행되는 데이터 래치 횟수 및 데이터 래치 동작들간의 시간 간격에 따라 선택된 메모리 셀들의 데이터가 센싱될 수 있다.
S153 단계에서, 센싱된 데이터는 래치에 저장된다. 여기서, 서로 다른 읽기 신호에 의해 획득되는 데이터들은 서로 다른 래치를 통해 센싱 및 저장될 수 있다.
S154 단계에서, 현재 읽기 카운트가 설정된 최종 읽기 카운트인지 판단한다. 최종 읽기 카운트는 S151 단계에서 설정된 값에 해당할 수 있다. 만일, 현재 수행되는 읽기 동작의 읽기 카운트가 최종 읽기 카운트가 아닌 경우, S155 단계로 이동한다. 반면, 현재 수행되는 읽기 동작의 읽기 카운트가 최종 읽기 카운트에 해당하는 경우, S156 단계로 이동한다.
S155 단계에서, 읽기 카운트가 카운트 업 될 수 있고, 카운트 업 된 읽기 신호에 의해 획득되는 데이터를 센싱 및 저장하기 위하여, S152 단계 및 S153 단계가 수행될 수 있다. S156 단계에서, 서로 다른 읽기 신호에 의해 획득되는 데이터들을 비교하여, 어느 하나의 읽기 결과가 출력되고, 선택된 읽기 결과가 출력될 수 있다.
도 7은 본 발명의 일 실시예에 따른 서로 다른 레벨을 가지는 읽기 전압들에 의한 OCVS 읽기 동작을 나타내는 타이밍도이다. 도 7을 참조하면, OCVS 읽기 동작을 위해서 워드 라인에 제공되는 읽기 전압이 가변될 수 있다. 이 실시예를 설명하기 위해, 트리플 레벨 셀(TLC)의 최상위 비트(MSB) 페이지에 OCVS 읽기 동작을 적용하는 경우를 예로 들기로 한다.
최상위 비트(MSB) 페이지의 OCVS 읽기 동작을 위해, 먼저, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD3_1)이 인가될 수 있다. 그리고, 페이지 버퍼들(PB1~PBn) 각각에 의해서 비트 라인 및 센싱 노드에 대한 프리차지(PRCH), 디벨럽이 완료된 시점에 제 1 래치 신호(LTCH_1)가 활성화될 수 있다. 이때, 읽기 전압(RD3_1)에 대응하는 데이터가 제 1 래치 세트에 저장될 수 있다.
이어서, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD3_2)이 인가될 수 있다. 읽기 전압(RD3_2)은 읽기 전압(RD3_1)보다 높지만, 동일한 하나의 상태를 식별하기 위한 전압에 해당한다. 페이지 버퍼들(PB1~PBn) 각각에 의해서 비트 라인 및 센싱 노드에 대한 프리차지(PRCH), 디벨럽이 완료된 시점에 제 2 래치 신호(LTCH_2)가 활성화될 수 있다. 이때, 읽기 전압(RD3_2)에 대응하는 데이터가 페이지 버퍼(PB1~PBn)의 제 2 래치 세트에 저장될 수 있다.
그리고, 선택된 메모리 셀들의 워드 라인에는 읽기 전압(RD3_3)이 인가될 수 있다. 읽기 전압(RD3_3)은 읽기 전압(RD3_2)보다 높지만, 읽기 전압(RD3_1) 및 읽기 전압(RD3_2)과 동일한 하나의 상태를 식별하기 위한 전압에 해당한다. 페이지 버퍼들(PB1~PBn) 각각에 의해서 비트 라인 및 센싱 노드에 대한 프리차지(PRCH), 디벨럽이 완료된 시점에 제 3 래치 신호(LTCH_3)가 활성화될 수 있다. 이때, 읽기 전압(RD3_3)에 대응하는 데이터가 제 3 래치 세트에 저장될 수 있다. 이후에 제 1 내지 제 3 래치 세트에 저장된 결과를 비교하면, 어느 하나의 래치 세트가 선택될 수 있다.
도 8a은 본 발명의 일 실시예에 따른 서로 다른 시점에서 제공되는 래치 신호에 의한 OCVS 읽기 동작을 나타내는 타이밍 도이다. 도 3 및 8a을 참조하여, 서로 다른 디벨럽 시점에서 센싱 노드를 센싱하고, 복수 회의 센싱 데이터를 저장하는 방식으로 수행되는 OCVS 읽기 동작에 대하여 상세히 설명하도록 한다.
T0 시점에서 T1 시점까지 프리차지 동작이 이루어진다. 프리차지를 위해 복수의 페이지 버퍼들(PB1~PBn)에 연결된 비트 라인들(BL1~BLn) 및 센싱 노드들(SOs)이 충전된다. 일 예로, 제어 신호들(BLSHF, BLSLT)과 로드 신호(LOAD)가 활성화되면, 센싱 노드(SO)와 비트 라인(BL)이 각각 특정 레벨로 프리차지된다.
T1 시점에서, 로드 신호(LOAD)가 하이 레벨로 비활성화되면, PMOS 트랜지스터(PM1)가 차단되어 전원 전압으로부터 센싱 노드(SO)로의 전류 공급은 차단된다. 그 결과, 센싱 노드(SO)의 레벨은 메모리 셀의 온/오프 여부에 따라 비트 라인(BL)으로 흐르는 전류의 크기에 따라 변화한다. 만일, 선택된 메모리 셀이 온 셀인 경우, 비트 라인으로 흐르는 전류가 상대적으로 크다. 따라서, 센싱 노드(SO)의 레벨은 상대적으로 빠르게 낮아진다. 반면, 선택된 메모리 셀이 오프 셀인 경우, 센싱 노드(SO)의 레벨은 거의 일정한 레벨을 유지하게 될 수 있다.
하지만, 산포골 주위에 분포하는 메모리 셀들은 온 셀과 오프 셀의 경계에 위치하는 메모리 셀들이다. 따라서, 이러한 셀들에 대한 온 셀 또는 오프 셀의 식별은 디벨럽 시점에 따라 달라질 수 있다. 즉, 디벨럽 시점을 조금만 감소시켜도 산포골 주위에 분포하는 메모리 셀들은 오프 셀로 식별될 수도 있다. 반면, 디벨럽 시점을 조금만 증가시켜도 산포골 주위에 분포하는 메모리 셀들은 온 셀로 식별될 수 있다. 즉, 워드 라인에 제공되는 읽기 전압과 유사한 레벨의 문턱 전압을 가지는 메모리 셀들에게는 디벨럽 시점을 당기면 읽기 전압을 높여서 센싱하는 효과를 제공할 수 있다. 반면, 읽기 전압 주변의 문턱 전압을 가지는 메모리 셀들에게는 디벨럽 시점을 늦추면 읽기 전압을 낮추어서 센싱하는 효과를 제공할 수 있다. 따라서, 서로 다른 디벨럽 시점에 센싱 노드(SO)를 복수 회 센싱하는 것은, 워드 라인 전압을 가변하여 비트 라인을 프리차지하고 센싱하는 것과 같은 효과를 가진다.
T2 시점을 기준으로 Δt만큼 당겨진 시점에, 제어 신호(LTCH_1)가 활성화된다. 즉, 동일한 읽기 전압 상황에서 페이지 버퍼들(PB1~PBn) 각각의 제 1 래치(LT_1)에 센싱 노드(SO)의 상태에 대응하는 논리값을 래치하기 위한 제어 신호(LTCH_1)가 제공된다. 그리고, T2시점에서 페이지 버퍼들(PB1~PBn) 각각의 제 2 래치(LT_2)에 센싱 노드(SO)의 상태를 래치하기 위한 제어 신호(LTCH_2)가 제공된다. 그리고, T2시점을 기준으로 Δt만큼 지난 시점에서 페이지 버퍼들(PB1~PBn) 각각의 제 3 래치(LT_3)에 센싱 노드(SO)의 상태를 래치하기 위한 제어 신호(LTCH_3)가 제공된다.
도 8b은 도 8a의 제어 신호들 상황에서 센싱 노드의 레벨 변화를 보여주는 파형도이다. 도 8b을 참조하면, 메모리 셀의 문턱 전압 레벨에 따른 센싱 노드(SO)의 레벨 변화 및 디벨럽 시점에 따른 래치 결과를 간략히 보여주고 있다. TO 시점부터 T1 시점까지는 프리차지 구간(Precharge), T1 시점부터 T2시점까지 디벨럽 구간(Develop), 그리고 T2 시점 이후에는 래치 구간(Latch)이라 칭하기로 한다. 한편, 도 7에서 설명된 바와 같이 디벨럽 구간에서는 로드 신호(LOAD)가 비활성화되고, 래치 구간에서는 제어 신호(BLSHF)가 비활성화된다.
프리차지 구간(Precharge)에서, 로드 신호(LOAD) 및 제어 신호(BLSHF)가 모두 활성화되어 비트 라인 및 센싱 노드가 프리차지된다. 프리차지 구간(Precharge)에서, 비트 라인 전압(VBL)은 제 1 전압 레벨(V1)로 충전된다. 프리차지 구간(Precharge)에서 센싱 노드(SO)는 센싱 노드 전압(VSO)으로 충전된다.
디벨럽 구간(Develop)이 시작되는 T1 시점에서, 로드 신호(LOAD)가 비활성화된다. 이 구간에서 제어 신호(BLSHF)는 여전히 활성화 상태를 유지한다. 따라서, 메모리 셀의 문턱 전압 상태에 따라 센싱 노드(SO)에 충전된 전하가 비트 라인(BL)으로 이동한다.
문턱 전압이 읽기 전압보다 상대적으로 높은 강한 오프 상태인 메모리 셀(Strong off Cell)의 경우, 센싱 노드(SO)의 레벨 변화는 상대적으로 적다. 디벨럽 구간에서의 강한 오프 셀의 센싱 노드(SO) 전위의 변화는 점선(C0)으로 도시되어 있다. 문턱 전압이 읽기 전압보다 상대적으로 낮은 강한 온 상태인 메모리 셀(Strong On Cell)의 경우, 센싱 노드(SO)의 레벨 변화는 상대적으로 크다. 디벨럽 구간에서의 강한 온 셀의 센싱 노드(SO) 전위의 변화는 실선(C1)으로 도시되어 있다. 강한 오프 셀이나 강한 온 셀의 경우, 디벨럽 시간의 미미한 변화에는 크게 영향을 받지 않는다.
문턱 전압이 읽기 전압 주변에 위치한 메모리 셀들을 센싱하는 센싱 노드(SO)의 전위 변화는 각각 실선들(C2, C3, C4)로 도시되어 있다. 실선(C2)은 읽기 전압보다 약간 낮은 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여준다. 실선(C3)은 읽기 전압과 거의 유사한 레벨의 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여준다. 실선(C4)은 읽기 전압보다 약간 높은 문턱 전압을 가진 메모리 셀의 디벨럽 경향을 보여준다.
T2 시점을 기준으로 래치 시점을 기준 시간만큼 당겨서 메모리 셀들의 센싱 노드(SO)를 래치하는 제 1 래치 신호(LTCH_1)가 제공된다. 제 1 래치 신호(LTCH_1)에 의해서 센싱 노드들이 래치되면, 강한 오프 셀과 강한 온 셀의 경우에는 각각 오프 셀 및 온 셀에 대응하는 논리값으로 래치된다. 다만, 상대적으로 문턱 전압이 낮은 실선(C2)에 대응하는 메모리 셀들은 온 셀에 대응하는 논리값으로 래치되고, 실선들(C3, C4)에 대응하는 메모리 셀들은 오프 셀에 대응하는 논리값으로 래치된다.
제 2 래치 신호(LTCH_2)에 의해서 센싱 노드들이 래치되면, 제 1 래치 신호(LTCH_1)에서와 마찬가지로 강한 오프 셀(CO에 대응)과 강한 온 셀(C1에 대응)의 경우에는 각각 논리 '0' 및 논리 '1'가 래치될 수 있다. 다만, 실선(C2)에 대응하는 문턱 전압을 가지는 메모리 셀들은 온 셀에 대응하는 논리값으로 래치될 수 있다. 반면, 실선(C3)에 대응하는 메모리 셀의 경우에는 제 2 래치 신호(LTCH_2)에 의해서 트랩 레벨(V2)의 센싱 노드(SO) 전위가 래치된다. 즉, 논리 '0'과 논리 '1'이 분명치 않을 수 있다. 실선(C4)에 대응하는 메모리 셀들은 오프 셀에 대응하는 논리값으로 래치된다.
제 3 래치 신호(LTCH_3)에 의해서 센싱 노드(SO)들이 래치되면, 제 1 래치 신호(LTCH_1)에서와 마찬가지로 강한 오프 셀(C0)과 강한 온 셀(C1)의 경우에는 각각 논리 '0' 및 논리 '1'가 래치될 수 있다. 하지만, 실선(C2, C3)에 대응하는 문턱 전압을 가지는 메모리 셀들은 모두 온 셀에 대응하는 논리값 '1'로 래치되고, 실선(C4)에 대응하는 메모리 셀의 경우에는 오프 셀에 대응하는 논리값 '0'으로 래치된다.
이상에서, 메모리셀의 어느 하나의 상태를 식별하기 위해 서로 다른 디벨럽 시점에서 센싱 노드(SO)의 상태를 래치하는 방식이 설명되었다. 디벨럽 시점에 따라 실질적으로 워드 라인에 서로 다른 레벨의 읽기 전압을 제공한 것과 유사한 효과가 제공될 수 있다.
도 9은 도 8a 및 도 8b의 실시예에 따른 OCVS 읽기 동작을 트리플 레벨 셀(TLC)의 최상위 비트 페이지에 적용한 예를 보여주는 타이밍도이다. 도 9를 참조하면, 트리플 레벨 셀(TLC)의 최상위 비트(MSB) 페이지를 OCVS 방식으로 읽기 위해서 읽기 전압(RD3)에 의한 읽기 절차와 읽기 전압(RD7)에 의한 읽기 절차가 진행될 수 있다. 그 이후에, 페이지 버퍼 및 워드 라인의 전압이 초기화되는 읽기 리커버리(Read recovery)가 수행될 수 있다.
먼저, 읽기 전압(RD3)에 의한 OCVS 읽기 동작을 위해서 비트 라인과 센싱 노드(SO)가 프리차지 된다. 선택된 메모리 셀들의 워드 라인(Word line)에는 읽기 전압(RD3)이 제공된다. 프리차지가 완료되면, 페이지 버퍼들(PB0~PBn-1, 도 2 참조)에서는 메모리 셀의 상태에 따른 센싱 노드(SO)의 전위 변화가 발생하는 디벨럽 동작이 수행된다. 그리고, 서로 다른 디벨럽 시점에서 제공되는 래치 신호들(LTCH_1, LTCH_2, LTCH_3)에 의해 선택된 메모리 셀들의 상태가 순차적으로 래치될 수 있다. 이때 래치된 데이터가 페이지 버퍼들(PB1~PBn) 각각에 구비된 복수의 래치들에 저장된다.
이어서, 읽기 전압(RD7)에 의한 OCVS 읽기 동작을 위해서 비트 라인과 센싱 노드(SO)가 프리차지 된다. 선택된 메모리 셀들의 워드 라인(Word line)에는 읽기 전압(RD7)이 제공된다. 프리차지가 완료되면, 페이지 버퍼들(PB1~PBn)에서는 메모리 셀의 상태에 따른 센싱 노드(SO)의 전위 변화가 발생하는 디벨럽 동작이 수행된다. 그리고 서로 다른 디벨럽 시점에서 제공되는 래치 신호들(LTCH_1, LTCH_2, LTCH_3)에 의해 선택된 메모리 셀들의 상태가 래치되고, 래치된 데이터가 페이지 버퍼들(PB1~PBn) 각각에 구비된 복수의 래치들에 저장된다.
읽기 전압(RD7)에 의한 읽기 동작의 프리차지 구간에서는 페이지 버퍼들(PB1~PBn) 각각의 래치들에 래치된 데이터들에 대한 비교 및 선택 동작이 수행될 수 있다. 즉, 제 1 래치 신호(LTCH_1)에 의해서 래치된 데이터들과, 제 2 래치 신호(LTCH_2)에 의해서 래치된 데이터들을 비교하여 메모리 셀의 수를 카운트할 수 있다. 그리고, 제 2 래치 신호(LTCH_2)에 의해서 래치된 데이터들과, 제 3 래치 신호(LTCH_3)에 의해서 래치된 데이터들을 비교하여 메모리 셀의 수를 카운트할 수 있다. 카운트된 셀들의 수를 비교하여 래치 신호들(LTCH_1, LTCH_2, LTCH_3) 각각에 의해서 래치된 데이터 세트들 중 어느 하나를 선택할 수 있다. 이 과정이 도면에서는 데이터 고정(Data fix)로 도시되어 있다.
읽기 전압(RD7)에 의한 OCVS 읽기 완료되면, 읽기 리커버리와 함께 데이터 비교 및 선택 동작이 파이프라인 방식으로 실행될 수 있다. 읽기 리커버리 구간에서 비트 라인과 센싱 노드(SO)들이 초기 전압 레벨로 복구될 수 있다. 이때, 읽기 전압(RD7) 조건에서 래치 신호들(LTCH_1, LTCH_2, LTCH_3) 각각에 의해서 래치된 데이터 세트들 중 어느 하나가 비교 동작을 통해서 선택될 수 있다. 그리고, 읽기 전압(RD3)에 의한 OCVS 읽기 동작 결과와, 읽기 전압(RD7)에 의한 OCVS 결과 읽기 동작를 처리하여 최상위 비트(MSB) 데이터가 결정될 수 있다.
도 10a, 도 10b, 및 도 10c는 각각 3회의 센싱 노드(SO)의 래치 결과를 사용하여 데이터를 선택하는 방법을 각각 보여주는 도면들이다. 도 10a는 OCVS 읽기 동작을 통해서 센싱된 메모리 셀들의 문턱 전압이 산포골의 좌측에 위치하는 경우의 데이터 선택 방법을 보여준다. 도 10b는 OCVS 읽기를 통해서 센싱된 메모리 셀들의 문턱 전압이 산포골의 우측에 위치하는 경우의 데이터 선택 방법을 보여준다. 도 10c는 센싱된 메모리 셀들의 문턱 전압이 산포골을 중심으로 분포하는 경우의 데이터 선택 방법을 보여준다.
도 10a, 도 10b, 및 도 10c를 참조하면, 메모리 셀의 두 상태들(S1, S2)을 식별하기 위한 OCVS 읽기 동작에 따라 래치 세트들에 저장된 메모리 셀의 문턱 전압의 레벨이 모델링 될 수 있다. 서로 다른 디벨럽 시점에 래치되거나, 서로 다른 레벨의 읽기 전압이 제공된 경우 메모리 셀들의 문턱 전압 위치가 도시된 산포도와 같이 나타날 수 있다. 일 예로, 동일한 읽기 전압 조건에서 제 1 래치 신호(LTCH_1), 제2 래치 신호(LTCH_2), 및 제3 래치 신호(LTCH_3) 각각에 의해서 래치되는 센싱 노드(SO)의 상태는 읽기 신호에 대응하는 읽기 전압 ② 각각에 의해 센싱 및 저장된 데이터로 매칭될 수 있다. 읽기 신호에 대응하는 읽기 전압 ② 각각에 대응하는 래치 결과를 제 1 래치 세트(1st latch set), 제 2 래치 세트(2nd latch set), 및 제 3 래치 세트(3rd latch set)라 칭하기로 한다. 즉, 제 1 래치 세트(1st latch set), 제 2 래치 세트(2nd latch set), 및 제 3 래치 세트(3rd latch set) 각각은 복수의 래치 세트들 중에 제 1 래치 신호(LTCH_1), 제 2 래치 신호(LTCH_2), 및 제 3 래치 신호(LTCH_3)에 의해서 래치된 데이터를 저장하는 래치들을 가리킨다.
이러한 가정하에서, 읽기 전압 과 사이에 문턱 전압이 위치하는 메모리 셀들은 제 1 래치 세트와 제 2 래치 세트를 비교하면 카운트될 수 있다. 일 예로, 제 1 래치 세트와 제 2 래치 세트 각각에 래치된 데이터를 배타적 논리합(XOR) 연산으로 처리하면, 읽기 전압 과 레벨 사이에 문턱 전압이 위치하는 메모리 셀들의 수(nC1)가 카운트될 수 있다. 마찬가지로, 읽기 전압 와 레벨 사이에 문턱 전압이 위치하는 메모리 셀들의 수(nC2)도 카운트될 수 있다. 이러한 카운트 동작은 도 1에 도시된 셀 카운터(170)에서 수행될 수 있다.
메모리 셀들의 수(nC1, nC2)가 카운트되면, 제어 로직(150)은 제1 메모리 셀들의 수(nC1)와 제2 메모리 셀들의 수(nC2)의 차분값(|nC1-nC2|)을 제1 참조값(A)와 비교할 수 있다. 한편, 차분값(|nC1-nC2|)이 제1 참조값(A) 이상인 경우, 카운트된 제1 메모리 셀들의 수(nC1)와 제2 메모리 셀들의 수(nC2)를 비교할 수 있다. 제1 메모리 셀들의 수(nC1)와 제2 메모리 셀들의 수(nC2)의 비교 결과에 따라, 제1 래치 세트(1st latch set), 및 제3 래치 세트(3rd latch set) 중 하나에 저장된 데이터가 선택될 수 있다. 한편, 카운트된 제1 메모리 셀들의 수(nC1)와 제2 메모리 셀들의 수(nC2)가 제2 참조값(B) 이상인 경우, 읽기 실패(Read Fail)로 판단하여, 읽기 리커버리(Read Recovery)를 수행할 수 있다. 또한, 차분값(|nC1-nC2|)이 제1 참조값(A) 미만인 경우, 제2 래치 세트(2nd latch set)에 저장된 데이터가 선택될 수 있다. 이 경우, 카운트된 제1 메모리 셀들의 수(nC1)와 제2 메모리 셀들의 수(nC2) 중 하나는 제2 참조값(B)과의 비교 없이 그대로 출력될 수 있다. 즉, 차분값(|nC1-nC2|)이 제1 참조값(A) 미만인 경우, 카운트된 제1 메모리 셀들의 수(nC1)와 제2 메모리 셀들의 수(nC2) 중 하나는 제2 참조값(B)과의 비교없이 그대로 출력되므로, 제1 참조값(A)는 오류 제외 범위를 규정할 수 있다.
도 10a를 참조하면, 제어 로직(150)은 차분값(|nC1-nC2|)이 제1 참조값(A) 이상이고, 제2 참조값(B) 미만이며, 셀들의 수(nC1)가 셀들의 수(nC2)보다 큰 것으로 판단되면, 읽기 전압 레벨에 대응하는 래치 세트를 선택할 수 있다. 즉, 산포골에 해당하는 읽기 결과는 제 3 래치 세트(3rd latch set)에 저장된 데이터로 판단될 수 있다.
도 10b를 참조하면, 제어 로직(150)은 차분값(|nC1-nC2|)이 제1 참조값(A) 이상이고, 제2 참조값(B) 미만이며, 카운트된 셀들의 수(nC2)가 셀들의 수(nC1)보다 큰 경우, 읽기 전압 레벨에 대응하는 래치 세트를 선택할 수 있다. 즉, 산포골에 해당하는 읽기 결과는 제 1 래치 세트(1st latch set)에 저장된 데이터로 판단될 수 있다.
도 10c를 참조하면, 제어 로직(150)은 차분값(|nC1-nC2|)이 제2 참조값(A) 미만인 경우, 즉, 카운트된 셀들의 수(nC1)와 셀들의 수(nC2)가 동일하거나 그 차이가 기준치 이하인 것으로 판단되면, 읽기 전압 레벨에 대응하는 래치 세트를 선택할 수 있다. 즉, 산포골에 해당하는 읽기 결과는 제 2 래치 세트(2nd latch set)에 저장된 데이터로 판단될 수 있다.
도 11a, 도 11b, 도 11c, 및 도 11d는 각각 2회의 센싱 노드(SO)의 래치 결과를 사용하여 데이터를 선택하는 방법을 각각 보여주는 도면들이다. 도 11a 내지 도 11d는 도 10a 내지 도 10c와 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
메모리 셀들의 수(nC0)가 카운트되면, 제어 로직(150)은 메모리 셀들의 수(nC0)을 제1 참조값(A) 및 제2 참조값(B)과 비교할 수 있다. 제1 참조값(A)은 제2 참조값(B) 보다 작을 수 있다. 메모리 셀들의 수(nC0)가 제2 참조값(B) 이상인 경우, 읽기 실패(Read Fail)로 판단하여, 읽기 리커버리(Read Recovery)를 수행할 수 있다. 한편, 제1 참조값(A)은 제2 참조값(B) 보다 작으므로, 제1 참조값(A)는 오류 제외 범위를 규정할 수 있다.
한편, 메모리 셀들의 수(nC0)이 제1 참조값(A) 이상이고, 제2 참조값(B) 미만인 경우, 카운트된 제1 메모리 셀들의 수(nC1)와 제2 메모리 셀들의 수(nC2)를 비교할 수 있다. 제1 메모리 셀들의 수(nC1)와 제2 메모리 셀들의 수(nC2)의 비교 결과에 따라, 제1 래치 세트(1st latch set), 및 제3 래치 세트(3rd latch set) 중 하나에 저장된 데이터가 선택될 수 있다. 또한, 메모리 셀들의 수(nC0)가 제1 참조값(A) 미만인 경우, 제1 래치 세트(1st latch set) 및 제2 래치 세트(2nd latch set) 중 어느 하나에 저장된 데이터가 선택될 수 있다.
도 11a를 참조하면, 제어 로직(150)은 메모리 셀들의 수(nC0)가 제1 참조값(A) 이상이고, 제2 참조값(B) 미만이며, 셀들의 수(nC1)가 셀들의 수(nC2)보다 작은 것으로 판단되면, 읽기 전압 레벨에 대응하는 래치 세트를 선택할 수 있다. 즉, 산포골에 해당하는 읽기 결과는 제 2 래치 세트(2nd latch set)에 저장된 데이터로 판단될 수 있다.
도 11b는 상술한 상태들(S1, S2) 각각에서 특정 레벨 이하 또는 이상의 메모리 셀들을 카운트하는 방법을 나타낸다. 도 11b는 멀티 레벨 셀(MLC)이나 트리플 레벨 셀(TLC)에서 OCVS 읽기 동작의 대상이 되는 특정 상태에 포함되는 메모리 셀들의 수를 카운트하는 방법을 도시하고 있다.
도 11b를 참조하면, 메모리 셀들의 수(nC1)는 읽기 전압 레벨에 의한 읽기 결과(온 셀의 수)로부터 2개의 상태에 할당되는 메모리 셀들의 수(2/8)를 차감하여 계산될 수 있다. 더불어, 메모리 셀들의 수(nC2)는 읽기 전압 레벨에 의한 읽기 결과(오프 셀의 수)로부터 4개의 상태에 할당되는 메모리 셀들의 수(4/8)를 차감하여 계산될 수 있다.
도 11c를 참조하면, 제어 로직(150)은 메모리 셀들의 수(nC0)가 제1 참조값(A) 이상이고, 제2 참조값(B) 미만이며, 카운트된 셀들의 수(nC1)가 셀들의 수(nC2)보다 큰 경우, 읽기 전압 레벨에 대응하는 래치 세트를 선택할 수 있다. 즉, 산포골에 해당하는 읽기 결과는 제 1 래치 세트(1st latch set)에 저장된 데이터로 판단될 수 있다.
도 11d를 참조하면, 제어 로직(150)은 메모리 셀들의 수(nC0)가 제1 참조값(A) 미만인 경우, 즉, 셀들의 수(nC1)와 셀들의 수(nC2)가 동일하거나 유사한 것으로 판단되면, 제 1 래치 세트(1st latch set)나 제 2 래치 세트(2nd latch set) 중 임의로 선택하여 출력할 수 있다.
상술한 OCVS 읽기 동작의 읽기 해상도는 선택된 메모리셀들의 데이터를 센싱 및 저장하는 래치 동작을 보다 많이 수행함으로써, 개선될 수 있다. 보다 많은 수의 래치 동작을 통하여, 최적의 산포골에 대응되는 래치 결과를 도출할 수 있다. 다만, 페이지 버퍼에 포함되는 래치 세트의 수에 따라 복수의 읽기 신호에 따른 읽기 동작 횟수가 제한되므로, 래치 횟수는 과도하게 증가될 수 없다.
일 예로, 도 10a 내지 도 10c와 같이, 메모리 셀의 하나의 상태를 식별하기 위하여, 3회의 래치 동작이 요구되는 경우, 적어도 3개의 래치 세트가 필요하고, 메모리 셀의 하나의 상태를 식별하기 위하여, 도 11a 내지 도 11d와 같이, 2회의 래치 동작이 요구되는 경우, 적어도 2개의 래치 세트가 필요로 된다. 따라서, 읽기 해상도 개선을 위하여, 복수의 센싱 동작이 요구되는 경우, 적어도 이에 상응하는 개수의 래치 세트가 요구되는 문제점이 발생한다.
도 12은 본 발명의 다른 실시예에 따른 OCVS 읽기 동작의 흐름도이다. 도 12를 참조하면, 도 5의 S150 단계에 도시된 OCVS 읽기 동작의 구체적 흐름도가 예시적으로 도시되어 있다. 도 12의 실시예에 따른 OCVS 읽기 동작은 도 6의 실시예에 따른 OCVS 읽기 동작과 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
본 발명의 일 실시예에 따른 메모리 장치의 OCVS 읽기 동작은 1차 OCVS 읽기 동작 및 2차 OCVS 읽기 동작을 포함할 수 있다. 여기서, 1차 OCVS 읽기 동작 및 2차 읽기 동작 각각은 선택된 메모리 셀들의 하나의 상태, 즉, 하나의 페이지 데이터를 식별하기 위한 동작에 해당한다. 일 예로, 1차 OCVS 읽기 동작은 최하위 비트(LSB) 페이지의 소거 상태(E0)와 프로그램 상태(P1)를 식별하기 위한 읽기 동작에 해당하고, 2차 OCVS 읽기 동작 또한, 최하위 비트(LSB) 페이지의 소거 상태(E0)와 프로그램 상태(P1)를 식별하기 위한 읽기 동작에 해당한다.
도 12의 일 실시예에 따른 OCVS 읽기 동작의 단계 S151`, 단계 S152`, 단계 S153`, 단계 S154`, 및 단계 S155`는 도 6의 실시예에 따른 OCVS 읽기 동작의 단계 S151, 단계 S152, 단계 S153, 단계 S154, 및 단계 S155과 유사하다. 다만, 본 발명의 일 실시예에 따른 OCVS 읽기 동작의 단계 S151`, 단계 S152`, 단계 S153`, 단계 S154`, 및 단계 S155`은 후술할 단계와의 구별을 위하여, 1차 OCVS 읽기 동작으로 이해될 수 있고, 단계 S156`, 단계 S157`, 및 단계 S158`는 읽기 신호의 재설정 동작으로 이해될 수 있고, 단계 S159`는 2차 OCVS 읽기 동작으로 이해될 수 있다.
구체적으로 설명하면, S151` 단계에서, 1차 OCVS 읽기 동작을 위한 읽기 신호들이 설정된다. 1차 OCVS 읽기 동작을 위한 읽기 신호는 1차 읽기 신호로 지칭될 수 있다. 1차 읽기 신호들은 1차 OCVS 읽기 동작을 위한 읽기 카운트 및 읽기 신호들의 레벨들간의 간격에 관한 정보를 포함할 수 있다.
S152` 단계에서, 1차 읽기 신호들에 따라, 선택된 메모리 셀들의 데이터가 센싱된다. 구체적으로, 1차 읽기 신호들에 대응되는 읽기 전압들이 제공되면, 읽기 전압들의 제공 횟수 및 읽기 전압들간의 전압 간격에 따라 선택된 메모리 셀들의 데이터가 센싱되거나, 1차 읽기 신호들에 대응되는 래치 신호들이 제공되면, 서로 다른 디벨럽 시점에서 수행되는 래치 동작들 및 데이터 래치 동작들간의 시간 간격에 따라 선택된 메모리 셀들의 데이터가 센싱될 수 있다.
S153` 단계에서, 1차 읽기 신호들에 따른 센싱된 데이터는 복수의 래치 세트 각각에 저장되고, S154` 단계에서, 현재 1차 읽기 신호의 카운트가 설정된 최종 읽기 카운트인지 판단할 수 있다. 최종 읽기 카운트는 S151` 단계에서 설정된 값에 해당할 수 있다. 만일, 현재 수행되는 읽기 동작의 읽기 신호의 카운트가 최종 읽기 카운트가 아닌 경우, S155` 단계로 이동한다. 반면, 현재 수행되는 읽기 신호의 읽기 카운트가 최종 읽기 카운트에 해당하는 경우, S156` 단계로 이동한다.
S155` 단계에서, 읽기 카운트가 카운트 업 될 수 있고, 카운트 업 된 읽기 신호에 대응하는 센싱 및 저장 동작을 위하여, S152` 단계 및 S153` 단계가 수행될 수 있다.
S156` 단계에서, 1차 읽기 신호들에 따른 데이터들을 비교하여, 1차 읽기 신호들 중 일부가 선택될 수 있다. 여기서, 선택되는 일부 1차 읽기 신호들은 전술한 메모리 셀을 카운트하여 결정되는 최적의 읽기 결과들에 대응하는 읽기 신호들에 해당할 수 있다. 일 예로, 도 10a에서 읽기 전압 ③ 레벨, 도 10b에서 읽기 전압 ② 레벨, 도 10c에서 읽기 전압 ① 레벨이 선택되는 일부 1차 읽기 신호에 해당할 수 있다.
S157` 단계에서, 선택되지 않은 나머지 1차 읽기 신호들에 대응되는 메모리 셀들의 데이터들은 래치 세트에서 초기화될 수 있다. 구체적으로, S153` 단계에서, 복수의 래치 세트에 저장된 읽기 결과들 중 선택되지 않은 나머지 1차 읽기 신호들에 대응되는 결과들이 래치 세트에서 제거될 수 있다. 일 예로, 도 10a에서 읽기 전압 ①②에 대응되는 결과들, 도 10b에서 읽기 전압 ①③에 대응되는 결과들, 도 10c에서 읽기 전압 ②③에 대응되는 결과들이 래치 세트들에서 제거될 수 있다.
S158` 단계에서, 선택된 일부 1차 읽기 신호들을 기준으로 선택되지 않은 나머지 1차 읽기 신호들을 재설정할 수 있다. 일 예로, 선택되지 않은 나머지 1차 읽기 신호들은 선택된 일부 1차 읽기 신호들을 기준으로 분포하는 후순위 읽기 신호로 대체되어, 1차 읽기 신호를 재설정할 수 있다. 여기서, 선택된 일부 1차 읽기 신호들 및 재설정된 후순위 읽기 신호들은 2차 OCVS 읽기 동작을 위한 2차 읽기 신호로 이용될 수 있다. 여기서, 재설정된 후순위 읽기 신호들의 수는 래치 세트들의 수에 의해 결정될 수 있다. 구체적으로, 선택된 일부 1차 읽기 신호들의 수와 재설정된 후순위 읽기 신호들의 수의 합은 래치 세트들의 수를 초과할 수 없으므로, 재설정된 후순위 읽기 신호들의 수는 래치 세트들의 수에 의해 제한된다. 한편, 재설정된 후순위 읽기 신호들의 수를 재설정 전의 선택되지 않은 나머지 1차 읽기 신호들의 수와 동일하게 설정할 수 있음은 물론이다.
S159` 단계에서, 2차 OCVS 읽기 동작을 위한 재설정된 2차 읽기 신호에 따라 1차 OCVS 동작과 유사한 읽기 동작을 수행하여, 도출되는 읽기 결과들을 저장하고, 읽기 결과들을 비교하여, 읽기 결과를 출력할 수 있다. 2차 OCVS 읽기 동작에서, 재설정된 후순위 읽기 신호들에 따른 읽기 동작들의 결과들은, 재설정 단계에서, 초기화된 래치 세트에 저장될 수 있다. 한편, 실시예에 따라, 재설정 단계에서, 선택되지 않은 1차 읽기 신호들에 대응하는 읽기 결과들을 초기화하지 않고, 2차 OCVS 읽기 동작에서 센싱되는 후순위 읽기 신호들에 대응하는 읽기 결과들이 1차 읽기 신호들에 대응하는 읽기 결과들을 대체하는 방식으로 OCVS 알고리즘이 진행될 수 있다.
도 13a 및 도 13b는 도 12의 실시예에 따른 OCVS 읽기 동작을 설명하기 위해 제공되는 도이다. 도 13a 및 도 13b는 각각 3회의 센싱 노드(SO)의 래치 결과를 사용하여 데이터를 선택하는 방법을 나타내고 있다.
도 13a 및 도 13b는 1차 OCVS 읽기 동작 및 2차 OCVS 읽기 동작을 통해서 센싱된 메모리 셀들의 문턱 전압이 산포골의 좌측에 위치하는 경우의 데이터 선택 방법을 보여준다. 도 13a를 참조하면, 도 10a에 대응되는 설명에서 상세히 기술한 바와 같이, 셀들의 수(nC1)가 셀들의 수(nC2)보다 큰 것으로 판단되므로, 읽기 전압 에 대응하는 제 3 래치 세트(3rd latch set)가 산포골에 해당하는 읽기 결과로 산출될 수 있다.
본 발명의 일 실시예에 따르면, 읽기 전압 ①② 중 읽기 전압 ③이 선택될 수 있고, 나머지 읽기 전압 ①②들에 대응되는 읽기 결과들은 래치 세트들에서 초기화될 수 있다. 한편, 읽기 전압 ③에 대응되는 읽기 결과는 그대로 래치 세트에 유지될 수 있다.
도 13b를 참조하면, 읽기 전압 ③이 선택되면, 선택되지 않은 나머지 읽기 전압 ①②들은 읽기 전압 ③을 기준으로 재설정될 수 있다. 여기서, 읽기 전압 ①②들은 읽기 전압 ③을 기준으로 분포하는 읽기 전압 ③_1, 2들로 재설정될 수 있다. 읽기 전압 ①, 읽기 전압 ③_1, 읽기 전압 ③_2들의 간격은 읽기 전압 ①②③의 간격 보다 좁을 수 있다. 따라서, 1차 OCVS 읽기 동작에 비하여, 2차 OCVS 읽기 동작은 산포골을 보다 정확하게 판별할 수 있다. 한편, 도 13b에서는 읽기 전압 ③_1, 및 읽기 전압 ③_2이 읽기 전압 ③을 사이에 두고, 분포하는 것으로 도시되어 있으나, 읽기 전압 ③을 기준으로 읽기 전압 ③_1, 및 읽기 전압 ③_2이 차례로 배치되는 형태로 분포할 수 있음은 물론이다.
도 13b를 참조하면, 도 10c에 대응되는 설명에서 상세히 기술한 바와 같이, 셀들의 수(nC4)가 셀들의 수(nC3)보다 큰 것으로 판단되므로, 읽기 전압 _1에 대응하는 래치 세트가 산포골에 해당하는 읽기 결과로 산출될 수 있다.
도 14은 본 발명의 일 실시예에 따른 복수 회의 OCVS 읽기 동작들의 적용 테이블이다.
도 14을 참조하면, 최하위 비트(LSB) 페이지의 소거 상태(E)와 프로그램 상태(P1)를 식별하기 위하여, 읽기 전압(RD1)에 의한 1차 OCVS 읽기 동작 및 2차 OCVS 읽기 동작이 수행될 수 있다.
먼저, 읽기 전압(RD1)에 의한 1차 OCVS 읽기 동작을 위하여, 선택된 메모리 셀들의 비트 라인 및 센싱 노드(SO)가 프리차지 된다(PRCH). 그리고, 센싱 노드(SO)가 디벨럽되는 구간의 서로 다른 시점에 래치 신호들(LTCH_1, LTCH_2, LTCH_3)이 순차적으로 제공될 수 있다. 각각의 래치 신호들(LTCH_1, LTCH_2, LTCH_3)에 의해서 선택된 메모리 셀들의 데이터들이 서로 다른 래치 세트에 저장될 수 있다.
이어서, 읽기 전압(RD1)에 의한 2차 OCVS 읽기 동작이 수행될 수 있다. 읽기 전압(RD1)의 조건에서 선택된 메모리 셀들의 비트 라인과 센싱 노드(SO)가 프리차지된다(PRCH). 프리차지 구간에서, 앞서 수행된 1차 OCVS 읽기 동작시, 저장된 래치 세트들의 비교 동작이 수행될 수 있다. 래치 신호(LTCH_3)에 대응하는 읽기 신호가 선택된 것으로 가정하면, 디벨럽 구간의 서로 다른 시점에서 제공되는, 래치 신호들(LTCH_3_1, LTCH_3, LTCH_3_2)에 의해서 서로 다른 래치 세트들에 데이터들이 저장될 수 있다.
이어서, 최하위 비트(LSB) 페이지의 프로그램 상태(P4)와 프로그램 상태(P5)를 식별하기 위하여, 읽기 전압(RD5)에 의한 1차 OCVS 읽기 동작 및 2차 OCVS 읽기 동작이 수행될 수 있다.
먼저, 읽기 전압(RD5)에 의한 1차 OCVS 읽기 동작을 위하여, 선택된 메모리 셀들의 비트 라인 및 센싱 노드(SO)가 프리차지 된다(PRCH). 프리차지 구간에서, 읽기 전압(RD1)의 조건에서 2차 OCVS 읽기 동작시 저장된 래치 세트들의 최종적인 비교 및 선택 동작이 수행될 수 있다. 그리고, 센싱 노드(SO)가 디벨럽되는 구간의 서로 다른 시점에 래치 신호들(LTCH_1, LTCH_2, LTCH_3)이 순차적으로 제공될 수 있다. 각각의 래치 신호들(LTCH_1, LTCH_2, LTCH_3)에 의해서 서로 다른 래치 세트에 선택된 메모리 셀들의 데이터들이 저장될 수 있다.
이어서, 읽기 전압(RD5)에 의한 2차 OCVS 읽기 동작이 수행될 수 있다. 읽기 전압(RD1)의 조건에서 선택된 메모리 셀들의 비트 라인과 센싱 노드(SO)가 프리차지된다(PRCH). 프리차지 구간에서, 앞서 수행된 1차 OCVS 읽기 동작시, 저장된 래치 세트들의 비교 동작이 수행될 수 있다. 래치 신호(LTCH_3)에 대응하는 읽기 신호가 선택된 것으로 가정하면, 디벨럽 구간 이후에, 디벨럽 구간의 서로 다른 시점에서 제공되는, 래치 신호들(LTCH_3_1, LTCH_3, LTCH_3_2)에 의해서 서로 다른 래치 세트들에 데이터들이 저장될 수 있다.
래치 신호들(LTCH_3_1, LTCH_3, LTCH_3_2)에 의해 서로 다른 래치 세트들에 데이터가 저장되면, 읽기 리커버리와 함께 데이터 비교 및 선택 동작이 파이프라인 방식으로 실행될 수 있다. 읽기 리커버리 구간에서 비트 라인과 센싱 노드(SO)들이 초기 전압 레벨로 복구될 수 있다. 이때, 읽기 전압(RD5) 조건에서 래치 신호들(LTCH_3_1, LTCH_3, LTCH_3_2) 각각에 의해서 래치된 데이터 세트들 중 어느 하나가 비교 동작을 통해서 선택될 수 있다. 그리고, 읽기 전압(RD1)에 의한 2차 OCVS 읽기 동작 결과와, 읽기 전압(RD7)에 의한 2차 OCVS 결과 읽기 동작를 처리하여 최하위 비트(LSB) 데이터가 결정될 수 있다.
도 15은 본 발명에 따른 비휘발성 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다. 도 15을 참조하면, SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함한다. SSD(2200)는 신호 커넥터(2001)를 통해 호스트(2100)와 신호(SIG)를 주고 받고, 전원 커넥터(2002)를 통해 전원(PWR)을 입력받는다. SSD(2200)는 SSD 컨트롤러(2210), 복수의 플래시 메모리들(2221~222n), 보조 전원 장치(2230), 및 버퍼 메모리(2240)를 포함한다.
SSD 컨트롤러(2210)는 호스트(2100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(2221~222n)을 제어할 수 있다.
보조 전원 장치(2230)는 전원 커넥터(2002)를 통해 호스트(2100)와 연결된다. 보조 전원 장치(2230)는 호스트(2100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(2230)는 호스트(2100)로부터의 전원 공급이 원활하지 않을 경우, SSD 시스템(2000)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(2230)는 SSD(2200) 내에 위치할 수도 있고, SSD(2200) 밖에 위치할 수도 있다. 일 예로, 보조 전원 장치(2230)는 메인 보드에 위치하며, SSD(2200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(2240)는 SSD(2200)의 버퍼 메모리로 동작한다. 일 예로, 버퍼 메모리(2240)는 호스트(2100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(2221~222n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(2221~222n)의 메타 데이터(일 예로, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(2240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, SRAM 등과 같은 휘발성 메모리 또는 FRAM ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 수 있다.
110: 셀 어레이
120: 행 디코더
130: 페이지 버퍼
140: 입출력 버퍼
150: 제어 로직
160: 전압 발생기
170: 셀 카운터

Claims (20)

  1. 복수의 읽기 신호들에 따라, 복수의 메모리 셀들 중 선택된 메모리 셀들의 하나의 데이터 상태를 식별하는 복수의 제1 읽기 동작들의 제1 결과들을 래치하는 복수의 래치 세트들을 포함하는 페이지 버퍼; 및
    상기 복수의 제1 읽기 동작들의 제1 결과들을 서로 비교하여, 상기 읽기 신호들 중 일부 읽기 신호들을 선택하고, 초기 읽기 전압 레벨로 선택되지 않은 나머지 읽기 신호들을 재설정하는 제어 로직을 포함하고,
    상기 페이지 버퍼는 상기 선택된 일부 읽기 신호들에 따른 제2 읽기 동작들의 제2 결과들 및 상기 재설정된 나머지 읽기 신호들에 따른 제3 읽기 동작들의 제3 결과들을 저장하며,
    상기 복수의 읽기 신호들 중 가장 가까운 읽기 신호들의 전압 레벨 차이는, 상기 선택된 일부 읽기 신호들과 상기 재설정된 나머지 읽기 신호들 중 가장 가까운 읽기 신호들의 전압 레벨 차이보다 큰, 비휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 페이지 버퍼는,
    상기 재설정 전의 나머지 읽기 신호들에 따른 제1 읽기 동작들의 제1 결과들을 초기화하는 비휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 페이지 버퍼는,
    상기 재설정 전의 나머지 읽기 신호들에 따른 제1 읽기 동작들의 제1 결과들을 상기 재설정된 나머지 읽기 신호들에 따른 제3 읽기 동작들의 제3 결과들로 대체하는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 재설정된 나머지 읽기 신호들의 수는 상기 래치 세트들의 수에 따라 결정되는 비휘발성 메모리 장치.
  5. 복수의 메모리 셀들 중 선택된 메모리 셀들의 하나의 데이터 상태를 식별하는 1차 읽기 동작들 및 2차 읽기 동작들을 1차 읽기 신호들 및 2차 읽기 신호들에 따라 순차적으로 수행하고, 상기 1차 읽기 동작들 및 상기 2차 읽기 동작들의 결과들을 래치하는 복수의 래치 세트들을 포함하는 페이지 버퍼; 및
    상기 1차 읽기 동작들의 제1 결과들을 서로 비교하여, 상기 1차 읽기 신호들 중 일부 1차 읽기 신호들을 선택하고, 선택된 일부 1차 읽기 신호들을 기준으로 상기 2차 읽기 신호들을 결정하는 제어 로직; 을 포함하고,
    상기 페이지 버퍼는 상기 1차 읽기 신호들 중 선택되지 않은 나머지 1차 읽기 신호들에 대응하는 제1 읽기 동작들의 제2 결과들을 초기화하며,
    상기 2차 읽기 신호들은 상기 선택된 일부 1차 읽기 신호들 및 상기 일부 1차 읽기 신호들을 중심으로 분포하는 후순위 읽기 신호들을 포함하는, 비휘발성 메모리 장치.
  6. 삭제
  7. 제5항에 있어서, 상기 페이지 버퍼는,
    상기 1차 읽기 신호들 중 나머지 1차 읽기 신호들에 대응하는 1차 읽기 동작들의 제2 결과들을 상기 후순위 읽기 신호들에 대응하는 읽기 동작들의 제3 결과들로 대체하는 비휘발성 메모리 장치.
  8. 제5항에 있어서, 상기 페이지 버퍼는,
    상기 1차 읽기 신호들에 따라 결정되는 서로 다른 시점에서 상기 선택된 메모리 셀들의 하나의 데이터 상태를 식별하는 상기 1차 읽기 동작들을 수행하고, 상기 2차 읽기 신호들에 따라 결정되는 서로 다른 시점에서 상기 선택된 메모리 셀들의 하나의 데이터 상태를 식별하는 상기 1차 읽기 동작들을 수행하는 비휘발성 메모리 장치.
  9. 제5항에 있어서,
    상기 페이지 버퍼는 상기 1차 읽기 동작들 및 상기 2차 읽기 동작들 중 하나의 읽기 동작들의 제1 읽기 동작, 제2 읽기 동작, 및 제3 읽기 동작의 결과를 각각 래치하는 제1 래치 세트, 제2 래치 세트, 및 제3 래치 세트를 포함하고,
    상기 제어 로직은 상기 제1 래치 세트와 상기 제2 래치 세트에 따라 카운트되는 제1 셀 카운트 및 상기 제2 래치 세트과 상기 제3 래치 세트에 따라 카운트되는 제2 셀 카운트를 비교하여, 상기 제1 래치 세트, 상기 제2 래치 세트, 및 상기 제3 래치 세트 중 하나를 선택하는 비휘발성 메모리 장치.
  10. 1차 읽기 신호들에 따라 복수의 메모리 셀들 중 선택된 메모리 셀들의 하나의 데이터 상태를 식별하는 1차 읽기 동작들의 제1 결과들을 저장하는 단계;
    상기 1차 읽기 동작들의 제1 결과들을 서로 비교하여, 상기 1차 읽기 신호들 중 일부 1차 읽기 신호들을 선택하고, 선택된 일부 1차 읽기 신호들을 기준으로 2차 읽기 신호들을 결정하는 단계;
    상기 1차 읽기 신호들 중 선택되지 않은 나머지 1차 읽기 신호들에 대응하는 상기 1차 읽기 동작들의 제2 결과들을 초기화하는 단계; 및
    상기 2차 읽기 신호들에 따라 상기 하나의 데이터 상태를 식별하는 2차 읽기 동작들의 제3 결과들을 저장하는 단계; 를 포함하며,
    상기 1차 읽기 신호들 사이의 전압 레벨 간격은, 상기 2차 읽기 신호들 사이의 전압 레벨 간격보다 큰, 비휘발성 메모리 장치의 읽기 방법.
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