JP2008305469A - 半導体記憶装置 - Google Patents
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Abstract
【課題】大きな読み出し電圧を得ることができ、しかも強誘電体キャパシタのヒステリシス特性の変化にも影響を受け難い半導体記憶装置を提供する。
【解決手段】センスアンプ回路4は、読み出し動作前に正の定電圧Vpを与えられるノードNXと、読み出し動作前に負の定電圧Vnを与えられるノードNYと、読み出し動作時にノードNX及びNYと接続されるノードNZとを有する。トランジスタQN13は、ノードNXとビット線BLとの間に接続されビット線BLの電位が接地電位GNDよりも低くなった場合に導通する。トランジスタQP13は、ノードNYとビット線BLとの間に接続されビット線BLの電位が接地電位GNDよりも大きくなった場合に導通する。
【選択図】図3
【解決手段】センスアンプ回路4は、読み出し動作前に正の定電圧Vpを与えられるノードNXと、読み出し動作前に負の定電圧Vnを与えられるノードNYと、読み出し動作時にノードNX及びNYと接続されるノードNZとを有する。トランジスタQN13は、ノードNXとビット線BLとの間に接続されビット線BLの電位が接地電位GNDよりも低くなった場合に導通する。トランジスタQP13は、ノードNYとビット線BLとの間に接続されビット線BLの電位が接地電位GNDよりも大きくなった場合に導通する。
【選択図】図3
Description
本発明は、半導体記憶装置に関し、特に強誘電体キャパシタとトランジスタにより構成されるメモリセルを備えた強誘電体メモリに関するものである。
強誘電体メモリ(FeRAM)は、強誘電体キャパシタのヒステリシス特性を利用して、強誘電体の異なる二つの分極の大きさによってデータを不揮発に記憶することを可能にした半導体記憶装置である。
従来の強誘電体メモリのメモリセルは一般に、DRAMと同様のアーキテクチャを採用しており、常誘電体キャパシタが強誘電体キャパシタに置き換えられ、強誘電体キャパシタと選択トランジスタが直列接続して構成される。これを複数個格子状に配置して、メモリセルアレイを構成する。データ読み出し等を行う場合には、読み出し等を行いたいメモリセルのワード線(選択線)を立ち上げ、選択トランジスタがオンすることによりビット線にメモリセルを接続させる。そして、プレート線にプレート線電圧を印加することにより、強誘電体キャパシタの残留分極に応じてビット線に生じる電位の変化をセンスアンプで検知増幅して、データ読み出しを行う。
しかし、上記の構造の場合、ビット線の容量が増大することにより、強誘電体キャパシタの端子間に十分な電圧が印加されず、その結果残留分極情報が十分に読み出されず、読み出し信号量が小さいという問題がある(問題1)。また、温度変化、経年変化等により、強誘電体キャパシタのヒステリシス特性が変化すると、“0”データを保持するメモリセルと“1”データを保持するメモリセルのいずれにおいても読み出し電圧が変化し、センスアンプにおいて参照電圧の設定が困難になるという問題がある(問題2)。
これに対し、ビット線電位を0に維持して読み出し動作を行う方式を採用した強誘電体メモリが、特許文献1により提案されている。この方式の場合、強誘電体キャパシタの残留分極情報は全て読み出し可能であるので上記の問題1は解消されるが、問題2はやはり解消されない。
一方、プレート線電位を一端上げて電荷を読み出した後、再びプレート線電位を接地電位まで下げた状態においてセンス動作を行うようにした非特許文献2の方式は、“0”データを保持するメモリセルではビット線が必ず0Vとなり、そのため問題2は解消されるが、問題1は残る。
特開2002−133857号公報
Yeonbae Chung et al. "A 3.3-V、 4Mb nonvolatile ferroelectric RAM with selectively driven double pulsed plate read/write-back Scheme"、 IEEE journal of soli-state circuits、 Vol.35、No. 5、 PP/697-704、 2000.
本発明は、大きな読み出し電圧を得ることができ、しかも強誘電体キャパシタのヒステリシス特性の変化にも影響を受け難い半導体記憶装置を提供するものである。
本発明の一の態様に係る半導体記憶装置は、強誘電体キャパシタと選択トランジスタを直列接続してなるメモリセルを配列してなるメモリセルアレイと、前記強誘電体キャパシタの一端に接続され所定のプレート線電圧を印加されるプレート線と、前記選択トランジスタの一端に接続されるビット線と、前記ビット線の電圧を検知増幅するセンスアンプ回路とを備え、前記センスアンプ回路は、読み出し動作前に接地電位より大きい正の第1定電圧を与えられる第1ノードと、読み出し動作前に接地電位より小さい負の第2定電圧を与えられる第2ノードと、読み出し動作時に前記第1及び第2ノードと接続される第3ノードと、前記第1ノードと前記ビット線との間に接続され前記ビット線の電位が接地電位よりも小さくなった場合に導通する第1トランジスタと、前記第2ノードと前記ビット線との間に接続され前記ビット線の電位が接地電位よりも大きくなった場合に導通する第2トランジスタと、前記第1ノードと接地電位との間に接続される第1キャパシタと、前記第2ノードと接地電位との間に接続される第2キャパシタと、前記第3ノードの電位を参照電位と比較して増幅する差動増幅回路と
を備えたことを特徴とする。
を備えたことを特徴とする。
本発明によれば、大きな読み出し電圧を得ることができ、しかも強誘電体キャパシタのヒステリシス特性の変化にも影響を受け難い半導体記憶装置を提供することができる。
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
[第1の実施の形態]
図1は、第1の実施の形態による強誘電体メモリのブロック構成を示している。
図1は、第1の実施の形態による強誘電体メモリのブロック構成を示している。
メモリセルアレイ1は、強誘電体キャパシタCと選択トランジスタTとからなるメモリセルMが配列されて構成される。メモリセルMは、ワード線WL及びプレート線PLとビット線BLの各交差部に配置される。このメモリセルアレイ1のワード線WLを選択駆動するのが、ロウデコーダ2であり、プレート線PLを選択駆動するのがプレート線デコーダ3である。
メモリセルアレイ1は、1対の相補ビット線対BL、BBLについて示すと図2のように構成されている。ここでは、メモリセルMi(i=0〜n)が一つの選択トランジスタTiと一つの強誘電体キャパシタCiにより構成される1トランジスタ/1キャパシタ構成の例を示している。選択トランジスタTiの一端はビット線BL又はBBLに接続され、ゲートはワード線WLiに接続される。強誘電体キャパシタCiの端子(プレート電極)はプレート線PLiに接続されている。
ワード線WLiを駆動するワード線駆動回路23は、ロウデコーダ2に含まれる。プレート線PLiを駆動するプレート線駆動回路24は、プレート線デコーダ3に含まれる。ビット線BL、BBLは、セルアレイ内部とセンスアンプ回路4の領域の間で、選択ゲート22のNMOSトランジスタQN6、QN7により分離されている。選択ゲート22は、選択ゲート駆動回路25からの選択信号によりオンオフ制御される。
選択ゲート22の外のビット線BL、BBLにはビット線イコライズ回路21、及びセンスアンプ回路4が設けられている。センスアンプ回路4の構成の詳細は後述する。
イコライズ回路21は、ビット線BL、BBL間を短絡するイコライズ用NMOSトランジスタQN10と、各ビット線BL、BBLに一端が接続されたプリチャージ用NMOSトランジスタQN11、QN12を有する。これらのトランジスタのゲートは共通にイコライズ信号EQLにより制御される。
また、メモリセルから読み出された読み出し電圧と比較するための参照電位を発生させるダミーセルDCが設けられている。ダミーセルDCは、リセットトランジスタQN14と、選択トランジスタQN15、QN16と、ダミーキャパシタDCCとを備えている。
選択トランジスタQN15は、ビット線BLとダミーキャパシタDCCの一端との間に接続され、選択トランジスタQN16は、ビット線BBLとダミーキャパシタDCCの一端との間に接続される。ダミーキャパシタDCCの他端は、ダミープレート電位DPLを与えられている。
また、両選択トランジスタQN15、QN16のゲートには、ダミーワード線DWL0、DWL1が接続されている。また、リセットトランジスタQN14の一端はダミーキャパシタDCCの一端に接続され、他端には基準電位VDCが与えられる。これにより、ダミーキャパシタDCCの一端は、リセット信号DRSTにより、基準電位VDCにリセットされる。
また、ビット線BL、BBLは、カラムゲート5を構成するNMOSトランジスタQN4、QN5を介してデータ線DQ、BDQに接続される。カラムゲート5は、カラムデコーダ6により制御される。読み出しデータは、データバッファ7を介してI/O端子に出力される。またI/O端子から入力される書き込みデータはデータバッファ7を介し、カラムゲート5により選択されたカラムのセンスアンプ回路4に転送されて、メモリセルアレイ1の選択メモリセルに書き込みがなされる。
メモリセルアレイ1の読み出し書き込みの制御を行う制御回路8は、ロウ系制御回路8−1、カラム系制御回路8−2及び、リード/ライト制御回路8−3を有する。
ロウ系制御回路8−1は、ロウアドレスを取り込んで、ロウデコーダ2やプレート線デコーダ3を制御する。カラム系制御回路8−2は、カラムアドレスを取り込んでカラムデコーダ6を制御する。リード/ライト制御回路8−3は、ビット線イコライズ信号EQL、センスアンプ活性化信号SAP、BSAN等を発生する。
また、外部電源電圧Vextが供給されて、内部電源電圧Vintを発生する内部電源回路9も設けられている。この内部電源回路9は、必要に応じて昇圧電圧を発生する昇圧回路を含むものであっても良い。
続いて、センスアンプ回路4の構成の詳細を、図3を参照して説明する。
センスアンプ回路4は、図3に示すように、NMOSトランジスタQN1及びQN2からなるNMOSフリップフロップ、並びにPMOSトランジスタQP1及びQP2からなるPMOSフリップフロップとからなる差動増幅器4−1を備えている。NMOSフロップフリップ、PMOSフリップフロップは、それぞれセンスアンプイネーブル信号BSAN、SAPで動作が制御される。
PMOSフリップフロップを構成するp型MOSトランジスタQP1、QP2は、ビット線対BL、BBL間に直列接続されると共に、そのゲートがそれぞれビット線対BBL、BLに接続され、フリップフロップ回路を構成している。また、NMOSフリップフロップを構成するn型MOSトランジスタQN1、QN2は、ビット線対BL、BBL間に直列接続されると共に、そのゲートがそれぞれビット線対BBL、BLに接続されている。
センスアンプ回路4は更に、図3に示すように、ビット線BLと差動増幅器4−1との間に、ビット線制御回路4−2を備えており、また、ビット線BBLと差動増幅器4−1との間に、ビット線制御回路4−3を備えている。
ビット線制御回路4−2は、ビット線BLに接続されるメモリセルMからデータ読み出しが行われる場合において、ビット線BLの電位を接地電位GNDに固定するよう制御を行う。また、ビット線制御回路4−2はノードNX、NYを有している。上述のビット線BLの電位の制御により、ノードNX、NYの電位は変化する。ノードNYの電位は、メモリセルMのデータによって異なる。従って、このノードNX、NYがノードNZと接続され、ノードNZの電位を検出することにより、メモリセルMの保持データが“1”であるのか“0”であるのかを判定することができる。
ビット線制御回路4−2とビット線制御回路4−3とは、同一の構成を有している。図3に示すように、ビット線制御回路4−2は、n型MOSトランジスタQN13〜QN15、p型MOSトランジスタQP13〜QP15、並びにキャパシタCp及びCnから構成されている。ビット線制御回路4−3中の構成要素である、n型MOSトランジスタQN13´〜QN15´、p型MOSトランジスタQP13´〜QP15´、並びにキャパシタCp´及びCn´は、それぞれn型MOSトランジスタQN13〜QN15、p型MOSトランジスタQP13〜QP15、並びにキャパシタCp及びCnに対応する。従って、以下ではビット線制御回路4−2についてのみ説明する。
n型MOSトランジスタQN13とp型MOSトランジスタQP13とは、一端をビット線BLに接続され、他端をそれぞれノードNX、ノードNYに接続されている。
ノードNYは、一端に接地電位GNDよりも小さい負の定電圧Vn(<0)を与えられたn型MOSトランジスタQN14の他端にも接続される。ノードNYは、トランジスタQN14がゲート信号A=“H”を受けてオンすることにより、読み出し動作の間負の定電圧Vnを与えられる(この点は、動作の説明の部分で後述する)。
一方、ノードNXは、一端に接地電位GNDよりも大きい正の定電圧Vp(>0)を与えられたp型MOSトランジスタQP14の他端にも接続される。ノードNXは、トランジスタQP14が、ゲート信号Aの反転信号であるゲート信号/A=“L”を受けてオンすることにより、読み出し動作の間正の定電圧Vpを与えられる(この点は、動作の説明の部分で後述する)。なお、VpとVnはその絶対値が等しいのが好適であるが、必ずしもこれに限定されるものではない。
トランジスタQN13は、後述するように、読み出し動作の間、そのゲートに信号Cを与えられる。信号Cの大きさは、トランジスタQN13の閾値電圧Vtn(>0)に略等しい。このため、トランジスタQN13は、ビット線BLの電位が0より僅かでも小さくなることによりオンする。
一方、トランジスタQP13は、そのゲートに信号Dを与えられる。信号Dの大きさは、トランジスタQP13の閾値電圧Vtp(<0)に略等しい。このため、トランジスタQP13は、ビット線BLの電位が0より僅かでも大きくなることによりオンする。
キャパシタCpは、このノードNXと接地電位GNDとの間に接続され、ノードNXに与えられた電圧に応じた電荷を保持する役割を有する。キャパシタCnは、このノードNYと接地電位GNDとの間に接続され、ノードNYに与えられた電圧に応じた電荷を保持する役割を有する。なお、キャパシタCpとCnは同一の容量を有するのが好適であるが、必ずしもこれに限定されるものではない。
また、p型MOSトランジスタQP15とn型MOSトランジスタQN15とは、ノードNXとノードNYとの間に直列接続されている。両トランジスタQP15、QN15の接続ノードは、ノードNZとなっている。両トランジスタQP15、QN15は、それぞれゲート信号B、この反転信号/Bにより同時にオンとされる。トランジスタQP15、QN15がオンとなることにより、ノードNX、及びNYはノードNZと接続される。なお、トランジスタQP15,QN15は、それぞれp型、n型のMOSトランジスタであるが、必ずしもこれに限るものではなく、ノードNX、NYとNZの接続、遮断を切り替えられるようになっていればよい。
次に、この第1の実施の形態の強誘電体メモリの動作について、図4のタイミングチャートを参照して説明する。
まず、時刻t1において、ゲート信号Aが所定期間負の定電位Vnよりも高い“H”に立ち上がり、ゲート信号/Aは所定期間所定期間接地電位GNDより低い“L”になる。これにより、p型MOSトランジスタQP14、及びn型MOSトランジスタQN14がオンとなり、ノードNX、NYがそれぞれ電圧Vp、Vnまで充電される。これと同時に、ゲート信号C、ゲート信号Dの電圧は、それぞれの閾値電圧に略等しいVtn、Vtpに設定される。
続いて、時刻t2において、読み出し対象のメモリセルMにつながるプレート線PLの電位を電源電圧VAAまで上昇させる。同時に、そのメモリセルにつながるワード線WLの電位を“H”にする。すると、強誘電体キャパシタCの電荷がビット線BLに転送されてビット線BLの電位が接地電位GNDから上昇を開始する。しかし、ビット線BLの電位が接地電位GNDから僅かでも上昇すると、ゲートに閾値電圧Vtp(ゲート信号D)を与えられたp型MOSトランジスタQP13がオンして、ビット線BLの電荷はノードNYに転送される。これによりビット線BLの電位が低下して接地電位GNDに戻ると、p型MOSトランジスタQP13は再びオフする。すなわち、強誘電体キャパシタCから流出した電荷q1は、全てノードNYに転送され、キャパシタCnに蓄えられる。ノードNYの電位は、この電荷q1の分だけ上昇する。上昇の度合は、メモリセルMの保持データによって異なり、保持データが“1”の場合の方が“0”の場合に比べ上昇の度合が大きい(図4のNYのチャートを参照)。また、この間においてビット線BLの電位が接地電位GNDに維持されることで、ビット線容量による信号量の低下は生じない。
次に、時刻t3においてプレート線PLの電位を接地電位GNDに戻す。すると、ビット線BLの電位は接地電位GNDより低い電位へと下降を開始する。
しかし、n型MOSトランジスタQN13のゲートには閾値電圧Vtn(ゲート信号C)が与えられているので、ビット線BLの電位が接地電位GNDから僅かでも低くなると、n型MOSトランジスタQN13がオンして、ノードNXから、つまりキャパシタCpからビット線BLへと電荷が転送される。これによりビット線BLの電位が上昇して接地電位GNDに戻ると、n型MOSトランジスタQN13は再びオフする。すなわち、強誘電体キャパシタCに流入した電荷q2は、全てノードNXすなわちキャパシタCpから供給される。ノードNXの電位は、この電荷q2の分低下する。なお、このときのノードNXの電位の変化は、読み出し対象のメモリセルの保持データによっては変化しない。
その後、時刻t4において、ゲート信号C、Dの電圧を接地電位GNDに戻すと共に、ゲート信号Bを所定期間“H”とする。また、ゲート信号/Bを所定期間“L”にする。これにより、p型MOSトランジスタQP15、n型MOSトランジスタQN15がオンとなり、ノードNX、NY、NZが互いに接続される。
メモリセルMの保持データが“0”である場合には、ノードNZの電位は接地電位GNDとなる。これは、時刻t2〜t3で強誘電体キャパシタCから流出した電荷q1と、時刻t3〜t4で強誘電体キャパシタに流入した電荷q2とが等しいためである。したがって、ノードNZの電位は接地電位GNDとなる。
一方、メモリセルMの保持データが“1”である場合には、ノードNZの電位は接地電位GNDよりも大きくなる。これは、時刻t2〜t3で強誘電体キャパシタCから流出した電荷q1の方が、時刻t3〜t4で強誘電体キャパシタに流入した電荷q2よりも大きいためである。
これを図5に示す強誘電体キャパシタCのヒステリシス特性を参照して説明する。
メモリセルMの保持データが“0”の場合、読み出し前の強誘電体キャパシタCに電圧が印加されていない状態では(時刻t1)、強誘電体キャパシタCは点Bの状態にある。ここから時刻t2でプレート線PLに電圧を印加して読み出しを開始すると、強誘電体キャパシタCは点Eの状態に移行する。その後、プレート線PLの電位が時刻t3で接地電位GNDに戻されると、強誘電体キャパシタCは再び点Bの状態に戻る。このため、点Bの状態から点Eへの状態への移行により強誘電体キャパシタCから流出した電荷q1と、点Eから点Bの状態への移行により強誘電体キャパシタに流入した電荷q2とが等しく、結局トータルとして強誘電体キャパシタCから電荷は出てこないこととなり、ノードNZの電位の変化は生じない。
一方、メモリセルMの保持データが“1”である場合には、時刻t2でプレート線PLに電圧を印加して読み出しを開始すると、点Aの状態から点Eの状態に移行する。その後、プレート線PLの電位が時刻t3で接地電位GNDに戻されると、点Aの状態には戻らず、点Bの状態に移行する。即ち、読み出し動作の前後で状態が異なる破壊読出しとなり、このため、上述の電荷q1は、電荷q2よりも大きくなり、従ってノードNZの電位は接地電位GNDよりも大きくなる。
以上説明したように、本実施の形態によれば、ビット線BLの電位は、読み出し動作の間、接地電位GNDに固定されるので、ビット線容量の増大に関係なく、強誘電体キャパシタの端子間に十分な電圧を印加することができ、大きな読み出し信号を得ることができる。
また、メモリセルの保持データが“0”である場合には、強誘電体キャパシタのヒステリシス特性と関係なくノードNZの電位は接地電位GNDとなるので、参照電圧はこの接地電位GNDよりも僅かに大きな値に設定しておけばよく、参照電圧の設定が容易である。
[第2の実施の形態]
次に、本発明の第2の実施の形態に係る半導体記憶装置を、図面を参照して説明する。この実施の形態の全体構成は、第1の実施の形態と同様であるので(図1)、説明は省略する。この実施の形態は、センスアンプ回路4の構造において第1の実施の形態と異なっている。
次に、本発明の第2の実施の形態に係る半導体記憶装置を、図面を参照して説明する。この実施の形態の全体構成は、第1の実施の形態と同様であるので(図1)、説明は省略する。この実施の形態は、センスアンプ回路4の構造において第1の実施の形態と異なっている。
図6は、第2の実施の形態に係る半導体記憶装置のセンスアンプ回路4の構成を示す回路図である。この実施の形態のセンスアンプ回路4は、図6に示すように、ビット線BLと差動増幅器4−1との間に、ビット線制御回路4−2Aを備えており、また、ビット線BBLと差動増幅器4−1との間に、ビット線制御回路4−3Aを備えている。ビット線制御回路4−2Aと4−3Aとは、同一の構成を有しているので、図6では前者の構成のみを図示している。なお、第1の実施の形態(図3)のビット線制御回路4−2と同一の構成要素については図6でも同一の符号を付しているので、その詳細な説明は省略する。
第1の実施の形態(図3)のビット線制御回路4−2と異なっているのは、トランジスタQN13とQP13の接続順が逆にされている(トランジスタQP13の方がノードNX側に接続されている)点である。もう1つの相違点は、そのトランジスタQP13とノードNXとの間、及び、トランジスタQN13とノードNYの間に、p型MOSトランジスタQP16およびn型MOSトランジスタQN16がそれぞれ接続されている点である。両トランジスタQP13、QN13の間の接続ノードに、ビット線BLが接続されている。トランジスタQP16、及びトランジスタQN16は、ビット線BLとノードNX、NYの接続、遮断を制御するために設けられている。トランジスタQP16のゲートに与えられるゲート信号F、及びトランジスタQN16のゲートに与えられるゲート信号Eは、いずれも閾値電圧よりも十分に大きい電圧値を有する信号とされている。
また、この実施の形態は、ビット線BLの電位と接地電位GNDとを差動増幅する差動増幅器4−4を備えており、この点でも第1の実施の形態と異なっている。この差動増幅器4−4は、p型MOSトランジスタQP21、QP22と、nMOSトランジスタQN21、QN22、QN23を備えている。トランジスタQP21とQN21、QN23は、正電圧Vpと負電圧Vnとの間に直列接続されている。また、トランジスタQP21はダイオード接続されている。また、トランジスタQP22、QN22及びQN23は、正電圧Vpと負電圧Vnとの間に直列接続されている。また、トランジスタQP21のゲートとQP22のゲートとは互いに接続されている。また、トランジスタQN21のゲートとQN22のゲートには、それぞれビット線BL、及び接地電位GNDが接続されている。また、トランジスタQP22とQN22の接続ノードは出力信号Wの出力ノードとされ、この出力信号WはトランジスタQP13、QN13のゲートに入力されている。なお、トランジスタQN23のゲートには、このトランジスタQN23の閾値電圧よりも若干高いバイアス信号biasが与えられる。これにより、このトランジスタQ23は定電流源として機能する。
次に、この実施の形態の動作を図7のタイミングチャートを参照して説明する。
まず、時刻t1において、ゲート信号Aが所定期間接地電位GNDより高い“H”に立ち上がり、ゲート信号/Aは所定期間接地電位GNDより低い“L”になる。これにより、p型MOSトランジスタQP14、及びn型MOSトランジスタQN14がオンとなり、ノードNX、NYがそれぞれ電圧Vp、Vnまで充電される。
続いて、時刻t2において、ゲート信号Eを“H”にしてトランジスタQN16をオンとすると共に、読み出し対象のメモリセルMにつながるプレート線PLの電位を電源電圧VAAまで上昇させる。同時に、そのメモリセルにつながるワード線WLの電位を“H”にする。すると、強誘電体キャパシタCの電荷がビット線BLに転送されてビット線BLの電位が接地電位GNDから上昇を開始する。
ビット線BLの電位が接地電位GNDから僅かでも上昇すると、これが差動増幅器4−4において比較増幅され、出力電圧Wの電圧が“H”となる。これによりトランジスタQN13がオンとなり、ビット線BLの電荷はノードNYに転送される。これによりビット線BLの電位が接地電位GNDに戻ると、出力電圧Wも接地電位GNDとなり、このためMOSトランジスタQN13は再びオフする。すなわち、強誘電体キャパシタCから流出した電荷q1は、全てノードNYに転送され、キャパシタCnに蓄えられる。
次に、時刻t3においてプレート線PLの電位を接地電位GNDに戻し、且つゲート信号Eを接地電位GNDに戻すと共に、ゲート信号Fを接地電位GNDよりも低い“L”とする。これにより、トランジスタQP16がオンとなる。これにより、ビット線BLの電位は接地電位GNDより低い電圧へと下降を開始する。これが差動増幅器4−4で増幅され、出力電圧Wは接地電位GNDよりも低い電圧とされる。これにより、トランジスタQP13がオンして、ノードNXから、つまりキャパシタCpからビット線BLへと電荷が転送される。これによりビット線BLの電位が上昇して接地電位GNDに戻るとMOSトランジスタQP13は再びオフする。すなわち、強誘電体キャパシタCに流入した電荷q2は、全てノードNXすなわちキャパシタCpから供給される。
その後、時刻t4において、ゲート信号Fの電圧を接地電位GNDに戻すと共に、ゲート信号Bを所定期間、接地電位GNDよりも高い“H”とする。また、ゲート信号/Bを所定期間接地電位GNDよりも低い“L”にする。これにより、p型MOSトランジスタQP15、n型MOSトランジスタQN15がオンとなり、ノードNX、NY、NZが接続される。
第1の実施の形態と同様の理由で、メモリセルMの保持データが“0”である場合には、ノードNZの電位は接地電位GNDとなる。一方、メモリセルMの保持データが“1”である場合には、ノードNZの電位は接地電位GNDよりも大きくなる。従って、本実施の形態でも、第1の実施の形態と同様に、参照電圧の設定が容易になり、またビット線BLの電位が接地電位GNDに固定されるので、大きな読み出し信号を得ることができる。加えて、本実施の形態の場合、ビット線BLの電位が差動増幅器4−4により増幅され、その出力信号Wにより電荷転送用のトランジスタQP16、QN16がオン、オフ制御される。従って、第1の実施の形態に比べ、高速な動作が期待できる。
[第3の実施の形態]
次に、本発明の第3の実施の形態に係る半導体記憶装置を、図面を参照して説明する。この実施の形態の全体構成は、第1の実施の形態と同様であるので(図1)、説明は省略する。この実施の形態は、センスアンプ回路4の構造において第1の実施の形態と異なっている。
次に、本発明の第3の実施の形態に係る半導体記憶装置を、図面を参照して説明する。この実施の形態の全体構成は、第1の実施の形態と同様であるので(図1)、説明は省略する。この実施の形態は、センスアンプ回路4の構造において第1の実施の形態と異なっている。
図8は、第3の実施の形態に係る半導体記憶装置のセンスアンプ回路4の構成を示す回路図である。この実施の形態のセンスアンプ回路4は、図8に示すように、ビット線BLと差動増幅器4−1との間に、ビット線制御回路4−2Bを備えており、また、ビット線BBLと差動増幅器4−1との間に、ビット線制御回路4−3Bを備えている。
ビット線制御回路4−2Bと4−3Bとは、同一の構成を有しているので、図9では前者の構成のみを図示している。なお、第1の実施の形態(図3)のビット線制御回路4−2と同一の構成要素については図6でも同一の符号を付しているので、その詳細な説明は省略する。
この実施の形態では、ノードNXとNYの間に直列接続される電荷転送用のトランジスタQN17、QP17が、ノードNX側から見てこの順に接続されている。この点は、第1の実施の形態(トランジスタQN13、QP13)と共通している。ただし、トランジスタQN17、QP17のゲートに、差動増幅器4−4Bの出力電圧Wが入力されている点で第1の実施の形態と異なっている。
また、差動増幅器4−4Bは、ビット線BLの電位がゲートに与えられるn型MOSトランジスタQN22と、これに直列接続されるp型MOSトランジスタQP22との接続ノードが出力電圧Wの出力ノードとされている点で、第2の実施の形態と異なっている(図6の差動増幅器4−4は、接地電位がゲートに与えられるn型MOSトランジスタQN22と、これに直列接続されるp型MOSトランジスタQP22との接続ノードが出力電圧Wの出力ノードとされている)。
次に、この実施の形態の動作を図9のタイミングチャートを参照して説明する。
まず、時刻t1において、ゲート信号Aが所定期間接地電位GNDより高い“H”に立ち上がり、ゲート信号/Aは所定期間接地電位GNDより低い“L”になる。これにより、p型MOSトランジスタQP14、及びn型MOSトランジスタQN14がオンとなり、ノードNX、NYがそれぞれ電圧Vp、Vnまで充電される。
続いて、時刻t2において、読み出し対象のメモリセルMにつながるプレート線PLの電位を電源電圧VAAまで上昇させる。同時に、そのメモリセルにつながるワード線WLの電位を“H”にする。すると、強誘電体キャパシタCの電荷がビット線BLに転送されてビット線BLの電位が接地電位GNDから上昇を開始する。
ビット線BLの電位が接地電位GNDから僅かでも上昇すると、これが差動増幅器4−4において比較増幅され、出力電圧Wの電圧が接地電位GNDよりも低い“L”となる。すると、p型MOSトランジスタQP17がオンとなり、ビット線BLの電荷はノードNYに転送される。これによりビット線BLの電位が接地電位GNDに戻ると、出力電圧Wも接地電位GNDとなり、このためp型MOSトランジスタQP17は再びオフする。すなわち、強誘電体キャパシタCから流出した電荷q1は、全てノードNYに転送され、キャパシタCnに蓄えられる。
次に、時刻t3においてプレート線PLの電位を接地電位GNDに戻す。これにより、ビット線BLの電位は接地電位GNDより低い電圧へと下降を開始する。これが差動増幅器4−4Bで増幅され、出力電圧Wは接地電位GNDよりも高い電圧とされる。このためn型MOSトランジスタQN17がオンして、ノードNXから、つまりキャパシタCpからビット線BLへと電荷が転送される。これによりビット線BLの電位が上昇して接地電位GNDに戻るとn型MOSトランジスタQN17は再びオフする。すなわち、強誘電体キャパシタCに流入した電荷q2は、全てノードNXすなわちキャパシタCpから供給される。
その後、時刻t4において、ゲート信号Bを所定期間接地電位GNDよりも大きい“H”とする。また、ゲート信号/Bを所定期間接地電位GNDよりも小さい“L”にする。これにより、p型MOSトランジスタQP15、n型MOSトランジスタQN15がオンとなり、ノードNX、NY、NZが接続される。
上記の実施の形態と同様に、メモリセルMの保持データが“0”である場合には、ノードNZの電位は接地電位GNDとなる。一方、メモリセルMの保持データが“1”である場合には、ノードNZの電位は接地電位GNDよりも大きくなる。従って、本実施の形態でも、第1の実施の形態と同様に、参照電圧の設定が容易になり、またビット線BLの電位が接地電位GNDに固定されるので、大きな読み出し信号を得ることができる。加えて、本実施の形態の場合、ビット線BLの電位が差動増幅器4−4Bにより増幅されるので、第2の実施の形態と同様に、高速な動作が期待できる。
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、DRAM類似の構造を有する強誘電体メモリに本発明を適用した場合の例を示したが、図10に示すように、1トランジスタ/1キャパシタのメモリセルMを複数個(図の場合、8個)直列にチェーン接続したTC並列ユニット直列接続型の強誘電体メモリにも同様にこの発明を適用することができる。このTC並列ユニット直列接続型の強誘電体メモリの場合、待機状態では全ワード線WLを“H”として、強誘電体キャパシタの両端を短絡した状態を保ち、選択されたワード線を“L”として読み出し書き込みを行う。
また、第2の実施の形態で採用した、ビット線BLとノードNX、NYの接続、遮断を制御するためのトランジスタQP16、QN16は、第1、第2の実施の形態において採用することも可能である。要するに、ノードNXとビット線BLとの間に接続されビット線BLの電位が接地電位GNDよりも高くなった場合に導通する第1のトランジスタと、ノードNYとビット線BLとの間に接続されビット線BLの電位が接地電位GNDよりも大きくなった場合に導通する第2のトランジスタとを有するものであれば、さまざまな形式が採用可能である。
1・・・メモリセルアレイ、 BL・・・ビット線、 M・・・メモリセル、 PL・・・プレート線、 WL・・・ワード線、 2・・・ロウデコーダ、 3・・・プレート線デコーダ、 4・・・センスアンプ回路、 5・・・カラムゲート、 6・・・カラムデコーダ、 7・・・データバッファ、 8・・・制御回路、 9・・・内部電源回路、 21・・・ビット線イコライズ回路、 22・・・選択ゲート、 23・・・ワード線駆動回路、 24・・・プレート線駆動回路、 25・・・選択ゲート駆動回路、 DC・・・ダミーセル、 4−1・・・差動増幅器、 4−2、4−3・・・ビット線制御回路、 4−4・・・差動増幅器。
Claims (5)
- 強誘電体キャパシタと選択トランジスタを直列接続してなるメモリセルを配列してなるメモリセルアレイと、
前記強誘電体キャパシタの一端に接続され所定のプレート線電圧を印加されるプレート線と、
前記選択トランジスタの一端に接続されるビット線と、
前記ビット線の電圧を検知増幅するセンスアンプ回路と、
を備え、
前記センスアンプ回路は、
読み出し動作前に固定電位より大きい正の第1定電圧を与えられる第1ノードと、
読み出し動作前に前記固定電位より小さい負の第2定電圧を与えられる第2ノードと、
読み出し動作時に前記第1及び第2ノードと接続される第3ノードと、
前記第1ノードと前記ビット線との間に接続され前記ビット線の電位が前記固定電位よりも小さくなった場合に導通する第1トランジスタと、
前記第2ノードと前記ビット線との間に接続され前記ビット線の電位が前記固定電位よりも大きくなった場合に導通する第2トランジスタと、
前記第1ノードと前記固定電位との間に接続される第1キャパシタと、
前記第2ノードと前記固定電位との間に接続される第2キャパシタと
前記第3ノードの電位を参照電位と比較して増幅する差動増幅回路と
を備えたことを特徴とする半導体記憶装置。 - 前記第1トランジスタは、読み出し動作中にゲートに閾値電圧を印加され前記ビット線の電圧が前記固定電位よりも小さくなった場合に導通するn型MOSトランジスタであり、
前記第2トランジスタは、読み出し動作中にゲートに閾値電圧を印加され前記ビット線の電圧が前記固定電位よりも大きくなった場合に導通するp型MOSトランジスタである
ことを特徴とする請求項1記載の半導体記憶装置。 - 前記ビット線の電位と前記固定電位とを差動増幅して出力信号を出力する差動増幅器を備え、
前記第1及び第2のトランジスタは、前記差動増幅器の出力信号に従って導通するように構成されたことを特徴とする請求項1記載の半導体記憶装置。 - 前記差動増幅器は、前記ビット線の電位が前記固定電位よりも大きくなった場合に前記固定電位より大きい正の電圧の出力信号を出力する一方、前記ビット線の電位が前記固定電位よりも小さくなった場合に前記固定電位より小さい負の電圧の出力信号を出力するように構成され、
前記第1トランジスタは、前記出力信号が前記固定電位より小さい負の電圧を有する場合に導通するp型MOSトランジスタであり、
前記第2トランジスタは、前記出力信号が前記固定電位より大きい正の電圧を有する場合に導通するn型MOSトランジスタである
ことを特徴とする請求項3記載の半導体記憶装置。 - 前記差動増幅器は、前記ビット線の電位が前記固定電位よりも大きくなった場合に前記固定電位より小さい負の電圧の出力信号を出力する一方、前記ビット線の電位が前記固定電位よりも小さくなった場合に前記固定電位より大きい正の電圧の出力信号を出力するように構成され、
前記第1トランジスタは、前記出力信号が前記固定電位より大きい正の電圧を有する場合に導通するn型MOSトランジスタであり、
前記第2トランジスタは、前記出力信号が前記固定電位より小さい負の電圧を有する場合に導通するp型MOSトランジスタである
ことを特徴とする請求項3記載の半導体記憶装置。
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