KR20070039804A - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 다수의 메모리 셀이 전기적으로 연결된 다수의 비트 라인쌍, 각 비트 라인쌍에 대응하여 배치되고, 대응된 메모리 셀로부터 출력되는 비트 라인쌍의 데이터를 증폭하는 다수의 비트 라인 센스 앰프로, 각 비트 라인 센스 앰프는 비트 라인쌍 중 비트 라인과 제1 전압 라인 사이에 연결된 제1 소자와, 비트 라인쌍 중 상보 비트 라인과 제2 전압 라인 사이에 연결된 제2 소자를 포함하는 다수의 비트 라인 센스 앰프, 및 공통의 비트 라인 센스 앰프 인에이블 신호에 응답하여 제1 및 제2 전압 라인에 각각 소정 전압을 인가하는 제1 및 제2 구동 소자를 포함하는 비트 라인 센스 앰프 구동 회로를 포함한다.
누설 전류, 비트 라인 브리지 테스트, 별도의 전압 라인

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 4는 P형 센스 앰프와 N형 센스 앰프를 구성하는 각 소자들이 별도의 전압 라인과 연결된 후, 비트 라인 브리지 테스트를 시뮬레이션한 결과를 나타낸다.
(도면의 주요부분에 대한 부호의 설명)
1, 2, 3 : 반도체 메모리 장치 110, 112: 이퀄라이저 회로
120, 121 : P형 센스 앰프 130, 131 : N형 센스 앰프
140, 150: 비트 라인 센스 앰프 구동 회로
160 : 스위칭부 170 : 로컬-글로벌 멀티플렉서
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비트 라인쌍 사이의 누설 전류를 줄이는 반도체 메모리 장치에 관한 것이다.
최근 CMOS LSI(Complementary Metal Oxide Semiconductor Large Scale Integrated Circuit)의 고집적화, 고성능화에 따라, 소비 전력을 감소시키려는 움직임이 활발하다. 소비 전력은 전원 전압의 제곱에 비례하기 때문에, 전원 전압을 감소시키는 것이 저소비 전력화에 가장 유효한 방법이라 할 수 있다.
한편, 비트 라인 센스 앰프는 다수의 메모리 셀이 전기적으로 연결된 다수의 비트 라인쌍에 대응하여 배치되어 대응되는 메모리 셀로부터 출력되는 비트 라인쌍의 데이터를 증폭하는 역할을 하며, 통상 PMOS 트랜지스터들로 구성된 P형 센스 앰프와 NMOS 트랜지스터들로 구성된 N형 센스 앰프를 포함한다. 그런데, 전원 전압을 감소되더라도 빠른 센싱 스피드(sensing speed)를 확보하기 위해서는 비트 라인 센스 앰프를 구성하는 MOS 트랜지스터들의 문턱 전압(threshold voltage; Vth)이 함께 낮추어야 한다. 그러나, MOS 트랜지스터들의 문턱 전압이 낮아지면 MOS 트랜지스터들의 누설 전류(leakage current)가 증가하게 된다. 즉, 비트 라인과 상보 비트 라인 사이의 누설 전류가 증가하게 된다.
특히, 이와 같은 비트 라인쌍 사이의 누설 전류는 비트 라인 브리지 테스트(bit line bridge test)의 페일을 발생시킨다. 구체적으로, 비트 라인 브리지 테스트는 제조 공정 중에 비트 라인쌍이 서로 쇼트(short)되어 있는지 여부를 테스트하는 것으로, 메모리 셀에 저장된 전하를 비트 라인쌍으로 전하 분배(charge sharing)한 후 센싱 인에이블하지 않고(비트 라인 센스 앰프를 인에이블하지 않고) 소정 시간 이상을 유지하여 비트 라인과 상보 비트 라인의 전압 레벨이 같아지는지 여부를 테스트한다. 여기서, 비트 라인과 상보 비트 라인의 전압 레벨이 같아지면, 반도체 메모리 장치의 제조 공정 중에 비트 라인쌍이 서로 쇼트되어 있음을 나타나게 된다. 그런데, 비트 라인쌍 사이의 누설 전류가 증가하면, 누설 전류에 의해 소정 시간이 지나면 비트 라인과 상보 비트 라인의 전압 레벨이 같아져서 실제 비트 라인과 상보 비트 라인이 쇼트되어 있지 않더라도 비트 라인 브리지 테스트에서 페일(fail)로 판정되게 된다.
본 발명이 이루고자 하는 기술적 과제는, 비트 라인쌍 사이의 누설 전류를 줄이는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 다수의 메모리 셀이 전기적으로 연결된 다수의 비트 라인쌍, 각 비트 라인쌍에 대응하여 배치되고, 대응된 메모리 셀로부터 출력되는 비트 라인쌍의 데이터를 증폭하는 다수의 비트 라인 센스 앰프로, 각 비트 라인 센스 앰프는 비트 라인쌍 중 비트 라인과 제1 전압 라인 사이에 연결된 제1 소자와, 비트 라인쌍 중 상보 비트 라인과 제2 전압 라인 사이에 연결된 제2 소자를 포함하는 다수의 비트 라 인 센스 앰프, 및 공통의 비트 라인 센스 앰프 인에이블 신호에 응답하여 제1 및 제2 전압 라인에 각각 소정 전압을 인가하는 제1 및 제2 구동 소자를 포함하는 비트 라인 센스 앰프 구동 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다수의 메모리 셀이 전기적으로 연결된 다수의 비트 라인쌍, 각 비트 라인쌍에 대응하여 배치되고, 대응된 메모리 셀로부터 출력되는 비트 라인쌍의 데이터를 증폭하는 다수의 비트 라인 센스 앰프로, 각 비트 라인 센스 앰프는 비트 라인쌍 중 비트 라인과 제1 전압 라인 사이에 연결된 제1 PMOS 트랜지스터와, 비트 라인쌍 중 상보 비트 라인과 제2 전압 라인 사이에 연결된 제2 PMOS 트랜지스터를 구비하는 P형 센스 앰프와, 비트 라인쌍 중 비트 라인과 제3 전압 라인 사이에 연결된 제1 NMOS 트랜지스터와, 비트 라인쌍 중 상보 비트 라인과 제2 전압 라인 사이에 연결된 제2 NMOS 트랜지스터를 구비하는 N형 센스 앰프를 포함하는 다수의 비트 라인 센스 앰프, 및 공통의 제1 비트 라인 센스 앰프 인에이블 신호에 응답하여 제1 및 제2 전압 라인의 전압 레벨을 풀업하는 제3 및 제4 PMOS 트랜지스터와, 공통의 제2 비트 라인 센스 앰프 인에이블 신호에 응답하여 제3 및 제4 전압 라인의 전압 레벨을 풀다운하는 제3 및 제4 NMOS 트랜지스터를 포함하는 비트 라인 센스 앰프 구동 회로를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발 명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 설명의 편의를 위해서 하나의 열에 관련된 부분의 구성만을 개략적으로 도시하고, 입출력 라인쌍(IO, IOB)은 로컬 입출력 라인쌍(LIO, LIOB)과 글로벌 입출력 라인쌍(GIO, GIOB)을 이용하여 계층적으로 구현한 경우를 예로 든다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(1)의 메모리 셀(MC)의 데이터는 비트 라인쌍(BL, BLB), 로컬 입출력 라인쌍(LIO, LIOB), 글로벌 입출력 라인쌍(GIO, GIOB)을 통해서, 입출력 회로의 입출력 센스 앰프(180)로 전달된다.
메모리 셀(MC)은 워드 라인(WL)과 비트 라인(BL)의 교차부에 대응하여 배치되고, 정보를 기억하는 메모리 셀 커패시터(MQ)와, 메모리 셀 커패시터(MQ)와 비트 라인(BL) 사이에 형성되어 워드 라인(WL)의 신호에 의해 게이팅되는 억세스 트랜지스터(MT)를 포함한다. 여기서, 메모리 셀 커패시터(MQ)는 한쪽 노드는 플레이트 전압(VP)이 인가되어, 플레이트 전압(VP)을 기준으로 양 또는 음의 전하가 메모리 셀 커패시터(MQ)의 다른 쪽 노드에 축적된다.
이퀄라이저 회로(110, 112)는 비트 라인쌍(BL, BLB)에 대응되어 연결되고 이 퀄라이징 신호(PEQIB, PEQJB)에 응답하여 비트 라인쌍(BL, BLB)을 1/2VINTA의 프리차지 전압(VBL)으로 프리차지한다. 이퀄라이징 신호(PEQIB, PEQJB)는 스탠바이 기간에는 인에이블되고, 액티브 기간에는 디스에이블된다.
비트 라인 센스 앰프(120, 130)는 비트 라인쌍(BL, BLB)에 대응되어 연결되고, P형 센스 앰프(120)와 N형 센스 앰프(130)를 포함하여 비트 라인쌍(BL, BLB)의 데이터를 증폭하는 역할을 한다.
구체적으로, P형 센스 앰프(120)는 비트 라인(BL)과 제1 전압 라인(LA1) 사이에 연결된 제1 소자와, 상보 비트 라인과 제2 전압 라인(LA2) 사이에 연결된 제2 소자를 포함한다. 즉, P형 센스 앰프(120)를 구성하는 제1 및 제2 소자는 각각 별도의 전압 라인(LA1, LA2)에 연결된다. 여기서, 제1 소자는 비트 라인(BL)과 제1 전압 라인(LA1) 사이에 연결되고 상보 비트 라인(BLB)의 전압 레벨에 따라 턴온되는 제1 PMOS 트랜지스터(PM1)일 수 있고, 제2 소자는 상보 비트 라인(BL)과 제2 전압 라인(LA2) 사이에 연결되고 비트 라인(BL)의 전압 레벨에 따라 턴온되는 제2 PMOS 트랜지스터(PM2)일 수 있다.
N형 센스 앰프(130)는 비트 라인(BL)과 전압 라인(LAB) 사이에 연결된 제3 소자와, 상보 비트 라인(BL)과 전압 라인(LAB) 사이에 연결된 제4 소자를 포함한다. 여기서, 제3 소자는 비트 라인(BL)과 전압 라인(LAB) 사이에 연결되고 상보 비트 라인(BL)의 전압 레벨에 따라 턴온되는 제1 NMOS 트랜지스터(NM1)일 수 있고, 제4 소자는 상보 비트 라인(BL)과 전압 라인(LAB) 사이에 연결되고 비트 라인(BL)의 전압 레벨에 따라 턴온되는 제2 NMOS 트랜지스터(NM2)일 수 있다.
비트 라인 센스 앰프 구동 회로(140)는 공통의 비트 라인 센스 앰프 인에이블 신호(LAPG)에 응답하여 제1 및 제2 전압 라인(LA1, LA2)에 각각 소정 전압을 인가하는 제1 및 제2 구동 소자(LADRV1, LADRV2)를 포함한다. 여기서, 제1 및 제2 구동 소자(LADRV1, LADRV2)는 각각 PMOS 트랜지스터일 수 있다.
또한, 비트 라인 센스 앰프 구동 회로(140)는 제1 및 제2 전압 라인(LA1, LA2) 사이에 연결되고, 비트 라인 센스 앰프 인에이블 신호(LAPG)에 응답하여 제1 및 제2 전압 라인(LA1, LA2)의 전압 레벨을 이퀄라이징하는 이퀄라이저 소자(EQ)를 더 포함할 수 있다. 여기서 이퀄라이저 소자(EQ)는 제1 및 제2 구동 소자(LADRV1, LADRV2)와 같이 PMOS 트랜지스터일 수 있다. 이 경우, 제1 및 제2 구동 소자(LADRV1, LADRV2), 이퀄라이저 소자(EQ)는 로우 레벨의 비트 라인 센스 앰프 인에이블 신호(LAPG)에 응답하여 동시에 턴온될 수 있다. 이퀄라이저 소자(EQ)는 가능한 제1 및 제2 전압 라인(LA1, LA2) 사이의 미스 매치(mismatch)를 최소화하기 위해, 센스 앰프가 동작될 때 제1 및 제2 전압 라인(LA1, LA2)을 이퀄라이징시킨다.
이와 같이, P형 센스 앰프(120)를 구성하는 제1 및 제2 PMOS 트랜지스터(PM1, PM2)가 별도의 전압 라인, 즉 제1 및 제2 전압 라인(LA1, LA2)에 연결되어 있으므로, 비트 라인(BL)과 상보 비트 라인(BL) 사이에 누설 전류가 발생하지 않으므로, 비트 라인 브리지 테스트에서 메모리 셀에 저장된 전하를 비트 라인쌍으로 전하 분배한 후 센싱 인에이블하지 않고 소정 시간 이상 유지한다 하더라도 비트 라인과 상보 비트 라인의 전압 레벨이 같아지지 않는다.
한편, 비트 라인 센스 앰프 구동 회로(150)는 비트 라인 센스 앰프 인에이블 신호(LANG)에 응답하여 전압 라인(LAB)에 소정 전압을 인가하는 구동 소자(LABDRV1)를 포함한다.
스위칭부(160)는 비트 라인쌍(BL, BLB)과 로컬 입출력 라인쌍(LIO, LIOB) 사이에 형성된 스위칭 트랜지스터들(M1, M2)을 포함하여, 컬럼 선택 라인 신호(CSL)에 응답하여 비트 라인쌍(BL, BLB)과 로컬 입출력 라인쌍(LIO, LIOB)을 전기적으로 연결한다.
로컬-글로벌 멀티플렉서(170)는 로컬 입출력 라인쌍(LIO, LIOB)과 글로벌 입출력 라인쌍(GIO, GIOB) 사이에 형성된 NMOS 트랜지스터들(M3, M4)을 포함하여, 블록 선택 신호(BLS)에 응답하여 로컬 입출력 라인쌍(LIO, LIOB)과 글로벌 입출력 라인쌍(GIO, GIOB)을 전기적으로 연결한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 메모리 장치(2)가 일 실시예와 다른 점은, N형 센스 앰프(131)를 구성하는 제3 및 제4 소자가 각각 별도의 전압 라인(LAB1, LAB2)에 연결되어 있다는 점이다. 구체적으로, N형 센스 앰프(131)는 비트 라인(BL)과 제3 전압 라인(LAB1) 사이에 연결된 제3 소자와, 상보 비트 라인(BL)과 제4 전압 라인(LAB2) 사이에 연결된 제4 소자를 포함한다. 여기서, 제3 소자는 비트 라인(BL)과 제3 전압 라인(LAB1) 사이에 연결되고 상보 비트 라인(BL)의 전압 레벨에 따라 턴온되는 제1 NMOS 트랜지스터(NM1)일 수 있고, 제4 소자는 상보 비트 라인(BL)과 제4 전압 라인(LAB2) 사이에 연결되고 비트 라인(BL)의 전압 레벨에 따라 턴온되는 제2 NMOS 트랜지스터(NM2)일 수 있다.
도 3는 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다. 도 1과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치(3)는 P형 센스 앰프(120)를 구성하는 제1 및 제2 소자가 각각 별도의 전압 라인(LA1, LA2)과 연결되고, N형 센스 앰프(131)를 구성하는 제3 및 제4 소자가 각각 별도의 전압 라인(LAB1, LAB2)와 연결된다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
실험예
P형 센스 앰프를 구성하는 제1 및 제2 소자를 별도의 전압 라인과 연결되고, N형 센스 앰프를 구성하는 제3 및 제4 소자를 별도의 전압 라인과 연결되며 비트 라인쌍이 서로 쇼트되지 않는 반도체 메모리 장치를, HSPICE를 이용하여 비트 라인 브리지 테스트를 하였다.
비교실험예
P형 센스 앰프를 구성하는 제1 및 제2 소자를 동일한 전압 라인과 연결되고, N형 센스 앰프를 구성하는 제3 및 제4 소자를 동일한 전압 라인과 연결되고 비트 라인쌍이 서로 쇼트되지 않는 반도체 메모리 장치를, HSPICE를 이용하여 비트 라인 브리지 테스트를 하였다.
실험예와 비교실험예를 도 4에 동시에 도시하였다.
도 4를 참조하면, x축은 시간(μsec)을 나타내고, y축은 전압(V)를 나타낸다. 본 발명에 따른 실험예(a)는 10μsec 이상이 지나더라도, 비트 라인과 상보 비트 라인의 전압 레벨이 서로 같아지지 않는다. 반면, 비교 실험예(b)에서는 비트 라인쌍 사이에서 약 수 μA의 누설 전류가 발생되고 있으므로 8μsec 이상에서는 비트 라인과 상보 비트 라인의 전압 레벨이 거의 같아짐을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
비트 라인 센스 앰프의 P형 센스 앰프 및/또는 N형 센스 앰프를 구성하는 각 소자를 별도의 전압 라인에 연결함으로써, 비트 라인쌍 사이에서의 누설 전류를 줄일 수 있다. 따라서, 비트 라인 브리지 테스트에서 비트 라인쌍이 실제로 쇼트되어 있지 않음에도 페일이 쉽게 발생되는 문제점을 극복할 수 있다.

Claims (8)

  1. 다수의 메모리 셀이 전기적으로 연결된 다수의 비트 라인쌍;
    상기 각 비트 라인쌍에 대응하여 배치되고, 상기 대응된 메모리 셀로부터 출력되는 상기 비트 라인쌍의 데이터를 증폭하는 다수의 비트 라인 센스 앰프로, 상기 각 비트 라인 센스 앰프는 상기 비트 라인쌍 중 비트 라인과 제1 전압 라인 사이에 연결된 제1 소자와, 상기 비트 라인쌍 중 상보 비트 라인과 제2 전압 라인 사이에 연결된 제2 소자를 포함하는 다수의 비트 라인 센스 앰프; 및
    공통의 비트 라인 센스 앰프 인에이블 신호에 응답하여 상기 제1 및 제2 전압 라인에 각각 소정 전압을 인가하는 제1 및 제2 구동 소자를 포함하는 비트 라인 센스 앰프 구동 회로를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 비트 라인 센스 앰프 구동 회로는 상기 제1 및 제2 전압 라인 사이에 연결되고, 상기 비트 라인 센스 앰프 인에이블 신호에 의해 응답하여 제1 및 제2 전압 라인의 전압 레벨을 이퀄라이징하는 이퀄라이저 소자를 더 포함하는 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 비트 라인 센스 앰프는 상기 제1 및 제2 소자가 PMOS 트랜지스터인 P형 센스 앰프이고,
    상기 제1 및 제2 구동 소자는 상기 로우 레벨의 비트 라인 센스 앰프 인에이블 신호에 응답하여, 상기 제1 및 제2 전압 라인의 전압 레벨을 각각 풀업하는 PMOS 트랜지스터인 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 비트 라인 센스 앰프 구동 회로는 상기 제1 및 제2 전압 라인 사이에 연결되고, 상기 로우 레벨의 비트 라인 센스 앰프 인에이블 신호에 의해 응답하여 제1 및 제2 전압 라인의 전압 레벨을 이퀄라이징하는 PMOS 트랜지스터를 더 포함하는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 비트 라인 센스 앰프는 상기 제1 및 제2 소자가 NMOS 트랜지스터인 N형 센스 앰프이고,
    상기 제1 및 제2 구동 소자는 상기 하이 레벨의 비트 라인 센스 앰프 인에이블 신호에 응답하여, 상기 제1 및 제2 전압 라인의 전압 레벨을 각각 풀다운하는 NMOS 트랜지스터인 NMOS 트랜지스터인 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 비트 라인 센스 앰프 구동 회로는 상기 제1 및 제2 전압 라인 사이에 연결되고, 상기 하이 레벨의 비트 라인 센스 앰프 인에이블 신호에 의해 응답하여 제1 및 제2 전압 라인의 전압 레벨을 이퀄라이징하는 NMOS 트랜지스터를 더 포함하는 반도체 메모리 장치.
  7. 다수의 메모리 셀이 전기적으로 연결된 다수의 비트 라인쌍;
    상기 각 비트 라인쌍에 대응하여 배치되고, 상기 대응된 메모리 셀로부터 출력되는 상기 비트 라인쌍의 데이터를 증폭하는 다수의 비트 라인 센스 앰프로, 상기 각 비트 라인 센스 앰프는 상기 비트 라인쌍 중 비트 라인과 제1 전압 라인 사이에 연결된 제1 PMOS 트랜지스터와, 상기 비트 라인쌍 중 상보 비트 라인과 제2 전압 라인 사이에 연결된 제2 PMOS 트랜지스터를 구비하는 P형 센스 앰프와, 상기 비트 라인쌍 중 비트 라인과 제3 전압 라인 사이에 연결된 제1 NMOS 트랜지스터와, 상기 비트 라인쌍 중 상보 비트 라인과 제2 전압 라인 사이에 연결된 제2 NMOS 트랜지스터를 구비하는 N형 센스 앰프를 포함하는 다수의 비트 라인 센스 앰프; 및
    공통의 제1 비트 라인 센스 앰프 인에이블 신호에 응답하여 상기 제1 및 제2 전압 라인의 전압 레벨을 각각 풀업하는 제3 및 제4 PMOS 트랜지스터와, 공통의 제2 비트 라인 센스 앰프 인에이블 신호에 응답하여 상기 제3 및 제4 전압 라인의 전압 레벨을 각각 풀다운하는 제3 및 제4 NMOS 트랜지스터를 포함하는 비트 라인 센스 앰프 구동 회로를 포함하는 반도체 메모리 장치.
  8. 제 7항에 있어서,
    상기 비트 라인 센스 앰프 구동 회로는 상기 제1 및 제2 전압 라인 사이에 연결되고 상기 로우 레벨의 제1 비트 라인 센스 앰프 인에이블 신호에 응답하여 제1 및 제2 전압 라인의 전압 레벨을 이퀄라이징하는 제5 PMOS 트랜지스터와, 상기 제3 및 제4 전압 라인 사이에 연결되고 상기 하이 레벨의 제2 비트 라인 센스 앰프 인에이블 신호에 응답하여 제3 및 제4 전압 라인의 전압 레벨을 이퀄라이징하는 제5 NMOS 트랜지스터를 더 포함하는 반도체 메모리 장치.
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