JP4146680B2 - 強誘電体記憶装置及びその読み出し方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルに強誘電体キャパシタを用いる強誘電体記憶装置及びその読み出し方法に関し、特に互いに異なるデータを保持する２つのリファレンスセルにより基準電位を生成する強誘電体記憶装置及びその読み出し方法に関する。
【０００２】
【従来の技術】
近年、容量絶縁膜が強誘電体からなる、いわゆる強誘電体キャパシタの残留分極を利用してデータを保持する強誘電体記憶装置の開発が進んでいる。強誘電体記憶装置のメモリセルとして、これまでは、２つのトランジスタを用いて２つの強誘電体キャパシタに相補データを保持する２トランジスタ２キャパシタ型のメモリセルが主に用いられているが、最近では、データの大容量化が要求されていることやプロセス技術が微細化されたことにより、１トランジスタ１キャパシタ型のメモリセルが採用されている。
【０００３】
このような１トランジスタ１キャパシタ型のメモリセルでは、メモリセルからデータが読み出されたビット線に対し、対となるビット線に基準電位（リファレンスレベル）を与えて、２つのビット線の電位差をセンスアンプを用いて増幅することによりデータの読み出しが行われる。例えば、特開平７−２６２７６８号公報には、このような１トランジスタ１キャパシタ型の強誘電体記憶装置として、互いに異なるデータを保持する２つのリファレンスセルを用いて基準電位を生成する強誘電体記憶装置が開示されている。
【０００４】
以下に、１トランジスタ１キャパシタ型のメモリセルを用いた従来の強誘電体記憶装置について図面を参照しながら説明する。
【０００５】
図９は従来の強誘電体記憶装置の回路構成を示している。図９に示すように、従来の強誘電体記憶装置は、データを保持するメモリセルとして、それぞれがゲートがワード線ＷＬ１，ＷＬ２と接続され且つドレインがビット線ＢＬ１〜ＢＬ４と接続されたトランジスタＴ１〜Ｔ４及び第１電極がトランジスタＴ１〜Ｔ４のソースと接続され且つ第２電極が第１のセルプレート線ＣＰ１，ＣＰ２と接続された強誘電体キャパシタＣ１〜Ｃ４からなる第１のメモリセル１０１、第２のメモリセル１０２、第３のメモリセル及び第４のメモリセル１０４を備えている。
【０００６】
また、基準電位生成用のデータを保持するメモリセルとして、それぞれが、ゲートがリファレンスワード線ＲＷＬ１，ＲＷＬ２と接続され且つドレインがビット線ＢＬ１〜ＢＬ４と接続されたトランジスタＴ５〜Ｔ８及び第１電極がトランジスタＴ５〜Ｔ８のソースと接続され且つ第２電極がリファレンスセルプレート線ＲＣＰ１，ＲＣＰ２と接続された強誘電体キャパシタＣ５〜Ｃ８からなるからなる第１のリファレンスセル１０５、第２のリファレンスセル１０６、第３のリファレンスセル１０７及び第４のリファレンスセル１０８が設けられている。
【０００７】
第１のリファレンスセル１０５、第２のリファレンスセル１０６、第３のリファレンスセル１０７及び第４のリファレンスセル１０８には、それぞれに所定のデータを書き込むための回路として、それぞれがドレインが強誘電体キャパシタＣ５〜Ｃ８の第１電極と接続されたトランジスタＴ９〜Ｔ１２からなる第１のリセット回路１０９、第２のリセット回路１１０、第３のリセット回路１１１及び第４のリセット回路１１２が設けられている。
【０００８】
また、第１のビット線ＢＬ１及び第３のビット線ＢＬ３はトランジスタＴ１３からなる第１のスイッチ回路１１３を介して互いに接続され、第２のビット線ＢＬ２及び第４のビット線ＢＬ４はトランジスタＴ１４からなる第２のスイッチ回路１１４を介して互いに接続されている。
【０００９】
第１のビット線ＢＬ１及び第２のビット線ＢＬ２は、２つのトランジスタＴ１５，Ｔ１６からなる第１のプリチャージ回路１１５と接続されると共に、第１のセンスアンプ１１６にビット線対として接続されている。同様に、第３のビット線ＢＬ３及び第４のビット線ＢＬ４は、２つのトランジスタＴ１７，Ｔ１８からなる第２のプリチャージ回路１１７と接続されると共に、第２のセンスアンプ１１８にビット線対として接続されている。
【００１０】
また、前述の各回路を制御するための制御回路１１９が設けられており、第１のワード線ＷＬ１、第２のワード線ＷＬ２、第１のセルプレート線ＣＰ１、第２のセルプレート線ＣＰ２、第１のリファレンスワード線ＲＷＬ１、第２のリファレンスワード線ＲＷＬ２、第１のリファレンスセルプレート線ＲＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を駆動し、各メモリセル及び各リファレンスセルの動作を制御する。
【００１１】
また、制御回路１１９は、第１のリセット制御信号ＲＰＧ１により第１のリセット回路１０９及び第３のリセット回路１１１を制御し、第２のリセット制御信号ＲＰＧ２により第２のリセット回路１１０及び第４のリセット回路１１２を制御し、第１のスイッチ制御信号ＲＥＱ１により第１のスイッチ回路１１３を制御し、第２のスイッチ制御信号ＲＥＱ２により第２のスイッチ回路１１４を制御し、プリチャージ信号ＢＰにより第１のプリチャージ回路１１５及び第２のプリチャージ回路１１７を制御し、またセンスアンプ起動信号ＳＡＥにより第１のセンスアンプ１１６及び第２のセンスアンプ１１８を制御する。
【００１２】
以下、従来の強誘電体記憶装置の読み出し動作について図面を参照しながら説明する。ここでは、第１のメモリセル１０１及び第３のメモリセル１０３にはそれぞれ“１”データ及び“０”データが保持されているとし、また第２のリファレンスセル１０６及び第４のリファレンスセル１０８にはそれぞれ“１”データ及び“０”データが保持されているとして、第１のメモリセル１０１び第３のメモリセル１０３に書き込まれたデータを読み出す場合について図１０を用いて説明する。
【００１３】
ここで、各メモリセル及びリファレンスセルにおいて、それぞれの強誘電体キャパシタＣ１〜Ｃ８が第１電極が正極となる残留分極を有する場合を“１”データとし、第２電極が正極となる残留分極を有する場合を“０”データとする。
【００１４】
図１０は従来の強誘電体記憶装置における読み出し動作の動作タイミングを示している。図１０に示すように、まず、初期状態として、ビット線プリチャージ信号ＢＰを活性状態（論理電圧“Ｈ”レベル）とすることにより、第１のプリチャージ回路１１５及び第２のプリチャージ回路１１７を駆動して各ビット線（すなわち、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４）を接地電圧Ｖssにプリチャージする。このとき、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２、第２のリファレンスセルプレート線ＲＣＰ２、第２のスイッチ制御信号ＲＥＱ２、第２のリセット制御信号ＲＰＧ２、リセットデータ信号ＲＰＤ及びセンスアンプ起動信号ＳＡＥは非活性状態（論理電圧“Ｌ”レベル）である。
【００１５】
そして、時刻ｔ１のタイミングにおいて、ビット線プリチャージ信号ＢＰを非活性化することにより、各ビット線ＢＬ１〜ＢＬ４をすべてフローティング状態にする。
【００１６】
次に、時刻ｔ２のタイミングにおいて、第２のスイッチ制御信号ＲＥＱ２、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２及び第２のリファレンスセルプレート線ＲＣＰ２を活性化する。
【００１７】
これにより、トランジスタＴ１，Ｔ３がオンされると共に強誘電体キャパシタＣ１，Ｃ３の第２電極に“Ｈ”レベルの電圧が印加されて、第１のメモリセル１０１及び第３のメモリセル１０３に保持された“１”データ及び“０”データがそれぞれ第１のビット線ＢＬ１及び第３のビット線ＢＬ３に出力される。また、トランジスタＴ６，Ｔ８がオンされると共に強誘電体キャパシタＣ６，Ｃ８の第２電極に“Ｈ”レベルの電圧が印加されて、第２のリファレンスセル１０６及び第４のリファレンスセル１０８に保持された“１”データ及び“０”データがそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【００１８】
このとき、第２のスイッチ制御信号ＲＥＱ２の活性化により第２のスイッチ回路１１４が駆動して第２のビット線ＢＬ２と第４のビット線ＢＬ４とがイコライズされているため、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には、“１”データに対応する電位と“０”データに対応する電位との中間の電位が基準電位（リファレンスレベル）として出力される。
【００１９】
次に、時刻ｔ３のタイミングにおいて、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する。
【００２０】
次に、時刻ｔ４のタイミングにおいて、センスアンプ起動信号ＳＡＥを活性化して第１のセンスアンプ１１６及び第２のセンスアンプ１１８を駆動させる。これにより、第１のビット線ＢＬ１が電源電圧Ｖccとなり且つ第２のビット線ＢＬ２が接地電圧Ｖssとなるまで増幅され、第３のビット線ＢＬ３と第４のビット線ＢＬ４との電位差は、第３のビット線ＢＬ３が接地電圧Ｖssとなり且つ第４のビット線ＢＬ４が電源電圧Ｖccとなるまで増幅される。
【００２１】
このとき、第１のワード線ＷＬ１は活性状態であるため、トランジスタＴ１，Ｔ３を介して強誘電体キャパシタＣ１，Ｃ３の第１電極にそれぞれ電源電圧Ｖcc及び接地電圧Ｖssが供給されるため、第１のメモリセル１０１及び第３のメモリセル１０３に対する再書き込みが行われる。
【００２２】
その後、第２のリファレンスワード線ＲＷＬ２及び第２のスイッチ制御信号ＲＥＱ２を順次非活性化する。これにより、トランジスタＴ６，Ｔ８をオフ状態として第２のリファレンスセル１０６及び第４のリファレンスセル１０８を第２のビット線ＢＬ２及び第４のビット線ＢＬ４から切り離した後、第２のスイッチ回路１１４を停止して第２のビット線ＢＬ２と第４のビット線ＢＬ４とを遮断する。
【００２３】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性状態にすることにより、第２のリセット回路１１０及び第４のリセット回路１１２を用いて第２のリファレンスセル１０６及び第４のリファレンスセル１０８への再書き込みを行う。このとき、第２のリファレンスセル１０６においては、強誘電体キャパシタＣ６の第１電極に接地電圧Ｖssが供給されているため“０”データが書き込まれ、また第４のリファレンスセル１０８においては、強誘電体キャパシタＣ８の第１電極にリセットデータ信号ＲＰＤとして“Ｈ”レベルの電圧が供給されることため“１”データが書き込まれる。
【００２４】
次に、時刻ｔ５のタイミングにおいて、センスアンプ起動信号ＳＡＥを非活性化して第１のセンスアンプ１１６及び第２のセンスアンプ１１８を停止した後、第２のリファレンスセルプレート線ＲＣＰ２を活性化する。これにより、第４のリファレンスセル１０８の強誘電体キャパシタＣ８に印加される電圧は、第１電極にはリセットデータ信号ＲＰＤから“Ｈ”レベルの電圧が供給され、且つ第２電極には第２のリファレンスセルプレート線ＲＣＰ２から“Ｈ”レベルの電圧が供給されるため０Ｖとなる。
【００２５】
その後、ビット線プリチャージ信号ＢＰを活性化すると共に、第２のリファレンスセルプレート線ＲＣＰ２、第１のワード線ＷＬ１、リセットデータ信号ＲＰＤ、第２のリセット制御信号ＲＰＧ２を順次非活性化して初期状態と同じ状態に戻し、読み出し動作が終了する。
【００２６】
以下、前述の読み出し動作に伴う各強誘電体キャパシタの電荷の変動について図面を参照しながら説明する。
【００２７】
図１１は、従来の強誘電体記憶装置の強誘電体キャパシタに用いられる強誘電体のヒステリシス特性を示し、横軸は強誘電体キャパシタの電極印加される電圧を表し、縦軸は強誘電体の分極電荷量を表している。また、図１１において、強誘電体キャパシタＣ１〜Ｃ８の第１電極側が正極となる場合を正の分極電荷量として表している。
【００２８】
図１１に示すように、強誘電体キャパシタは、電源電圧Ｖccを正方向に印加された場合には点Ａの位置に相当する分極電荷量を有しており、この状態から負の方向に電圧を変化する場合には曲線１３１の上を負の方向に移動した点の分極電荷量となる。逆に、電源電圧Ｖccを負方向に印加された場合には点Ｂの位置に相当する分極電荷量を有しており、この状態から正の方向に電圧を変化する場合には曲線１３２の上を負の方向に移動した点の分極電荷量となる。
【００２９】
ここでは、図１０に示す読み出し動作のタイミングに従って、図１１を用いて各強誘電体キャパシタの分極状態の変化を説明する。
【００３０】
ただし、図１０に示す“Ｌ”レベルは接地電位Ｖss（０Ｖ）であり、且つ“Ｈ”レベルは電源電圧Ｖccであるとする。
【００３１】
まず、図１０に示す時刻ｔ１のタイミングでは、各メモセル及び各リファレンスセルの強誘電体キャパシタＣ１〜Ｃ８には電圧が印加されていない。このため、“１”データを保持する第１のメモリセル１０１及び第２のリファレンスセル１０６では、強誘電体キャパシタＣ１，Ｃ６の分極電荷量は点Ｃの位置にあり、また“０”データを保持する第３のメモリセル１０３及び第４のリファレンスセル１０８では、強誘電体キャパシタＣ３，Ｃ８の分極電荷量は点Ｄの位置にある。
【００３２】
次に、図１０に示す時刻ｔ２のタイミングでは、トランジスタＴ１，Ｔ３がオンされ且つ第１のセルプレート線ＣＰに電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ１，Ｃ３において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。また、トランジスタＴ６，Ｔ８がオンされ且つ第２のリファレンスセルプレート線ＲＣＰ２に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ６，Ｃ８において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。これにより、強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８は０Ｖの状態から負の電圧（−Ｖcc）が印加された状態に変化する。
【００３３】
このとき、第１のメモリセル１０１では、強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅまで曲線１３１の上を移動する。なお、点Ｅの位置は、強誘電体キャパシタＣ１に印加された電圧Ｖccが、第１のビット線ＢＬ１の容量と強誘電体キャパシタＣ１の容量との間で容量分割されることにより決まる点であり、具体的には点Ｃを負の方向に電圧Ｖcc分だけ電圧軸に沿って移動した点として点Ｆを定め、点Ｆから第１のビット線ＢＬ１の容量負荷線１３３ａを引くことにより、曲線１３１と容量負荷線１３３ａとの交点として点Ｅが定められる。
【００３４】
また、第３のメモリセル１０３では、強誘電体キャパシタＣ３の分極電荷量が点Ｄから負の方向に曲線１３２の上を移動し、点Ｄを負の方向に電圧Ｖcc分だけ電圧軸に沿って移動した点である点Ｇから第３のビット線ＢＬ３の容量負荷線１３３ｂと曲線１３２との交点である点Ｈの位置に移動する。ここで、第３のビット線ＢＬ３の容量は第１のビット線ＢＬ１と同じであるため、第３のビット線ＢＬ３の容量負荷線１３３ｂは、第１のビット線ＢＬ１の容量負荷線１３３ａと同じ傾きである。
【００３５】
同様に、第２のリファレンスセル１０６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｉの位置に、第４のリファレンスセルでは強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｊの位置にそれぞれ移動する。ここで、点Ｉの位置は第２のビット線ＢＬ２の容量負荷線１３４ａと曲線１３１との交点であり、容量負荷線１３４ａは、第２のビット線と第４のビット線がイコライズされることにより第２のビット線の容量値が増大するため、容量負荷線１３３ａ，１３３ｂよりも傾きが大きくなる。
【００３６】
このとき、第１のビット線ＢＬ１には電荷Ｑ３が読み出されて点Ｅに対応する“１”データの電位となり、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には電荷Ｑ２が読み出されて点Ｉ及び点Ｊに対応する基準電位となり、第３のビット線ＢＬ３には電荷Ｑ１が読み出されて点Ｈに対応する“０”データの電位となる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には電位差Ｖ１が生じ、第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には電位差Ｖ２が生じる。
【００３７】
次に、図１０に示す時刻ｔ３のタイミングでは、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２が非活性化されるため、第１のメモリセル１０１、第３のメモリセル１０３、第２のリファレンスセル１０６及び第４のリファレンスセル１０８において、それぞれの強誘電体キャパシタに印加される電圧は負の電圧（−Ｖcc）から０Ｖに変化する。
【００３８】
これにより、第１のメモリセル１０１では、強誘電体キャパシタＣ１の分極電荷量が点Ｅから点Ｋの位置まで曲線１３５の上を移動する。ここで、点Ｋの位置は、電圧軸に沿って点Ｅを正の方向に電圧Ｖcc分だけ移動した点である点Ｌから第１のビット線ＢＬ１の容量負荷線１３３ｃを引き、曲線１３５と容量負荷線１３３ｃとの交点として定められる。また、第３のメモリセル１０３では、強誘電体キャパシタＣ３の分極電荷量は点Ｈから点Ｄの位置まで曲線１３２の上を移動する。
【００３９】
同様に、第２のリファレンスセル１０６では、強誘電体キャパシタＣ６の分極電荷量が点Ｉから点Ｍの位置まで曲線１３６の上を移動する。ここで、点Ｍの位置は、電圧軸に沿って点Ｉを正の方向に電圧Ｖcc分だけ移動した点である点Ｎから第２のビット線ＢＬ２の容量負荷線１３４ｂを引き、曲線１３６と容量負荷線１３４ｂとの交点として定められる。また、第４のリファレンスセル１０８では強誘電体キャパシタＣ８の分極電荷量が点Ｈの位置から点Ｐの位置まで曲線１３２の上を移動する。
【００４０】
このとき、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には点Ｋと点Ｐの電位差に相当する電位差Ｖ３が、また第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には点Ｄと点Ｐの電位差に相当する電位差Ｖ４が生じる。
【００４１】
次に、図１０に示す時刻ｔ４のタイミングでは、第１のセンスアンプ１１６により電位差Ｖ４が増幅されて第１のビット線ＢＬ１が電源電圧Ｖcc、第２のビット線ＢＬ２が接地電位Ｖssとなる。このときトランジスタＴ１，Ｔ６はオン状態であるため、第１のメモリセル１０１では、強誘電体キャパシタＣ１に正の電圧（Ｖcc）が印加された状態となり、また第２のリファレンスセル１０６では、強誘電体キャパシタＣ６が０Ｖの状態となる。従って第１のメモリセル１０１では第１の強誘電体キャパシタＣ１の分極電荷量が点Ｋから点Ａまで曲線１３５の上を移動し、また第２のリファレンスセル１０６では強誘電体キャパシタＣ６の分極電荷量が点Ｍの状態から点Ｑに移動する。
【００４２】
同様に、第２のセンスアンプ１１８により電位差Ｖ３が増幅されて第３のビット線ＢＬ３が接地電圧Ｖssに、第４のビット線ＢＬ４が電源電圧Ｖccになる。このときトランジスタＴ３，Ｔ８がオン状態であるため、第３のメモリセル１０３では強誘電体キャパシタＣ３は０Ｖのまま変化しないため、点Ｄの位置から移動せず、また、第４のリファレンスセル１０８では強誘電体キャパシタＣ８は電源電圧Ｖccが印加された状態となるため点Ｐの位置から点Ａの位置にまで移動する。
【００４３】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリファレンスセル１０６の強誘電体キャパシタＣ６の第１電極にはリセットデータ信号ＲＰＤから電源電圧Ｖccが印加され、第４のリファレンスセル１０８の強誘電体キャパシタＣ８には接地電圧Ｖssが印加されるため、強誘電体キャパシタＣ６は０Ｖの状態から正の電圧が印加された状態に変化するので分極電荷量は点Ｑから点Ａまで曲線１３６の上を移動し、強誘電体キャパシタＣ８は電源電圧Ｖccが印加された状態から０Ｖの状態に変化するため分極電荷量は点Ａから点Ｃまで曲線１３１の上を移動する。
【００４４】
次に、図１０に示す時刻ｔ５のタイミングよりも後に、第２のリファレンスセルプレート線ＲＣＰ２を活性化することにより、第２のリファレンスセル１０６及び第４のリファレンスセル１０８の強誘電体キャパシタＣ６，Ｃ８の第２電極に電源電圧Ｖccが印加される。これにより、強誘電体キャパシタＣ６は正の電圧が印加された状態から０Ｖの状態に変化するため、分極電荷量は点Ａから点Ｃまで曲線１３１の上を移動し、強誘電体キャパシタＣ８は０Ｖの状態から負電圧が印加された状態に変化するので分極電荷量は点Ｃから点Ｂまで曲線１３１の上を移動する。
【００４５】
その後、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次非活性化することにより強誘電体キャパシタＣ６，Ｃ８の第１電極が０Ｖとなり、また、第２のリファレンスセルプレート線ＲＣＰ２を非活性化することにより、強誘電体キャパシタＣ６，Ｃ８の第２電極が０Ｖとなる。これにより、第２のリファレンスセル１０６では、強誘電体キャパシタＣ６が０Ｖの状態から変化しないため点Ｃのままであり、第４のリファレンスセル１０８では強誘電体キャパシタＣ８が負の電圧が印加された状態から０Ｖの状態に変化するため、分極電荷量は点Ｂから点Ｄまで曲線１３２の上を移動する。
【００４６】
このように、従来の強誘電体記憶装置によると、各メモリセルの読み出し動作において、“１”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。また、各リファレンスセルの読み出し動作において、“１”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｉ、点Ｍ、点Ｑ、点Ａ、点Ｃの順に移動し、“０”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｊ、点Ｐ、点Ａ、点Ｂ、点Ｄの順に移動する。このとき、“０”データを保持する強誘電体キャパシタの分極反転量は図１０に示す点Ｃと点Ｄとの間の電荷量ＱＳＷとなる。
【００４７】
【発明が解決しようとする課題】
しかしながら、前記従来の強誘電体記憶装置によると、１つのビット線対に多数形成されたメモリセルにおいて、１つのメモリセルを読み出す度に１対のリファレンスセルが用いられるため、メモリセルと比べてリファレンスセルの動作頻度が極めて高い。従って、強誘電体記憶装置の書き換え回数特性がリファレンスセルの劣化に依存して低下するという問題を有している。
【００４８】
本発明は、前記従来の問題を解決し、リファレンスセルを用いて基準電位を生成する強誘電体記憶装置において、リファレンスセルの読み出し動作における分極反転量を小さくして書き換え回数特性を向上できるようにすることを目的とする。
【００４９】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、センスアンプを駆動するよりも前にリファレンスセルをビット線から切り離す構成とする。
【００５０】
具体的に、本発明に係る強誘電体記憶装置は、それぞれが、第１のビット線及び第２のビット線からなる複数のビット線対と、複数のビット線対の電位差を増幅する複数のセンスアンプと、複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタと、ソース及びドレインがそれぞれ該強誘電体キャパシタの第１電極及び第１のビット線と接続されたトランジスタとによって構成されたメモリセルと、複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタと、ソース及びドレインがそれぞれ該強誘電体キャパシタの第１電極及び第２のビット線と接続されたトランジスタとによって構成され、隣接するビット線対同士で互いに異なるデータを保持するリファレンスセルと、複数のビット線対において、互いに隣接するビット線対の第２のビット線同士を接続するスイッチ回路と、メモリセルにおけるトランジスタのゲート同士を接続するワード線と、リファレンスセルにおけるトランジスタのゲート同士を接続するリファレンスワード線と、メモリセルにおける強誘電体キャパシタの第２電極同士を接続するセルプレート線と、リファレンスセルにおける強誘電体キャパシタの第２電極同士を接続するリファレンスセルプレート線と、メモリセル、リファレンスセル、スイッチ回路及びセンスアンプの読み出し動作を制御する制御回路とを備え、制御回路は、センスアンプの駆動中にはリファレンスワード線を非活性状態にする。
【００５１】
本発明の強誘電体記憶装置によると、制御回路はセンスアンプの駆動中にはリファレンスワード線を非活性状態にするため、センスアンプの駆動中にはリファレンスセルにおける強誘電体キャパシタの第１電極と第２のビット線とが切り離されるので、センスアンプにより増幅された電位によりリファレンスセルにおける強誘電体キャパシタの分極電荷量が移動しない。これにより、リファレンスセルの分極反転量が小さくなり、メモリセルの読み出し動作に伴うリファレンスセルの強誘電体キャパシタに生じるストレスを低減することができるため、強誘電体記憶装置の書き換え回数特性を向上することができる。
【００５２】
本発明の強誘電体記憶装置において、制御回路は、センスアンプの駆動中にはスイッチ回路を駆動しないことが好ましい。このようにすると、センスアンプの駆動中に異なるデータが出力された２つのビット線を切り離した状態でセンスアンプが駆動するため、強誘電体記憶装置の消費電流量を抑制することができる。
【００５３】
本発明の強誘電体記憶装置において、制御回路は、スイッチ回路を駆動すると共にワード線、セルプレート線、リファレンスワード線及びリファレンスセルプレート線を活性化し、続いてセルプレート線及びリファレンスセルプレート線を非活性化し、次にリファレンスワード線を非活性化した後にスイッチ回路の駆動を停止し、その後センスアンプを駆動することが好ましい。このようにすると、リファレンスワード線の活性化よりも前にスイッチ制御回路が駆動されるため、スイッチ制御回路の駆動を停止するときに生じるノイズが強誘電体キャパシタに伝達されないので、強誘電体キャパシタの分極電荷量がスイッチ制御信号の非活性化に伴うノイズによって移動することがなく、特に、ビット線容量が大きい場合にはスイッチ制御回路の停止に伴うノイズがビット線の電位に与える影響が少ないため、確実な読み出し動作が可能となる。
【００５４】
本発明の強誘電体記憶装置において、制御回路は、スイッチ回路を駆動すると共にワード線、セルプレート線、リファレンスワード線及びリファレンスセルプレート線を活性化し、続いてセルプレート線及びリファレンスセルプレート線を非活性化し、次にスイッチ回路の駆動を停止した後にリファレンスワード線を非活性化し、その後センスアンプを駆動することが好ましい。このようにすると、スイッチ制御回路を駆動が停止した後にリファレンスワード線が非活性化されるため、ビット線容量が小さい場合には、スイッチ制御回路の停止に伴うノイズがビット線に与える影響は小さくなり、確実な読み出し動作が可能となる。
【００５５】
本発明の強誘電体記憶装置において、制御回路は、スイッチ回路を駆動すると共にワード線、セルプレート線、リファレンスワード線及びリファレンスセルプレート線を活性化し、続いてリファレンスワード線を非活性化した後にスイッチ回路の駆動を停止し、次にセルプレート線及びリファレンスセルプレート線を非活性化し、その後センスアンプを駆動することが好ましい。このようにすると、セルプレート線及びリファレンスセルプレート線をセンスアンプ駆動中にまで活性化するため、スイッチ制御回路の駆動を停止するときのビット線電位を高くしてノイズの影響を小さくすることができる。
【００５６】
本発明の強誘電体記憶装置において、制御回路は、スイッチ回路を駆動すると共にワード線、セルプレート線、リファレンスワード線及びリファレンスセルプレート線を活性化し、続いてスイッチ回路の駆動を停止した後にリファレンスワード線を非活性化し、次にセルプレート線及びリファレンスセルプレート線を非活性化し、その後センスアンプを駆動することが好ましい。
【００５７】
本発明の強誘電体記憶装置において、制御回路は、ワード線、セルプレート線、リファレンスワード線及びリファレンスセルプレート線を活性化よりも前にスイッチ回路の駆動を開始することが好ましい。このようにすると、スイッチ制御回路の駆動期間を確保しながら、セルプレート線及びリファレンスセルプレート線を活性化するため、リファレンス用の電位が生じるまでの時間を短縮することができ、高速動作が可能となる。
【００５８】
本発明の強誘電体記憶装置において、制御回路は、リファレンスワード線及びリファレンスセルプレート線を所定の期間活性化した後、スイッチ制御信号を所定の期間活性化し、その後センスアンプを駆動することがこのましい。このようにすると、強誘電体キャパシタの容量がビット線に付加されない状態でビット線がイコライズされるため、分極反転量をさらに小さくすることができるのに加えて、高精度のリファレンスレベルを発生することができ、書き換え回数特性と読み出し動作の信頼性がさらに向上する。
【００５９】
本発明の強誘電体記憶装置の読み出し方法は、それぞれが、第１のビット線及び第２のビット線からなる複数のビット線対と、複数のビット線対の電位差を増幅する複数のセンスアンプと、複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタと、ソース及びドレインが該強誘電体キャパシタの第１電極及び第１のビット線と接続されたトランジスタとを有するメモリセルと、複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタと、ソース及びドレインが該強誘電体キャパシタの第１電極及び第１のビット線と接続されたトランジスタとを有し、隣接するビット線対同士で互いに異なるデータを保持するリファレンスセルと、複数のビット線対において、互いに隣接するビット線対の第２のビット線同士を接続するスイッチ回路と、メモリセルにおけるトランジスタのゲート同士を接続するワード線と、リファレンスセルにおけるトランジスタのゲート同士を接続するリファレンスワード線と、メモリセルにおける強誘電体キャパシタの第２電極同士を接続するセルプレート線と、リファレンスセルにおける強誘電体キャパシタの第２電極同士を接続するリファレンスセルプレート線と、メモリセル、リファレンスセル、スイッチ回路及びセンスアンプの動作を制御する制御回路とを備えた強誘電体記憶装置の読み出し方法を対象とし、ワード線及びリファレンスワード線を活性化する第１の工程と、セルプレート線及びリファレンスセルプレート線に読み出し用の電圧を所定の期間印加する第２の工程と、スイッチ回路を駆動するためのスイッチ制御信号を活性化す第３の工程と、第１の工程よりも後に、リファレンスワード線を非活性化する第４の工程と、第３の工程よりも後に、スイッチ制御信号を非活性化する第５の工程と、第４の工程よりも後にセンスアンプを所定の期間駆動する第６の工程を備えている。
【００６０】
本発明の強誘電体記憶装置の読み出し方法によると、リファレンスワード線を非活性化する第４の工程と、第４の工程よりも後にセンスアンプを所定の期間駆動する第６の工程を備えているため、センスアンプの駆動中にはリファレンスセルにおける強誘電体キャパシタの第１電極と第２のビット線とが切り離されるので、センスアンプにより増幅された電位によりリファレンスセルにおける強誘電体キャパシタの分極電荷量が移動しない。これにより、リファレンスセルの分極反転量が小さくなり、メモリセルの読み出し動作に伴うリファレンスセルの強誘電体キャパシタに生じるストレスを低減することができるため、強誘電体記憶装置の書き換え回数特性を向上することができる。
【００６１】
本発明の強誘電体記憶装置の読み出し方法において、第６の工程は第５の工程よりも後に行われることが好ましい。このようにすると、センスアンプの駆動中に異なるデータが出力された２つのビット線を切り離した状態でセンスアンプが駆動するため、強誘電体記憶装置の消費電流量を抑制することができる。
【００６２】
本発明の強誘電体記憶装置の読み出し方法において、第３の工程は第２の工程よりも後に行われることが好ましい。このようにすると、スイッチ制御信号がリファレンスワード線の活性化よりも前に非活性化されるため、スイッチ制御信号の非活性化時に生じるノイズが強誘電体キャパシタに伝達されないので、強誘電体キャパシタの分極電荷量がスイッチ制御信号の非活性化に伴うノイズによって移動することがなく、特に、ビット線容量が大きい場合にはスイッチ制御信号の非活性化に伴うノイズがビット線の電位に与える影響が少ないため、確実な読み出し動作が可能となる。
【００６３】
本発明の強誘電体記憶装置の読み出し方法において、第２の工程は第３の工程よりも後に行われることが好ましい。このようにすると、スイッチ制御信号を非活性化した後にリファレンスワード線が非活性化されるため、ビット線容量が小さい場合には、スイッチ制御信号の非活性化に伴うノイズがビット線に与える影響は小さくなり、確実な読み出し動作が可能となる。
【００６４】
本発明の強誘電体記憶装置の読み出し方法において、第３の工程は第６の工程の開始後まで継続して行われることが好ましい。このようにすると、セルプレート線及びリファレンスセルプレート線をセンスアンプ駆動中にまで活性化するため、スイッチ制御信号の非活性化時のビット線電位を高くすることができる。
【００６５】
本発明の強誘電体記憶装置の読み出し方法において、第１の工程は第３の工程よりも後に行われることが好ましい。このようにすると、スイッチ制御信号の活性化によりイコライズ期間を確保しながら、セルプレート線及びリファレンスセルプレート線を活性化するので、ビット線の電位がリファレンスレベルに達するまでの時間を短縮することができ、高速動作が可能となる。
【００６６】
本発明の強誘電体記憶装置の読み出し方法において、第３の工程は第４の工程よりも後に行われることが好ましい。このようにすると、強誘電体キャパシタの容量がビット線に付加されない状態でビット線がイコライズされるため、分極反転量をさらに小さくすることができるのに加えて、高精度のリファレンスレベルを発生することができ、書き換え回数特性と読み出し動作の信頼性がさらに向上する。
【００６７】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態に係る強誘電体記憶装置について図面を参照しながら説明する。
【００６８】
図１は第１の実施形態に係る強誘電体記憶装置の回路構成を示している。図１に示すように、本実施形態の強誘電体記憶装置は、データを保持するメモリセルとして、ゲートが第１のワード線ＷＬ１と接続され且つドレインが第１のビット線ＢＬ１と接続されたトランジスタＴ１及び第１電極がトランジスタＴ１のソースと接続され且つ第２電極が第１のセルプレート線ＣＰ１と接続された強誘電体キャパシタＣ１からなる第１のメモリセル１１と、ゲートが第２のワード線ＷＬ２と接続され且つドレインが第２のビット線ＢＬ２と接続されたトランジスタＴ２及び第１電極がトランジスタＴ２のソースと接続され且つ第２電極が第２のセルプレート線ＣＰ２と接続された強誘電体キャパシタＣ２からなる第２のメモリセル１２と、ゲートが第１のワード線ＷＬ１と接続され且つドレインが第３のビット線ＢＬ３と接続されたトランジスタＴ３及び第１電極がトランジスタＴ３のソースと接続され且つ第２電極が第１のセルプレート線ＣＰ１と接続された強誘電体キャパシタＣ３からなる第３のメモリセル１３と、ゲートが第２のワード線ＷＬ２と接続され且つドレインが第４のビット線ＢＬ４と接続されたトランジスタＴ４及び第１電極がトランジスタＴ４のソースと接続され且つ第２電極が第２のセルプレート線ＣＰ２と接続された強誘電体キャパシタＣ４からなる第４のメモリセル１４とを備えている。
【００６９】
また、基準電位（リファレンスレベル）生成用のデータを保持するメモリセルとして、ゲートが第１のリファレンスワード線ＲＷＬ１と接続され且つドレインが第１のビット線ＢＬ１と接続されたトランジスタＴ５及び第１電極がトランジスタＴ５のソースと接続され且つ第２電極が第１のリファレンスセルプレート線ＲＣＰ１と接続された強誘電体キャパシタＣ５からなる第１のリファレンスセル１５と、ゲートが第２のリファレンスワード線ＲＷＬ２と接続され且つドレインが第２のビット線ＢＬ２と接続されたトランジスタＴ６及び第１電極がトランジスタＴ６のソースと接続され且つ第２電極が第２のリファレンスセルプレート線ＲＣＰ２と接続された強誘電体キャパシタＣ６からなる第２のリファレンスセル１６と、ゲートが第１のリファレンスワード線ＲＷＬ１と接続され且つドレインが第３のビット線ＢＬ３と接続されたトランジスタＴ７及び第１電極がトランジスタＴ７のソースと接続され且つ第２電極が第１のリファレンスセルプレート線ＲＣＰ１と接続された強誘電体キャパシタＣ７からなる第３のリファレンスセル１７と、ゲートが第２のリファレンスワード線ＲＷＬ２と接続され且つドレインが第４のビット線ＢＬ４と接続されたトランジスタＴ８及び第１電極がトランジスタＴ８のソースと接続され且つ第２電極が第２のリファレンスセルプレート線ＲＣＰ２と接続された強誘電体キャパシタＣ８からなる第４のリファレンスセル１８とを備えている。
【００７０】
第１のリファレンスセル１５、第２のリファレンスセル１６、第３のリファレンスセル１７及び第４のリファレンスセル１８には、それぞれに所定のデータを書き込むための回路として、それぞれが、ドレインが強誘電体キャパシタＣ５〜Ｃ８の第１電極と接続されたトランジスタＴ９〜Ｔ１２からなる第１のリセット回路１９、第２のリセット回路２０、第３のリセット回路２１及び第４のリセット回路２２が設けられている。
【００７１】
また、第１のビット線ＢＬ１及び第３のビット線ＢＬ３はトランジスタＴ１３からなる第１のスイッチ回路２３を介して互いに接続され、第２のビット線ＢＬ２及び第４のビット線ＢＬ４はトランジスタＴ１４からなる第２のスイッチ回路２４を介して互いに接続されている。
【００７２】
第１のビット線ＢＬ１及び第２のビット線ＢＬ２は、２つのトランジスタＴ１５，Ｔ１６からなる第１のプリチャージ回路２５と接続されると共に、第１のセンスアンプ２６にビット線対として接続されている。同様に、第３のビット線ＢＬ３及び第４のビット線ＢＬ４は、２つのトランジスタＴ１７，Ｔ１８からなる第２のプリチャージ回路２７と接続されると共に、第２のセンスアンプ２８にビット線対として接続されている。
【００７３】
また、前述の各回路を制御するための制御回路２９が設けられている。
【００７４】
具体的に、制御回路２９は、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のワード線ＷＬ２、第２のセルプレート線ＣＰ２、第１のリファレンスワード線ＲＷＬ１、第１のリファレンスセルプレート線ＲＣＰ１、第２のリファレンスワード線ＲＷＬ２及び第２のリファレンスセルプレート線ＲＣＰ２を駆動し、各メモリセル及び各リファレンスセルに保持されたデータのビット線への出力を制御する。
【００７５】
また、制御回路２９は、第１のリセット制御信号ＲＰＧ１をトランジスタＴ９，Ｔ１１のゲートに入力して第１のリセット回路１９及び第３のリセット回路２１を駆動すると共に、第２のリセット制御信号ＲＰＧ２をトランジスタＴ１０，Ｔ１２のゲートに入力して第２のリセット回路２０及び第４のリセット回路２２を駆動し、各リファレンスセルへのデータの再書き込みを制御する。
【００７６】
ここで、第１のリセット回路１９及び第４のリセット回路２２ではトランジスタＴ９，Ｔ１２のソースにリセットデータ信号ＲＰＤが供給され、第２のリセット回路２０及び第３のリセット回路２１ではトランジスタＴ１０，Ｔ１１のソースに接地電圧Ｖssが供給されるため、第１のリセット回路１９及び第４のリセット回路２２と第２のリセット回路２０及び第３のリセット回路２１とには異なるデータが書き込まれる。
【００７７】
さらに、制御回路２９は、トランジスタＴ１３のゲートに第１のスイッチ制御信号ＲＥＱ１を入力して第１のスイッチ回路２３を駆動することにより第１のビット線ＢＬ１と第３のビット線ＢＬ３とを導通し、また、トランジスタＴ１４のゲートに第２のスイッチ制御信号ＲＥＱ２を入力して第２のスイッチ回路２４を駆動することにより第２のビット線ＢＬ２と第４のビット線ＢＬ４との間を導通する。
【００７８】
また、制御回路２９は、プリチャージ信号ＢＰをトランジスタＴ１５〜Ｔ１８のゲートに入力して第１のプリチャージ回路２５及び第２のプリチャージ回路２７を制御し、第１のビット線ＢＬ１〜第４のビット線ＢＬ４を接地電位Ｖssにプリチャージする。
【００７９】
さらに、制御回路２９は、センスアンプ起動信号ＳＡＥを活性化することにより、第１のセンスアンプ２６を駆動して第１のビット線ＢＬ１及び第２のビット線ＢＬ２からなるビット線対の電位差を増幅すると共に、第２のセンスアンプ２８を駆動して第３のビット線ＢＬ３及び第４のビット線ＢＬ４からなるビット線対の電位差を増幅する。
【００８０】
以上のような構成において、第１のメモリセル１１及び第３のメモリセル１３の読み出しの際には、第１のスイッチ回路２３を用いて第２のビット線ＢＬ２と第４のビット線ＢＬ４とをイコライズすることにより、第２のリファレンスセル１６が保持するデータと第４のリファレンスセル１８が保持するデータとの中間の電位が基準電位として第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【００８１】
また、第２のメモリセル１２及び第４のメモリセル１４の読み出しの際には、第２のスイッチ回路２４を用いて第１のビット線ＢＬ１と第３のビット線ＢＬ３とをイコライズすることにより、第１のリファレンスセル１５が保持するデータと第３のリファレンスセル１７が保持するデータとの中間の電位が基準電位として第１のビット線ＢＬ１及び第３のビット線ＢＬ３に出力される。
【００８２】
図１に示す本実施形態の強誘電体記憶装置において、各ビット線ＢＬ１〜ＢＬ４はワード線が延びる方向にそれぞれが複数形成されており、各メモリセルは各ビット線が延びる方向にそれぞれが複数形成されている。
【００８３】
ここで、第１のビット線ＢＬ１及び第２のビット線ＢＬ２からなるビット線対と、第３のビット線ＢＬ３及び第４のビット線ＢＬ４対からなるビット線対とにおいて、それぞれに形成された各回路の構成は、リセットデータ信号ＲＰＤを受けるリセット回路と接地電位Ｖssを受けるリセット回路との位置関係が隣接するビット線同士で入れ替わっている点を除いて同じである。これにより、隣接するビット線同士においてスイッチ回路により接続された２つのビット線に形成されたリファレンスセル同士で異なるデータを保持するように構成されている。
【００８４】
なお、図１に示す本実施形態の強誘電体記憶装置において、第１のビット線ＢＬ１及び第２のビット線ＢＬ２からなるビット線対又は第３のビット線ＢＬ３及び第４のビット線ＢＬ４からなるビット線対は、両方のビット線にメモリセルとリファレンスセルとが形成されている必要はなく、メモリセルのデータを読み出すビット線と異なるビット線にリファレンスセルが形成されていればよい。
【００８５】
例えば、第１のビット線ＢＬ１及び第２のビット線ＢＬ２からなるビット線対において、第２のメモリセル１４と第１のリファレンスセル１５とが省略されていてもよく、この場合、第２のスイッチ回路２４を用いることにより、第２のリファレンスセル１６と、隣接するビット線対のリファレンスセルである第４のリファレンスセル１８とをイコライズして基準電位を第２のビット線ＢＬ２に出力することができる。
【００８６】
また、図１に示す本実施形態の強誘電体記憶装置において、第１のリファレンスセル１５及び第４のリファレンスセル１８には、それぞれ第１のリセット回路１９及び第４のリセット回路２２を介して接地電位Ｖssと接続され、第２のリファレンスセル１６及び第３のリファレンスセル１７にはそれぞれ第２のリセット回路２０及び第３のリセット回路２１を介してリセットデータ信号ＲＰＤと接続されているが、このような構成に限らず、スイッチ回路により接続された２つのビット線に形成されたリファレンスセル同士に異なるデータが書き込まれるように構成されていればよい。
【００８７】
以下、第１の実施形態に係る強誘電体記憶装置の読み出し動作について図面を参照しながら説明する。以下の説明では、一例として、制御回路２９が生成する各信号は、論理電圧“Ｈ”レベルに正の電源電圧Ｖccを用い、論理電圧“Ｌ”レベルに０Ｖの接地電圧Ｖssを用い、また各メモリセル及び各リファレンスセルは、それぞれの強誘電体キャパシタＣ１〜Ｃ８が第１電極が正極となる残留分極を有する場合に“１”データを保持し、第２電極が正極となる残留分極を有する場合に“０”データを保持する構成として説明する。
【００８８】
ここでは、第１のメモリセル１１及び第３のメモリセル１３にはそれぞれ“１”データ及び“０”データが保持されているとし、また第２のリファレンスセル１６及び第４のリファレンスセル１８にはそれぞれ“１”データ及び“０”データがあらかじめ書き込まれている場合について、第１のメモリセル１１び第３のメモリセル１３の読み出し動作を説明する。
【００８９】
図２は第１の実施形態に係る強誘電体記憶装置における読み出し動作の動作タイミングを示している。図２に示すように、本実施形態の強誘電体記憶装置の読み出し動作は、まず、初期状態として、ビット線プリチャージ信号ＢＰを活性状態（論理電圧“Ｈ”レベル）とすることにより、第１のプリチャージ回路２５及び第２のプリチャージ回路２７を駆動して各ビット線（すなわち、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４）を接地電圧Ｖssにプリチャージする。
【００９０】
このとき、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２、第２のリファレンスセルプレート線ＲＣＰ２、第２のスイッチ制御信号ＲＥＱ２、第２のリセット制御信号ＲＰＧ２、リセットデータ信号ＲＰＤ及びセンスアンプ起動信号ＳＡＥは非活性状態（論理電圧“Ｌ”レベル）である。
【００９１】
なお、図示はしていないが、第１のメモリセル１１及び第３のメモリセル１３の読み出し動作の期間中は、第２のメモリセル１２及び第４のメモリセル１４の読み出しを行わず、従って第２のワード線ＷＬ２、第２のセルプレート線ＣＰ２、第１のリファレンスワード線ＲＷＬ１、第１のリファレンスセルプレート線ＲＣＰ１、第１のスイッチ制御信号ＲＥＱ１及び第１のリセット制御信号ＲＰＧ１は非活性状態に維持される。
【００９２】
次に、時刻ｔ１のタイミングにおいて、ビット線プリチャージ信号ＢＰを非活性化することにより、各ビット線ＢＬ１〜ＢＬ４をすべてフローティング状態にする。
【００９３】
次に、時刻ｔ２のタイミングにおいて、第２のスイッチ制御信号ＲＥＱ２、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２及び第２のリファレンスセルプレート線ＲＣＰ２を活性化する。
【００９４】
これにより、トランジスタＴ１，Ｔ３がオンされると共に強誘電体キャパシタＣ１，Ｃ３の第２電極に読み出し用の電圧として“Ｈ”レベルの電圧が印加され、第１のメモリセル１１の“１”データに対応する電位が第１のビット線ＢＬ１に出力され、また第３のメモリセル１３の“０”データに対応する電位が第３のビット線ＢＬ３に出力される。ここで、ビット線に出力される電位は、強誘電体キャパシタＣ１，Ｃ３の第２電極に印加された読み出し用の電圧が、ビット線容量と強誘電体キャパシタＣ１，Ｃ３の容量との間で容量分割されることによって決まる値となるため、メモリセルが保持するデータに応じた電位がビット線に生じる。
【００９５】
同様に、トランジスタＴ６，Ｔ８がオンされると共に強誘電体キャパシタＣ６，Ｃ８の第２電極に“Ｈ”レベルの電圧が印加されて、第２のリファレンスセル１６及び第４のリファレンスセル１８に保持された“１”データ及び“０”データがそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【００９６】
このとき、第２のスイッチ制御信号ＲＥＱ２の活性化により第２のスイッチ回路２４が駆動して第２のビット線ＢＬ２と第４のビット線ＢＬ４とがイコライズされることにより、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には、“１”データに対応する電位と“０”データに対応する電位との中間の電位が基準電位リファレンスレベルとして出力される。
【００９７】
なお、図２において、第１のワード線ＷＬ１及び第２のリファレンスワード線ＲＷＬ２は時刻ｔ２よりも前に活性化するように図示しているが、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２と同時に活性化されてもよい。
【００９８】
次に、時刻ｔ３のタイミングにおいて、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極への電圧の供給が停止され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線ＢＬ１〜ＢＬ４へのデータの出力を停止する。
【００９９】
その後、時刻ｔ４のタイミングよりも前に、第２のリファレンスワード線ＲＷＬ２及び第２のスイッチ制御信号ＲＥＱ２を順次非活性化する。これにより、トランジスタＴ６，Ｔ８をオフ状態として第２のリファレンスセル１６及び第４のリファレンスセル１８を第２のビット線ＢＬ２及び第４のビット線ＢＬ４から切り離した後、第２のスイッチ回路２４を停止して第２のビット線ＢＬ２と第４のビット線ＢＬ４とを遮断する。
【０１００】
次に、時刻ｔ４のタイミングにおいて、センスアンプ起動信号ＳＡＥを活性化して第１のセンスアンプ２６及び第２のセンスアンプ２８を駆動させる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との電位差が、第１のビット線ＢＬ１が電源電圧Ｖccとなり且つ第２のビット線ＢＬ２が接地電圧Ｖssとなるまで増幅され、第３のビット線ＢＬ３と第４のビット線ＢＬ４との電位差が、第３のビット線ＢＬ３が接地電圧Ｖssとなり且つ第４のビット線ＢＬ４が電源電圧Ｖccとなるまで増幅される。
【０１０１】
このとき、第１のワード線ＷＬ１は活性状態であるため、トランジスタＴ１，Ｔ３を介して強誘電体キャパシタＣ１，Ｃ３の第１電極にそれぞれ電源電圧Ｖcc及び接地電圧Ｖssが供給されるので、第１のメモリセル１１及び第３のメモリセル１３に対する再書き込みが行われる。
【０１０２】
ここで、第１のセンスアンプ２６及び第２のセンスアンプ２８の駆動中には、第２のリファレンスセル１６が接続された第２のビット線ＢＬ２と第４のリファレンスセル１８が接続された第４のビット線ＢＬ４とが切り離された状態であるため、異なるデータを保持するリファレンスセルが接続されたビット線同士をイコライズしながらセンスアンプを駆動する従来の強誘電体記憶装置と比べて、消費電流量を抑制することができる。
【０１０３】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリセット回路２０及び第４のリセット回路２２を用いて第２のリファレンスセル１６及び第４のリファレンスセル１８への再書き込みを行う。このとき、第２のリファレンスセル１６においては、強誘電体キャパシタＣ６の第１電極に接地電圧Ｖssが供給されているため“０”データが書き込まれ、また第４のリファレンスセル１８においては、強誘電体キャパシタＣ８の第１電極にリセットデータ信号ＲＰＤとして“Ｈ”レベルの電圧が供給されることため“１”データが書き込まれる。
【０１０４】
次に、時刻ｔ５のタイミングにおいて、センスアンプ起動信号ＳＡＥを非活性化して第１のセンスアンプ２６及び第２のセンスアンプ２８を停止した後、第２のリファレンスセルプレート線ＲＣＰ２を活性化する。これにより、第４のリファレンスセル１８の強誘電体キャパシタＣ８に印加される電圧は、第１電極にはリセットデータ信号ＲＰＤから“Ｈ”レベルの電圧が供給され、且つ第２電極には第２のリファレンスセルプレート線ＲＣＰ２から“Ｈ”レベルの電圧が供給されるため０Ｖとなる。
【０１０５】
その後、ビット線プリチャージ信号ＢＰを活性化すると共に、第２のリファレンスセルプレート線ＲＣＰ２、第１のワード線ＷＬ１、リセットデータ信号ＲＰＤ、第２のリセット制御信号ＲＰＧ２を順次非活性化して初期状態と同じ状態に戻し、読み出し動作が完了する。
【０１０６】
なお、ここでは第１のメモリセル１１及び第３のメモリセル１３に対する読み出しについて説明したが、第２のメモリセル１２及び第４のメモリセル１４を読み出す場合には、第１のリファレンスセル１５及び第３のリファレンスセル１７にそれぞれに保持された“０”及び“１”のデータが第１のビット線ＢＬ１及び第３のビット線ＢＬ３にそれぞれ読み出され、第１のスイッチ回路２３を駆動することにより、第１のビット線ＢＬ１及び第３のビット線ＢＬ３に基準電位を与えて同様の読み出し動作を行うが可能である。
【０１０７】
以下、第１の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動について図面を参照しながら説明する。
【０１０８】
図３は第１の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動を説明し、強誘電体キャパシタに用いられる強誘電体のヒステリシス特性を示すグラフである。図３において、横軸は、強誘電体キャパシタに印加される電圧を表し、縦軸は強誘電体キャパシタの分極電荷量を表している。また、図３において、強誘電体キャパシタＣ１〜Ｃ８の第１電極側が正極となる場合を正の分極電荷量として表している。
【０１０９】
図３に示すように、強誘電体キャパシタは、電源電圧Ｖccを正方向に印加された場合には点Ａの位置に相当する分極電荷量を有しており、この状態から負の方向に電圧を変化する場合には、曲線３１の上を負の方向に移動した点の分極電荷量となる。逆に、電源電圧Ｖccを負方向に印加された場合には点Ｂの位置に相当する分極電荷量を有しており、この状態から正の方向に電圧を変化する場合には曲線３２の上を正の方向に移動した点の分極電荷量となる。
【０１１０】
ここでは、図２に示す読み出し動作のタイミングに従って図３を用いて各強誘電体キャパシタの分極電荷量の移動を説明する。
【０１１１】
ただし、図２に示す“Ｌ”レベルは接地電位Ｖss（０Ｖ）であり、また“Ｈ”レベルは電源電圧Ｖcc（＞０Ｖ）であるとする。
【０１１２】
まず、図２に示す時刻ｔ１のタイミングでは、各メモセル及び各リファレンスセルの強誘電体キャパシタＣ１〜Ｃ８には電圧が印加されていない。このため、“１”データを保持する第１のメモリセル１１及び第２のリファレンスセル１６では、強誘電体キャパシタＣ１，Ｃ６の分極電荷量は点Ｃの位置にあり、また“０”データを保持する第３のメモリセル１３及び第４のリファレンスセル１８では、強誘電体キャパシタＣ３，Ｃ８の分極電荷量は点Ｄの位置にある。
【０１１３】
次に、図２に示す時刻ｔ２のタイミングでは、トランジスタＴ１，Ｔ３がオンされ且つ第１のセルプレート線ＣＰ１に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ１，Ｃ３において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。
【０１１４】
このとき、第１のメモリセル１１では、強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅまで曲線３１の上を移動する。なお、点Ｅの位置は、強誘電体キャパシタＣ１に印加された電圧Ｖccが、第１のビット線ＢＬ１の容量と強誘電体キャパシタＣ１の容量との間で容量分割されることにより決まる点であり、具体的には点Ｃを電圧軸に沿って負の方向に電源電圧Ｖcc分だけ移動した点として点Ｆを定め、点Ｆから第１のビット線ＢＬ１の容量負荷線３３ａを引くことにより、曲線３１と容量負荷線３３ａとの交点として点Ｅが定められる。
【０１１５】
また、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量が点Ｄから負の方向に曲線３２の上を移動し、点Ｄを負の方向に電圧Ｖcc分だけ電圧軸に沿って移動した点である点Ｇから第３のビット線ＢＬ３の容量負荷線３３ｂと曲線３２との交点である点Ｈの位置に移動する。ここで、第３のビット線ＢＬ３の容量は第１のビット線ＢＬ１と同じであるため、第３のビット線ＢＬ３の容量負荷線３３ｂは、第１のビット線ＢＬ１の容量負荷線３３ａと同じ傾きである。
【０１１６】
このとき、同様にして、トランジスタＴ６，Ｔ８がオンされ且つ第２のリファレンスセルプレート線ＲＣＰ２に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ６，Ｃ８において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。これにより、強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８は０Ｖの状態から負の電圧（−Ｖcc）が印加された状態に変化する。第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｉの位置に、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｊの位置にそれぞれ移動する。ここで、点Ｉの位置は第２のビット線ＢＬ２の容量負荷線３４ａと曲線３１との交点であり、容量負荷線３４ａは、第２のビット線ＢＬ２と第４のビット線ＢＬ４がイコライズされて容量値が増大するため、容量負荷線３３ａ，３３ｂよりも傾きが大きくなる。
【０１１７】
ここで、図２に示すｔ２の工程により、第１のビット線ＢＬ１には電荷Ｑ３が読み出されて点Ｅに対応する“１”データの電位となり、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には電荷Ｑ２が読み出されて点Ｉ及び点Ｊに対応する基準電位となり、第３のビット線ＢＬ３には電荷Ｑ１が読み出されて点Ｈに対応する“０”データの電位となる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には電位差Ｖ１が生じ、第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には電位差Ｖ２が生じる。
【０１１８】
次に、図２に示す時刻ｔ３のタイミングでは、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２が非活性化されるため、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８において、それぞれの強誘電体キャパシタに印加される電圧は負の電圧（−Ｖcc）から０Ｖに変化する。
【０１１９】
これにより、第１のメモリセル１１では、強誘電体キャパシタＣ１の分極電荷量が点Ｅから点Ｋの位置まで曲線３５の上を移動する。ここで、点Ｋの位置は、電圧軸に沿って点Ｅを正の方向に電圧Ｖcc分だけ移動した点である点Ｌから第１のビット線ＢＬ１の容量負荷線３３ｃを引き、曲線３５と容量負荷線３３ｃとの交点として定められる。また、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量は点Ｈから点Ｄの位置まで曲線３２の上を移動する。
【０１２０】
同様に、第２のリファレンスセル１６では、強誘電体キャパシタＣ６の分極電荷量が点Ｉから点Ｍの位置まで曲線３６の上を移動する。ここで、点Ｍの位置は、電圧軸に沿って点Ｉを正の方向に電圧Ｖcc分だけ移動した点である点Ｎから第２のビット線ＢＬ２の容量負荷線３４ｂを引き、曲線３６と容量負荷線３４ｂとの交点として定められる。また、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｈの位置から点Ｐの位置まで曲線３２の上を移動する。
【０１２１】
このとき、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には点Ｐと点Ｄの電位差に相当する電位差Ｖ３が、また第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には点Ｐと点Ｎの電位差に相当する電位差Ｖ４が生じる。
【０１２２】
次に、図２に示す時刻ｔ４のタイミングでは、第１のセンスアンプ２６により電位差Ｖ４が増幅されて第１のビット線ＢＬ１が電源電圧Ｖcc、第２のビット線ＢＬ２が接地電位Ｖssとなるため、第１のメモリセル１１では、強誘電体キャパシタＣ１の第１電極にはＶccが印加された状態となる。従って強誘電体キャパシタＣ１の分極電荷量が点Ｋから点Ａまで曲線３５の上を移動する。また、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が第２のビット線ＢＬ２と切り離されているため、分極電荷量は点Ｍの位置から移動しない。
【０１２３】
同様に、第２のセンスアンプ２８により電位差Ｖ３が増幅されて第３のビット線ＢＬ３が接地電圧Ｖssに、第４のビット線ＢＬ４が電源電圧Ｖccになるため、第３のメモリセル１３では強誘電体キャパシタＣ３は０Ｖのまま変化しないので分極電荷量は点Ｄの位置から移動せず、また、第４のリファレンスセル１８では強誘電体キャパシタＣ８は第４のビット線ＢＬ４と切り離されているため、分極電荷量は点Ｐの位置から移動しない。
【０１２４】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリファレンスセル１６の強誘電体キャパシタＣ６は、第１電極にリセットデータ信号ＲＰＤから電源電圧Ｖccが印加されるため、０Ｖの状態から正電圧が印加された状態に変化するので分極電荷量が点Ｍから点Ａまで曲線３５の上を移動する。また、第４のリファレンスセル１８の強誘電体キャパシタＣ８は、第１電極に接地電圧Ｖssが印加されるため、強誘電体キャパシタＣ８は０Ｖの状態のままであるので分極電荷量は点Ｐのまま移動しない。
【０１２５】
次に、図２に示す時刻ｔ５のタイミングよりも後に、第２のリファレンスセルプレート線ＲＣＰ２を活性化することにより、第２のリファレンスセル１６及び第４のリファレンスセル１８の強誘電体キャパシタＣ６，Ｃ８の第２電極に電源電圧Ｖccが印加される。これにより、強誘電体キャパシタＣ６は正電圧が印加された状態から０Ｖの状態に変化するので分極電荷量は点Ａから点Ｃまで曲線３１の上を移動し、強誘電体キャパシタＣ８は０Ｖの状態から負電圧が印加された状態に変化するので分極電荷量は点Ｐから点Ｂまで曲線３７の上を移動する。
【０１２６】
その後、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次非活性化することにより強誘電体キャパシタＣ６，Ｃ８の第１電極が０Ｖとなり、また、第２のリファレンスセルプレート線ＲＣＰ２を非活性化することにより、強誘電体キャパシタＣ６，Ｃ８の第２電極が０Ｖとなる。これにより、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が０Ｖの状態から変化しないため点Ｃのままであり、第４のリファレンスセル１８では強誘電体キャパシタＣ８が負電圧が印加された状態から０Ｖの状態に変化するため、分極電荷量は点Ｂから点Ｄまで曲線３２の上を移動する。
【０１２７】
また、ビット線プリチャージ信号ＢＰの活性化と第１のワード線ＷＬ１の非活性化により、第１のメモリセル１１の強誘電体キャパシタＣ１は、第１のビット線ＢＬ１から第１電極へ電圧の供給がなくなるため０Ｖの状態となり、強誘電体キャパシタＣ１では分極電荷量が点Ａから点Ｃまで曲線３１の上を移動する。このとき、第３のメモリセル１３の強誘電体キャパシタＣ３は０Ｖの状態から変化しないため点Ｃから移動しない。
【０１２８】
このように、各メモリセルの読み出し動作において、“１”データを保持する第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持する第３のメモリセル１３では強誘電体キャパシタＣ３の分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。また、各リファレンスセルの読み出し動作において、“１”データを保持する第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｉ、点Ｍ、点Ａ、点Ｃの順に移動し、“０”データを保持する第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｊ、点Ｐ、点Ｂ、点Ｄの順に移動する。
【０１２９】
このとき、リファレンスセルの読み出し動作における分極反転量は、“０”データを保持する強誘電体キャパシタＣ６，Ｃ８の分極反転量は図２に示す点Ｃと点Ｉとの間の電荷量ＱＳＷ１となり、従来の強誘電体キャパシタの分極反転量ＱＳＷよりも小さくなる。
【０１３０】
なお、ここでは第１のメモリセル１１に“１”データが保持され、第３のメモリセルに１３“０”データが保持されている場合について説明したが、各メモリセルにおいて異なるデータが保持されている場合には、それぞれに保持されたデータに応じてそれぞれのキャパシタＣ１〜Ｃ４の分極電荷量が移動する。
【０１３１】
また、ここでは第１のメモリセル１１及び第３のメモリセルに１３を読み出す場合について説明したが、第２のメモリセル１２及び第４のメモリセル１４を読み出す場合には、第１のリファレンスセル及び第３のリファレンスセルを用いて基準電位を生成し、このとき、それぞれのキャパシタＣ２，Ｃ４，Ｃ５，Ｃ７の分極電荷量は、それぞれが保持するデータに応じて移動する。
【０１３２】
さらに、第２のスイッチ制御信号ＲＥＱ２を第２のリファレンスワード線ＲＷＬ２を活性化するよりも前に非活性化することにより、第２のスイッチ制御信号ＲＥＱ２の非活性化時に生じるノイズが強誘電体キャパシタＣ６，Ｃ８に伝達されないため、強誘電体キャパシタの分極電荷量が第２のスイッチ制御信号ＲＥＱ２の非活性化に伴うノイズによって移動することがない。特に、ビット線容量が大きい場合には第２のスイッチ制御信号ＲＥＱ２の非活性化に伴うノイズがビット線の電位に与える影響が少ないため、確実な読み出し動作が可能となる。
【０１３３】
以上説明したように、第１の実施形態の強誘電体記憶装置によると、強誘電体キャパシタＣ５〜Ｃ８の分極反転量を小さくできるため、読み出し動作に伴う強誘電体キャパシタＣ５〜Ｃ８へのストレスを低減することができ、強誘電体記憶装置の書き換え回数特性を向上することが可能である。
【０１３４】
（第１の実施形態の一変形例）
以下、第１の実施形態の一変形例に係る強誘電体記憶装置について図面を参照しながら説明する。
【０１３５】
なお、本実施形態の強誘電体記憶装置の回路構成は、図１に示す第１の実施形態の強誘電体記憶装置の回路構成と同一であり、制御回路２９による読み出し動作の制御が第１実施形態と異なっている。ここでは本実施形態の読み出し動作について、第１の実施形態との差異を説明する。
【０１３６】
図４は第１の実施形態の一変形例に係る強誘電体記憶装置の読み出し動作における動作タイミングを示している。図４に示すように、初期状態から、時刻ｔ１においてビット線プリチャージ信号ＢＰを非活性化するまでの動作は、図２に示す第１の実施形態の読み出し動作の時刻ｔ１までと同様である。
【０１３７】
次に、時刻ｔ２よりも前にスイッチ制御信号ＲＥＱ２を活性化する。これにより、第２のスイッチ回路２４が駆動して第２のビット線ＢＬ２と第４のビット線ＢＬ４とがイコライズされる。
【０１３８】
次に、時刻ｔ２において、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２及び第２のリファレンスセルプレート線ＲＣＰ２を活性化する。
【０１３９】
これにより、トランジスタＴ１，Ｔ３がオンされると共に強誘電体キャパシタＣ１，Ｃ３の第２電極に“Ｈ”レベルの電圧が印加されて、第１のメモリセル１１及び第３のメモリセル１３に保持されたデータがそれぞれ第１のビット線ＢＬ１及び第３のビット線ＢＬ３に出力される。
【０１４０】
また、トランジスタＴ６，Ｔ８がオンされると共に強誘電体キャパシタＣ６，Ｃ８の第２電極に“Ｈ”レベルの電圧が印加されて、第２のリファレンスセル１６及び第４のリファレンスセル１８に保持された“１”データ及び“０”データがそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【０１４１】
このとき、第２のビット線ＢＬ２と第４のビット線ＢＬ４とがあらかじめイコライズされているため、第２のビット線ＢＬ２及び第４のビット線ＢＬ４の電位がリファレンスレベルに達するまでの時間を短縮することができる。
【０１４２】
なお、図４において、第１のワード線ＷＬ１及び第２のリファレンスワード線ＲＷＬ２は、第２のスイッチ制御信号ＲＥＱ２の活性化よりも後で且つ時刻ｔ２よりも前に活性化するように図示しているが、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２と同時に活性化されてもよく、また第２のスイッチ制御信号ＲＥＱ２と同時に活性化されてもよい。
【０１４３】
その後、時刻ｔ３のタイミングにおいて第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する以降の工程は、図２に示す第１の実施形態の読み出し動作の時刻ｔ３以降と同様であるため説明を省略する。
【０１４４】
前述の読み出し動作に伴う各強誘電体の電荷の変動は、第１の実施形態と同様であり、従って、リファレンスセルの読み出し動作における分極反転量は従来の強誘電体記憶装置よりも小さくされている。
【０１４５】
本変形例の強誘電体記憶装置によると、第１の実施形態と同様の効果を得られるのに加えて、第２のスイッチ制御信号ＲＥＱ２を活性化した後に、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を所定の期間活性状態にするため、第２のスイッチ制御信号ＲＥＱ２の活性化によりイコライズ期間を確保しながら、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２の活性化するので、、第２のビット線ＢＬ２及び第４のビット線ＢＬ４の電位がリファレンスレベルに達するまでの時間を短縮することができ、より高速度な読み出し動作が可能となる。
【０１４６】
（第２の実施形態）
以下、第２の実施形態に係る強誘電体記憶装置について図面を参照しながら説明する。
【０１４７】
なお、本実施形態の強誘電体記憶装置の回路構成は、図１に示す第１の実施形態の強誘電体記憶装置の回路構成と同一であり、制御回路２９による読み出し動作の制御が第１実施形態と異なっている。ここでは本実施形態の読み出し動作について、第１の実施形態との差異を説明する。
【０１４８】
図５は第２の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示している。図５に示すように、初期状態から、時刻ｔ３において第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化するまでの動作は、図２に示す第１の実施形態の読み出し動作の時刻ｔ３までと同様である。
【０１４９】
次に、時刻ｔ４よりも前に、第２のスイッチ制御信号ＲＥＱ２及び第２のリファレンスワード線ＲＷＬ２を順次非活性化する。これにより、第２のスイッチ回路２４を停止して第２のビット線ＢＬ２と第４のビット線ＢＬ４とを切り離した後、トランジスタＴ６，Ｔ８がオフされて第２のリファレンスセル１６及び第４のリファレンスセル１８と第２のビット線ＢＬ２及び第４のビット線ＢＬ４とを切り離す。
【０１５０】
このとき、第２のビット線ＢＬ２及び第４のビット線ＢＬ４に強誘電体キャパシタＣ６，Ｃ８の容量が付加された状態でイコライズが停止されるため、特にビット線容量が小さい場合には、第２のスイッチ制御信号ＲＥＱ２の非活性化によってビット線に生じるノイズが低減される。
【０１５１】
その後、時刻ｔ４のタイミングにおいてセンスアンプ起動信号ＳＡＥを活性化する以降の工程は、図２に示す第１の実施形態の読み出し動作の時刻ｔ４以降と同様であるため説明を省略する。
【０１５２】
ここで、第２の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動は、第１の実施形態と同様に、“１”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が図３における点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。また、各リファレンスセルの読み出し動作においては、“１”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が図３における点Ｃから点Ｉ、点Ｍ、点Ａ、点Ｃの順に移動し、“０”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｊ、点Ｐ、点Ｂ、点Ｄの順に移動する。
【０１５３】
このように、第２の実施形態の強誘電体記憶装置によると、第１の実施形態と同様に分極反転量を小さくすることができ、強誘電体記憶装置の書き換え回数特性を向上することが可能である。
【０１５４】
さらに、第２のスイッチ制御信号ＲＥＱ２を非活性化した後に第２のリファレンスワード線ＲＷＬ２を非活性化することにより、ビット線容量が小さい場合には、第２のスイッチ制御信号ＲＥＱ２の非活性化に伴うノイズがビット線に与える影響は小さくなるため、信頼性の高い読み出し動作が可能となる。
【０１５５】
なお、本実施形態においても、第１の実施形態の一変形例と同様に、第２のスイッチ制御信号ＲＥＱ２を時刻ｔ２のタイミングよりも前に活性化するにより、第２のスイッチ制御信号ＲＥＱ２の活性化と第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２の活性化期間を並行して高速動作を行うことが可能である。
【０１５６】
（第３の実施形態）
以下、第３の実施形態に係る強誘電体記憶装置について図面を参照しながら説明する。
【０１５７】
なお、本実施形態の強誘電体記憶装置の回路構成は、図１に示す第１の実施形態の強誘電体記憶装置の回路構成と同一であり、制御回路２９による読み出し動作の制御が第１実施形態と異なっている。ここでは本実施形態の読み出し動作について、第１の実施形態との差異を説明する。
【０１５８】
図６は第３の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示している。
【０１５９】
図６に示すように、初期状態から、時刻ｔ２において第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を活性化するまでの動作は、図２に示す第１の実施形態の読み出し動作の時刻ｔ２までと同様である。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極へ“Ｈ”レベルの電圧が印加され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線へのデータの出力が開始される。
【０１６０】
次に、時刻ｔ３よりも前に、第２のリファレンスワード線ＲＷＬ２及び第２のスイッチ制御信号ＲＥＱ２を順次非活性化する。これにより、第２のスイッチ回路２４を停止して第２のビット線ＢＬ２と第４のビット線ＢＬ４とを切り離した後、トランジスタＴ６，Ｔ８がオフされて第２のリファレンスセル１６及び第４のリファレンスセル１８と第２のビット線ＢＬ２及び第４のビット線ＢＬ４とを切り離す。
【０１６１】
次に、時刻ｔ３のタイミングにおいてセンスアンプ起動信号ＳＡＥを活性化して第１のセンスアンプ２６及び第２のセンスアンプ２８を駆動させる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との電位差が、第１のビット線ＢＬ１が電源電圧Ｖccとなり且つ第２のビット線ＢＬ２が接地電圧Ｖssとなるまで増幅され、第３のビット線ＢＬ３と第４のビット線ＢＬ４との電位差が、第３のビット線ＢＬ３が接地電圧Ｖssとなり且つ第４のビット線ＢＬ４が電源電圧Ｖccとなるまで増幅される。
【０１６２】
次に、時刻ｔ４のタイミングにおいて、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極への電圧の供給が停止され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線へのデータの出力を停止する。
【０１６３】
その後、時刻ｔ５においてセンスアンプ起動信号ＳＡＥを非活性化する以降の工程は、図２に示す第１の実施形態の読み出し動作の時刻ｔ５以降と同様であるため説明を省略する。
【０１６４】
以下、第２の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動について図３を用いて説明する。ただし、図６に示す“Ｌ”レベルは接地電位Ｖss（０Ｖ）であり、また“Ｈ”レベルは電源電圧Ｖcc（＞０Ｖ）であるとする。
【０１６５】
まず、図６に示す時刻ｔ１のタイミングでは、各メモセル及び各リファレンスセルの強誘電体キャパシタＣ１〜Ｃ８には電圧が印加されていない。このため、“１”データを保持する第１のメモリセル１１及び第２のリファレンスセル１６では、強誘電体キャパシタＣ１，Ｃ６の分極電荷量は点Ｃの位置にあり、また“０”データを保持する第３のメモリセル１３及び第４のリファレンスセル１８では、強誘電体キャパシタＣ３，Ｃ８の分極電荷量は点Ｄの位置にある。
【０１６６】
次に、図６に示す時刻ｔ２のタイミングでは、トランジスタＴ１，Ｔ３がオンされ且つ第１のセルプレート線ＣＰ１に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ１，Ｃ３において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。また、トランジスタＴ６，Ｔ８がオンされ且つ第２のリファレンスセルプレート線ＲＣＰ２に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ６，Ｃ８において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。これにより、強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８は０Ｖの状態から負の電圧（−Ｖcc）が印加された状態に変化する。
【０１６７】
これにより、第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅの位置まで曲線３１の上を移動し、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量が点Ｄから点Ｈの位置まで曲線３２の上を移動する。同様に、第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｉの位置に、第４のリファレンスセルでは強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｊの位置にそれぞれ移動する。
【０１６８】
このとき、第１のビット線ＢＬ１には電荷Ｑ３が読み出されて点Ｅに対応する“１”データの電位となり、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には電荷Ｑ２が読み出されて点Ｉ及び点Ｊに対応する基準電位となり、第３のビット線ＢＬ３には電荷Ｑ１が読み出されて点Ｈに対応する“０”データの電位となる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には電位差Ｖ１が生じ、第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には電位差Ｖ２が生じる。
【０１６９】
次に、図６に示す時刻ｔ３のタイミングでは、第１のセンスアンプ２６により電位差Ｖ２が増幅されて第１のビット線ＢＬ１が電源電圧Ｖcc、第２のビット線ＢＬ２が接地電位Ｖssとなる。これにより、第１のメモリセル１１において強誘電体キャパシタＣ１の第１電極には第１のビット線から電源電圧Ｖccが印加され、第２電極には第１のセルプレート線から電源電圧Ｖccが印加された状態となり、従って強誘電体キャパシタＣ１の分極電荷量が点Ｅから点Ｋまで曲線３５の上を移動する。また、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が第２のビット線ＢＬ２から切り離されているため、分極電荷量は点Ｉの位置から移動しない。
【０１７０】
同様に、第２のセンスアンプ２８により電位差Ｖ１が増幅されて第３のビット線ＢＬ３が接地電圧Ｖssに、第４のビット線ＢＬ４が電源電圧Ｖccになるため、第３のメモリセル１３では強誘電体キャパシタＣ３は負の電圧（−Ｖcc）が印加された状態から変化しないので分極電荷量は点Ｈの位置から移動せず、第４のリファレンスセル１８では強誘電体キャパシタＣ８は第４のビット線ＢＬ４から切り離されているため、分極電荷量は点Ｊの位置から移動しない。
【０１７１】
次に、図６に示す時刻ｔ４のタイミングでは、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２が非活性化されるため、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８において、それぞれの強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８に印加された電圧は正の方向に変化する。
【０１７２】
これにより、第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｋから点Ａの位置まで曲線３５の上を移動し、第３のメモリセル１３では強誘電体キャパシタＣ３の分極電荷量は点Ｈから点Ｄの位置まで曲線３２の上を移動する。
【０１７３】
同様に、第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｉから点Ｍの位置まで曲線３６の上を移動し、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｊの位置から点Ｄの位置まで曲線３２の上を移動する。
【０１７４】
続いて、図６に示す時刻ｔ５よりも後に、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリファレンスセル１６においては強誘電体キャパシタＣ６の第１電極にリセットデータ信号ＲＰＤから電源電圧Ｖccが印加されるため、０Ｖの状態から正電圧が印加された状態に変化するので分極電荷量は点Ｍから点Ａまで曲線３５の上を移動し、第４のリファレンスセル１８においては強誘電体キャパシタＣ８の第１電極に接地電圧Ｖssが印加されるため、強誘電体キャパシタＣ８は０Ｖの状態のままであるので分極電荷量は点Ｄのまま移動しない。
【０１７５】
その後、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次非活性化することにより強誘電体キャパシタＣ６，Ｃ８の第１電極が０Ｖとなり、また、第２のリファレンスセルプレート線ＲＣＰ２を非活性化することにより、強誘電体キャパシタＣ６，Ｃ８の第２電極が０Ｖとなる。これにより、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が正電圧が印加された状態から０Ｖの状態に変化するため分極電荷量が点Ａから点Ｃまで曲線３１の上を移動し、第４のリファレンスセル１８では強誘電体キャパシタＣ８は０Ｖの状態のままであるため、分極電荷量は点Ｄのまま変化しない。
【０１７６】
ここで、第３の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動は、“１”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。また、各リファレンスセルの読み出し動作において、“１”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｉ、点Ｍ、点Ａ、点Ｃの順に移動し、“０”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｊ、点Ｄの順に移動する。
【０１７７】
このように、第３の実施形態に係る強誘電体記憶装置によると、第１の実施形態と同様に分極反転量を小さくすることができ、強誘電体記憶装置の書き換え回数特性を向上することが可能である。
【０１７８】
さらに、セルプレート線及びリファレンスセルプレート線をセンスアンプ駆動中にまで活性化することにより、スイッチ制御信号の非活性化時のビット線電位が高くなるため、スイッチ制御信号の非活性化に伴うノイズの影響を低減することができ、信頼性の高い読み出し動作が可能となる。
【０１７９】
なお、本実施形態においても、第１の実施形態の一変形例と同様に、第２のスイッチ制御信号ＲＥＱ２を時刻ｔ２のタイミングよりも前に活性化するにより、第２のスイッチ制御信号ＲＥＱ２の活性化と第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２の活性化期間を並行して高速動作を行うことが可能である。
【０１８０】
（第４の実施形態）
以下、第４の実施形態に係る強誘電体記憶装置について図面を参照しながら説明する。
【０１８１】
なお、本実施形態の強誘電体記憶装置の回路構成は、図１に示す第１の実施形態の強誘電体記憶装置の回路構成と同一であり、制御回路２９による読み出し動作の制御が第１実施形態と異なっている。ここでは本実施形態の読み出し動作について、第１の実施形態との差異を説明する。
【０１８２】
図７は第４の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示している。
【０１８３】
図７に示すように、初期状態から、時刻ｔ２において第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を活性化するまでの動作は、図２に示す第１の実施形態の読み出し動作の時刻ｔ２までと同様である。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極へ“Ｈ”レベルの電圧が印加され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線へのデータの出力が開始される。
【０１８４】
次に、時刻ｔ３よりも前に、第２のスイッチ制御信号ＲＥＱ２及び第２のリファレンスワード線ＲＷＬ２を順次非活性化する。これにより、第２のスイッチ回路２４を停止して第２のビット線ＢＬ２と第４のビット線ＢＬ４とを切り離した後、トランジスタＴ６，Ｔ８がオフされて第２のリファレンスセル１６及び第４のリファレンスセル１８と第２のビット線ＢＬ２及び第４のビット線ＢＬ４とを切り離す。
【０１８５】
次に、時刻ｔ３のタイミングにおいてセンスアンプ起動信号ＳＡＥを活性化して第１のセンスアンプ２６及び第２のセンスアンプ２８を駆動させる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との電位差が、第１のビット線ＢＬ１が電源電圧Ｖccとなり且つ第２のビット線ＢＬ２が接地電圧Ｖssとなるまで増幅され、第３のビット線ＢＬ３と第４のビット線ＢＬ４との電位差が、第３のビット線ＢＬ３が接地電圧Ｖssとなり且つ第４のビット線ＢＬ４が電源電圧Ｖccとなるまで増幅される。
【０１８６】
次に、時刻ｔ４のタイミングにおいて、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極への電圧の供給が停止され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線へのデータの出力を停止する。
【０１８７】
その後、時刻ｔ５においてセンスアンプ起動信号ＳＡＥを非活性化する以降の工程は、図２に示す第１の実施形態の読み出し動作の時刻ｔ５以降と同様であるため説明を省略する。
【０１８８】
以下、第４の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動について図３を用いて説明する。ただし、図７に示す“Ｌ”レベルは接地電位Ｖss（０Ｖ）であり、また“Ｈ”レベルは電源電圧Ｖcc（＞０Ｖ）であるとする。
【０１８９】
まず、図７に示す時刻ｔ１のタイミングでは、各メモセル及び各リファレンスセルの強誘電体キャパシタＣ１〜Ｃ８には電圧が印加されていない。このため、“１”データを保持する第１のメモリセル１１及び第２のリファレンスセル１６では、強誘電体キャパシタＣ１，Ｃ６の分極電荷量は点Ｃの位置にあり、また“０”データを保持する第３のメモリセル１３及び第４のリファレンスセル１８では、強誘電体キャパシタＣ３，Ｃ８の分極電荷量は点Ｄの位置にある。
【０１９０】
次に、図７に示す時刻ｔ２のタイミングでは、トランジスタＴ１，Ｔ３がオンされ且つ第１のセルプレート線ＣＰ１に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ１，Ｃ３において第１電極にはＶssが、第２電極にはＶccが印加される。また、トランジスタＴ６，Ｔ８がオンされ且つ第２のリファレンスセルプレート線ＲＣＰ２に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ６，Ｃ８において第１電極にはＶssが、第２電極にはＶccが印加される。これにより、強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８は０Ｖの状態から負の電圧（−Ｖcc）が印加された状態に変化する。
【０１９１】
これにより、第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅの位置まで曲線３１の上を移動し、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量が点Ｄから点Ｈの位置まで曲線３２の上を移動する。同様に、第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｉの位置に、第４のリファレンスセルでは強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｊの位置にそれぞれ移動する。
【０１９２】
このとき、第１のビット線ＢＬ１には電荷Ｑ３が読み出されて点Ｅに対応する“１”データの電位となり、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には電荷Ｑ２が読み出されて点Ｉ及び点Ｊに対応する基準電位となり、第３のビット線ＢＬ３には電荷Ｑ１が読み出されて点Ｈに対応する“０”データの電位となる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には電位差Ｖ１が生じ、第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には電位差Ｖ２が生じる。
【０１９３】
次に、図７に示す時刻ｔ３のタイミングでは、第１のセンスアンプ２６により電位差Ｖ２が増幅されて第１のビット線ＢＬ１が電源電圧Ｖcc、第２のビット線ＢＬ２が接地電位Ｖssとなる。これにより、第１のメモリセル１１において強誘電体キャパシタＣ１の第１電極には第１のビット線から電源電圧Ｖccが印加され、第２電極には第１のセルプレート線から電源電圧Ｖccが印加された状態となり、従って強誘電体キャパシタＣ１の分極電荷量が点Ｅから点Ｋまで曲線３５の上を移動する。また、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が第２のビット線ＢＬ２から切り離されているため、分極電荷量は点Ｉの位置から移動しない。
【０１９４】
同様に、第２のセンスアンプ２８により電位差Ｖ１が増幅されて第３のビット線ＢＬ３が接地電圧Ｖssに、第４のビット線ＢＬ４が電源電圧Ｖccになるため、第３のメモリセル１３では強誘電体キャパシタＣ３は負の電圧（−Ｖcc）が印加された状態から変化しないので分極電荷量は点Ｈの位置から移動せず、第４のリファレンスセル１８では強誘電体キャパシタＣ８は第４のビット線ＢＬ４から切り離されているため、分極電荷量は点Ｊの位置から移動しない。
【０１９５】
次に、図７に示す時刻ｔ４のタイミングでは、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２が非活性化されるため、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８において、それぞれの強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８に印加された電圧は正の方向に変化する。
【０１９６】
これにより、第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｋから点Ａの位置まで曲線３５の上を移動し、第３のメモリセル１３では強誘電体キャパシタＣ３の分極電荷量は点Ｈから点Ｄの位置まで曲線３２の上を移動する。
【０１９７】
同様に、第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｉから点Ｍの位置まで曲線３６の上を移動し、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｊの位置から点Ｄの位置まで曲線３２の上を移動する。
【０１９８】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリファレンスセル１６においては強誘電体キャパシタＣ６の第１電極にリセットデータ信号ＲＰＤから電源電圧Ｖccが印加されるため、０Ｖの状態から正電圧が印加された状態に変化するので分極電荷量は点Ｍから点Ａまで曲線３５の上を移動し、第４のリファレンスセル１８においては強誘電体キャパシタＣ８の第１電極に接地電圧Ｖssが印加されるため、強誘電体キャパシタＣ８は０Ｖの状態のままであるので分極電荷量は点Ｄのまま移動しない。
【０１９９】
その後、図７に示す時刻ｔ５よりも後に、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次非活性化することにより強誘電体キャパシタＣ６，Ｃ８の第１電極が０Ｖとなり、また、第２のリファレンスセルプレート線ＲＣＰ２を非活性化することにより、強誘電体キャパシタＣ６，Ｃ８の第２電極が０Ｖとなる。これにより、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が正電圧が印加された状態から０Ｖの状態に変化するため分極電荷量が点Ａから点Ｃまで曲線３１の上を移動し、第４のリファレンスセル１８では強誘電体キャパシタＣ８は０Ｖの状態のままであるため、分極電荷量は点Ｄのまま変化しない。
【０２００】
ここで、第４の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動は、“１”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。また、各リファレンスセルの読み出し動作において、“１”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｉ、点Ｍ、点Ａ、点Ｃの順に移動し、“０”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｊ、点Ｐ、点Ｂ、点Ｄの順に移動する。
【０２０１】
このように、第４の実施形態によると、第１の実施形態と同様に分極反転量を小さくすることができ、強誘電体記憶装置の書き換え回数特性を向上することが可能である。
【０２０２】
さらに、セルプレート線及びリファレンスセルプレート線をセンスアンプ駆動中にまで活性化することにより、スイッチ制御信号の非活性化時のビット線電位が高くなるため、スイッチ制御信号の非活性化に伴うノイズの影響を低減することができ、信頼性の高い読み出し動作が可能となる。
【０２０３】
なお、本実施形態においても、第１の実施形態の一変形例と同様に、第２のスイッチ制御信号ＲＥＱ２を時刻ｔ２のタイミングよりも前に活性化するにより、第２のスイッチ制御信号ＲＥＱ２の活性化と第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２の活性化期間を並行して高速動作を行うことが可能である。
【０２０４】
（第５の実施形態）
以下、第５の実施形態に係る強誘電体記憶装置について図面を参照しながら説明する。
【０２０５】
なお、本実施形態の強誘電体記憶装置の回路構成は、図１に示す第１の実施形態の強誘電体記憶装置の回路構成と同一であり、制御回路２９による読み出し動作の制御が第１実施形態と異なっている。ここでは本実施形態の読み出し動作について、第１の実施形態との差異を説明する。
【０２０６】
図８は第５の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示している。
【０２０７】
図８に示すように、初期状態から、時刻ｔ１においてビット線プリチャージ信号ＢＰを非活性化するまでは、図２に示す第１の実施形態の読み出し動作の時刻ｔ１までと同様である。
【０２０８】
次に、時刻ｔ２のタイミングにおいて、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２及び第２のリファレンスセルプレート線ＲＣＰ２を活性化する。
【０２０９】
これにより、トランジスタＴ１，Ｔ３がオンされると共に強誘電体キャパシタＣ１，Ｃ３の第２電極に“Ｈ”レベルの電圧が印加されて、第１のメモリセル１１及び第３のメモリセル１３に保持されたデータがそれぞれ第１のビット線ＢＬ１及び第３のビット線ＢＬ３に出力される。
【０２１０】
また、トランジスタＴ６，Ｔ８がオンされると共に強誘電体キャパシタＣ６，Ｃ８の第２電極に“Ｈ”レベルの電圧が印加されて、第２のリファレンスセル１６及び第４のリファレンスセル１８に保持された“１”データ及び“０”データがそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【０２１１】
次に、時刻ｔ３のタイミングにおいて、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極への電圧の供給が停止され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線へのデータの出力を停止する。
【０２１２】
その後、時刻ｔ４のタイミングよりも前に、第２のスイッチ制御信号ＲＥＱ２を所定の期間活性状態にする。これにより、第２のスイッチ回路２４が駆動して第２のビット線ＢＬ２と第４のビット線ＢＬ４とがイコライズされるため、第２のビット線ＢＬ２及び第４のビット線ＢＬ４は、“１”データに対応する電位と“０”データに対応する電位との中間の電位がリファレンスレベルとなる。
【０２１３】
続いて、第２のリファレンスワード線ＲＷＬ２を順次非活性化する。これにより、トランジスタＴ６，Ｔ８がオフされて第２のリファレンスセル１６及び第４のリファレンスセル１８と第２のビット線ＢＬ２及び第４のビット線ＢＬ４とを切り離す。
【０２１４】
次に、時刻ｔ４のタイミングにおいてセンスアンプ起動信号ＳＡＥを活性化して第１のセンスアンプ２６及び第２のセンスアンプ２８を駆動させる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との電位差が、第１のビット線ＢＬ１が電源電圧Ｖccとなり且つ第２のビット線ＢＬ２が接地電圧Ｖssとなるまで増幅され、第３のビット線ＢＬ３と第４のビット線ＢＬ４との電位差が、第３のビット線ＢＬ３が接地電圧Ｖssとなり且つ第４のビット線ＢＬ４が電源電圧Ｖccとなるまで増幅される。
【０２１５】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリセット回路２０及び第４のリセット回路２２を用いて第２のリファレンスセル１６及び第４のリファレンスセル１８への再書き込みを行う。このとき、第２のリファレンスセル１６においては、強誘電体キャパシタＣ６の第１電極に接地電圧Ｖssが供給されているため“０”データが書き込まれ、また第４のリファレンスセル１８においては、強誘電体キャパシタＣ８の第１電極にリセットデータ信号ＲＰＤとして“Ｈ”レベルの電圧が供給されることため“１”データが書き込まれる。
【０２１６】
その後、ビット線プリチャージ信号ＢＰを活性化すると共に、第１のワード線ＷＬ１、リセットデータ信号ＲＰＤ、第２のリセット制御信号ＲＰＧ２を順次非活性化して初期状態と同じ状態に戻し、読み出し動作が完了する。
【０２１７】
以下、第５の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動について図３を用いて説明する。ただし、図８に示す“Ｌ”レベルは接地電位Ｖss（０Ｖ）であり、また“Ｈ”レベルは電源電圧Ｖcc（＞０Ｖ）であるとする。
【０２１８】
まず、図８に示す時刻ｔ１のタイミングでは、各メモセル及び各リファレンスセルの強誘電体キャパシタＣ１〜Ｃ８には電圧が印加されていない。このため、“１”データを保持する第１のメモリセル１１及び第２のリファレンスセル１６では、強誘電体キャパシタＣ１，Ｃ６の分極電荷量は点Ｃの位置にあり、また“０”データを保持する第３のメモリセル１３及び第４のリファレンスセル１８では、強誘電体キャパシタＣ３，Ｃ８の分極電荷量は点Ｄの位置にある。
【０２１９】
次に、図８に示す時刻ｔ２のタイミングでは、トランジスタＴ１，Ｔ３がオンされ且つ第１のセルプレート線ＣＰ１に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ１，Ｃ３において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。また、トランジスタＴ６，Ｔ８がオンされ且つ第２のリファレンスセルプレート線ＲＣＰ２に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ６，Ｃ８において第１電極にはＶssが、第２電極にはＶccが印加される。これにより、強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８は０Ｖの状態から負の電圧（−Ｖcc）が印加された状態に変化する。
【０２２０】
これにより、第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅの位置まで曲線３１の上を移動し、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量が点Ｄから点Ｈの位置まで曲線３２の上を移動する。また、このとき第２のスイッチ回路２４は停止状態であるため、第２のビット線ＢＬ２及び第４のビット線ＢＬ４のビット線容量は第１のビット線ＢＬ１と同じであるため、“１”データを保持する第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｅの位置に、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｈの位置にそれぞれ移動する。
【０２２１】
このとき、第１のビット線ＢＬ１及び第２のビット線ＢＬ２には電荷Ｑ３が読み出されて点Ｅに対応する“１”データの電位となり、第３のビット線ＢＬ３及び第４のビット線ＢＬ４には電荷Ｑ１が読み出されて点Ｈに対応する“０”データの電位となる。
【０２２２】
次に、図８に示す時刻ｔ３のタイミングでは、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２が非活性化されるため、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８において、それぞれの強誘電体キャパシタに印加される電圧は負の電圧（−Ｖcc）から０Ｖに変化する。
【０２２３】
これにより、第１のメモリセル１１では、強誘電体キャパシタＣ１の分極電荷量が点Ｅから点Ｋの位置まで曲線３５の上を移動する。また、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量は点Ｈから点Ｄの位置まで曲線３２の上を移動する。
【０２２４】
同様に、第２のリファレンスセル１１では、強誘電体キャパシタＣ６の分極電荷量が点Ｅから点Ｋの位置まで曲線３６の上を移動する。また、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｈの位置から点Ｄの位置まで曲線３２の上を移動する。
【０２２５】
次に、図８に示す時刻ｔ４のタイミングよりも前に、第２のスイッチ制御信号ＲＥＱ２の活性化により、がイコライズされることにより、第２のビット線ＢＬ２と第４のビット線ＢＬ４の電位は点Ｅの“１”データの電位と、点Ｈに対応する“０”データの電位の中間の電位となる。
【０２２６】
次に、図８に示す時刻ｔ４のタイミングでは、第１のセンスアンプ２６により電位差が増幅されて第１のビット線ＢＬ１が電源電圧Ｖcc、第２のビット線ＢＬ２が接地電位Ｖssとなる。これにより、第１のメモリセル１１では、強誘電体キャパシタＣ１の第１電極にはＶccが印加された状態となる。従って強誘電体キャパシタＣ１の分極電荷量が点Ｋから点Ａまで曲線３５の上を移動する。また、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が第２のビット線ＢＬ２から切り離されているため、分極電荷量は点Ｋの位置から移動しない。
【０２２７】
同様に、第２のセンスアンプ２８により電位差が増幅されて第３のビット線ＢＬ３が接地電圧Ｖssに、第４のビット線ＢＬ４が電源電圧Ｖccになるため、第３のメモリセル１３では強誘電体キャパシタＣ３は０Ｖのまま変化しないので分極電荷量は点Ｄの位置から移動せず、また、第４のリファレンスセル１８では強誘電体キャパシタＣ８は第４のビット線ＢＬ４から切り離されているため、分極電荷量は点Ｄの位置から移動しない。
【０２２８】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリファレンスセル１６においては強誘電体キャパシタＣ６の第１電極にリセットデータ信号ＲＰＤから電源電圧Ｖccが印加され、第４のリファレンスセル１８においては強誘電体キャパシタＣ８の第１電極に接地電圧Ｖssが印加されるため、強誘電体キャパシタＣ６は０Ｖの状態から正電圧が印加された状態に変化するので分極電荷量は点Ｋから点Ａまで曲線３５の上を移動し、強誘電体キャパシタＣ８は０Ｖの状態のままであるので分極電荷量は点Ｄのまま移動しない。
【０２２９】
その後、図８に示す時刻ｔ５のタイミングよりも後に、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次非活性化することにより強誘電体キャパシタＣ６，Ｃ８の第１電極が０Ｖとなり、また、第２のリファレンスセルプレート線ＲＣＰ２を非活性化することにより、強誘電体キャパシタＣ６，Ｃ８の第２電極が０Ｖとなる。これにより、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が正電圧が印加された状態から０Ｖの状態に変化するため分極電荷量が点Ａから点Ｃまで曲線３１の上を移動し、第４のリファレンスセル１８では強誘電体キャパシタＣ８は０Ｖの状態のままであるため、分極電荷量は点Ｄのまま変化しない。
【０２３０】
ここで、第５の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動は、メモリセルとリファレンスセルとで同じ移動経路となり、“１”データを保持するメモリセル及びリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持するメモリセル及びリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。従って、本実施形態の強誘電体記憶装置の分極反転量は、図３に示す点Ｃと点Ｅとの間の電荷量ＱＳＷ２となり、第１の実施形態の分極反転量ＱＳＷ１よりも小さくなる。
【０２３１】
このように、第５の実施形態の強誘電体記憶装置によると、第１の実施形態よりも分極反転量を小さくすることができ、強誘電体記憶装置の書き換え回数特性をより向上することが可能である。
【０２３２】
また、リファレンスセルのそれぞれから“１”データ及び“０”データをビット線に出力した後にスイッチ制御信号を活性化することにより、強誘電体キャパシタの容量がビット線に付加されない状態でビット線がイコライズされるため、Ｖ１とＶ２とがほぼ等しい高精度のリファレンスレベルを発生することができる。
【０２３３】
【発明の効果】
本発明の強誘電体記憶装置によると、リファレンスセルを用いて基準電位を生成する際に、リファレンスセルと該リファレンスセルと接続されたビット線とを切り離す動作をセンスアンプの駆動開始よりも前に行うことにより、センスアンプの駆動中にリファレンスセルを構成する強誘電体キャパシタの分極電荷量が変化しないため、メモリセルの読み出し動作におけるリファレンスセルの反転分極量を小さくして強誘電体記憶装置の書き換え回数特性を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る強誘電体記憶装置を示す回路図である。
【図２】本発明の第１の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図３】本発明の第１の実施形態に係る強誘電体記憶装置における強誘電体キャパシタのヒステリシス特性を示すグラフである。
【図４】本発明の第１の実施形態の一変形例に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図５】本発明の第２の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図６】本発明の第３の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図７】本発明の第４の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図８】本発明の第５の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図９】従来の強誘電体記憶装置を示す回路図である。
【図１０】従来の強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図１１】従来の強誘電体記憶装置の強誘電体キャパシタのヒステリシス特性を示すグラフである。
【符号の説明】
１１ 第１のメモリセル
１２ 第２のメモリセル
１３ 第３のメモリセル（第１のメモリセル）
１４ 第４のメモリセル（第２のメモリセル）
１５ 第１のリファレンスセル
１６ 第２のリファレンスセル
１７ 第３のリファレンスセル（第１のリファレンスセル）
１８ 第４のリファレンスセル（第２のリファレンスセル）
１９ 第１のリセット回路
２０ 第２のリセット回路
２１ 第３のリセット回路
２２ 第４のリセット回路
２３ 第１のスイッチ回路
２４ 第２のスイッチ回路
２５ 第１のプリチャージ回路
２６ 第１のセンスアンプ
２７ 第２のプリチャージ回路
２８ 第２のセンスアンプ
２９ 制御回路
３１ 曲線
３２ 曲線
３３ 容量負荷線
３４ 容量負荷線
３５ 曲線
３６ 曲線
３７ 曲線
ＢＬ１ 第１のビット線
ＢＬ２ 第２のビット線
ＢＬ３ 第３のビット線（第１のビット線）
ＢＬ４ 第４のビット線（第２のビット線）
ＷＬ１ 第１のワード線
ＷＬ２ 第２のワード線
ＣＰ１ 第１のセルプレート線
ＣＰ２ 第２のセルプレート線
ＲＷＬ１ 第１のリファレンスワード線
ＲＷＬ２ 第２のリファレンスワード線
ＲＣＰ１ 第１のリファレンスセルプレート線
ＲＣＰ２ 第２のリファレンスセルプレート線
ＲＰＧ１ 第１のリセット制御信号
ＲＰＧ２ 第２のリセット制御信号
ＲＥＱ１ 第１のスイッチ制御信号
ＲＥＱ２ 第２のスイッチ制御信号
ＲＰＤ リセットデータ信号
ＢＰ ビット線プリチャージ信号
ＳＡＥ センスアンプ起動信号
Ｔ トランジスタ
Ｃ 強誘電体キャパシタ
【発明の属する技術分野】
本発明は、メモリセルに強誘電体キャパシタを用いる強誘電体記憶装置及びその読み出し方法に関し、特に互いに異なるデータを保持する２つのリファレンスセルにより基準電位を生成する強誘電体記憶装置及びその読み出し方法に関する。
【０００２】
【従来の技術】
近年、容量絶縁膜が強誘電体からなる、いわゆる強誘電体キャパシタの残留分極を利用してデータを保持する強誘電体記憶装置の開発が進んでいる。強誘電体記憶装置のメモリセルとして、これまでは、２つのトランジスタを用いて２つの強誘電体キャパシタに相補データを保持する２トランジスタ２キャパシタ型のメモリセルが主に用いられているが、最近では、データの大容量化が要求されていることやプロセス技術が微細化されたことにより、１トランジスタ１キャパシタ型のメモリセルが採用されている。
【０００３】
このような１トランジスタ１キャパシタ型のメモリセルでは、メモリセルからデータが読み出されたビット線に対し、対となるビット線に基準電位（リファレンスレベル）を与えて、２つのビット線の電位差をセンスアンプを用いて増幅することによりデータの読み出しが行われる。例えば、特開平７−２６２７６８号公報には、このような１トランジスタ１キャパシタ型の強誘電体記憶装置として、互いに異なるデータを保持する２つのリファレンスセルを用いて基準電位を生成する強誘電体記憶装置が開示されている。
【０００４】
以下に、１トランジスタ１キャパシタ型のメモリセルを用いた従来の強誘電体記憶装置について図面を参照しながら説明する。
【０００５】
図９は従来の強誘電体記憶装置の回路構成を示している。図９に示すように、従来の強誘電体記憶装置は、データを保持するメモリセルとして、それぞれがゲートがワード線ＷＬ１，ＷＬ２と接続され且つドレインがビット線ＢＬ１〜ＢＬ４と接続されたトランジスタＴ１〜Ｔ４及び第１電極がトランジスタＴ１〜Ｔ４のソースと接続され且つ第２電極が第１のセルプレート線ＣＰ１，ＣＰ２と接続された強誘電体キャパシタＣ１〜Ｃ４からなる第１のメモリセル１０１、第２のメモリセル１０２、第３のメモリセル及び第４のメモリセル１０４を備えている。
【０００６】
また、基準電位生成用のデータを保持するメモリセルとして、それぞれが、ゲートがリファレンスワード線ＲＷＬ１，ＲＷＬ２と接続され且つドレインがビット線ＢＬ１〜ＢＬ４と接続されたトランジスタＴ５〜Ｔ８及び第１電極がトランジスタＴ５〜Ｔ８のソースと接続され且つ第２電極がリファレンスセルプレート線ＲＣＰ１，ＲＣＰ２と接続された強誘電体キャパシタＣ５〜Ｃ８からなるからなる第１のリファレンスセル１０５、第２のリファレンスセル１０６、第３のリファレンスセル１０７及び第４のリファレンスセル１０８が設けられている。
【０００７】
第１のリファレンスセル１０５、第２のリファレンスセル１０６、第３のリファレンスセル１０７及び第４のリファレンスセル１０８には、それぞれに所定のデータを書き込むための回路として、それぞれがドレインが強誘電体キャパシタＣ５〜Ｃ８の第１電極と接続されたトランジスタＴ９〜Ｔ１２からなる第１のリセット回路１０９、第２のリセット回路１１０、第３のリセット回路１１１及び第４のリセット回路１１２が設けられている。
【０００８】
また、第１のビット線ＢＬ１及び第３のビット線ＢＬ３はトランジスタＴ１３からなる第１のスイッチ回路１１３を介して互いに接続され、第２のビット線ＢＬ２及び第４のビット線ＢＬ４はトランジスタＴ１４からなる第２のスイッチ回路１１４を介して互いに接続されている。
【０００９】
第１のビット線ＢＬ１及び第２のビット線ＢＬ２は、２つのトランジスタＴ１５，Ｔ１６からなる第１のプリチャージ回路１１５と接続されると共に、第１のセンスアンプ１１６にビット線対として接続されている。同様に、第３のビット線ＢＬ３及び第４のビット線ＢＬ４は、２つのトランジスタＴ１７，Ｔ１８からなる第２のプリチャージ回路１１７と接続されると共に、第２のセンスアンプ１１８にビット線対として接続されている。
【００１０】
また、前述の各回路を制御するための制御回路１１９が設けられており、第１のワード線ＷＬ１、第２のワード線ＷＬ２、第１のセルプレート線ＣＰ１、第２のセルプレート線ＣＰ２、第１のリファレンスワード線ＲＷＬ１、第２のリファレンスワード線ＲＷＬ２、第１のリファレンスセルプレート線ＲＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を駆動し、各メモリセル及び各リファレンスセルの動作を制御する。
【００１１】
また、制御回路１１９は、第１のリセット制御信号ＲＰＧ１により第１のリセット回路１０９及び第３のリセット回路１１１を制御し、第２のリセット制御信号ＲＰＧ２により第２のリセット回路１１０及び第４のリセット回路１１２を制御し、第１のスイッチ制御信号ＲＥＱ１により第１のスイッチ回路１１３を制御し、第２のスイッチ制御信号ＲＥＱ２により第２のスイッチ回路１１４を制御し、プリチャージ信号ＢＰにより第１のプリチャージ回路１１５及び第２のプリチャージ回路１１７を制御し、またセンスアンプ起動信号ＳＡＥにより第１のセンスアンプ１１６及び第２のセンスアンプ１１８を制御する。
【００１２】
以下、従来の強誘電体記憶装置の読み出し動作について図面を参照しながら説明する。ここでは、第１のメモリセル１０１及び第３のメモリセル１０３にはそれぞれ“１”データ及び“０”データが保持されているとし、また第２のリファレンスセル１０６及び第４のリファレンスセル１０８にはそれぞれ“１”データ及び“０”データが保持されているとして、第１のメモリセル１０１び第３のメモリセル１０３に書き込まれたデータを読み出す場合について図１０を用いて説明する。
【００１３】
ここで、各メモリセル及びリファレンスセルにおいて、それぞれの強誘電体キャパシタＣ１〜Ｃ８が第１電極が正極となる残留分極を有する場合を“１”データとし、第２電極が正極となる残留分極を有する場合を“０”データとする。
【００１４】
図１０は従来の強誘電体記憶装置における読み出し動作の動作タイミングを示している。図１０に示すように、まず、初期状態として、ビット線プリチャージ信号ＢＰを活性状態（論理電圧“Ｈ”レベル）とすることにより、第１のプリチャージ回路１１５及び第２のプリチャージ回路１１７を駆動して各ビット線（すなわち、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４）を接地電圧Ｖssにプリチャージする。このとき、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２、第２のリファレンスセルプレート線ＲＣＰ２、第２のスイッチ制御信号ＲＥＱ２、第２のリセット制御信号ＲＰＧ２、リセットデータ信号ＲＰＤ及びセンスアンプ起動信号ＳＡＥは非活性状態（論理電圧“Ｌ”レベル）である。
【００１５】
そして、時刻ｔ１のタイミングにおいて、ビット線プリチャージ信号ＢＰを非活性化することにより、各ビット線ＢＬ１〜ＢＬ４をすべてフローティング状態にする。
【００１６】
次に、時刻ｔ２のタイミングにおいて、第２のスイッチ制御信号ＲＥＱ２、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２及び第２のリファレンスセルプレート線ＲＣＰ２を活性化する。
【００１７】
これにより、トランジスタＴ１，Ｔ３がオンされると共に強誘電体キャパシタＣ１，Ｃ３の第２電極に“Ｈ”レベルの電圧が印加されて、第１のメモリセル１０１及び第３のメモリセル１０３に保持された“１”データ及び“０”データがそれぞれ第１のビット線ＢＬ１及び第３のビット線ＢＬ３に出力される。また、トランジスタＴ６，Ｔ８がオンされると共に強誘電体キャパシタＣ６，Ｃ８の第２電極に“Ｈ”レベルの電圧が印加されて、第２のリファレンスセル１０６及び第４のリファレンスセル１０８に保持された“１”データ及び“０”データがそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【００１８】
このとき、第２のスイッチ制御信号ＲＥＱ２の活性化により第２のスイッチ回路１１４が駆動して第２のビット線ＢＬ２と第４のビット線ＢＬ４とがイコライズされているため、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には、“１”データに対応する電位と“０”データに対応する電位との中間の電位が基準電位（リファレンスレベル）として出力される。
【００１９】
次に、時刻ｔ３のタイミングにおいて、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する。
【００２０】
次に、時刻ｔ４のタイミングにおいて、センスアンプ起動信号ＳＡＥを活性化して第１のセンスアンプ１１６及び第２のセンスアンプ１１８を駆動させる。これにより、第１のビット線ＢＬ１が電源電圧Ｖccとなり且つ第２のビット線ＢＬ２が接地電圧Ｖssとなるまで増幅され、第３のビット線ＢＬ３と第４のビット線ＢＬ４との電位差は、第３のビット線ＢＬ３が接地電圧Ｖssとなり且つ第４のビット線ＢＬ４が電源電圧Ｖccとなるまで増幅される。
【００２１】
このとき、第１のワード線ＷＬ１は活性状態であるため、トランジスタＴ１，Ｔ３を介して強誘電体キャパシタＣ１，Ｃ３の第１電極にそれぞれ電源電圧Ｖcc及び接地電圧Ｖssが供給されるため、第１のメモリセル１０１及び第３のメモリセル１０３に対する再書き込みが行われる。
【００２２】
その後、第２のリファレンスワード線ＲＷＬ２及び第２のスイッチ制御信号ＲＥＱ２を順次非活性化する。これにより、トランジスタＴ６，Ｔ８をオフ状態として第２のリファレンスセル１０６及び第４のリファレンスセル１０８を第２のビット線ＢＬ２及び第４のビット線ＢＬ４から切り離した後、第２のスイッチ回路１１４を停止して第２のビット線ＢＬ２と第４のビット線ＢＬ４とを遮断する。
【００２３】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性状態にすることにより、第２のリセット回路１１０及び第４のリセット回路１１２を用いて第２のリファレンスセル１０６及び第４のリファレンスセル１０８への再書き込みを行う。このとき、第２のリファレンスセル１０６においては、強誘電体キャパシタＣ６の第１電極に接地電圧Ｖssが供給されているため“０”データが書き込まれ、また第４のリファレンスセル１０８においては、強誘電体キャパシタＣ８の第１電極にリセットデータ信号ＲＰＤとして“Ｈ”レベルの電圧が供給されることため“１”データが書き込まれる。
【００２４】
次に、時刻ｔ５のタイミングにおいて、センスアンプ起動信号ＳＡＥを非活性化して第１のセンスアンプ１１６及び第２のセンスアンプ１１８を停止した後、第２のリファレンスセルプレート線ＲＣＰ２を活性化する。これにより、第４のリファレンスセル１０８の強誘電体キャパシタＣ８に印加される電圧は、第１電極にはリセットデータ信号ＲＰＤから“Ｈ”レベルの電圧が供給され、且つ第２電極には第２のリファレンスセルプレート線ＲＣＰ２から“Ｈ”レベルの電圧が供給されるため０Ｖとなる。
【００２５】
その後、ビット線プリチャージ信号ＢＰを活性化すると共に、第２のリファレンスセルプレート線ＲＣＰ２、第１のワード線ＷＬ１、リセットデータ信号ＲＰＤ、第２のリセット制御信号ＲＰＧ２を順次非活性化して初期状態と同じ状態に戻し、読み出し動作が終了する。
【００２６】
以下、前述の読み出し動作に伴う各強誘電体キャパシタの電荷の変動について図面を参照しながら説明する。
【００２７】
図１１は、従来の強誘電体記憶装置の強誘電体キャパシタに用いられる強誘電体のヒステリシス特性を示し、横軸は強誘電体キャパシタの電極印加される電圧を表し、縦軸は強誘電体の分極電荷量を表している。また、図１１において、強誘電体キャパシタＣ１〜Ｃ８の第１電極側が正極となる場合を正の分極電荷量として表している。
【００２８】
図１１に示すように、強誘電体キャパシタは、電源電圧Ｖccを正方向に印加された場合には点Ａの位置に相当する分極電荷量を有しており、この状態から負の方向に電圧を変化する場合には曲線１３１の上を負の方向に移動した点の分極電荷量となる。逆に、電源電圧Ｖccを負方向に印加された場合には点Ｂの位置に相当する分極電荷量を有しており、この状態から正の方向に電圧を変化する場合には曲線１３２の上を負の方向に移動した点の分極電荷量となる。
【００２９】
ここでは、図１０に示す読み出し動作のタイミングに従って、図１１を用いて各強誘電体キャパシタの分極状態の変化を説明する。
【００３０】
ただし、図１０に示す“Ｌ”レベルは接地電位Ｖss（０Ｖ）であり、且つ“Ｈ”レベルは電源電圧Ｖccであるとする。
【００３１】
まず、図１０に示す時刻ｔ１のタイミングでは、各メモセル及び各リファレンスセルの強誘電体キャパシタＣ１〜Ｃ８には電圧が印加されていない。このため、“１”データを保持する第１のメモリセル１０１及び第２のリファレンスセル１０６では、強誘電体キャパシタＣ１，Ｃ６の分極電荷量は点Ｃの位置にあり、また“０”データを保持する第３のメモリセル１０３及び第４のリファレンスセル１０８では、強誘電体キャパシタＣ３，Ｃ８の分極電荷量は点Ｄの位置にある。
【００３２】
次に、図１０に示す時刻ｔ２のタイミングでは、トランジスタＴ１，Ｔ３がオンされ且つ第１のセルプレート線ＣＰに電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ１，Ｃ３において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。また、トランジスタＴ６，Ｔ８がオンされ且つ第２のリファレンスセルプレート線ＲＣＰ２に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ６，Ｃ８において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。これにより、強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８は０Ｖの状態から負の電圧（−Ｖcc）が印加された状態に変化する。
【００３３】
このとき、第１のメモリセル１０１では、強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅまで曲線１３１の上を移動する。なお、点Ｅの位置は、強誘電体キャパシタＣ１に印加された電圧Ｖccが、第１のビット線ＢＬ１の容量と強誘電体キャパシタＣ１の容量との間で容量分割されることにより決まる点であり、具体的には点Ｃを負の方向に電圧Ｖcc分だけ電圧軸に沿って移動した点として点Ｆを定め、点Ｆから第１のビット線ＢＬ１の容量負荷線１３３ａを引くことにより、曲線１３１と容量負荷線１３３ａとの交点として点Ｅが定められる。
【００３４】
また、第３のメモリセル１０３では、強誘電体キャパシタＣ３の分極電荷量が点Ｄから負の方向に曲線１３２の上を移動し、点Ｄを負の方向に電圧Ｖcc分だけ電圧軸に沿って移動した点である点Ｇから第３のビット線ＢＬ３の容量負荷線１３３ｂと曲線１３２との交点である点Ｈの位置に移動する。ここで、第３のビット線ＢＬ３の容量は第１のビット線ＢＬ１と同じであるため、第３のビット線ＢＬ３の容量負荷線１３３ｂは、第１のビット線ＢＬ１の容量負荷線１３３ａと同じ傾きである。
【００３５】
同様に、第２のリファレンスセル１０６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｉの位置に、第４のリファレンスセルでは強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｊの位置にそれぞれ移動する。ここで、点Ｉの位置は第２のビット線ＢＬ２の容量負荷線１３４ａと曲線１３１との交点であり、容量負荷線１３４ａは、第２のビット線と第４のビット線がイコライズされることにより第２のビット線の容量値が増大するため、容量負荷線１３３ａ，１３３ｂよりも傾きが大きくなる。
【００３６】
このとき、第１のビット線ＢＬ１には電荷Ｑ３が読み出されて点Ｅに対応する“１”データの電位となり、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には電荷Ｑ２が読み出されて点Ｉ及び点Ｊに対応する基準電位となり、第３のビット線ＢＬ３には電荷Ｑ１が読み出されて点Ｈに対応する“０”データの電位となる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には電位差Ｖ１が生じ、第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には電位差Ｖ２が生じる。
【００３７】
次に、図１０に示す時刻ｔ３のタイミングでは、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２が非活性化されるため、第１のメモリセル１０１、第３のメモリセル１０３、第２のリファレンスセル１０６及び第４のリファレンスセル１０８において、それぞれの強誘電体キャパシタに印加される電圧は負の電圧（−Ｖcc）から０Ｖに変化する。
【００３８】
これにより、第１のメモリセル１０１では、強誘電体キャパシタＣ１の分極電荷量が点Ｅから点Ｋの位置まで曲線１３５の上を移動する。ここで、点Ｋの位置は、電圧軸に沿って点Ｅを正の方向に電圧Ｖcc分だけ移動した点である点Ｌから第１のビット線ＢＬ１の容量負荷線１３３ｃを引き、曲線１３５と容量負荷線１３３ｃとの交点として定められる。また、第３のメモリセル１０３では、強誘電体キャパシタＣ３の分極電荷量は点Ｈから点Ｄの位置まで曲線１３２の上を移動する。
【００３９】
同様に、第２のリファレンスセル１０６では、強誘電体キャパシタＣ６の分極電荷量が点Ｉから点Ｍの位置まで曲線１３６の上を移動する。ここで、点Ｍの位置は、電圧軸に沿って点Ｉを正の方向に電圧Ｖcc分だけ移動した点である点Ｎから第２のビット線ＢＬ２の容量負荷線１３４ｂを引き、曲線１３６と容量負荷線１３４ｂとの交点として定められる。また、第４のリファレンスセル１０８では強誘電体キャパシタＣ８の分極電荷量が点Ｈの位置から点Ｐの位置まで曲線１３２の上を移動する。
【００４０】
このとき、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には点Ｋと点Ｐの電位差に相当する電位差Ｖ３が、また第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には点Ｄと点Ｐの電位差に相当する電位差Ｖ４が生じる。
【００４１】
次に、図１０に示す時刻ｔ４のタイミングでは、第１のセンスアンプ１１６により電位差Ｖ４が増幅されて第１のビット線ＢＬ１が電源電圧Ｖcc、第２のビット線ＢＬ２が接地電位Ｖssとなる。このときトランジスタＴ１，Ｔ６はオン状態であるため、第１のメモリセル１０１では、強誘電体キャパシタＣ１に正の電圧（Ｖcc）が印加された状態となり、また第２のリファレンスセル１０６では、強誘電体キャパシタＣ６が０Ｖの状態となる。従って第１のメモリセル１０１では第１の強誘電体キャパシタＣ１の分極電荷量が点Ｋから点Ａまで曲線１３５の上を移動し、また第２のリファレンスセル１０６では強誘電体キャパシタＣ６の分極電荷量が点Ｍの状態から点Ｑに移動する。
【００４２】
同様に、第２のセンスアンプ１１８により電位差Ｖ３が増幅されて第３のビット線ＢＬ３が接地電圧Ｖssに、第４のビット線ＢＬ４が電源電圧Ｖccになる。このときトランジスタＴ３，Ｔ８がオン状態であるため、第３のメモリセル１０３では強誘電体キャパシタＣ３は０Ｖのまま変化しないため、点Ｄの位置から移動せず、また、第４のリファレンスセル１０８では強誘電体キャパシタＣ８は電源電圧Ｖccが印加された状態となるため点Ｐの位置から点Ａの位置にまで移動する。
【００４３】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリファレンスセル１０６の強誘電体キャパシタＣ６の第１電極にはリセットデータ信号ＲＰＤから電源電圧Ｖccが印加され、第４のリファレンスセル１０８の強誘電体キャパシタＣ８には接地電圧Ｖssが印加されるため、強誘電体キャパシタＣ６は０Ｖの状態から正の電圧が印加された状態に変化するので分極電荷量は点Ｑから点Ａまで曲線１３６の上を移動し、強誘電体キャパシタＣ８は電源電圧Ｖccが印加された状態から０Ｖの状態に変化するため分極電荷量は点Ａから点Ｃまで曲線１３１の上を移動する。
【００４４】
次に、図１０に示す時刻ｔ５のタイミングよりも後に、第２のリファレンスセルプレート線ＲＣＰ２を活性化することにより、第２のリファレンスセル１０６及び第４のリファレンスセル１０８の強誘電体キャパシタＣ６，Ｃ８の第２電極に電源電圧Ｖccが印加される。これにより、強誘電体キャパシタＣ６は正の電圧が印加された状態から０Ｖの状態に変化するため、分極電荷量は点Ａから点Ｃまで曲線１３１の上を移動し、強誘電体キャパシタＣ８は０Ｖの状態から負電圧が印加された状態に変化するので分極電荷量は点Ｃから点Ｂまで曲線１３１の上を移動する。
【００４５】
その後、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次非活性化することにより強誘電体キャパシタＣ６，Ｃ８の第１電極が０Ｖとなり、また、第２のリファレンスセルプレート線ＲＣＰ２を非活性化することにより、強誘電体キャパシタＣ６，Ｃ８の第２電極が０Ｖとなる。これにより、第２のリファレンスセル１０６では、強誘電体キャパシタＣ６が０Ｖの状態から変化しないため点Ｃのままであり、第４のリファレンスセル１０８では強誘電体キャパシタＣ８が負の電圧が印加された状態から０Ｖの状態に変化するため、分極電荷量は点Ｂから点Ｄまで曲線１３２の上を移動する。
【００４６】
このように、従来の強誘電体記憶装置によると、各メモリセルの読み出し動作において、“１”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。また、各リファレンスセルの読み出し動作において、“１”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｉ、点Ｍ、点Ｑ、点Ａ、点Ｃの順に移動し、“０”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｊ、点Ｐ、点Ａ、点Ｂ、点Ｄの順に移動する。このとき、“０”データを保持する強誘電体キャパシタの分極反転量は図１０に示す点Ｃと点Ｄとの間の電荷量ＱＳＷとなる。
【００４７】
【発明が解決しようとする課題】
しかしながら、前記従来の強誘電体記憶装置によると、１つのビット線対に多数形成されたメモリセルにおいて、１つのメモリセルを読み出す度に１対のリファレンスセルが用いられるため、メモリセルと比べてリファレンスセルの動作頻度が極めて高い。従って、強誘電体記憶装置の書き換え回数特性がリファレンスセルの劣化に依存して低下するという問題を有している。
【００４８】
本発明は、前記従来の問題を解決し、リファレンスセルを用いて基準電位を生成する強誘電体記憶装置において、リファレンスセルの読み出し動作における分極反転量を小さくして書き換え回数特性を向上できるようにすることを目的とする。
【００４９】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、センスアンプを駆動するよりも前にリファレンスセルをビット線から切り離す構成とする。
【００５０】
具体的に、本発明に係る強誘電体記憶装置は、それぞれが、第１のビット線及び第２のビット線からなる複数のビット線対と、複数のビット線対の電位差を増幅する複数のセンスアンプと、複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタと、ソース及びドレインがそれぞれ該強誘電体キャパシタの第１電極及び第１のビット線と接続されたトランジスタとによって構成されたメモリセルと、複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタと、ソース及びドレインがそれぞれ該強誘電体キャパシタの第１電極及び第２のビット線と接続されたトランジスタとによって構成され、隣接するビット線対同士で互いに異なるデータを保持するリファレンスセルと、複数のビット線対において、互いに隣接するビット線対の第２のビット線同士を接続するスイッチ回路と、メモリセルにおけるトランジスタのゲート同士を接続するワード線と、リファレンスセルにおけるトランジスタのゲート同士を接続するリファレンスワード線と、メモリセルにおける強誘電体キャパシタの第２電極同士を接続するセルプレート線と、リファレンスセルにおける強誘電体キャパシタの第２電極同士を接続するリファレンスセルプレート線と、メモリセル、リファレンスセル、スイッチ回路及びセンスアンプの読み出し動作を制御する制御回路とを備え、制御回路は、センスアンプの駆動中にはリファレンスワード線を非活性状態にする。
【００５１】
本発明の強誘電体記憶装置によると、制御回路はセンスアンプの駆動中にはリファレンスワード線を非活性状態にするため、センスアンプの駆動中にはリファレンスセルにおける強誘電体キャパシタの第１電極と第２のビット線とが切り離されるので、センスアンプにより増幅された電位によりリファレンスセルにおける強誘電体キャパシタの分極電荷量が移動しない。これにより、リファレンスセルの分極反転量が小さくなり、メモリセルの読み出し動作に伴うリファレンスセルの強誘電体キャパシタに生じるストレスを低減することができるため、強誘電体記憶装置の書き換え回数特性を向上することができる。
【００５２】
本発明の強誘電体記憶装置において、制御回路は、センスアンプの駆動中にはスイッチ回路を駆動しないことが好ましい。このようにすると、センスアンプの駆動中に異なるデータが出力された２つのビット線を切り離した状態でセンスアンプが駆動するため、強誘電体記憶装置の消費電流量を抑制することができる。
【００５３】
本発明の強誘電体記憶装置において、制御回路は、スイッチ回路を駆動すると共にワード線、セルプレート線、リファレンスワード線及びリファレンスセルプレート線を活性化し、続いてセルプレート線及びリファレンスセルプレート線を非活性化し、次にリファレンスワード線を非活性化した後にスイッチ回路の駆動を停止し、その後センスアンプを駆動することが好ましい。このようにすると、リファレンスワード線の活性化よりも前にスイッチ制御回路が駆動されるため、スイッチ制御回路の駆動を停止するときに生じるノイズが強誘電体キャパシタに伝達されないので、強誘電体キャパシタの分極電荷量がスイッチ制御信号の非活性化に伴うノイズによって移動することがなく、特に、ビット線容量が大きい場合にはスイッチ制御回路の停止に伴うノイズがビット線の電位に与える影響が少ないため、確実な読み出し動作が可能となる。
【００５４】
本発明の強誘電体記憶装置において、制御回路は、スイッチ回路を駆動すると共にワード線、セルプレート線、リファレンスワード線及びリファレンスセルプレート線を活性化し、続いてセルプレート線及びリファレンスセルプレート線を非活性化し、次にスイッチ回路の駆動を停止した後にリファレンスワード線を非活性化し、その後センスアンプを駆動することが好ましい。このようにすると、スイッチ制御回路を駆動が停止した後にリファレンスワード線が非活性化されるため、ビット線容量が小さい場合には、スイッチ制御回路の停止に伴うノイズがビット線に与える影響は小さくなり、確実な読み出し動作が可能となる。
【００５５】
本発明の強誘電体記憶装置において、制御回路は、スイッチ回路を駆動すると共にワード線、セルプレート線、リファレンスワード線及びリファレンスセルプレート線を活性化し、続いてリファレンスワード線を非活性化した後にスイッチ回路の駆動を停止し、次にセルプレート線及びリファレンスセルプレート線を非活性化し、その後センスアンプを駆動することが好ましい。このようにすると、セルプレート線及びリファレンスセルプレート線をセンスアンプ駆動中にまで活性化するため、スイッチ制御回路の駆動を停止するときのビット線電位を高くしてノイズの影響を小さくすることができる。
【００５６】
本発明の強誘電体記憶装置において、制御回路は、スイッチ回路を駆動すると共にワード線、セルプレート線、リファレンスワード線及びリファレンスセルプレート線を活性化し、続いてスイッチ回路の駆動を停止した後にリファレンスワード線を非活性化し、次にセルプレート線及びリファレンスセルプレート線を非活性化し、その後センスアンプを駆動することが好ましい。
【００５７】
本発明の強誘電体記憶装置において、制御回路は、ワード線、セルプレート線、リファレンスワード線及びリファレンスセルプレート線を活性化よりも前にスイッチ回路の駆動を開始することが好ましい。このようにすると、スイッチ制御回路の駆動期間を確保しながら、セルプレート線及びリファレンスセルプレート線を活性化するため、リファレンス用の電位が生じるまでの時間を短縮することができ、高速動作が可能となる。
【００５８】
本発明の強誘電体記憶装置において、制御回路は、リファレンスワード線及びリファレンスセルプレート線を所定の期間活性化した後、スイッチ制御信号を所定の期間活性化し、その後センスアンプを駆動することがこのましい。このようにすると、強誘電体キャパシタの容量がビット線に付加されない状態でビット線がイコライズされるため、分極反転量をさらに小さくすることができるのに加えて、高精度のリファレンスレベルを発生することができ、書き換え回数特性と読み出し動作の信頼性がさらに向上する。
【００５９】
本発明の強誘電体記憶装置の読み出し方法は、それぞれが、第１のビット線及び第２のビット線からなる複数のビット線対と、複数のビット線対の電位差を増幅する複数のセンスアンプと、複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタと、ソース及びドレインが該強誘電体キャパシタの第１電極及び第１のビット線と接続されたトランジスタとを有するメモリセルと、複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタと、ソース及びドレインが該強誘電体キャパシタの第１電極及び第１のビット線と接続されたトランジスタとを有し、隣接するビット線対同士で互いに異なるデータを保持するリファレンスセルと、複数のビット線対において、互いに隣接するビット線対の第２のビット線同士を接続するスイッチ回路と、メモリセルにおけるトランジスタのゲート同士を接続するワード線と、リファレンスセルにおけるトランジスタのゲート同士を接続するリファレンスワード線と、メモリセルにおける強誘電体キャパシタの第２電極同士を接続するセルプレート線と、リファレンスセルにおける強誘電体キャパシタの第２電極同士を接続するリファレンスセルプレート線と、メモリセル、リファレンスセル、スイッチ回路及びセンスアンプの動作を制御する制御回路とを備えた強誘電体記憶装置の読み出し方法を対象とし、ワード線及びリファレンスワード線を活性化する第１の工程と、セルプレート線及びリファレンスセルプレート線に読み出し用の電圧を所定の期間印加する第２の工程と、スイッチ回路を駆動するためのスイッチ制御信号を活性化す第３の工程と、第１の工程よりも後に、リファレンスワード線を非活性化する第４の工程と、第３の工程よりも後に、スイッチ制御信号を非活性化する第５の工程と、第４の工程よりも後にセンスアンプを所定の期間駆動する第６の工程を備えている。
【００６０】
本発明の強誘電体記憶装置の読み出し方法によると、リファレンスワード線を非活性化する第４の工程と、第４の工程よりも後にセンスアンプを所定の期間駆動する第６の工程を備えているため、センスアンプの駆動中にはリファレンスセルにおける強誘電体キャパシタの第１電極と第２のビット線とが切り離されるので、センスアンプにより増幅された電位によりリファレンスセルにおける強誘電体キャパシタの分極電荷量が移動しない。これにより、リファレンスセルの分極反転量が小さくなり、メモリセルの読み出し動作に伴うリファレンスセルの強誘電体キャパシタに生じるストレスを低減することができるため、強誘電体記憶装置の書き換え回数特性を向上することができる。
【００６１】
本発明の強誘電体記憶装置の読み出し方法において、第６の工程は第５の工程よりも後に行われることが好ましい。このようにすると、センスアンプの駆動中に異なるデータが出力された２つのビット線を切り離した状態でセンスアンプが駆動するため、強誘電体記憶装置の消費電流量を抑制することができる。
【００６２】
本発明の強誘電体記憶装置の読み出し方法において、第３の工程は第２の工程よりも後に行われることが好ましい。このようにすると、スイッチ制御信号がリファレンスワード線の活性化よりも前に非活性化されるため、スイッチ制御信号の非活性化時に生じるノイズが強誘電体キャパシタに伝達されないので、強誘電体キャパシタの分極電荷量がスイッチ制御信号の非活性化に伴うノイズによって移動することがなく、特に、ビット線容量が大きい場合にはスイッチ制御信号の非活性化に伴うノイズがビット線の電位に与える影響が少ないため、確実な読み出し動作が可能となる。
【００６３】
本発明の強誘電体記憶装置の読み出し方法において、第２の工程は第３の工程よりも後に行われることが好ましい。このようにすると、スイッチ制御信号を非活性化した後にリファレンスワード線が非活性化されるため、ビット線容量が小さい場合には、スイッチ制御信号の非活性化に伴うノイズがビット線に与える影響は小さくなり、確実な読み出し動作が可能となる。
【００６４】
本発明の強誘電体記憶装置の読み出し方法において、第３の工程は第６の工程の開始後まで継続して行われることが好ましい。このようにすると、セルプレート線及びリファレンスセルプレート線をセンスアンプ駆動中にまで活性化するため、スイッチ制御信号の非活性化時のビット線電位を高くすることができる。
【００６５】
本発明の強誘電体記憶装置の読み出し方法において、第１の工程は第３の工程よりも後に行われることが好ましい。このようにすると、スイッチ制御信号の活性化によりイコライズ期間を確保しながら、セルプレート線及びリファレンスセルプレート線を活性化するので、ビット線の電位がリファレンスレベルに達するまでの時間を短縮することができ、高速動作が可能となる。
【００６６】
本発明の強誘電体記憶装置の読み出し方法において、第３の工程は第４の工程よりも後に行われることが好ましい。このようにすると、強誘電体キャパシタの容量がビット線に付加されない状態でビット線がイコライズされるため、分極反転量をさらに小さくすることができるのに加えて、高精度のリファレンスレベルを発生することができ、書き換え回数特性と読み出し動作の信頼性がさらに向上する。
【００６７】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態に係る強誘電体記憶装置について図面を参照しながら説明する。
【００６８】
図１は第１の実施形態に係る強誘電体記憶装置の回路構成を示している。図１に示すように、本実施形態の強誘電体記憶装置は、データを保持するメモリセルとして、ゲートが第１のワード線ＷＬ１と接続され且つドレインが第１のビット線ＢＬ１と接続されたトランジスタＴ１及び第１電極がトランジスタＴ１のソースと接続され且つ第２電極が第１のセルプレート線ＣＰ１と接続された強誘電体キャパシタＣ１からなる第１のメモリセル１１と、ゲートが第２のワード線ＷＬ２と接続され且つドレインが第２のビット線ＢＬ２と接続されたトランジスタＴ２及び第１電極がトランジスタＴ２のソースと接続され且つ第２電極が第２のセルプレート線ＣＰ２と接続された強誘電体キャパシタＣ２からなる第２のメモリセル１２と、ゲートが第１のワード線ＷＬ１と接続され且つドレインが第３のビット線ＢＬ３と接続されたトランジスタＴ３及び第１電極がトランジスタＴ３のソースと接続され且つ第２電極が第１のセルプレート線ＣＰ１と接続された強誘電体キャパシタＣ３からなる第３のメモリセル１３と、ゲートが第２のワード線ＷＬ２と接続され且つドレインが第４のビット線ＢＬ４と接続されたトランジスタＴ４及び第１電極がトランジスタＴ４のソースと接続され且つ第２電極が第２のセルプレート線ＣＰ２と接続された強誘電体キャパシタＣ４からなる第４のメモリセル１４とを備えている。
【００６９】
また、基準電位（リファレンスレベル）生成用のデータを保持するメモリセルとして、ゲートが第１のリファレンスワード線ＲＷＬ１と接続され且つドレインが第１のビット線ＢＬ１と接続されたトランジスタＴ５及び第１電極がトランジスタＴ５のソースと接続され且つ第２電極が第１のリファレンスセルプレート線ＲＣＰ１と接続された強誘電体キャパシタＣ５からなる第１のリファレンスセル１５と、ゲートが第２のリファレンスワード線ＲＷＬ２と接続され且つドレインが第２のビット線ＢＬ２と接続されたトランジスタＴ６及び第１電極がトランジスタＴ６のソースと接続され且つ第２電極が第２のリファレンスセルプレート線ＲＣＰ２と接続された強誘電体キャパシタＣ６からなる第２のリファレンスセル１６と、ゲートが第１のリファレンスワード線ＲＷＬ１と接続され且つドレインが第３のビット線ＢＬ３と接続されたトランジスタＴ７及び第１電極がトランジスタＴ７のソースと接続され且つ第２電極が第１のリファレンスセルプレート線ＲＣＰ１と接続された強誘電体キャパシタＣ７からなる第３のリファレンスセル１７と、ゲートが第２のリファレンスワード線ＲＷＬ２と接続され且つドレインが第４のビット線ＢＬ４と接続されたトランジスタＴ８及び第１電極がトランジスタＴ８のソースと接続され且つ第２電極が第２のリファレンスセルプレート線ＲＣＰ２と接続された強誘電体キャパシタＣ８からなる第４のリファレンスセル１８とを備えている。
【００７０】
第１のリファレンスセル１５、第２のリファレンスセル１６、第３のリファレンスセル１７及び第４のリファレンスセル１８には、それぞれに所定のデータを書き込むための回路として、それぞれが、ドレインが強誘電体キャパシタＣ５〜Ｃ８の第１電極と接続されたトランジスタＴ９〜Ｔ１２からなる第１のリセット回路１９、第２のリセット回路２０、第３のリセット回路２１及び第４のリセット回路２２が設けられている。
【００７１】
また、第１のビット線ＢＬ１及び第３のビット線ＢＬ３はトランジスタＴ１３からなる第１のスイッチ回路２３を介して互いに接続され、第２のビット線ＢＬ２及び第４のビット線ＢＬ４はトランジスタＴ１４からなる第２のスイッチ回路２４を介して互いに接続されている。
【００７２】
第１のビット線ＢＬ１及び第２のビット線ＢＬ２は、２つのトランジスタＴ１５，Ｔ１６からなる第１のプリチャージ回路２５と接続されると共に、第１のセンスアンプ２６にビット線対として接続されている。同様に、第３のビット線ＢＬ３及び第４のビット線ＢＬ４は、２つのトランジスタＴ１７，Ｔ１８からなる第２のプリチャージ回路２７と接続されると共に、第２のセンスアンプ２８にビット線対として接続されている。
【００７３】
また、前述の各回路を制御するための制御回路２９が設けられている。
【００７４】
具体的に、制御回路２９は、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のワード線ＷＬ２、第２のセルプレート線ＣＰ２、第１のリファレンスワード線ＲＷＬ１、第１のリファレンスセルプレート線ＲＣＰ１、第２のリファレンスワード線ＲＷＬ２及び第２のリファレンスセルプレート線ＲＣＰ２を駆動し、各メモリセル及び各リファレンスセルに保持されたデータのビット線への出力を制御する。
【００７５】
また、制御回路２９は、第１のリセット制御信号ＲＰＧ１をトランジスタＴ９，Ｔ１１のゲートに入力して第１のリセット回路１９及び第３のリセット回路２１を駆動すると共に、第２のリセット制御信号ＲＰＧ２をトランジスタＴ１０，Ｔ１２のゲートに入力して第２のリセット回路２０及び第４のリセット回路２２を駆動し、各リファレンスセルへのデータの再書き込みを制御する。
【００７６】
ここで、第１のリセット回路１９及び第４のリセット回路２２ではトランジスタＴ９，Ｔ１２のソースにリセットデータ信号ＲＰＤが供給され、第２のリセット回路２０及び第３のリセット回路２１ではトランジスタＴ１０，Ｔ１１のソースに接地電圧Ｖssが供給されるため、第１のリセット回路１９及び第４のリセット回路２２と第２のリセット回路２０及び第３のリセット回路２１とには異なるデータが書き込まれる。
【００７７】
さらに、制御回路２９は、トランジスタＴ１３のゲートに第１のスイッチ制御信号ＲＥＱ１を入力して第１のスイッチ回路２３を駆動することにより第１のビット線ＢＬ１と第３のビット線ＢＬ３とを導通し、また、トランジスタＴ１４のゲートに第２のスイッチ制御信号ＲＥＱ２を入力して第２のスイッチ回路２４を駆動することにより第２のビット線ＢＬ２と第４のビット線ＢＬ４との間を導通する。
【００７８】
また、制御回路２９は、プリチャージ信号ＢＰをトランジスタＴ１５〜Ｔ１８のゲートに入力して第１のプリチャージ回路２５及び第２のプリチャージ回路２７を制御し、第１のビット線ＢＬ１〜第４のビット線ＢＬ４を接地電位Ｖssにプリチャージする。
【００７９】
さらに、制御回路２９は、センスアンプ起動信号ＳＡＥを活性化することにより、第１のセンスアンプ２６を駆動して第１のビット線ＢＬ１及び第２のビット線ＢＬ２からなるビット線対の電位差を増幅すると共に、第２のセンスアンプ２８を駆動して第３のビット線ＢＬ３及び第４のビット線ＢＬ４からなるビット線対の電位差を増幅する。
【００８０】
以上のような構成において、第１のメモリセル１１及び第３のメモリセル１３の読み出しの際には、第１のスイッチ回路２３を用いて第２のビット線ＢＬ２と第４のビット線ＢＬ４とをイコライズすることにより、第２のリファレンスセル１６が保持するデータと第４のリファレンスセル１８が保持するデータとの中間の電位が基準電位として第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【００８１】
また、第２のメモリセル１２及び第４のメモリセル１４の読み出しの際には、第２のスイッチ回路２４を用いて第１のビット線ＢＬ１と第３のビット線ＢＬ３とをイコライズすることにより、第１のリファレンスセル１５が保持するデータと第３のリファレンスセル１７が保持するデータとの中間の電位が基準電位として第１のビット線ＢＬ１及び第３のビット線ＢＬ３に出力される。
【００８２】
図１に示す本実施形態の強誘電体記憶装置において、各ビット線ＢＬ１〜ＢＬ４はワード線が延びる方向にそれぞれが複数形成されており、各メモリセルは各ビット線が延びる方向にそれぞれが複数形成されている。
【００８３】
ここで、第１のビット線ＢＬ１及び第２のビット線ＢＬ２からなるビット線対と、第３のビット線ＢＬ３及び第４のビット線ＢＬ４対からなるビット線対とにおいて、それぞれに形成された各回路の構成は、リセットデータ信号ＲＰＤを受けるリセット回路と接地電位Ｖssを受けるリセット回路との位置関係が隣接するビット線同士で入れ替わっている点を除いて同じである。これにより、隣接するビット線同士においてスイッチ回路により接続された２つのビット線に形成されたリファレンスセル同士で異なるデータを保持するように構成されている。
【００８４】
なお、図１に示す本実施形態の強誘電体記憶装置において、第１のビット線ＢＬ１及び第２のビット線ＢＬ２からなるビット線対又は第３のビット線ＢＬ３及び第４のビット線ＢＬ４からなるビット線対は、両方のビット線にメモリセルとリファレンスセルとが形成されている必要はなく、メモリセルのデータを読み出すビット線と異なるビット線にリファレンスセルが形成されていればよい。
【００８５】
例えば、第１のビット線ＢＬ１及び第２のビット線ＢＬ２からなるビット線対において、第２のメモリセル１４と第１のリファレンスセル１５とが省略されていてもよく、この場合、第２のスイッチ回路２４を用いることにより、第２のリファレンスセル１６と、隣接するビット線対のリファレンスセルである第４のリファレンスセル１８とをイコライズして基準電位を第２のビット線ＢＬ２に出力することができる。
【００８６】
また、図１に示す本実施形態の強誘電体記憶装置において、第１のリファレンスセル１５及び第４のリファレンスセル１８には、それぞれ第１のリセット回路１９及び第４のリセット回路２２を介して接地電位Ｖssと接続され、第２のリファレンスセル１６及び第３のリファレンスセル１７にはそれぞれ第２のリセット回路２０及び第３のリセット回路２１を介してリセットデータ信号ＲＰＤと接続されているが、このような構成に限らず、スイッチ回路により接続された２つのビット線に形成されたリファレンスセル同士に異なるデータが書き込まれるように構成されていればよい。
【００８７】
以下、第１の実施形態に係る強誘電体記憶装置の読み出し動作について図面を参照しながら説明する。以下の説明では、一例として、制御回路２９が生成する各信号は、論理電圧“Ｈ”レベルに正の電源電圧Ｖccを用い、論理電圧“Ｌ”レベルに０Ｖの接地電圧Ｖssを用い、また各メモリセル及び各リファレンスセルは、それぞれの強誘電体キャパシタＣ１〜Ｃ８が第１電極が正極となる残留分極を有する場合に“１”データを保持し、第２電極が正極となる残留分極を有する場合に“０”データを保持する構成として説明する。
【００８８】
ここでは、第１のメモリセル１１及び第３のメモリセル１３にはそれぞれ“１”データ及び“０”データが保持されているとし、また第２のリファレンスセル１６及び第４のリファレンスセル１８にはそれぞれ“１”データ及び“０”データがあらかじめ書き込まれている場合について、第１のメモリセル１１び第３のメモリセル１３の読み出し動作を説明する。
【００８９】
図２は第１の実施形態に係る強誘電体記憶装置における読み出し動作の動作タイミングを示している。図２に示すように、本実施形態の強誘電体記憶装置の読み出し動作は、まず、初期状態として、ビット線プリチャージ信号ＢＰを活性状態（論理電圧“Ｈ”レベル）とすることにより、第１のプリチャージ回路２５及び第２のプリチャージ回路２７を駆動して各ビット線（すなわち、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４）を接地電圧Ｖssにプリチャージする。
【００９０】
このとき、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２、第２のリファレンスセルプレート線ＲＣＰ２、第２のスイッチ制御信号ＲＥＱ２、第２のリセット制御信号ＲＰＧ２、リセットデータ信号ＲＰＤ及びセンスアンプ起動信号ＳＡＥは非活性状態（論理電圧“Ｌ”レベル）である。
【００９１】
なお、図示はしていないが、第１のメモリセル１１及び第３のメモリセル１３の読み出し動作の期間中は、第２のメモリセル１２及び第４のメモリセル１４の読み出しを行わず、従って第２のワード線ＷＬ２、第２のセルプレート線ＣＰ２、第１のリファレンスワード線ＲＷＬ１、第１のリファレンスセルプレート線ＲＣＰ１、第１のスイッチ制御信号ＲＥＱ１及び第１のリセット制御信号ＲＰＧ１は非活性状態に維持される。
【００９２】
次に、時刻ｔ１のタイミングにおいて、ビット線プリチャージ信号ＢＰを非活性化することにより、各ビット線ＢＬ１〜ＢＬ４をすべてフローティング状態にする。
【００９３】
次に、時刻ｔ２のタイミングにおいて、第２のスイッチ制御信号ＲＥＱ２、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２及び第２のリファレンスセルプレート線ＲＣＰ２を活性化する。
【００９４】
これにより、トランジスタＴ１，Ｔ３がオンされると共に強誘電体キャパシタＣ１，Ｃ３の第２電極に読み出し用の電圧として“Ｈ”レベルの電圧が印加され、第１のメモリセル１１の“１”データに対応する電位が第１のビット線ＢＬ１に出力され、また第３のメモリセル１３の“０”データに対応する電位が第３のビット線ＢＬ３に出力される。ここで、ビット線に出力される電位は、強誘電体キャパシタＣ１，Ｃ３の第２電極に印加された読み出し用の電圧が、ビット線容量と強誘電体キャパシタＣ１，Ｃ３の容量との間で容量分割されることによって決まる値となるため、メモリセルが保持するデータに応じた電位がビット線に生じる。
【００９５】
同様に、トランジスタＴ６，Ｔ８がオンされると共に強誘電体キャパシタＣ６，Ｃ８の第２電極に“Ｈ”レベルの電圧が印加されて、第２のリファレンスセル１６及び第４のリファレンスセル１８に保持された“１”データ及び“０”データがそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【００９６】
このとき、第２のスイッチ制御信号ＲＥＱ２の活性化により第２のスイッチ回路２４が駆動して第２のビット線ＢＬ２と第４のビット線ＢＬ４とがイコライズされることにより、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には、“１”データに対応する電位と“０”データに対応する電位との中間の電位が基準電位リファレンスレベルとして出力される。
【００９７】
なお、図２において、第１のワード線ＷＬ１及び第２のリファレンスワード線ＲＷＬ２は時刻ｔ２よりも前に活性化するように図示しているが、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２と同時に活性化されてもよい。
【００９８】
次に、時刻ｔ３のタイミングにおいて、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極への電圧の供給が停止され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線ＢＬ１〜ＢＬ４へのデータの出力を停止する。
【００９９】
その後、時刻ｔ４のタイミングよりも前に、第２のリファレンスワード線ＲＷＬ２及び第２のスイッチ制御信号ＲＥＱ２を順次非活性化する。これにより、トランジスタＴ６，Ｔ８をオフ状態として第２のリファレンスセル１６及び第４のリファレンスセル１８を第２のビット線ＢＬ２及び第４のビット線ＢＬ４から切り離した後、第２のスイッチ回路２４を停止して第２のビット線ＢＬ２と第４のビット線ＢＬ４とを遮断する。
【０１００】
次に、時刻ｔ４のタイミングにおいて、センスアンプ起動信号ＳＡＥを活性化して第１のセンスアンプ２６及び第２のセンスアンプ２８を駆動させる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との電位差が、第１のビット線ＢＬ１が電源電圧Ｖccとなり且つ第２のビット線ＢＬ２が接地電圧Ｖssとなるまで増幅され、第３のビット線ＢＬ３と第４のビット線ＢＬ４との電位差が、第３のビット線ＢＬ３が接地電圧Ｖssとなり且つ第４のビット線ＢＬ４が電源電圧Ｖccとなるまで増幅される。
【０１０１】
このとき、第１のワード線ＷＬ１は活性状態であるため、トランジスタＴ１，Ｔ３を介して強誘電体キャパシタＣ１，Ｃ３の第１電極にそれぞれ電源電圧Ｖcc及び接地電圧Ｖssが供給されるので、第１のメモリセル１１及び第３のメモリセル１３に対する再書き込みが行われる。
【０１０２】
ここで、第１のセンスアンプ２６及び第２のセンスアンプ２８の駆動中には、第２のリファレンスセル１６が接続された第２のビット線ＢＬ２と第４のリファレンスセル１８が接続された第４のビット線ＢＬ４とが切り離された状態であるため、異なるデータを保持するリファレンスセルが接続されたビット線同士をイコライズしながらセンスアンプを駆動する従来の強誘電体記憶装置と比べて、消費電流量を抑制することができる。
【０１０３】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリセット回路２０及び第４のリセット回路２２を用いて第２のリファレンスセル１６及び第４のリファレンスセル１８への再書き込みを行う。このとき、第２のリファレンスセル１６においては、強誘電体キャパシタＣ６の第１電極に接地電圧Ｖssが供給されているため“０”データが書き込まれ、また第４のリファレンスセル１８においては、強誘電体キャパシタＣ８の第１電極にリセットデータ信号ＲＰＤとして“Ｈ”レベルの電圧が供給されることため“１”データが書き込まれる。
【０１０４】
次に、時刻ｔ５のタイミングにおいて、センスアンプ起動信号ＳＡＥを非活性化して第１のセンスアンプ２６及び第２のセンスアンプ２８を停止した後、第２のリファレンスセルプレート線ＲＣＰ２を活性化する。これにより、第４のリファレンスセル１８の強誘電体キャパシタＣ８に印加される電圧は、第１電極にはリセットデータ信号ＲＰＤから“Ｈ”レベルの電圧が供給され、且つ第２電極には第２のリファレンスセルプレート線ＲＣＰ２から“Ｈ”レベルの電圧が供給されるため０Ｖとなる。
【０１０５】
その後、ビット線プリチャージ信号ＢＰを活性化すると共に、第２のリファレンスセルプレート線ＲＣＰ２、第１のワード線ＷＬ１、リセットデータ信号ＲＰＤ、第２のリセット制御信号ＲＰＧ２を順次非活性化して初期状態と同じ状態に戻し、読み出し動作が完了する。
【０１０６】
なお、ここでは第１のメモリセル１１及び第３のメモリセル１３に対する読み出しについて説明したが、第２のメモリセル１２及び第４のメモリセル１４を読み出す場合には、第１のリファレンスセル１５及び第３のリファレンスセル１７にそれぞれに保持された“０”及び“１”のデータが第１のビット線ＢＬ１及び第３のビット線ＢＬ３にそれぞれ読み出され、第１のスイッチ回路２３を駆動することにより、第１のビット線ＢＬ１及び第３のビット線ＢＬ３に基準電位を与えて同様の読み出し動作を行うが可能である。
【０１０７】
以下、第１の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動について図面を参照しながら説明する。
【０１０８】
図３は第１の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動を説明し、強誘電体キャパシタに用いられる強誘電体のヒステリシス特性を示すグラフである。図３において、横軸は、強誘電体キャパシタに印加される電圧を表し、縦軸は強誘電体キャパシタの分極電荷量を表している。また、図３において、強誘電体キャパシタＣ１〜Ｃ８の第１電極側が正極となる場合を正の分極電荷量として表している。
【０１０９】
図３に示すように、強誘電体キャパシタは、電源電圧Ｖccを正方向に印加された場合には点Ａの位置に相当する分極電荷量を有しており、この状態から負の方向に電圧を変化する場合には、曲線３１の上を負の方向に移動した点の分極電荷量となる。逆に、電源電圧Ｖccを負方向に印加された場合には点Ｂの位置に相当する分極電荷量を有しており、この状態から正の方向に電圧を変化する場合には曲線３２の上を正の方向に移動した点の分極電荷量となる。
【０１１０】
ここでは、図２に示す読み出し動作のタイミングに従って図３を用いて各強誘電体キャパシタの分極電荷量の移動を説明する。
【０１１１】
ただし、図２に示す“Ｌ”レベルは接地電位Ｖss（０Ｖ）であり、また“Ｈ”レベルは電源電圧Ｖcc（＞０Ｖ）であるとする。
【０１１２】
まず、図２に示す時刻ｔ１のタイミングでは、各メモセル及び各リファレンスセルの強誘電体キャパシタＣ１〜Ｃ８には電圧が印加されていない。このため、“１”データを保持する第１のメモリセル１１及び第２のリファレンスセル１６では、強誘電体キャパシタＣ１，Ｃ６の分極電荷量は点Ｃの位置にあり、また“０”データを保持する第３のメモリセル１３及び第４のリファレンスセル１８では、強誘電体キャパシタＣ３，Ｃ８の分極電荷量は点Ｄの位置にある。
【０１１３】
次に、図２に示す時刻ｔ２のタイミングでは、トランジスタＴ１，Ｔ３がオンされ且つ第１のセルプレート線ＣＰ１に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ１，Ｃ３において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。
【０１１４】
このとき、第１のメモリセル１１では、強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅまで曲線３１の上を移動する。なお、点Ｅの位置は、強誘電体キャパシタＣ１に印加された電圧Ｖccが、第１のビット線ＢＬ１の容量と強誘電体キャパシタＣ１の容量との間で容量分割されることにより決まる点であり、具体的には点Ｃを電圧軸に沿って負の方向に電源電圧Ｖcc分だけ移動した点として点Ｆを定め、点Ｆから第１のビット線ＢＬ１の容量負荷線３３ａを引くことにより、曲線３１と容量負荷線３３ａとの交点として点Ｅが定められる。
【０１１５】
また、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量が点Ｄから負の方向に曲線３２の上を移動し、点Ｄを負の方向に電圧Ｖcc分だけ電圧軸に沿って移動した点である点Ｇから第３のビット線ＢＬ３の容量負荷線３３ｂと曲線３２との交点である点Ｈの位置に移動する。ここで、第３のビット線ＢＬ３の容量は第１のビット線ＢＬ１と同じであるため、第３のビット線ＢＬ３の容量負荷線３３ｂは、第１のビット線ＢＬ１の容量負荷線３３ａと同じ傾きである。
【０１１６】
このとき、同様にして、トランジスタＴ６，Ｔ８がオンされ且つ第２のリファレンスセルプレート線ＲＣＰ２に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ６，Ｃ８において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。これにより、強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８は０Ｖの状態から負の電圧（−Ｖcc）が印加された状態に変化する。第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｉの位置に、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｊの位置にそれぞれ移動する。ここで、点Ｉの位置は第２のビット線ＢＬ２の容量負荷線３４ａと曲線３１との交点であり、容量負荷線３４ａは、第２のビット線ＢＬ２と第４のビット線ＢＬ４がイコライズされて容量値が増大するため、容量負荷線３３ａ，３３ｂよりも傾きが大きくなる。
【０１１７】
ここで、図２に示すｔ２の工程により、第１のビット線ＢＬ１には電荷Ｑ３が読み出されて点Ｅに対応する“１”データの電位となり、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には電荷Ｑ２が読み出されて点Ｉ及び点Ｊに対応する基準電位となり、第３のビット線ＢＬ３には電荷Ｑ１が読み出されて点Ｈに対応する“０”データの電位となる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には電位差Ｖ１が生じ、第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には電位差Ｖ２が生じる。
【０１１８】
次に、図２に示す時刻ｔ３のタイミングでは、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２が非活性化されるため、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８において、それぞれの強誘電体キャパシタに印加される電圧は負の電圧（−Ｖcc）から０Ｖに変化する。
【０１１９】
これにより、第１のメモリセル１１では、強誘電体キャパシタＣ１の分極電荷量が点Ｅから点Ｋの位置まで曲線３５の上を移動する。ここで、点Ｋの位置は、電圧軸に沿って点Ｅを正の方向に電圧Ｖcc分だけ移動した点である点Ｌから第１のビット線ＢＬ１の容量負荷線３３ｃを引き、曲線３５と容量負荷線３３ｃとの交点として定められる。また、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量は点Ｈから点Ｄの位置まで曲線３２の上を移動する。
【０１２０】
同様に、第２のリファレンスセル１６では、強誘電体キャパシタＣ６の分極電荷量が点Ｉから点Ｍの位置まで曲線３６の上を移動する。ここで、点Ｍの位置は、電圧軸に沿って点Ｉを正の方向に電圧Ｖcc分だけ移動した点である点Ｎから第２のビット線ＢＬ２の容量負荷線３４ｂを引き、曲線３６と容量負荷線３４ｂとの交点として定められる。また、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｈの位置から点Ｐの位置まで曲線３２の上を移動する。
【０１２１】
このとき、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には点Ｐと点Ｄの電位差に相当する電位差Ｖ３が、また第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には点Ｐと点Ｎの電位差に相当する電位差Ｖ４が生じる。
【０１２２】
次に、図２に示す時刻ｔ４のタイミングでは、第１のセンスアンプ２６により電位差Ｖ４が増幅されて第１のビット線ＢＬ１が電源電圧Ｖcc、第２のビット線ＢＬ２が接地電位Ｖssとなるため、第１のメモリセル１１では、強誘電体キャパシタＣ１の第１電極にはＶccが印加された状態となる。従って強誘電体キャパシタＣ１の分極電荷量が点Ｋから点Ａまで曲線３５の上を移動する。また、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が第２のビット線ＢＬ２と切り離されているため、分極電荷量は点Ｍの位置から移動しない。
【０１２３】
同様に、第２のセンスアンプ２８により電位差Ｖ３が増幅されて第３のビット線ＢＬ３が接地電圧Ｖssに、第４のビット線ＢＬ４が電源電圧Ｖccになるため、第３のメモリセル１３では強誘電体キャパシタＣ３は０Ｖのまま変化しないので分極電荷量は点Ｄの位置から移動せず、また、第４のリファレンスセル１８では強誘電体キャパシタＣ８は第４のビット線ＢＬ４と切り離されているため、分極電荷量は点Ｐの位置から移動しない。
【０１２４】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリファレンスセル１６の強誘電体キャパシタＣ６は、第１電極にリセットデータ信号ＲＰＤから電源電圧Ｖccが印加されるため、０Ｖの状態から正電圧が印加された状態に変化するので分極電荷量が点Ｍから点Ａまで曲線３５の上を移動する。また、第４のリファレンスセル１８の強誘電体キャパシタＣ８は、第１電極に接地電圧Ｖssが印加されるため、強誘電体キャパシタＣ８は０Ｖの状態のままであるので分極電荷量は点Ｐのまま移動しない。
【０１２５】
次に、図２に示す時刻ｔ５のタイミングよりも後に、第２のリファレンスセルプレート線ＲＣＰ２を活性化することにより、第２のリファレンスセル１６及び第４のリファレンスセル１８の強誘電体キャパシタＣ６，Ｃ８の第２電極に電源電圧Ｖccが印加される。これにより、強誘電体キャパシタＣ６は正電圧が印加された状態から０Ｖの状態に変化するので分極電荷量は点Ａから点Ｃまで曲線３１の上を移動し、強誘電体キャパシタＣ８は０Ｖの状態から負電圧が印加された状態に変化するので分極電荷量は点Ｐから点Ｂまで曲線３７の上を移動する。
【０１２６】
その後、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次非活性化することにより強誘電体キャパシタＣ６，Ｃ８の第１電極が０Ｖとなり、また、第２のリファレンスセルプレート線ＲＣＰ２を非活性化することにより、強誘電体キャパシタＣ６，Ｃ８の第２電極が０Ｖとなる。これにより、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が０Ｖの状態から変化しないため点Ｃのままであり、第４のリファレンスセル１８では強誘電体キャパシタＣ８が負電圧が印加された状態から０Ｖの状態に変化するため、分極電荷量は点Ｂから点Ｄまで曲線３２の上を移動する。
【０１２７】
また、ビット線プリチャージ信号ＢＰの活性化と第１のワード線ＷＬ１の非活性化により、第１のメモリセル１１の強誘電体キャパシタＣ１は、第１のビット線ＢＬ１から第１電極へ電圧の供給がなくなるため０Ｖの状態となり、強誘電体キャパシタＣ１では分極電荷量が点Ａから点Ｃまで曲線３１の上を移動する。このとき、第３のメモリセル１３の強誘電体キャパシタＣ３は０Ｖの状態から変化しないため点Ｃから移動しない。
【０１２８】
このように、各メモリセルの読み出し動作において、“１”データを保持する第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持する第３のメモリセル１３では強誘電体キャパシタＣ３の分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。また、各リファレンスセルの読み出し動作において、“１”データを保持する第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｉ、点Ｍ、点Ａ、点Ｃの順に移動し、“０”データを保持する第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｊ、点Ｐ、点Ｂ、点Ｄの順に移動する。
【０１２９】
このとき、リファレンスセルの読み出し動作における分極反転量は、“０”データを保持する強誘電体キャパシタＣ６，Ｃ８の分極反転量は図２に示す点Ｃと点Ｉとの間の電荷量ＱＳＷ１となり、従来の強誘電体キャパシタの分極反転量ＱＳＷよりも小さくなる。
【０１３０】
なお、ここでは第１のメモリセル１１に“１”データが保持され、第３のメモリセルに１３“０”データが保持されている場合について説明したが、各メモリセルにおいて異なるデータが保持されている場合には、それぞれに保持されたデータに応じてそれぞれのキャパシタＣ１〜Ｃ４の分極電荷量が移動する。
【０１３１】
また、ここでは第１のメモリセル１１及び第３のメモリセルに１３を読み出す場合について説明したが、第２のメモリセル１２及び第４のメモリセル１４を読み出す場合には、第１のリファレンスセル及び第３のリファレンスセルを用いて基準電位を生成し、このとき、それぞれのキャパシタＣ２，Ｃ４，Ｃ５，Ｃ７の分極電荷量は、それぞれが保持するデータに応じて移動する。
【０１３２】
さらに、第２のスイッチ制御信号ＲＥＱ２を第２のリファレンスワード線ＲＷＬ２を活性化するよりも前に非活性化することにより、第２のスイッチ制御信号ＲＥＱ２の非活性化時に生じるノイズが強誘電体キャパシタＣ６，Ｃ８に伝達されないため、強誘電体キャパシタの分極電荷量が第２のスイッチ制御信号ＲＥＱ２の非活性化に伴うノイズによって移動することがない。特に、ビット線容量が大きい場合には第２のスイッチ制御信号ＲＥＱ２の非活性化に伴うノイズがビット線の電位に与える影響が少ないため、確実な読み出し動作が可能となる。
【０１３３】
以上説明したように、第１の実施形態の強誘電体記憶装置によると、強誘電体キャパシタＣ５〜Ｃ８の分極反転量を小さくできるため、読み出し動作に伴う強誘電体キャパシタＣ５〜Ｃ８へのストレスを低減することができ、強誘電体記憶装置の書き換え回数特性を向上することが可能である。
【０１３４】
（第１の実施形態の一変形例）
以下、第１の実施形態の一変形例に係る強誘電体記憶装置について図面を参照しながら説明する。
【０１３５】
なお、本実施形態の強誘電体記憶装置の回路構成は、図１に示す第１の実施形態の強誘電体記憶装置の回路構成と同一であり、制御回路２９による読み出し動作の制御が第１実施形態と異なっている。ここでは本実施形態の読み出し動作について、第１の実施形態との差異を説明する。
【０１３６】
図４は第１の実施形態の一変形例に係る強誘電体記憶装置の読み出し動作における動作タイミングを示している。図４に示すように、初期状態から、時刻ｔ１においてビット線プリチャージ信号ＢＰを非活性化するまでの動作は、図２に示す第１の実施形態の読み出し動作の時刻ｔ１までと同様である。
【０１３７】
次に、時刻ｔ２よりも前にスイッチ制御信号ＲＥＱ２を活性化する。これにより、第２のスイッチ回路２４が駆動して第２のビット線ＢＬ２と第４のビット線ＢＬ４とがイコライズされる。
【０１３８】
次に、時刻ｔ２において、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２及び第２のリファレンスセルプレート線ＲＣＰ２を活性化する。
【０１３９】
これにより、トランジスタＴ１，Ｔ３がオンされると共に強誘電体キャパシタＣ１，Ｃ３の第２電極に“Ｈ”レベルの電圧が印加されて、第１のメモリセル１１及び第３のメモリセル１３に保持されたデータがそれぞれ第１のビット線ＢＬ１及び第３のビット線ＢＬ３に出力される。
【０１４０】
また、トランジスタＴ６，Ｔ８がオンされると共に強誘電体キャパシタＣ６，Ｃ８の第２電極に“Ｈ”レベルの電圧が印加されて、第２のリファレンスセル１６及び第４のリファレンスセル１８に保持された“１”データ及び“０”データがそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【０１４１】
このとき、第２のビット線ＢＬ２と第４のビット線ＢＬ４とがあらかじめイコライズされているため、第２のビット線ＢＬ２及び第４のビット線ＢＬ４の電位がリファレンスレベルに達するまでの時間を短縮することができる。
【０１４２】
なお、図４において、第１のワード線ＷＬ１及び第２のリファレンスワード線ＲＷＬ２は、第２のスイッチ制御信号ＲＥＱ２の活性化よりも後で且つ時刻ｔ２よりも前に活性化するように図示しているが、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２と同時に活性化されてもよく、また第２のスイッチ制御信号ＲＥＱ２と同時に活性化されてもよい。
【０１４３】
その後、時刻ｔ３のタイミングにおいて第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する以降の工程は、図２に示す第１の実施形態の読み出し動作の時刻ｔ３以降と同様であるため説明を省略する。
【０１４４】
前述の読み出し動作に伴う各強誘電体の電荷の変動は、第１の実施形態と同様であり、従って、リファレンスセルの読み出し動作における分極反転量は従来の強誘電体記憶装置よりも小さくされている。
【０１４５】
本変形例の強誘電体記憶装置によると、第１の実施形態と同様の効果を得られるのに加えて、第２のスイッチ制御信号ＲＥＱ２を活性化した後に、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を所定の期間活性状態にするため、第２のスイッチ制御信号ＲＥＱ２の活性化によりイコライズ期間を確保しながら、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２の活性化するので、、第２のビット線ＢＬ２及び第４のビット線ＢＬ４の電位がリファレンスレベルに達するまでの時間を短縮することができ、より高速度な読み出し動作が可能となる。
【０１４６】
（第２の実施形態）
以下、第２の実施形態に係る強誘電体記憶装置について図面を参照しながら説明する。
【０１４７】
なお、本実施形態の強誘電体記憶装置の回路構成は、図１に示す第１の実施形態の強誘電体記憶装置の回路構成と同一であり、制御回路２９による読み出し動作の制御が第１実施形態と異なっている。ここでは本実施形態の読み出し動作について、第１の実施形態との差異を説明する。
【０１４８】
図５は第２の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示している。図５に示すように、初期状態から、時刻ｔ３において第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化するまでの動作は、図２に示す第１の実施形態の読み出し動作の時刻ｔ３までと同様である。
【０１４９】
次に、時刻ｔ４よりも前に、第２のスイッチ制御信号ＲＥＱ２及び第２のリファレンスワード線ＲＷＬ２を順次非活性化する。これにより、第２のスイッチ回路２４を停止して第２のビット線ＢＬ２と第４のビット線ＢＬ４とを切り離した後、トランジスタＴ６，Ｔ８がオフされて第２のリファレンスセル１６及び第４のリファレンスセル１８と第２のビット線ＢＬ２及び第４のビット線ＢＬ４とを切り離す。
【０１５０】
このとき、第２のビット線ＢＬ２及び第４のビット線ＢＬ４に強誘電体キャパシタＣ６，Ｃ８の容量が付加された状態でイコライズが停止されるため、特にビット線容量が小さい場合には、第２のスイッチ制御信号ＲＥＱ２の非活性化によってビット線に生じるノイズが低減される。
【０１５１】
その後、時刻ｔ４のタイミングにおいてセンスアンプ起動信号ＳＡＥを活性化する以降の工程は、図２に示す第１の実施形態の読み出し動作の時刻ｔ４以降と同様であるため説明を省略する。
【０１５２】
ここで、第２の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動は、第１の実施形態と同様に、“１”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が図３における点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。また、各リファレンスセルの読み出し動作においては、“１”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が図３における点Ｃから点Ｉ、点Ｍ、点Ａ、点Ｃの順に移動し、“０”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｊ、点Ｐ、点Ｂ、点Ｄの順に移動する。
【０１５３】
このように、第２の実施形態の強誘電体記憶装置によると、第１の実施形態と同様に分極反転量を小さくすることができ、強誘電体記憶装置の書き換え回数特性を向上することが可能である。
【０１５４】
さらに、第２のスイッチ制御信号ＲＥＱ２を非活性化した後に第２のリファレンスワード線ＲＷＬ２を非活性化することにより、ビット線容量が小さい場合には、第２のスイッチ制御信号ＲＥＱ２の非活性化に伴うノイズがビット線に与える影響は小さくなるため、信頼性の高い読み出し動作が可能となる。
【０１５５】
なお、本実施形態においても、第１の実施形態の一変形例と同様に、第２のスイッチ制御信号ＲＥＱ２を時刻ｔ２のタイミングよりも前に活性化するにより、第２のスイッチ制御信号ＲＥＱ２の活性化と第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２の活性化期間を並行して高速動作を行うことが可能である。
【０１５６】
（第３の実施形態）
以下、第３の実施形態に係る強誘電体記憶装置について図面を参照しながら説明する。
【０１５７】
なお、本実施形態の強誘電体記憶装置の回路構成は、図１に示す第１の実施形態の強誘電体記憶装置の回路構成と同一であり、制御回路２９による読み出し動作の制御が第１実施形態と異なっている。ここでは本実施形態の読み出し動作について、第１の実施形態との差異を説明する。
【０１５８】
図６は第３の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示している。
【０１５９】
図６に示すように、初期状態から、時刻ｔ２において第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を活性化するまでの動作は、図２に示す第１の実施形態の読み出し動作の時刻ｔ２までと同様である。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極へ“Ｈ”レベルの電圧が印加され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線へのデータの出力が開始される。
【０１６０】
次に、時刻ｔ３よりも前に、第２のリファレンスワード線ＲＷＬ２及び第２のスイッチ制御信号ＲＥＱ２を順次非活性化する。これにより、第２のスイッチ回路２４を停止して第２のビット線ＢＬ２と第４のビット線ＢＬ４とを切り離した後、トランジスタＴ６，Ｔ８がオフされて第２のリファレンスセル１６及び第４のリファレンスセル１８と第２のビット線ＢＬ２及び第４のビット線ＢＬ４とを切り離す。
【０１６１】
次に、時刻ｔ３のタイミングにおいてセンスアンプ起動信号ＳＡＥを活性化して第１のセンスアンプ２６及び第２のセンスアンプ２８を駆動させる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との電位差が、第１のビット線ＢＬ１が電源電圧Ｖccとなり且つ第２のビット線ＢＬ２が接地電圧Ｖssとなるまで増幅され、第３のビット線ＢＬ３と第４のビット線ＢＬ４との電位差が、第３のビット線ＢＬ３が接地電圧Ｖssとなり且つ第４のビット線ＢＬ４が電源電圧Ｖccとなるまで増幅される。
【０１６２】
次に、時刻ｔ４のタイミングにおいて、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極への電圧の供給が停止され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線へのデータの出力を停止する。
【０１６３】
その後、時刻ｔ５においてセンスアンプ起動信号ＳＡＥを非活性化する以降の工程は、図２に示す第１の実施形態の読み出し動作の時刻ｔ５以降と同様であるため説明を省略する。
【０１６４】
以下、第２の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動について図３を用いて説明する。ただし、図６に示す“Ｌ”レベルは接地電位Ｖss（０Ｖ）であり、また“Ｈ”レベルは電源電圧Ｖcc（＞０Ｖ）であるとする。
【０１６５】
まず、図６に示す時刻ｔ１のタイミングでは、各メモセル及び各リファレンスセルの強誘電体キャパシタＣ１〜Ｃ８には電圧が印加されていない。このため、“１”データを保持する第１のメモリセル１１及び第２のリファレンスセル１６では、強誘電体キャパシタＣ１，Ｃ６の分極電荷量は点Ｃの位置にあり、また“０”データを保持する第３のメモリセル１３及び第４のリファレンスセル１８では、強誘電体キャパシタＣ３，Ｃ８の分極電荷量は点Ｄの位置にある。
【０１６６】
次に、図６に示す時刻ｔ２のタイミングでは、トランジスタＴ１，Ｔ３がオンされ且つ第１のセルプレート線ＣＰ１に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ１，Ｃ３において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。また、トランジスタＴ６，Ｔ８がオンされ且つ第２のリファレンスセルプレート線ＲＣＰ２に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ６，Ｃ８において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。これにより、強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８は０Ｖの状態から負の電圧（−Ｖcc）が印加された状態に変化する。
【０１６７】
これにより、第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅの位置まで曲線３１の上を移動し、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量が点Ｄから点Ｈの位置まで曲線３２の上を移動する。同様に、第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｉの位置に、第４のリファレンスセルでは強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｊの位置にそれぞれ移動する。
【０１６８】
このとき、第１のビット線ＢＬ１には電荷Ｑ３が読み出されて点Ｅに対応する“１”データの電位となり、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には電荷Ｑ２が読み出されて点Ｉ及び点Ｊに対応する基準電位となり、第３のビット線ＢＬ３には電荷Ｑ１が読み出されて点Ｈに対応する“０”データの電位となる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には電位差Ｖ１が生じ、第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には電位差Ｖ２が生じる。
【０１６９】
次に、図６に示す時刻ｔ３のタイミングでは、第１のセンスアンプ２６により電位差Ｖ２が増幅されて第１のビット線ＢＬ１が電源電圧Ｖcc、第２のビット線ＢＬ２が接地電位Ｖssとなる。これにより、第１のメモリセル１１において強誘電体キャパシタＣ１の第１電極には第１のビット線から電源電圧Ｖccが印加され、第２電極には第１のセルプレート線から電源電圧Ｖccが印加された状態となり、従って強誘電体キャパシタＣ１の分極電荷量が点Ｅから点Ｋまで曲線３５の上を移動する。また、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が第２のビット線ＢＬ２から切り離されているため、分極電荷量は点Ｉの位置から移動しない。
【０１７０】
同様に、第２のセンスアンプ２８により電位差Ｖ１が増幅されて第３のビット線ＢＬ３が接地電圧Ｖssに、第４のビット線ＢＬ４が電源電圧Ｖccになるため、第３のメモリセル１３では強誘電体キャパシタＣ３は負の電圧（−Ｖcc）が印加された状態から変化しないので分極電荷量は点Ｈの位置から移動せず、第４のリファレンスセル１８では強誘電体キャパシタＣ８は第４のビット線ＢＬ４から切り離されているため、分極電荷量は点Ｊの位置から移動しない。
【０１７１】
次に、図６に示す時刻ｔ４のタイミングでは、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２が非活性化されるため、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８において、それぞれの強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８に印加された電圧は正の方向に変化する。
【０１７２】
これにより、第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｋから点Ａの位置まで曲線３５の上を移動し、第３のメモリセル１３では強誘電体キャパシタＣ３の分極電荷量は点Ｈから点Ｄの位置まで曲線３２の上を移動する。
【０１７３】
同様に、第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｉから点Ｍの位置まで曲線３６の上を移動し、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｊの位置から点Ｄの位置まで曲線３２の上を移動する。
【０１７４】
続いて、図６に示す時刻ｔ５よりも後に、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリファレンスセル１６においては強誘電体キャパシタＣ６の第１電極にリセットデータ信号ＲＰＤから電源電圧Ｖccが印加されるため、０Ｖの状態から正電圧が印加された状態に変化するので分極電荷量は点Ｍから点Ａまで曲線３５の上を移動し、第４のリファレンスセル１８においては強誘電体キャパシタＣ８の第１電極に接地電圧Ｖssが印加されるため、強誘電体キャパシタＣ８は０Ｖの状態のままであるので分極電荷量は点Ｄのまま移動しない。
【０１７５】
その後、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次非活性化することにより強誘電体キャパシタＣ６，Ｃ８の第１電極が０Ｖとなり、また、第２のリファレンスセルプレート線ＲＣＰ２を非活性化することにより、強誘電体キャパシタＣ６，Ｃ８の第２電極が０Ｖとなる。これにより、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が正電圧が印加された状態から０Ｖの状態に変化するため分極電荷量が点Ａから点Ｃまで曲線３１の上を移動し、第４のリファレンスセル１８では強誘電体キャパシタＣ８は０Ｖの状態のままであるため、分極電荷量は点Ｄのまま変化しない。
【０１７６】
ここで、第３の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動は、“１”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。また、各リファレンスセルの読み出し動作において、“１”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｉ、点Ｍ、点Ａ、点Ｃの順に移動し、“０”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｊ、点Ｄの順に移動する。
【０１７７】
このように、第３の実施形態に係る強誘電体記憶装置によると、第１の実施形態と同様に分極反転量を小さくすることができ、強誘電体記憶装置の書き換え回数特性を向上することが可能である。
【０１７８】
さらに、セルプレート線及びリファレンスセルプレート線をセンスアンプ駆動中にまで活性化することにより、スイッチ制御信号の非活性化時のビット線電位が高くなるため、スイッチ制御信号の非活性化に伴うノイズの影響を低減することができ、信頼性の高い読み出し動作が可能となる。
【０１７９】
なお、本実施形態においても、第１の実施形態の一変形例と同様に、第２のスイッチ制御信号ＲＥＱ２を時刻ｔ２のタイミングよりも前に活性化するにより、第２のスイッチ制御信号ＲＥＱ２の活性化と第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２の活性化期間を並行して高速動作を行うことが可能である。
【０１８０】
（第４の実施形態）
以下、第４の実施形態に係る強誘電体記憶装置について図面を参照しながら説明する。
【０１８１】
なお、本実施形態の強誘電体記憶装置の回路構成は、図１に示す第１の実施形態の強誘電体記憶装置の回路構成と同一であり、制御回路２９による読み出し動作の制御が第１実施形態と異なっている。ここでは本実施形態の読み出し動作について、第１の実施形態との差異を説明する。
【０１８２】
図７は第４の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示している。
【０１８３】
図７に示すように、初期状態から、時刻ｔ２において第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を活性化するまでの動作は、図２に示す第１の実施形態の読み出し動作の時刻ｔ２までと同様である。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極へ“Ｈ”レベルの電圧が印加され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線へのデータの出力が開始される。
【０１８４】
次に、時刻ｔ３よりも前に、第２のスイッチ制御信号ＲＥＱ２及び第２のリファレンスワード線ＲＷＬ２を順次非活性化する。これにより、第２のスイッチ回路２４を停止して第２のビット線ＢＬ２と第４のビット線ＢＬ４とを切り離した後、トランジスタＴ６，Ｔ８がオフされて第２のリファレンスセル１６及び第４のリファレンスセル１８と第２のビット線ＢＬ２及び第４のビット線ＢＬ４とを切り離す。
【０１８５】
次に、時刻ｔ３のタイミングにおいてセンスアンプ起動信号ＳＡＥを活性化して第１のセンスアンプ２６及び第２のセンスアンプ２８を駆動させる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との電位差が、第１のビット線ＢＬ１が電源電圧Ｖccとなり且つ第２のビット線ＢＬ２が接地電圧Ｖssとなるまで増幅され、第３のビット線ＢＬ３と第４のビット線ＢＬ４との電位差が、第３のビット線ＢＬ３が接地電圧Ｖssとなり且つ第４のビット線ＢＬ４が電源電圧Ｖccとなるまで増幅される。
【０１８６】
次に、時刻ｔ４のタイミングにおいて、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極への電圧の供給が停止され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線へのデータの出力を停止する。
【０１８７】
その後、時刻ｔ５においてセンスアンプ起動信号ＳＡＥを非活性化する以降の工程は、図２に示す第１の実施形態の読み出し動作の時刻ｔ５以降と同様であるため説明を省略する。
【０１８８】
以下、第４の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動について図３を用いて説明する。ただし、図７に示す“Ｌ”レベルは接地電位Ｖss（０Ｖ）であり、また“Ｈ”レベルは電源電圧Ｖcc（＞０Ｖ）であるとする。
【０１８９】
まず、図７に示す時刻ｔ１のタイミングでは、各メモセル及び各リファレンスセルの強誘電体キャパシタＣ１〜Ｃ８には電圧が印加されていない。このため、“１”データを保持する第１のメモリセル１１及び第２のリファレンスセル１６では、強誘電体キャパシタＣ１，Ｃ６の分極電荷量は点Ｃの位置にあり、また“０”データを保持する第３のメモリセル１３及び第４のリファレンスセル１８では、強誘電体キャパシタＣ３，Ｃ８の分極電荷量は点Ｄの位置にある。
【０１９０】
次に、図７に示す時刻ｔ２のタイミングでは、トランジスタＴ１，Ｔ３がオンされ且つ第１のセルプレート線ＣＰ１に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ１，Ｃ３において第１電極にはＶssが、第２電極にはＶccが印加される。また、トランジスタＴ６，Ｔ８がオンされ且つ第２のリファレンスセルプレート線ＲＣＰ２に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ６，Ｃ８において第１電極にはＶssが、第２電極にはＶccが印加される。これにより、強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８は０Ｖの状態から負の電圧（−Ｖcc）が印加された状態に変化する。
【０１９１】
これにより、第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅの位置まで曲線３１の上を移動し、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量が点Ｄから点Ｈの位置まで曲線３２の上を移動する。同様に、第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｉの位置に、第４のリファレンスセルでは強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｊの位置にそれぞれ移動する。
【０１９２】
このとき、第１のビット線ＢＬ１には電荷Ｑ３が読み出されて点Ｅに対応する“１”データの電位となり、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には電荷Ｑ２が読み出されて点Ｉ及び点Ｊに対応する基準電位となり、第３のビット線ＢＬ３には電荷Ｑ１が読み出されて点Ｈに対応する“０”データの電位となる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との間には電位差Ｖ１が生じ、第３のビット線ＢＬ３と第４のビット線ＢＬ４との間には電位差Ｖ２が生じる。
【０１９３】
次に、図７に示す時刻ｔ３のタイミングでは、第１のセンスアンプ２６により電位差Ｖ２が増幅されて第１のビット線ＢＬ１が電源電圧Ｖcc、第２のビット線ＢＬ２が接地電位Ｖssとなる。これにより、第１のメモリセル１１において強誘電体キャパシタＣ１の第１電極には第１のビット線から電源電圧Ｖccが印加され、第２電極には第１のセルプレート線から電源電圧Ｖccが印加された状態となり、従って強誘電体キャパシタＣ１の分極電荷量が点Ｅから点Ｋまで曲線３５の上を移動する。また、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が第２のビット線ＢＬ２から切り離されているため、分極電荷量は点Ｉの位置から移動しない。
【０１９４】
同様に、第２のセンスアンプ２８により電位差Ｖ１が増幅されて第３のビット線ＢＬ３が接地電圧Ｖssに、第４のビット線ＢＬ４が電源電圧Ｖccになるため、第３のメモリセル１３では強誘電体キャパシタＣ３は負の電圧（−Ｖcc）が印加された状態から変化しないので分極電荷量は点Ｈの位置から移動せず、第４のリファレンスセル１８では強誘電体キャパシタＣ８は第４のビット線ＢＬ４から切り離されているため、分極電荷量は点Ｊの位置から移動しない。
【０１９５】
次に、図７に示す時刻ｔ４のタイミングでは、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２が非活性化されるため、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８において、それぞれの強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８に印加された電圧は正の方向に変化する。
【０１９６】
これにより、第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｋから点Ａの位置まで曲線３５の上を移動し、第３のメモリセル１３では強誘電体キャパシタＣ３の分極電荷量は点Ｈから点Ｄの位置まで曲線３２の上を移動する。
【０１９７】
同様に、第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｉから点Ｍの位置まで曲線３６の上を移動し、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｊの位置から点Ｄの位置まで曲線３２の上を移動する。
【０１９８】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリファレンスセル１６においては強誘電体キャパシタＣ６の第１電極にリセットデータ信号ＲＰＤから電源電圧Ｖccが印加されるため、０Ｖの状態から正電圧が印加された状態に変化するので分極電荷量は点Ｍから点Ａまで曲線３５の上を移動し、第４のリファレンスセル１８においては強誘電体キャパシタＣ８の第１電極に接地電圧Ｖssが印加されるため、強誘電体キャパシタＣ８は０Ｖの状態のままであるので分極電荷量は点Ｄのまま移動しない。
【０１９９】
その後、図７に示す時刻ｔ５よりも後に、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次非活性化することにより強誘電体キャパシタＣ６，Ｃ８の第１電極が０Ｖとなり、また、第２のリファレンスセルプレート線ＲＣＰ２を非活性化することにより、強誘電体キャパシタＣ６，Ｃ８の第２電極が０Ｖとなる。これにより、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が正電圧が印加された状態から０Ｖの状態に変化するため分極電荷量が点Ａから点Ｃまで曲線３１の上を移動し、第４のリファレンスセル１８では強誘電体キャパシタＣ８は０Ｖの状態のままであるため、分極電荷量は点Ｄのまま変化しない。
【０２００】
ここで、第４の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動は、“１”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持するメモリセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。また、各リファレンスセルの読み出し動作において、“１”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｉ、点Ｍ、点Ａ、点Ｃの順に移動し、“０”データを保持するリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｊ、点Ｐ、点Ｂ、点Ｄの順に移動する。
【０２０１】
このように、第４の実施形態によると、第１の実施形態と同様に分極反転量を小さくすることができ、強誘電体記憶装置の書き換え回数特性を向上することが可能である。
【０２０２】
さらに、セルプレート線及びリファレンスセルプレート線をセンスアンプ駆動中にまで活性化することにより、スイッチ制御信号の非活性化時のビット線電位が高くなるため、スイッチ制御信号の非活性化に伴うノイズの影響を低減することができ、信頼性の高い読み出し動作が可能となる。
【０２０３】
なお、本実施形態においても、第１の実施形態の一変形例と同様に、第２のスイッチ制御信号ＲＥＱ２を時刻ｔ２のタイミングよりも前に活性化するにより、第２のスイッチ制御信号ＲＥＱ２の活性化と第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２の活性化期間を並行して高速動作を行うことが可能である。
【０２０４】
（第５の実施形態）
以下、第５の実施形態に係る強誘電体記憶装置について図面を参照しながら説明する。
【０２０５】
なお、本実施形態の強誘電体記憶装置の回路構成は、図１に示す第１の実施形態の強誘電体記憶装置の回路構成と同一であり、制御回路２９による読み出し動作の制御が第１実施形態と異なっている。ここでは本実施形態の読み出し動作について、第１の実施形態との差異を説明する。
【０２０６】
図８は第５の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示している。
【０２０７】
図８に示すように、初期状態から、時刻ｔ１においてビット線プリチャージ信号ＢＰを非活性化するまでは、図２に示す第１の実施形態の読み出し動作の時刻ｔ１までと同様である。
【０２０８】
次に、時刻ｔ２のタイミングにおいて、第１のワード線ＷＬ１、第１のセルプレート線ＣＰ１、第２のリファレンスワード線ＲＷＬ２及び第２のリファレンスセルプレート線ＲＣＰ２を活性化する。
【０２０９】
これにより、トランジスタＴ１，Ｔ３がオンされると共に強誘電体キャパシタＣ１，Ｃ３の第２電極に“Ｈ”レベルの電圧が印加されて、第１のメモリセル１１及び第３のメモリセル１３に保持されたデータがそれぞれ第１のビット線ＢＬ１及び第３のビット線ＢＬ３に出力される。
【０２１０】
また、トランジスタＴ６，Ｔ８がオンされると共に強誘電体キャパシタＣ６，Ｃ８の第２電極に“Ｈ”レベルの電圧が印加されて、第２のリファレンスセル１６及び第４のリファレンスセル１８に保持された“１”データ及び“０”データがそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【０２１１】
次に、時刻ｔ３のタイミングにおいて、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２を非活性化する。これにより、強誘電体キャパシタＣ１，Ｃ３及び強誘電体キャパシタＣ６，Ｃ８のそれぞれの第２電極への電圧の供給が停止され、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８から各ビット線へのデータの出力を停止する。
【０２１２】
その後、時刻ｔ４のタイミングよりも前に、第２のスイッチ制御信号ＲＥＱ２を所定の期間活性状態にする。これにより、第２のスイッチ回路２４が駆動して第２のビット線ＢＬ２と第４のビット線ＢＬ４とがイコライズされるため、第２のビット線ＢＬ２及び第４のビット線ＢＬ４は、“１”データに対応する電位と“０”データに対応する電位との中間の電位がリファレンスレベルとなる。
【０２１３】
続いて、第２のリファレンスワード線ＲＷＬ２を順次非活性化する。これにより、トランジスタＴ６，Ｔ８がオフされて第２のリファレンスセル１６及び第４のリファレンスセル１８と第２のビット線ＢＬ２及び第４のビット線ＢＬ４とを切り離す。
【０２１４】
次に、時刻ｔ４のタイミングにおいてセンスアンプ起動信号ＳＡＥを活性化して第１のセンスアンプ２６及び第２のセンスアンプ２８を駆動させる。これにより、第１のビット線ＢＬ１と第２のビット線ＢＬ２との電位差が、第１のビット線ＢＬ１が電源電圧Ｖccとなり且つ第２のビット線ＢＬ２が接地電圧Ｖssとなるまで増幅され、第３のビット線ＢＬ３と第４のビット線ＢＬ４との電位差が、第３のビット線ＢＬ３が接地電圧Ｖssとなり且つ第４のビット線ＢＬ４が電源電圧Ｖccとなるまで増幅される。
【０２１５】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリセット回路２０及び第４のリセット回路２２を用いて第２のリファレンスセル１６及び第４のリファレンスセル１８への再書き込みを行う。このとき、第２のリファレンスセル１６においては、強誘電体キャパシタＣ６の第１電極に接地電圧Ｖssが供給されているため“０”データが書き込まれ、また第４のリファレンスセル１８においては、強誘電体キャパシタＣ８の第１電極にリセットデータ信号ＲＰＤとして“Ｈ”レベルの電圧が供給されることため“１”データが書き込まれる。
【０２１６】
その後、ビット線プリチャージ信号ＢＰを活性化すると共に、第１のワード線ＷＬ１、リセットデータ信号ＲＰＤ、第２のリセット制御信号ＲＰＧ２を順次非活性化して初期状態と同じ状態に戻し、読み出し動作が完了する。
【０２１７】
以下、第５の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動について図３を用いて説明する。ただし、図８に示す“Ｌ”レベルは接地電位Ｖss（０Ｖ）であり、また“Ｈ”レベルは電源電圧Ｖcc（＞０Ｖ）であるとする。
【０２１８】
まず、図８に示す時刻ｔ１のタイミングでは、各メモセル及び各リファレンスセルの強誘電体キャパシタＣ１〜Ｃ８には電圧が印加されていない。このため、“１”データを保持する第１のメモリセル１１及び第２のリファレンスセル１６では、強誘電体キャパシタＣ１，Ｃ６の分極電荷量は点Ｃの位置にあり、また“０”データを保持する第３のメモリセル１３及び第４のリファレンスセル１８では、強誘電体キャパシタＣ３，Ｃ８の分極電荷量は点Ｄの位置にある。
【０２１９】
次に、図８に示す時刻ｔ２のタイミングでは、トランジスタＴ１，Ｔ３がオンされ且つ第１のセルプレート線ＣＰ１に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ１，Ｃ３において第１電極には接地電圧Ｖssが、第２電極には電源電圧Ｖccが印加される。また、トランジスタＴ６，Ｔ８がオンされ且つ第２のリファレンスセルプレート線ＲＣＰ２に“Ｈ”レベルの電圧として電源電圧Ｖccが印加されるため、強誘電体キャパシタＣ６，Ｃ８において第１電極にはＶssが、第２電極にはＶccが印加される。これにより、強誘電体キャパシタＣ１，Ｃ３，Ｃ６，Ｃ８は０Ｖの状態から負の電圧（−Ｖcc）が印加された状態に変化する。
【０２２０】
これにより、第１のメモリセル１１では強誘電体キャパシタＣ１の分極電荷量が点Ｃから点Ｅの位置まで曲線３１の上を移動し、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量が点Ｄから点Ｈの位置まで曲線３２の上を移動する。また、このとき第２のスイッチ回路２４は停止状態であるため、第２のビット線ＢＬ２及び第４のビット線ＢＬ４のビット線容量は第１のビット線ＢＬ１と同じであるため、“１”データを保持する第２のリファレンスセル１６では強誘電体キャパシタＣ６の分極電荷量が点Ｃから点Ｅの位置に、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｄから点Ｈの位置にそれぞれ移動する。
【０２２１】
このとき、第１のビット線ＢＬ１及び第２のビット線ＢＬ２には電荷Ｑ３が読み出されて点Ｅに対応する“１”データの電位となり、第３のビット線ＢＬ３及び第４のビット線ＢＬ４には電荷Ｑ１が読み出されて点Ｈに対応する“０”データの電位となる。
【０２２２】
次に、図８に示す時刻ｔ３のタイミングでは、第１のセルプレート線ＣＰ１及び第２のリファレンスセルプレート線ＲＣＰ２が非活性化されるため、第１のメモリセル１１、第３のメモリセル１３、第２のリファレンスセル１６及び第４のリファレンスセル１８において、それぞれの強誘電体キャパシタに印加される電圧は負の電圧（−Ｖcc）から０Ｖに変化する。
【０２２３】
これにより、第１のメモリセル１１では、強誘電体キャパシタＣ１の分極電荷量が点Ｅから点Ｋの位置まで曲線３５の上を移動する。また、第３のメモリセル１３では、強誘電体キャパシタＣ３の分極電荷量は点Ｈから点Ｄの位置まで曲線３２の上を移動する。
【０２２４】
同様に、第２のリファレンスセル１１では、強誘電体キャパシタＣ６の分極電荷量が点Ｅから点Ｋの位置まで曲線３６の上を移動する。また、第４のリファレンスセル１８では強誘電体キャパシタＣ８の分極電荷量が点Ｈの位置から点Ｄの位置まで曲線３２の上を移動する。
【０２２５】
次に、図８に示す時刻ｔ４のタイミングよりも前に、第２のスイッチ制御信号ＲＥＱ２の活性化により、がイコライズされることにより、第２のビット線ＢＬ２と第４のビット線ＢＬ４の電位は点Ｅの“１”データの電位と、点Ｈに対応する“０”データの電位の中間の電位となる。
【０２２６】
次に、図８に示す時刻ｔ４のタイミングでは、第１のセンスアンプ２６により電位差が増幅されて第１のビット線ＢＬ１が電源電圧Ｖcc、第２のビット線ＢＬ２が接地電位Ｖssとなる。これにより、第１のメモリセル１１では、強誘電体キャパシタＣ１の第１電極にはＶccが印加された状態となる。従って強誘電体キャパシタＣ１の分極電荷量が点Ｋから点Ａまで曲線３５の上を移動する。また、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が第２のビット線ＢＬ２から切り離されているため、分極電荷量は点Ｋの位置から移動しない。
【０２２７】
同様に、第２のセンスアンプ２８により電位差が増幅されて第３のビット線ＢＬ３が接地電圧Ｖssに、第４のビット線ＢＬ４が電源電圧Ｖccになるため、第３のメモリセル１３では強誘電体キャパシタＣ３は０Ｖのまま変化しないので分極電荷量は点Ｄの位置から移動せず、また、第４のリファレンスセル１８では強誘電体キャパシタＣ８は第４のビット線ＢＬ４から切り離されているため、分極電荷量は点Ｄの位置から移動しない。
【０２２８】
続いて、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次活性化することにより、第２のリファレンスセル１６においては強誘電体キャパシタＣ６の第１電極にリセットデータ信号ＲＰＤから電源電圧Ｖccが印加され、第４のリファレンスセル１８においては強誘電体キャパシタＣ８の第１電極に接地電圧Ｖssが印加されるため、強誘電体キャパシタＣ６は０Ｖの状態から正電圧が印加された状態に変化するので分極電荷量は点Ｋから点Ａまで曲線３５の上を移動し、強誘電体キャパシタＣ８は０Ｖの状態のままであるので分極電荷量は点Ｄのまま移動しない。
【０２２９】
その後、図８に示す時刻ｔ５のタイミングよりも後に、リセットデータ信号ＲＰＤ及び第２のリセット制御信号ＲＰＧ２を順次非活性化することにより強誘電体キャパシタＣ６，Ｃ８の第１電極が０Ｖとなり、また、第２のリファレンスセルプレート線ＲＣＰ２を非活性化することにより、強誘電体キャパシタＣ６，Ｃ８の第２電極が０Ｖとなる。これにより、第２のリファレンスセル１６では、強誘電体キャパシタＣ６が正電圧が印加された状態から０Ｖの状態に変化するため分極電荷量が点Ａから点Ｃまで曲線３１の上を移動し、第４のリファレンスセル１８では強誘電体キャパシタＣ８は０Ｖの状態のままであるため、分極電荷量は点Ｄのまま変化しない。
【０２３０】
ここで、第５の実施形態に係る強誘電体記憶装置の読み出し動作に伴う強誘電体キャパシタの分極電荷量の移動は、メモリセルとリファレンスセルとで同じ移動経路となり、“１”データを保持するメモリセル及びリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｃから点Ｅ、点Ｋ、点Ａ、点Ｃの順に移動し、“０”データを保持するメモリセル及びリファレンスセルでは強誘電体キャパシタの分極電荷量が点Ｄから点Ｈ、点Ｂ、点Ｄの順に移動する。従って、本実施形態の強誘電体記憶装置の分極反転量は、図３に示す点Ｃと点Ｅとの間の電荷量ＱＳＷ２となり、第１の実施形態の分極反転量ＱＳＷ１よりも小さくなる。
【０２３１】
このように、第５の実施形態の強誘電体記憶装置によると、第１の実施形態よりも分極反転量を小さくすることができ、強誘電体記憶装置の書き換え回数特性をより向上することが可能である。
【０２３２】
また、リファレンスセルのそれぞれから“１”データ及び“０”データをビット線に出力した後にスイッチ制御信号を活性化することにより、強誘電体キャパシタの容量がビット線に付加されない状態でビット線がイコライズされるため、Ｖ１とＶ２とがほぼ等しい高精度のリファレンスレベルを発生することができる。
【０２３３】
【発明の効果】
本発明の強誘電体記憶装置によると、リファレンスセルを用いて基準電位を生成する際に、リファレンスセルと該リファレンスセルと接続されたビット線とを切り離す動作をセンスアンプの駆動開始よりも前に行うことにより、センスアンプの駆動中にリファレンスセルを構成する強誘電体キャパシタの分極電荷量が変化しないため、メモリセルの読み出し動作におけるリファレンスセルの反転分極量を小さくして強誘電体記憶装置の書き換え回数特性を向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る強誘電体記憶装置を示す回路図である。
【図２】本発明の第１の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図３】本発明の第１の実施形態に係る強誘電体記憶装置における強誘電体キャパシタのヒステリシス特性を示すグラフである。
【図４】本発明の第１の実施形態の一変形例に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図５】本発明の第２の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図６】本発明の第３の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図７】本発明の第４の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図８】本発明の第５の実施形態に係る強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図９】従来の強誘電体記憶装置を示す回路図である。
【図１０】従来の強誘電体記憶装置の読み出し動作における動作タイミングを示す図である。
【図１１】従来の強誘電体記憶装置の強誘電体キャパシタのヒステリシス特性を示すグラフである。
【符号の説明】
１１ 第１のメモリセル
１２ 第２のメモリセル
１３ 第３のメモリセル（第１のメモリセル）
１４ 第４のメモリセル（第２のメモリセル）
１５ 第１のリファレンスセル
１６ 第２のリファレンスセル
１７ 第３のリファレンスセル（第１のリファレンスセル）
１８ 第４のリファレンスセル（第２のリファレンスセル）
１９ 第１のリセット回路
２０ 第２のリセット回路
２１ 第３のリセット回路
２２ 第４のリセット回路
２３ 第１のスイッチ回路
２４ 第２のスイッチ回路
２５ 第１のプリチャージ回路
２６ 第１のセンスアンプ
２７ 第２のプリチャージ回路
２８ 第２のセンスアンプ
２９ 制御回路
３１ 曲線
３２ 曲線
３３ 容量負荷線
３４ 容量負荷線
３５ 曲線
３６ 曲線
３７ 曲線
ＢＬ１ 第１のビット線
ＢＬ２ 第２のビット線
ＢＬ３ 第３のビット線（第１のビット線）
ＢＬ４ 第４のビット線（第２のビット線）
ＷＬ１ 第１のワード線
ＷＬ２ 第２のワード線
ＣＰ１ 第１のセルプレート線
ＣＰ２ 第２のセルプレート線
ＲＷＬ１ 第１のリファレンスワード線
ＲＷＬ２ 第２のリファレンスワード線
ＲＣＰ１ 第１のリファレンスセルプレート線
ＲＣＰ２ 第２のリファレンスセルプレート線
ＲＰＧ１ 第１のリセット制御信号
ＲＰＧ２ 第２のリセット制御信号
ＲＥＱ１ 第１のスイッチ制御信号
ＲＥＱ２ 第２のスイッチ制御信号
ＲＰＤ リセットデータ信号
ＢＰ ビット線プリチャージ信号
ＳＡＥ センスアンプ起動信号
Ｔ トランジスタ
Ｃ 強誘電体キャパシタ
Claims (2)
- それぞれが第１のビット線及び第２のビット線からなる複数のビット線対と、
前記ビット線対ごとの電位差を増幅する複数のセンスアンプと、
前記複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタ並びにソース及びドレインがそれぞれ該強誘電体キャパシタの第１電極及び前記第１のビット線と接続されたトランジスタによって構成されたメモリセルと、
前記複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタ並びにソース及びドレインがそれぞれ該強誘電体キャパシタの第１電極及び前記第２のビット線と接続されたトランジスタによって構成され、互いに隣接するビット線対同士で互いに異なるデータを保持するリファレンスセルと、
前記メモリセルにおけるトランジスタのゲート同士を接続するワード線と、
前記リファレンスセルにおけるトランジスタのゲート同士を接続するリファレンスワード線と、
前記メモリセルにおける強誘電体キャパシタの第２電極同士を接続するセルプレート線と、
前記リファレンスセルにおける強誘電体キャパシタの第２電極同士を接続するリファレンスセルプレート線と、
前記メモリセル、リファレンスセル及びセンスアンプの読み出し動作を制御する制御回路と、
前記複数のビット線対において、互いに隣接するビット線対の前記第２のビット線同士を接続するスイッチ回路とを備え、
前記制御回路は、前記リファレンスワード線及びリファレンスセルプレート線を所定の期間活性化した後、前記リファレンスワード線を非活性化し、その後前記スイッチ回路を所定の期間駆動し、その後前記センスアンプを駆動し、前記センスアンプの駆動中には前記スイッチ回路を駆動しないことを特徴とする強誘電体記憶装置。 - それぞれが、第１のビット線及び第２のビット線からなる複数のビット線対と、複数のビット線対の電位差を増幅する複数のセンスアンプと、複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタと、ソース及びドレインがそれぞれ該強誘電体キャパシタの第１電極及び第１のビット線と接続されたトランジスタとによって構成されたメモリセルと、複数のビット線対のそれぞれに形成され、データを保持する強誘電体キャパシタと、ソース及びドレインがそれぞれ該強誘電体キャパシタの第１電極及び第２のビット線と接続されたトランジスタとによって構成され、隣接するビット線対同士で互いに異なるデータを保持するリファレンスセルと、複数のビット線対において、互いに隣接するビット線対の第２のビット線同士を接続するスイッチ回路と、メモリセルにおけるトランジスタのゲート同士を接続するワード線と、リファレンスセルにおけるトランジスタのゲート同士を接続するリファレンスワード線と、メモリセルにおける強誘電体キャパシタの第２電極同士を接続するセルプレート線と、リファレンスセルにおける強誘電体キャパシタの第２電極同士を接続するリファレンスセルプレート線と、メモリセル、リファレンスセル、スイッチ回路及びセンスアンプの読み出し動作を制御する制御回路とを備えた強誘電体記憶装置の読み出し方法であって、
前記リファレンスワード線及びリファレンスセルプレート線を所定の期間活性化する第１の工程と、
前記第１の工程よりも後に、前記リファレンスワード線を非活性化する第２の工程と、
前記第２の工程よりも後に、前記スイッチ回路を駆動するためのスイッチ制御信号を活性化する第３の工程と、
前記第３の工程よりも後に、前記スイッチ制御信号を非活性化する第４の工程と、
前記第４の工程よりも後に、前記センスアンプを所定の期間駆動する第５の工程を備えていることを特徴とする強誘電体記憶装置の読み出し方法。
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