JP2006338747A - 強誘電体記憶装置 - Google Patents

Abstract

【課題】ノーマルセルから読み出したデータの電位をリファレンスセルのリファレンスレベルと比較して、その読み出しデータが”Ｈ”データか”Ｌ”データかを判別する強誘電体記憶装置において、ノーマルセルからのデータの読み出し時には、前記リファレンスレベルを常に所定の一定レベルに保持する。
【解決手段】最初にノーマルセルからデータを読み出す際には、リファレンスセルがリラクゼーション状態にあるため、そのノーマルセルからデータを読み出す前に、リファレンスセルをリセットする。その後、そのノーマルセルからデータを読み出し、次いでリファレンスセルをリセットする。他のアドレスのノーマルセルから２回目以降のデータを読み出す際には、リファレンスセルがリセット状態にあるので、最初と第２回目以降とではリファレンスレベルは同一である。
【選択図】図１

Description

本発明は強誘電体記憶装置に関し、特に、リファレンスレベルの発生技術に関するものである。

近年、強誘電体記憶装置は、製造プロセスの微細化と大容量化とに伴って、現状の２トランジスタ２強誘電体キャパシタ型のメモリセルから、メモリセルサイズを縮小することができる１トランジスタ１強誘電体キャパシタ型のメモリセルが採用されている。１トランジスタ１強誘電体キャパシタ型は、通常のメモリセル（以下、ノーマルセルという）に加えて、リファレンスセルを必要とし、高信頼性を実現するためには、リファレンスレベルの発生技術が重要となってきている。強誘電体記憶装置におけるリファレンスレベル発生技術としては、従来、特許文献１に記載された技術がある。

以下、前記特許文献１に記載された従来の強誘電体記憶装置について、図面を参照しながら説明する。

図３はリセット状態及びリラクゼーション状態のノーマルセル及びリファレンスセルからデータを読み出す時のヒステリシス曲線上の軌跡と、“Ｈ”レベル、“Ｌ”レベル及びリファレンスレベルの関係を示す図、図８は従来の強誘電体記憶装置のメモリアレイ構成図、図９は従来の強誘電体記憶装置の動作タイミングチャート、図１０は従来の強誘電体記憶装置のノーマルセルとリファレンスセルとの物理配置イメージと動作概略を示す図である。

従来の強誘電体記憶装置について、以下、図３、図８〜図１０を参照しながら説明する。

図３において、（ａ）はリセット状態のメモリセル及びリファレンスセルの“Ｈ”データと“Ｌ”データとを読み出す時の状態を示したものであり、同図（ｂ）はリラクゼーション状態にあるメモリセル及びリファレンスセルの“Ｈ”データと“Ｌ”データとを読み出す時の状態を示したものであり、同図（ｃ）はリセット状態のリファレンスセルからデータを読み出してリファレンスレベルを発生した時の“Ｈ”レベル、“Ｌ”レベル及びリファレンスレベルの関係を示したものであり、同図（ｄ）はリラクゼーション状態にあるリファレンスセルからデータを読み出してリファレンスレベルを発生した時の“Ｈ”レベル、“Ｌ”レベル及びリファレンスレベルの関係を示したものである。

図８において、ＢＰはビット線プリチャージ信号、ＳＡＥはセンスアンプ起動信号、ＷＬ１〜ＷＬｎは第１〜第ｎのワード線、ＣＰ１〜ＣＰｎは第１〜第ｎのセルプレート線、ＲＷＬ１、ＲＷＬ２は第１及び第２のリファレンスワード線、ＲＣＰ１、ＲＣＰ２は第１及び第２のリファレンスセルプレート線、ＲＥＱ１、ＲＥＱ２は第１及び第２のリファレンスイコライズ信号、ＲＤＩＮは“Ｈ”データリセットデータ、ＸＲＤＩＮは“Ｌ”データリセットデータ、ＲＳＴはリファレンスリセット信号、ＢＬ１〜ＢＬ８ｍ（ｍ：整数）は第１〜第８ｍのビット線、１１はセルプレートドライバー回路、１２はリファレンスセル制御回路、１３はセンスアンプ及びビット線プリチャージ制御回路、１４はセンスアンプ及びビット線プリチャージ回路、１５は周辺回路、１６はロウデコーダ回路、１７は８ビットのノーマルセルアレイ、１８は８ビット線分のリファレンスセル、Ｔ１〜Ｔ７は第１〜第７のＭＯＳトランジスタ、Ｃ１〜Ｃ４は第１〜第４の強誘電体キャパシタである。

前記第１のＭＯＳトランジスタＴ１のゲートが第１のワード線ＷＬ１に接続され、そのドレインが第１のビット線ＢＬ１に接続され、そのソースが第１の強誘電体キャパシタＣ１の第１の電極に接続され、第１の強誘電体キャパシタＣ１の第２の電極が第１のセルプレート線ＣＰ１に接続され、第２のＭＯＳトランジスタＴ２のゲートが第１のワード線ＷＬ１に接続され、そのドレインが第４のビット線ＢＬ４に接続され、そのソースが第２の強誘電体キャパシタＣ２の第１の電極に接続され、第２の強誘電体キャパシタＣ２の第２の電極が第１のセルプレート線ＣＰ１に接続されている。また、第５のＭＯＳトランジスタＴ５のゲートが第１のリファレンスイコライズ信号ＲＥＱ１に、そのドレインが第２のビット線ＢＬ２に、そのソースが第３のビット線ＢＬ３に接続され、第６のＭＯＳトランジスタＴ６のゲートがリファレンスリセット信号ＲＳＴに、そのドレインが第３の強誘電体キャパシタＣ３の第１の電極に、そのソースが“Ｌ”データリセットデータＸＲＤＩＮに、第３の強誘電体キャパシタＣ３の第２の電極が第１のリファレンスセルプレート線ＲＣＰ１に接続され、第７のＭＯＳトランジスタＴ７のゲートがリファレンスリセット信号ＲＳＴに、そのドレインが第４の強誘電体キャパシタＣ４の第１の電極に、そのソースが“Ｈ”データリセットデータＲＤＩＮに、第４の強誘電体キャパシタＣ４の第２の電極が第１のリファレンスセルプレート線ＲＣＰ１に接続されている。

図９において、ＢＰはビット線プリチャージ信号、ＷＬ１は第１のワード線、ＣＰ１は第１のセルプレート線、ＲＥＱ１は第１のリファレンスイコライズ信号、ＲＷＬ１は第１のリファレンスワード線、ＲＣＰ１は第１のリファレンスセルプレート線、ＳＡＥはセンスアンプ起動信号、ＢＬ１〜ＢＬ４は第１〜第４のビット線である。

図１０は、ノーマルセル及びリファレンスセルの物理的な配置イメージを示すと共に、１つのアドレスでアクセスされるノーマルセルとリファレンスセルの単位を枠内で示したものである。同図（ａ）は、ノーマルセル及びリファレンスセル共に全てリラクゼーション状態にあることを黒丸で示している。同図（ｂ）は、ノーマルセルの特定アドレスをアクセスした後のノーマルセル（斜線で示した部分）とリファレンスセルとの状態を示したものであり、リラクゼーション状態にあるセルを図中黒丸で、アクセスされてリセット状態にあるセルを図中白丸で示している。

従来の強誘電体記憶装置について、（８×ｎ×ｍ）個のノーマルセルと（８×２×ｍ）個のリファレンスセルとで構成される場合に、第１の強誘電体キャパシタＣ１及び第４の強誘電体キャパシタＣ４に“Ｈ”データが保持され、第２の強誘電体キャパシタＣ２及び第３の強誘電体キャパシタＣ３に“Ｌ”データが保持され、ノーマルセルとリファレンスセルがリセット状態にある場合を例として説明する。すなわち、図３（ａ）のように、リセット状態では、“Ｈ”データは点Ａの状態に、“Ｌ”データは点Ｅの状態にある。

従来の強誘電体記憶装置では、先ず、図９のタイミングｔ０１でビット線プリチャージ信号ＢＰを“Ｌ”にすることにより、第１〜第８ｍの全てのビット線ＢＬ１〜ＢＬ８ｍがフローティング状態になる。その後、図９のタイミングｔ０２で第１のリファレンスイコライズ信号ＲＥＱ１を、タイミングｔ０３で第１のワード線ＷＬ１と第１のリファレンスワード線ＲＷＬ１とを、タイミングｔ０４で第１のセルプレート線ＣＰ１と第１のリファレンスセルプレート線ＲＣＰ１とを“Ｈ”レベルにして、図８の第１の強誘電体キャパシタＣ１と第４の強誘電体キャパシタＣ４とから“Ｈ”データを、第２の強誘電体キャパシタＣ２と第３の強誘電体キャパシタＣ３とから“Ｌ”データを読み出す。そうすると、“Ｈ”データは図３（ａ）の点Ａの状態から点Ｂの状態へ、“Ｌ”データは点Ｅの状態から点Ｄの状態になり、第１のビット線ＢＬ１に“Ｈ”データが、第４のビット線ＢＬ４に“Ｌ”データが、第２のビット線ＢＬ２と第３のビット線ＢＬ３とにリファレンスレベルが読み出される。点Ｍと点Ｂ及び点Ｎと点Ｄを結ぶ直線の傾きは、ビット線容量に等しい。リファレンスレベルの発生方式として、図８の第５のＭＯＳトランジスタＴ５によって２個のリファレンスセル（即ち、強誘電体キャパシタＣ３及びＣ４）をイコライズしながら、リファレンスセルからデータを読み出す方式であり、“Ｈ”データの強誘電体容量（図３（ａ）の点Ｂの接線Ｃｓｈ１）と“Ｌ”データの強誘電体容量（図３（ａ）の点Ｄの接線Ｃｓｌ１）とが異なる部分（Ｃｓｈ１＞Ｃｓｌ１）でイコライズする関係上、図３（ｂ）のように、リファレンスレベルを“Ｈ”レベルと“Ｌ”レベルとの真中に設定するためには、“Ｌ”データを保持するリファレンスセルの個数ｘを“Ｈ”データを保持するリファレンスセルの個数ｙよりも多くする必要がある。

その後、図９のタイミングｔ０５で第１のセルプレート線ＣＰ１と第１のリファレンスセルプレート線ＲＣＰ１とを、タイミングｔ０６で第１のリファレンスワード線ＲＷＬ１を、タイミングｔ０７で第１のリファレンスイコライズ信号ＲＥＱ１を“Ｌ”にして、タイミングｔ０９でセンスアンプ（図示せず）により読み出しデータを増幅する。

タイミングｔ１０で第１のセルプレート線ＣＰ１と第１のリファレンスセルプレート線ＲＣＰ１とを“Ｈ”にすることにより、ノーマルセル及びリファレンスセルへの“Ｌ”データの再書き込み（リセット）が実施され、タイミングｔ１１で第１のリファレンスセルプレート線ＲＣＰ１を“Ｌ”にすることにより、リファレンスセルへの“Ｈ”データの再書き込みが実施され、タイミングｔ１２で第１のセルプレート線ＣＰ１を“Ｌ”にすることにより、ノーマルセルへの“Ｈ”データの再書き込み（リセット）が実施される。最後に、タイミングｔ１４でビット線プリチャージ信号ＢＰを“Ｈ”に、センスアンプ起動信号ＳＡＥを“Ｌ”に、タイミングｔ１６で第１のワード線ＷＬ１を“Ｌ”にすることにより、動作が終了する。

次に、従来の強誘電体記憶装置において、ノーマルセル及びリファレンスセルが各々への書き込み動作の後にデータ保存され、リラクゼーション状態になった場合について説明する。

ノーマルセル及びリファレンスセルの“Ｈ”データは図３（ｂ）の点Ｐの状態に、“Ｌ”データは図３（ｂ）の点Ｑの状態にある。ノーマルセル及びリファレンスセルからデータを読み出すと、“Ｈ”データは点Ｐの状態から点Ｇの状態に、“Ｌ”データは点Ｑの状態から点Ｊの状態になり、点Ｇの接線Ｃｓｈ２と点Ｊの接線Ｃｓｌ２との強誘電体容量に応じた電荷が読み出され、図８の第１〜第８ｍの全てのビット線ＢＬ１〜ＢＬ８ｍをイコライズすることにより、リファレンスレベルが発生される。リラクゼーション状態では、点Ｇにおける接点Ｃｓｈ２＜点Ｂにおける接点Ｃｓｈ１、点Ｊにおける接点Ｃｓｌ２＞点Ｄにおける接点Ｃｓｌ１であること、及び、“Ｌ”データを保持するリファレンスセルの個数ｘを“Ｈ”データを保持するリファレンスセルの個数ｙよりも多くしていることにより、リファレンスレベルは、図３（ｄ）のように、リラクゼーションした“Ｈ”レベルと“Ｌ”レベルとの真中（点線で示した部分）よりも“Ｈ”データ側にシフトしたレベルとなる。ちなみに、“Ｈ”データの個数ｙと“Ｌ”データの個数ｘとが等しい場合には、リラクゼーションした”Ｈ”レベルと“Ｌ”レベルとの真中（点線で示した部分）となる。
特開２００４−５５００７号公報

しかしながら、前記従来の強誘電体記憶装置では、ノーマルセルからのデータの読み出しについて、最初の読み出しと２番目以降の読み出しとでは、リファレンスレベルが異なるという課題があった。以下、この様子を詳述する。

すなわち、前記従来の強誘電体記憶装置について、ノーマルセル及びリファレンスセルの全てが書き込み後に保存されてリラクゼーション状態にある時の動作について図９を用いて説明すると、ある任意のアドレスのデータを読み出すときは、図３（ｄ）のようにリラクゼーションしたノーマルセルの“Ｈ”レベルと“Ｌ”レベル、及びリファレンスレベルの関係で読み出しが実施される。

しかし、その読み出しが終了した後は、そのデータ読み出しをしたノーマルセル、及びリファレンスセルは、共に、リセット状態に戻る。このため、次のあるアドレスのノーマルセルからデータを読み出す時には、そのデータ読み出しするノーマルセルの“Ｈ”レベルと“Ｌ”レベルとは、図３（ｄ）のようになる一方、リファレンスレベルは、図３（ｃ）のようになって、図３（ｄ）に示した位置関係のリファレンスレベルとはならず、リラクゼーション状態にある“Ｈ”レベルと“Ｌ”レベルのほぼ真中に設定されることになる。その結果、図３（ｄ）のような１番目に読み出しが実施されるノーマルセルの“Ｈ”レベル、“Ｌ”レベル及びリファレンスレベルの関係と、２番目以降に読み出しが実施されるノーマルセルの“Ｈ”レベル、“Ｌ”レベル及びリファレンスレベルの関係が異なってしまう欠点があった。

本発明は、前記の課題に着目し、その目的は、最初と２回目以降のデータ読み出し時には、常にリファレンスレベルを同一レベルに設定することにある。

前記目的を達成するために、本発明では、最初のデータ読み出し時のリファレンスセルはリラクゼーション状態にあり、一方、２回目以降のデータ読み出し時のリファレンスセルはリセット状態にある点に着目し、常にリセット状態のリファレンスセルに基づいてリファレンスレベルを設定する。

すなわち、請求項１記載の発明の強誘電体記憶装置は、多数の強誘電体記憶素子で構成されたノーマルセルと、リファレンスセルと、前記多数のノーマルセルのうち１個のノーマルセルのデータを読み出すとき、前記ファレンスセルのリファレンスレベルを読み出す制御回路と、前記ノーマルセルから読み出されたデータの電位と前記リファレンスセルのリファレンスレベルとの電位差を増幅するセンスアンプとを備えた強誘電体記憶装置において、前記制御回路は、前記リファレンスレベルを、前記リファレンスセルに高電位側データが保持されたときと低電位側データが保持されたときとの間の読み出し電位差が前記リファレンスセルの状態に応じて最大となる場合の前記高電位側データと前記低電位側データの両電位の間の電位であって、且つ、前記センスアンプの感度以上の所定の電位、に設定することを特徴とする。

請求項２記載の発明は、前記請求項１記載の強誘電体記憶装置において、前記リファレンスセルは複数個備えられ、前記制御回路は、前記複数のリファレンスセルのうち２個以上のリファレンスセルをイコライズして、リファレンスレベルを発生することを特徴とする。

請求項３記載の発明は、前記請求項２記載の強誘電体記憶装置において、前記制御回路は、高電位側データを保持するリファレンスセルの個数と、低電位側データを保持するリファレンスセルの個数との個数比を変化させて、リファレンスレベルを変化させることを特徴とする。

請求項４記載の発明は、前記請求項３記載の強誘電体記憶装置において、前記高電位側データを保持するリファレンスセルの個数と前記低電位側データを保持するリファレンスセルの個数との個数比は、誘電体記憶素子以外の不揮発性メモリ若しくはラッチ回路に記憶され、又は物理ヒューズ若しくは電気ヒューズにより設定されることを特徴とする。

請求項５記載の発明は、前記請求項２記載の強誘電体記憶装置において、前記制御回路は、前記多数のノーマルセルのうち１個以上のノーマルセルをアクセスする前に、前記全てのリファレンスセルをリセットすることを特徴とする。

請求項６記載の発明は、前記請求項５記載の強誘電体記憶装置において、前記制御回路は、前記ノーマルセルのアクセス前での前記全てのリファレンスセルのリセットに際し、そのリセット時間を、前記ノーマルセルに対するデータ書き込み時間よりも短く設定することを特徴とする。

請求項７記載の発明は、前記請求項６記載の強誘電体記憶装置において、前記制御回路は、前記ノーマルセルをアクセスした後に、前記リファレンスセルにデータを再書き込みしないことを特徴とする。

請求項８記載の発明は、前記請求項６記載の強誘電体記憶装置において、前記制御回路は、前記ノーマルセルをアクセスした後に、前記リファレンスセルにデータを再書き込みすることを特徴とする。

請求項９記載の発明は、前記請求項１〜８の何れか１項に記載の強誘電体記憶装置において、前記リファレンスセルは、常誘電体キャパシタで構成されることを特徴とする。

以上により、請求項１〜９記載の発明の強誘電体記憶装置では、ノーマルセルからの最初と第２回目以降とのデータ読み出し時には、リファレンスセルのリファレンスレベルが同一レベル、例えばノーマルセル（強誘電体素子）のリセット状態でのリファレンスレベルに統一される。従って、最初と第２回目以降のデータ読み出し時には、その読み出しデータは常に同一レベルのリファレンスレベルを基準に、Ｈ又はＬデータとして読み出される。

特に、請求項６記載の発明では、ノーマルセルへのデータ書き込みに関しては、リテンションを考慮して強誘電体キャパシタへの電圧印加時間を設定する必要があるが、リファレンスセルのリセットがノーマルセルへのアクセス前に行われる関係上、リファレンスセルに対する電圧印加時間は、そのリファレンスセルの強誘電体キャパシタをリセットできる最小限の電圧印加時間に設定することができる。従って、ノーマルセルの強誘電体キャパシタへの電圧印加時間よりも短く設定することができるので、複数個のノーマルセルに１個のリファレンスセルが対応する構成の場合であっても、リファレンスセルの総合ストレス印加時間をノーマルセルの総合ストレス印加時間と同等にすることが可能である。

以上説明したように、請求項１〜９記載の発明の強誘電体記憶装置によれば、最初に読み出しが実施されるノーマルセルと、２番目以降に読み出しが実施されるノーマルセルについて、リファレンスレベルが全て同一レベルにできるので、最初及び２番目以降のデータ読み出しを正確に行うことができる。

特に、請求項６記載の発明では、リファレンスセルへのストレス印加時間をノーマルセルとほぼ同等にできるので、リファレンスセルの信頼性の向上を図る事が可能である。

以下、本発明の実施形態の強誘電体記憶装置について、図面を参照しながら説明する。
（第１の実施形態）
以下、本発明の第１の実施形態の強誘電体記憶装置を説明する。

図１は本発明の第１の実施形態のメモリアレイ構成図、図２は本発明の第１の実施形態の動作タイミングチャート、図３はリセット状態及びリラクゼーション状態のノーマルセル（強誘電体記憶素子）、リファレンスセルからデータを読み出す時のヒステリシス曲線上の軌跡と、“Ｈ”レベル、“Ｌ”レベル及びリファレンスレベルの関係とを示す図、図５は本実施形態のリラクゼーション状態のノーマルセル及びリファレンスセルをリセットする時のヒステリシス曲線上の軌跡を示す図、図６は本実施形態のリファレンスセルをリセットする時のヒステリシス曲線上の軌跡を示す図、図７は本実施形態のノーマルセルとリファレンスセルとの物理配置イメージと動作概略とを示す図である。

先ず、本実施形態の強誘電体記憶装置について、図１〜図３及び図５〜図７を参照しながら説明する。

図１において、ＢＰはビット線プリチャージ信号、ＳＡＥはセンスアンプ起動信号、ＷＬ１〜ＷＬｎは第１〜第ｎのワード線、ＣＰ１〜ＣＰｎは第１〜第ｎのセルプレート線、ＲＷＬ１、ＲＷＬ２は第１及び第２のリファレンスワード線、ＲＣＰ１、ＲＣＰ２は第１及び第２のリファレンスセルプレート線、ＲＥＱ１、ＲＥＱ２は第１及び第２のリファレンスイコライズ信号、ＲＤＩＮは“Ｈ”データリセットデータ、ＸＲＤＩＮは“Ｌ”データリセットデータ、ＲＳＴはリファレンスリセット信号、ＢＬ１〜ＢＬ８ｍ（ｍ：整数）は第１〜第８ｍのビット線、１１はセルプレートドライバー回路、１２はリファレンスセル制御回路、１３はセンスアンプ及びビット線プリチャージ制御回路、１４はセンスアンプ及びビット線プリチャージ回路、１５は周辺回路、１６はロウデコーダ回路、１７は８ビットのノーマルセルアレイ、１８は８ビット線分のリファレンスセルである。前記リファレンスセル制御回路１２とロウデコーダ回路１６とにより、多数のリファレンスセル１７のリファレンスレベルを読み出す制御回路を構成する。

また、Ｔ１〜Ｔ７は第１〜第７のＭＯＳトランジスタ、Ｃ１〜Ｃ４は第１〜第４の強誘電体キャパシタであり、第１のＭＯＳトランジスタＴ１のゲートが第１のワード線ＷＬ１に接続され、そのドレインが第１のビット線ＢＬ１に接続され、そのソースが第１の強誘電体キャパシタＣ１の第１の電極に接続され、第１の強誘電体キャパシタＣ１の第２の電極が第１のセルプレート線ＣＰ１に接続され、第２のＭＯＳトランジスタＴ２のゲートが第１のワード線ＷＬ１に接続され、そのドレインが第４のビット線ＢＬ４に接続され、そのソースが第２の強誘電体キャパシタＣ２の第１の電極に接続され、第２の強誘電体キャパシタＣ２の第２の電極が第１のセルプレート線ＣＰ１に接続されている。

また、第５のＭＯＳトランジスタＴ５のゲートが第１のリファレンスイコライズ信号ＲＥＱ１に、そのドレインが第２のビット線ＢＬ２に、そのソースが第３のビット線ＢＬ３に接続され、第６のＭＯＳトランジスタＴ６のゲートがリファレンスリセット信号ＲＳＴに、そのドレインが第３の強誘電体キャパシタＣ３の第１の電極に、そのソースが“Ｌ”データリセットデータに、第３の強誘電体キャパシタＣ３の第２の電極が第１のリファレンスセルプレート線ＲＣＰ１に接続され、第７のＭＯＳトランジスタＴ７のゲートがリファレンスリセット信号ＲＳＴに、そのドレインが第４の強誘電体キャパシタＣ４の第１の電極に、そのソースが“Ｈ”データリセットデータに、第４の強誘電体キャパシタＣ４の第２の電極が第１のリファレンスセルプレート線ＲＣＰ１に接続されている。また、第８のＭＯＳトランジスタＴ８のゲートが第１のリファレンスイコライズ信号ＲＥＱ１に、そのドレインが第５のＭＯＳトランジスタＴ５のソース（即ち、第３のビット線ＢＬ３）に接続され、そのソースが他の第５のＭＯＳトランジスタＴ５のドレイン（即ち、第６のビット線ＢＬ６）に接続される。第２のリファレンスイコライズ信号ＲＥＱ２の系統にも、第５のＭＯＳトランジスタＴ５と同様の第９のＭＯＳトランジスタＴ９と、第８のＭＯＳトランジスタＴ８と同様の第１０のＭＯＳトランジスタＴ１０とが配置される。

更に、図２において、ＢＰはビット線プリチャージ信号、ＳＡＥはセンスアンプ起動信号、ＷＬ１は第１のワード線、ＣＰ１は第１のセルプレート線、ＲＷＬ１は第１のリファレンスワード線、ＲＣＰ１は第１のリファレンスセルプレート線、ＲＥＱ１、ＲＥＱ２は第１及び第２のリファレンスイコライズ信号、ＲＤＩＮは“Ｈ”データリセットデータ、ＸＲＤＩＮは“Ｌ”データリセットデータ、ＲＳＴはリファレンスリセット信号、ＢＬ１〜ＢＬ４は第１〜第４のビット線である。

図３において、同図（ａ）はノーマルセル及びリファレンスセルのリセット状態にある“Ｈ”データ（高電位側データ）及び“Ｌ”データ（低電位側データ）を読み出す時のヒステリシス曲線上の軌跡を示した図、同図（ｂ）はノーマルセル及びリファレンスセルがリラクゼーション状態にある際に“Ｈ”データと“Ｌ”データとを読み出す場合のヒステリシス曲線上の軌跡を示した図であり、各図において、横軸は電圧を、縦軸は分極電荷量を表している。同図（ｃ）はノーマルセル及びリファレンスセルがリセット状態にある際に“Ｈ”データと“Ｌ”データとを読み出した場合の“Ｈ”レベル、“Ｌ”レベルとリファレンスレベルとの関係を示した図、同図（ｄ）はノーマルセル及びリファレンスセルが共にリラクゼーション状態にある際に“Ｈ”データ及び“Ｌ”データを読み出した時の“Ｈ”レベル、“Ｌ”レベルとリファレンスレベルとの関係を示した図であり、各図において、横軸は時間を、縦軸は電圧を表している。

本実施形態の強誘電体記憶装置について、（８×ｎ×ｍ）個のノーマルセルと（８×２×ｍ）個のリファレンスセルとで構成される場合に、第１の強誘電体キャパシタＣ１と第４の強誘電体キャパシタＣ４とに“Ｈ”データが保持され、第２の強誘電体キャパシタＣ２と第３の強誘電体キャパシタＣ３とに“Ｌ”データが保持され、ノーマルセルとリファレンスセルにデータが書き込まれた後に保存されて、リラクゼーション状態にある場合を例として説明する。すなわち、図３（ｂ）のようにリセット状態で点Ａの状態にある“Ｈ”データは点Ｐの状態に、リセット状態で点Ｅの状態にある“Ｌ”データは点Ｑの状態にあり、図７（ａ）に示したように、ノーマルセル及びリファレンスセルは、全てリラクゼーション状態にある。

本実施形態の強誘電体記憶装置では、先ず、図２のタイミングｔ０１でビット線プリチャージ信号ＢＰを“Ｌ”にすることにより、図１の第１〜第８ｍの全てのビット線ＢＬ１〜ＢＬ８ｍがフローティング状態になる。その後、図１のタイミングｔ０２で“Ｈ”データリセットデータＲＤＩＮを、タイミングｔ０３でリファレンスリセット信号ＲＳＴを、タイミングｔ０４で第１のリファレンスセルプレート線ＲＣＰ１を“Ｈ”にすることにより、リファレンスセルの“Ｌ”データをリセットし、タイミングｔ０５で第１のリファレンスセルプレート線ＲＣＰ１を“Ｌ”にすることにより、リファレンスセルの“Ｈ”データをリセットする。すなわち、図５の点Ｐの状態にある“Ｈ”データは点Ｆを経由して点Ａの状態になり、“Ｌ”データは点Ｊから点Ｃを経由して点Ｅの状態にリセットされ、図７（ｂ）に示したように、ノーマルセルはリラクゼーション状態（黒丸で示す）、リファレンスセルはリセット状態（白丸で示す）になる。

次に、図７（ｂ）の斜線で示した部分のノーマルセルをアクセスするに際し、タイミングｔ０８で第１のリファレンスイコライズ信号ＲＥＱ１を、タイミングｔ０９で第１のワード線ＷＬ１と第１のリファレンスワード線ＲＷＬ１とを、タイミングｔ１０で第１のセルプレート線ＣＰ１と第１のリファレンスセルプレート線ＲＣＰ１とを“Ｈ”レベルにして、図１の第１の強誘電体キャパシタＣ１と第４の強誘電体キャパシタＣ４とから“Ｈ”データを、第２の強誘電体キャパシタＣ２と第３の強誘電体キャパシタＣ３とから“Ｌ”データを各々読み出す。そうすると、“Ｈ”データは図３（ｂ）の点Ｐの状態から点Ｇの状態へ、“Ｌ”データは点Ｑの状態から点Ｊの状態になり、第１のビット線ＢＬ１に“Ｈ”データが、第４のビット線ＢＬ４に“Ｌ”データが、第２のビット線ＢＬ２と第３のビット線ＢＬ３とにリファレンスレベルが読み出される。点Ｒと点Ｇ及び点Ｓと点Ｊを結ぶ直線の傾きはビット線容量に等しい。

リファレンスレベル発生方式は、図１に内部構成を示した１個のリファレンスセル１８内において、第５及び第８のＭＯＳトランジスタＴ５、Ｔ８によって４個のリファレンスセル（強誘電体キャパシタＣ３及びＣ４）をイコライズしながら、リファレンスセルからデータを読み出して、１つのリファレンスレベルを４本のビット線ＢＬ２、ＢＬ３、ＢＬ６、ＢＬ７に共通に出力し、合計ｍ個のリファレンスセル１８では、４ｍ個のリファレンスセル（強誘電体キャパシタＣ３及びＣ４）をイコライズして、１つのリファレンスレベルを４ｍ本のビット線に共通に出力する方式である。

ここで、“Ｈ”データの強誘電体容量（図３（ｂ）の点Ｇの接線Ｃｓｈ２）と“Ｌ”データの強誘電体容量（図３（ｂ）の点Ｊの接線Ｃｓｌ２）とが異なる部分（Ｃｓｈ２＞Ｃｓｌ２）でイコライズすること、及び、リファレンスセルの“Ｈ”データの強誘電体容量がリセット状態にある場合（図３（ａ）の点Ｂの接線Ｃｓｈ１）よりも小さく（Ｃｓｈ２＜Ｃｓｈ１）、また、リファレンスセルの“Ｌ”データの強誘電体容量がリセット状態にある場合（図３（ａ）の点Ｄの接線Ｃｓｌ１）よりも大きく（Ｃｓｌ２＞Ｃｓｌ１）なる関係上、図３（ｄ）のようにリファレンスレベルを“Ｈ”レベルと“Ｌ”レベルとの真中（点線部分）にするためには、リファレンスセルがリセット状態にある場合よりも、“Ｌ”データを保持するリファレンスセルの個数ｘを多くしなければならない。“Ｈ”データ及び“Ｌ”データを保持するリファレンスセルの各個数ｙ、ｘは、“Ｈ”データと“Ｌ”データとの電位差がワースト（最大）となる場合に、その“Ｈ”データと“Ｌ”データとの間の電位であって且つセンスアンプの感度以上の所定の電位となる最適な電位ポイントに設定する。

その後、図２のタイミングｔ１２で第１のセルプレート線ＣＰ１と第１のリファレンスセルプレート線ＲＣＰ１とを、タイミングｔ１３で第１のリファレンスワード線ＲＷＬ１を、タイミングｔ１４で第１のリファレンスイコライズ信号ＲＥＱ１を“Ｌ”にして、タイミングｔ１６でセンスアンプ（図示せず）により読み出しデータを増幅する。タイミングｔ１７で第１のセルプレート線ＣＰ１を“Ｈ”にすることにより、ノーマルセルへの“Ｌ”データの再書き込み（リセット）が実施され、タイミングｔ１９で第１のセルプレート線ＣＰ１を“Ｌ”にすることにより、ノーマルセルへの“Ｈ”データの再書き込みが実施される。

最後に、タイミングｔ２１でセンスアンプ起動信号ＳＡＥを“Ｌ”に、ビット線プリチャージ信号ＢＰを“Ｈ”に、タイミングｔ２３で第１のワード線ＷＬ１を“Ｌ”にすることにより、動作が終了する。

本実施形態の強誘電体記憶装置では、ノーマルセルについては、データを書き込む際、リテンションを考慮して強誘電体キャパシタへの電圧印加時間を設定すべきである。しかし、リファレンスセルについては、ノーマルセルにアクセスする前にリセットするので、リファレンスセルの強誘電体キャパシタがリセットできる電圧印加時間に設定することができる。そのため、ノーマルセルの強誘電体キャパシタへの電圧印加時間よりも短くすることができる。この詳細を、図２の動作タイミングチャートと図６のヒステリシス曲線とを用いて以下に説明する。

すなわち、ノーマルセルについては、リテンションを考慮して“Ｈ”データから“Ｌ”データに書き換える際は、図２の期間ｔ１７−ｔ１９間で、図６の点Ａの状態から点Ｃの状態を経由して点Ｅの状態になる。また、“Ｌ”データから“Ｈ”データに書き換える時は、図２の期間ｔ１９−ｔ２１間で、図６の点Ｅの状態から点Ｆの状態を経由して点Ａの状態になる。

一方、図２のタイミングｔ０４でリセットする時のリファレンスセルの状態は、前回の読み出しサイクルにおけるノーマルセルの読み出しデータに依存する。すなわち、ノーマルセルの読み出しデータが“Ｈ”データの時は、リファレンスセルは“Ｌ”データに増幅された後に、リファレンスセルの強誘電体キャパシタへの印加電圧が０Ｖになるために、図６の点Ｅの状態にある。逆に、ノーマルセルの読み出しデータが“Ｌ”データの時は、リファレンスセルは“Ｈ”データに増幅された後に、リファレンスセルの強誘電体キャパシタへの印加電圧が０Ｖになるために、図６の点Ａの状態にある。リファレンスセルのリセット時間の最大値は、“Ｈ”データにリセットされるリファレンスセルが“Ｌ”の状態にある場合と、その反対に、“Ｌ”データにリセットされるリファレンスセルが“Ｈ”の状態にある場合である。その状態で、リファレンスセルの書き換え時間を図２の期間ｔ０４−ｔ０５間のようにノーマルセルよりも短くした場合には、“Ｈ”の状態から“Ｌ”の状態にリセットするときは、図６の点Ａの状態から点Ｃ’の状態を経由して点Ｅ’の状態に、一方、“Ｌ”の状態から“Ｈ”の状態にリセットするときは、図６の点Ｅの状態から点Ｆ’の状態を経由して点Ａ’の状態になる。点Ａ’の状態と点Ｅ’の状態とからリファレンスセルの読み出しが実施され、イコライズ時のリファレンスセルの強誘電体容量値は、図６の点Ｂ’の接線Ｃｓｈ３’と点Ｄ’の接線Ｃｓｌ３’となる。この接線Ｃｓｈ３’と接線Ｃｓｌ３’とは、リファレンスセルのリセット時間がノーマルセルのリセット時間と同じ場合の点Ｂの接線Ｃｓｈ３及び点Ｄの接線Ｃｓｌ３と比較して、Ｃｓｈ３’＜Ｃｓｈ３、Ｃｓｌ３’>Ｃｓｌ３であって、“Ｌ”データの容量値の方が大きいため、“Ｌ”データを保持するリファレンスセルの個数ｘをノーマルセルのリセット時間と同じ場合よりも多くする必要がある。

以上のように、本施形態の強誘電体記憶装置では、複数のリファレンスセルをイコライズしてリファレンスレベルを発生する場合、リラクゼーション状態にあるノーマルセルの全てに対して常にリセットされた同じリファレンスレベルを用いてデータを読み出すことができると共に、リファレンスセルの強誘電体キャパシタへの電圧印加時間をノーマルセルよりも２桁くらい短くすることができるので、リファレンスセルの強誘電体キャパシタへのストレスをノーマルセルの強誘電体キャパシタへのストレスと同等にすることが可能である。
（第２の実施形態）
次に、本発明の第２の実施形態の強誘電体記憶装置について、図面を参照しながら説明する。

図４は本発明の第２の実施形態の動作タイミングチャート、図６は本実施形態のリファレンスセルをリセットする時のヒステリシス曲線上の軌跡を示す図である。

本実施形態の強誘電体記憶装置について、図４及び図６を参照しながら説明する。本実施形態が前記第１の実施形態と異なる点は、図４の期間ｔ１７−ｔ１８間に第１のリファレンスセルプレート線ＲＣＰ１は“Ｈ”になっている点である。図４のタイミングｔ１４までは、前記第１の実施形態の動作説明と同様であるので、その説明を省略する。

以下、本実施形態が前記第１の実施形態と異なる動作について説明する。図４のタイミングｔ１５で“Ｈ”データリセットデータＲＤＩＮを、タイミングｔ１６でリファレンスリセット信号ＲＳＴを、タイミングｔ１７で第１のリファレンスプレート線ＲＣＰ１を“Ｈ”にすることにより、リファレンスセルの“Ｈ”データのリセットを実施する。次に、タイミングｔ１８で第１のリファレンスプレート線ＲＣＰ１を“Ｌ”にすることにより、“Ｌ”データのリセットが実施される。そして、タイミングｔ１９で“Ｈ”データリセットデータＲＤＩＮを、タイミングｔ２０でリファレンスリセット信号ＲＳＴを“Ｌ”にすることにより、リファレンスセルへのリセットを終了する。

その時、前記第１の実施形態と同様に、リファレンスセルのリセット時間がノーマルセルよりも短いので、リセット終了時には、リファレンスセルの“Ｈ”データは図６の点Ａ’の状態に、“Ｌ”データは図６の点Ｅ’の状態にある。その状態から、次の読み出しサイクルの図４の期間ｔ０２−ｔ０７間のタイミングで実施されるリファレンスセルのリセット動作では、図６の点Ａ’の状態にある”Ｈ“データは点Ｆの状態を経由して点Ａの状態に、点Ｅ’の状態にある“Ｌ”データは点Ｃの状態を経由して点Ｅの状態になる。

以上のように、本実施形態の強誘電体記憶装置では、リセット後のリファレンスセルの“Ｈ”データと“Ｌ”データとをノーマルセルと同じ状態である図６の点Ａの状態と点Ｅの状態にすることができるので、前記第１の実施形態のようにリファレンスセルのリセット状態がノーマルセルと異なる時と比較して、リファレンスレベルをノーマルセルの“Ｈ”データと“Ｌ”データとの真中に設定し易くなる。ここで、“Ｈ”データと“Ｌ”データとのリファレンスセルの個数ｙ、ｘは、“Ｈ”データと“Ｌ”データとの電位差がワーストとなる条件で最適なポイントに設定する。

前記第１及び第２の実施形態の強誘電体記憶装置では、“Ｈ”データと“Ｌ”データとの読み出し電位差がワーストとなる時に、リファレンスレベルが最適値となるように設定される“Ｈ”データを保持するリファレンスセルの個数ｙと“Ｌ”データを保持するリファレンスセルの個数ｘとは、図１のノーマルセル１７の一部に保持されていて、ノーマルセル及びリファレンスセルの分布により、最適値を変更することができる。

また、リファレンスレベルが最適化されるリファレンスセルの個数ｙ、ｘは、強誘電体素子以外の不揮発性メモリやラッチ回路に記憶したり、物理ヒューズ又は電気ヒューズを用いて設定しても良い。これ等の場合には、これ等の個数ｙ、ｘをノーマルセルの強誘電体キャパシタに保持するよりもデータの信頼性を向上させることができる。

尚、前記第１及び第２の実施形態において、リファレンスレベルの発生に強誘電体キャパシタではなく、常誘電体キャパシタを使用した場合であっても本発明を適用できるのは勿論であり、同様の効果を得ることができる。

以上説明したように、本発明は、ノーマルセルからのデータ読み出しについて、最初と２番目以降のデータ読み出しとでリファレンスレベルを同一レベルにして、データ読み出しを常に正確に行うことができるので、低電圧で且つ高信頼性が要求される強誘電体記憶装置等として有用である。

本発明の第１及び第２の実施形態の強誘電体記憶装置が備えるメモリアレイの構成を示す図である。 本発明の第１の実施形態の動作タイミングチャート図である。 （ａ）及び（ｂ）はノーマルセル及びリファレンスセルからデータを読み出す時のヒステリシス曲線上の軌跡を示し、（ａ）はリセット状態の場合を示す図、（ｂ）はリラクゼーション状態の場合を示す図である。（ｃ）及び（ｄ）はノーマルセル及びリファレンスセルからデータを読み出す時の“Ｈ”レベル、“Ｌ”レベル及びリファレンスレベルの関係を示し、（ｃ）はリセット状態の場合を示す図、（ｄ）はリラクゼーション状態の場合を示す図である。 本発明の第２の実施形態の動作タイミングチャート図である。 本発明の第１及び第２の実施形態において、リラクゼーション状態のノーマルセル及びリファレンスセルをリセットする時のヒステリシス曲線上の軌跡を示す図である。 本発明の第１及び第２の実施形態において、リファレンスセルをリセットする時のヒステリシス曲線上の軌跡を示す図である。 本発明の第１及び第２の実施形態において、ノーマルセル及びリファレンスセルの物理配置のイメージと動作概略とを示し、（ａ）はノーマルセル及びリファレンスセルの全てがリラクゼーション状態にある場合を示す図、（ｂ）はノーマルセルがリラクゼーション状態にあり且つリファレンスセルがリセット状態にある場合を示す図である。 従来の強誘電体記憶装置のメモリアレイ構成を示す図である。 同従来の強誘電体記憶装置の動作タイミングチャート図である。 従来の強誘電体記憶装置のノーマルセル及びリファレンスセルの物理配置イメージと動作概略とを示し、（ａ）はノーマルセル及びリファレンスセルの全てがリラクゼーション状態にある場合を示す図、（ｂ）はアクセスされたノーマルセル及び全てのリファレンスセルがリセット状態にあり且つ残りのノーマルセルがリラクゼーション状態にある場合を示す図である。

符号の説明

ＢＰ ビット線プリチャージ信号
ＳＡＥ センスアンプ起動信号
ＷＬ１〜ＷＬｎ 第１〜第ｎのワード線
ＣＰ１〜ＣＰｎ 第１〜第ｎのセルプレート線
ＲＷＬ１〜ＲＷＬ２ 第１及び第２のリファレンスワード線
ＲＣＰ１〜ＲＣＰ２ 第１及び第２のリファレンスセルプレート線
ＲＥＱ１〜ＲＥＱ２ 第１及び第２のリファレンスイコライズ信号
ＲＤＩＮ “Ｈ”データリセットデータ
ＸＲＤＩＮ “Ｌ”データリセットデータ
ＲＳＴ リファレンスリセット信号
ＢＬ１〜ＢＬ８ｍ 第１〜第８ｍのビット線
１１ セルプレートドライバー回路
１２ リファレンスセル制御回路（制御回路）
１３ センスアンプ及びビット線プリチャージ制御回路
１４ センスアンプ及びビット線プリチャージ回路
１５ 周辺回路
１６ ロウデコーダ回路（制御回路）
１７ ８ビットのノーマルセルアレイ
１８ ８ビット線分のリファレンスセル
Ｔ１〜Ｔ７ 第１〜第７のＭＯＳトランジスタ
Ｃ１〜Ｃ４ 第１〜第４の強誘電体キャパシタ
Ｃｓｈ１ 点Ｂにおける接線
Ｃｓｌ１ 点Ｄにおける接線
Ｃｓｈ２ 点Ｇにおける接線
Ｃｓｌ２ 点Ｊにおける接線
ＱＨ１ 点Ａの状態にあるデータを読み出す時の電荷量
ＱＬ１ 点Ｅの状態にあるデータを読み出す時の電荷量
ＱＨ２ 点Ｐの状態にあるデータを読み出す時の電荷量
ＱＬ２ 点Ｑの状態にあるデータを読み出す時の電荷量
Ｈ１ 点Ａの状態にあるデータを読み出す時の
近似強誘電体容量値
Ｌ１ 点Ｅの状態にあるデータを読み出す時の
近似強誘電体容量値
Ｈ２ 点Ｐの状態にあるデータを読み出す時の
近似強誘電体容量値
Ｌ２ 点Ｑの状態にあるデータを読み出す時の
近似強誘電体容量値
Ｃｓｈ３ 点Ｂにおける接線
Ｃｓｌ３ 点Ｄにおける接線
Ｃｓｈ３’ 点Ｂ’における接線
Ｃｓｌ３’ 点Ｄ’における接線

Claims (9)

1. 多数の強誘電体記憶素子で構成されたノーマルセルと、
   リファレンスセルと、
   前記多数のノーマルセルのうち１個のノーマルセルのデータを読み出すとき、前記ファレンスセルのリファレンスレベルを読み出す制御回路と、
   前記ノーマルセルから読み出されたデータの電位と前記リファレンスセルのリファレンスレベルとの電位差を増幅するセンスアンプとを備えた強誘電体記憶装置において、
   前記制御回路は、
   前記リファレンスレベルを、前記リファレンスセルに高電位側データが保持されたときと低電位側データが保持されたときとの間の読み出し電位差が前記リファレンスセルの状態に応じて最大となる場合の前記高電位側データと前記低電位側データの両電位の間の電位であって、且つ、前記センスアンプの感度以上の所定の電位、に設定する
   ことを特徴とする強誘電体記憶装置。
2. 前記請求項１記載の強誘電体記憶装置において、
   前記リファレンスセルは複数個備えられ、
   前記制御回路は、
   前記複数のリファレンスセルのうち２個以上のリファレンスセルをイコライズして、リファレンスレベルを発生する
   ことを特徴とする強誘電体記憶装置。
3. 前記請求項２記載の強誘電体記憶装置において、
   前記制御回路は、
   高電位側データを保持するリファレンスセルの個数と、低電位側データを保持するリファレンスセルの個数との個数比を変化させて、リファレンスレベルを変化させる
   ことを特徴とする強誘電体記憶装置。
4. 前記請求項３記載の強誘電体記憶装置において、
   前記高電位側データを保持するリファレンスセルの個数と前記低電位側データを保持するリファレンスセルの個数との個数比は、
   誘電体記憶素子以外の不揮発性メモリ若しくはラッチ回路に記憶され、又は物理ヒューズ若しくは電気ヒューズにより設定される
   ことを特徴とする強誘電体記憶装置。
5. 前記請求項２記載の強誘電体記憶装置において、
   前記制御回路は、
   前記多数のノーマルセルのうち１個以上のノーマルセルをアクセスする前に、前記全てのリファレンスセルをリセットする
   ことを特徴とする強誘電体記憶装置。
6. 前記請求項５記載の強誘電体記憶装置において、
   前記制御回路は、
   前記ノーマルセルのアクセス前での前記全てのリファレンスセルのリセットに際し、そのリセット時間を、前記ノーマルセルに対するデータ書き込み時間よりも短く設定する
   ことを特徴とする強誘電体記憶装置。
7. 前記請求項６記載の強誘電体記憶装置において、
   前記制御回路は、
   前記ノーマルセルをアクセスした後に、前記リファレンスセルにデータを再書き込みしない
   ことを特徴とする強誘電体記憶装置。
8. 前記請求項６記載の強誘電体記憶装置において、
   前記制御回路は、
   前記ノーマルセルをアクセスした後に、前記リファレンスセルにデータを再書き込みする
   ことを特徴とする強誘電体記憶装置。
9. 前記請求項１〜８の何れか１項に記載の強誘電体記憶装置において、
   前記リファレンスセルは、常誘電体キャパシタで構成される
   ことを特徴とする強誘電体記憶装置。

Images