JP2006294135A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、リファレンス電流／電位発生手段として、閾値変化型不揮発メモリーセルを用いた半導体記憶装置において、そのリファレンスセルの閾値を短時間で設定することを目的とする。
【解決手段】本発明は、データを記憶するメモリーセル側の領域で、検査工程中も書込み／消去を行わず初期状態で残しておくメモリーセルを設け、そのセルを基準としてリファレンスセルのベリファイを行いながら、リファレンスセルのＶｔ設定を行う。
【選択図】図２

Description

本発明は、トランジスタのチャネル上の静電荷の量によってデータを記憶するメモリーセルを備えたＥＥＰＲＯＭやフラッシュメモリなどの不揮発性半導体記憶装置に関するものである。それらのメモリーは電源を供給しない間もデータを保持することができることを特徴とする。

半導体基板上に素子を集積してデータを記憶する半導体記憶装置には、大きく分けて電源を供給している間のみデータを保持できる揮発性メモリーと、電源の供給が無い間もデータを保持できる不揮発性メモリーの２つの種類があり、さらにそれぞれの中で方式や使い方によって分類される。その後者の不揮発性メモリーの中で、現在最も良く用いられている方式の一つに、電気的に書込みと消去が可能なフラッシュＥＥＰＲＯＭがある。そのデバイスとしてＭＯＳトランジスタのチャネル上に周りを酸化膜等で絶縁されたフローティングゲートを形成したフローティング型メモリーセルが主流であった。そのフローティングゲートに電子を注入または電子を引き抜くことでＭＯＳトランジスタのソース−ドレイン間電流が流れ始めるゲート電圧しきい値（以下Ｖｔと略す。）を変化させてデータを記憶するものである。

図１９は現在広く用いられているスタック型のフラッシュＥＥＰＲＯＭメモリーセルの断面図である。基板Ｓｕｂ上にフローティングゲートＦＧと、その電位をコントロールするためのコントロールゲートＣＧが形成され、その両端にソースＳとドレインＤが配置されたトランジスタ構造をしている。また、コントロールゲートＣＧとフローティングゲートＦＧの間にはＯＮＯ膜が、フローティングゲートＦＧと基板Ｓｕｂには、熱酸化によって形成された結晶欠陥の少ないＳｉＯ₂膜が形成されている。実際のメモリーアレイでは、このメモリーセルが半導体基板上の縦方向および横方向に連続して多数配置され、ワード線ＷＬやソース線やビット線によって、それぞれコントロールゲートＣＧやソースＳやドレインＤに電位Ｖg、Ｖs、Ｖdが供給される。

図２０は、従来のフラッシュＥＥＰＲＯＭのメモリーアレイ周辺部を模式的に描いたものである。また、図２１は図２０のメモリーアレイ１０１やリファレンスセル１０５の内部を示した回路図である。図２１に示す様にメモリーアレイ１０１には複数のメモリーセルＭ００〜Ｍｎｍが縦および横方向にアレイ状に配置されており、それらのメモリーセルのコントロールゲートは横方向に共通ノードであるワード線ＷＬ０〜ＷＬｎに接続されている。例えばメモリーセルＭ００、Ｍ０１、Ｍ０２、．．．Ｍ０ｍのコントロールゲートはワード線ＷＬ０に接続されている。また、メモリーセルのドレインは縦方向に共通ノードであるビット線ＢＬ１〜ＢＬｍに接続されている。例えばメモリーセルＭ０１、Ｍ１１、Ｍ２１、．．．Ｍｎ１のドレインはビット線ＢＬ１に接続されている。また、それらのセルは同時にソース線ＳＬ０にも接続されている。それらワード線およびビット線およびソース線は図２０に示すロウデコーダー１０２とコラムデコーダー１０３によって電位を供給することができる。

また図２１において、メモリーセルＭ００〜Ｍｎｍからデータを読み出す際の判定の基準となる電圧や電流を生成するリファレンスセルＲ０はメモリーセルと同様にワード線ＲＷＬとソース線ＲＳＬに接続され、ビット線ＲＢＬを通じてセンスアンプＳＡに接続されている。このリファレンスセルＲ０はＣＭＯＳトランジスタではなく、メモリーセルと同じ不揮発性メモリー（フラッシュＥＥＰＲＯＭ）が用いられている。一般的に、基準となる電圧や電流には高い精度が要求されるので、それを生成するリファレンスセルに許される特性バラツキ範囲は狭い。リファレンスセルにＣＭＯＳトランジスタを用いた場合は、必ず製造上の特性バラツキが生じるので、歩留まり低下や、その特性バラツキ許容範囲を広げるための高度な回路設計によるチップ面積増加が起こった。これに対し、不揮発性メモリーを用いた場合は、リファレンスセルの製造上の特性バラツキを、検査におけるリファレンスセルのＶｔ調整によって対処できるので、前述の様な歩留まり低下やチップ面積増加は起こらない。さらにセンスアンプなど読み出し系回路の特性バラツキも、不揮発性メモリーを用いたリファレンスセルによって調整が可能で、より多くの動作マージンやスペック向上が望めるのである。本発明は、この様なリファレンスセルにメモリーセルと同じ不揮発性メモリーを用いたメモリー装置の、検査コストの削減に関することである。

不揮発性メモリーの検査では、データ保持特性を保証するために高温放置を伴うスクリーニングを実施するのが一般的である。図２２は従来のメモリー装置の検査フローを示した簡略図であり、最初にリファレンスセルのＶｔを最適値に設定した後に書込／消去／読み出し検査を行い、その後高温放置する。その時、リファレンスセルとして用いている不揮発性メモリーに対しても高温ストレスが加わるためにＶｔ変動が発生する。ストレス印加後に検査を行うためには、このＶｔ変動を修復（Ｖｔを検査初期の設定値に復元）する必要がある。

図２３は従来のメモリー装置のリファレンスセルのＶｔ初期設定および復元方法を示したフローチャートである。最初にセル電流を測定し、所望の電流値に達していなかった場合、リファレンスセルに対してバイアス電圧を印加してリファレンスセルのＶｔを変化させる（以後、この動作をリファレンスセルへの書込と言う）。このセル電流測定と書込動作を所望のセル電流値になるまで繰り返す。このＶｔ初期設定完了時のリファレンスセル電流を記憶しておき、Ｖｔ復元時は、その記憶してある電流値と同じセル電流になるまで、リファレンスセルに対してセル電流測定と書込動作を繰り返す。

なお、この出願の発明に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
特開２００４−３９０７５号公報

ところが、前述した様にリファレンスセル特性には高い精度が要求されるため、リファレンスセルのＶｔを初期設定時のＶｔに正確に復元する必要があり、そのためには弱いバイアス電圧条件で書き込みを行い、少しずつＶｔを変化させてリファレンスセル電流によるベリファイを繰り返すことを行わなければならない。一般的に電流測定には長い時間が必要であり、それを複数回繰り返すことは、検査時間を大きく増加させ、製品のコストを上昇させている。本発明は、検査工程中に繰り返し行われるＶｔ復元に要する時間を削減することを主な目的とする。また同時にリファレンスセルＶｔの初期設定に要する時間を短縮することも目的とする。

以上の様な課題に対し本発明は、リファレンスセルのリファレンスとして、ロットエンド後の初期状態の不揮発性メモリーセルを用いる。

検査工程中にリファレンスセルの閾値が変化した場合のＶｔ復元において、長い検査時間を必要としていたリファレンスセル電流測定によるベリファイを無くし、短い時間でリファレンスセルの書き戻しを完了させることを可能にし、大幅な検査時間の短縮とコスト削減を実現した。

（実施の形態１）
図１は、本発明の第１の実施の形態のフラッシュＥＥＰＲＯＭのメモリーアレイ周辺部を模式的に描いたものであり、図２は図１のメモリーアレイ１０１やリファレンスセル１０５やデフォルトセル１０６の内部を示した回路図である。図２に示す様にデフォルトセルＳＭ０のコントロールゲートはデフォルトセル用のワード線ＳＷＬに接続され、ＳＭ０のドレインおよびソースは、それぞれビット線ＢＬ０とソース線ＳＬ０に接続されている。なお、図２０および図２１と同じ番号が付与してある部分は同じ構成要素なので説明は省略する。図３はメモリーアレイ（ユーザー領域）１０１のメモリーセルのＶｔ分布およびリファレンスセル１０５のＶｔおよびデフォルトセル１０６のＶｔの検査工程中の変化を示し、図４は図２よりリファレンスセルＲ０のＶｔ設定に必要な部分のみを抽出したもの、図５はＶｔ差分の測定方法とそれに基づくＶｔ復元の方法を示す。

これら図１から図５を用いて、本発明の第１の実施の形態のメモリー装置を用いたリファレンスセルのＶｔ復元方法を説明する。なお、本発明の全ての実施の形態においては、図１９に示したスタックフローティングゲート型フラッシュＥＥＰＲＯＭメモリーを例として説明するが、本発明はその例に挙げたデバイスのみでなく、ＭＮＯＳ型の不揮発メモリーなどセル構造は差異に関係なく、Ｖｔの変化によってデータを記憶する全ての不揮発性メモリーに適応することができる。

図２に示す様にデフォルトセルＳＭ０は、ユーザーには使用を許可しない。そのため書込／消去特性を保証する必要が無いので、検査工程中も書込および消去を行わず、初期状態のまま残しておくことが可能となる。このことを確実にするために、デフォルトセルＳＭ０にアクセスするためには特別な操作を必要とすることが望ましい。例えば、そのアドレス指定は端子からの入力ではなく、チップ内部の特別なレジスタをセットする等の設計仕様にすることがあげられる。その一方で、ユーザー領域のメモリーセルＭ００〜Ｍｎｍは書込／消去特性を保証するために、検査工程中に書込および消去を行う。この領域別の扱い方の差異が本特許の中心部となる。

図３に示す様に、書込および消去を行わないデフォルトセルＳＭ０のＶｔ１０９は同じ値を保つ。その理由は、Ｖｔを変動させる書込および消去を行わないことはもとより、高温放置においても、書込および消去を行わないことによってデフォルトセルＳＭ０には電荷が存在しないニュートラルな状態にあるため、電荷の抜けや注入が無く、Ｖｔ１０９は変化しない。それに対し、書込後のリファレンスセルのＶｔ１１２は、リファレンスセルＲ０に電荷が存在するため、Ｖｔ変動が起こる。この特性の差異をリファレンスセルのＶｔ復元に用いる。

順を追って説明すると、まずリファレンスセルＲ０に対しデフォルトセルＳＭ０を対応させ、図３（ｂ）のリファレンスセル書込後のＶｔ差分を測定し記憶する。その具体的な方法は、図４および図５（ａ）に示すようにデフォルトセルＳＭ０のワード線ＳＷＬとリファレンスセルＲ０のワード線ＲＷＬに電位差を設け、リード動作を行うことで、それぞれのセルのＶｔ差分を測定する。すなわち、デフォルトセルＳＭ０を基準とし、そのワード線ＳＷＬに一定の電位Ｖ０を与えた状態で、リファレンスセル側のＲＷＬの電位を変化させながら、リファレンスセルのデータの読み出しを行い、そのデータが変化した時のＳＷＬとＲＷＬの電位差をそれぞれのセルのＶｔＳＲ差とする。このＶｔＳＲをテスターのファイルもしくはチップ内部の特別な不揮発性メモリー領域に記憶する。Ｖｔを復元するときは、Ｖｔの差分を測定したときと同様にＳＷＬにＶ０の電位を与え、ＲＷＬにはＶ０に対し、デフォルトセルＳＭ０とリファレンスセルＲ０のＶｔ差ＶｔＳＲだけ高い電位を与える。そして図５（ｂ）に示す様に読み出しデータが０になるまで、リファレンスセルへの書き込みを行うことでリファレンスセルＶｔの復元を行う。

この様にデフォルトセルＳＭ０は書込や消去を行わず、そのために電荷が蓄えられていないニュートラルな状態なので、高温ストレスによってもＶｔは変化しない。従って、初期状態と同じＶｔ分布を保つ。この特殊セルのＶｔを基準として、記憶してあるＶｔの差分に基づき、リファレンスセルのＶｔを復元することによって、リファレンス書き込み時のベリファイを、テスターによる電流測定ではなく、センスアンプＳＡを使って行えるので、Ｖｔの復元を桁違いに速く行うことができる。

また、さらなる別の方法としてリファレンスセルＲ０側のワード線ＲＷＬ電圧を一定にして、デフォルトセルＳＭ０側のワード線電圧ＳＷＬを変化させても、同様のことが可能であり、その時、通常の読み出し動作に近いリファレンスセル電流が流れるように、リファレンスセル側のワード線電圧を調整すれば、より安定したＶｔ差分の測定とリファレンスセルＶｔ復元ができる。

また、統計学上、デフォルトセルＳＭ０やリファレンスセルＲ０の初期Ｖｔはメモリーセル全体分布の中央付近に集まる確率が高い。このことを利用すれば、リファレンスセルの初期Ｖｔ設定においても本実施の形態の方法を使うことが可能である。

また、製造上の特性バラツキや信頼性の問題などを解決して、書込／消去検査を行うことなく、メモリーセルの書込／消去特性を保証することができれば、ユーザーの使用を許可するメモリーセルの領域を、前述したデフォルトセルＳＭ０として使用することができる。

（実施の形態２）
図６は、本発明の第２の実施の形態のフラッシュＥＥＰＲＯＭのメモリーアレイ周辺部を模式的に描いたものであり、図７は図６のユーザー領域のメモリーアレイ１０１やリファレンスセル１０５やデフォルト領域のメモリーアレイ１１３の内部を示した回路図である。本実施の形態では第１の実施の形態と異なりデフォルトセルが複数存在するデフォルト領域のメモリーアレイ１１３が存在する。図７に示す様にデフォルトセルＳＭ０、ＳＭ１、...ＳＭｍのコントロールゲートはデフォルトセル用のワード線ＳＷＬに接続され、それらデフォルトセルＳＭ０〜ＳＭｍのドレインおよびソースは、それぞれビット線とソース線に接続されている。図７には１ワード線分のデフォルトセルしか明示されていないが、それは一例にすぎず、複数のデフォルトセル用ワード線を持ち、デフォルトセルをマトリックス状に配置したデフォルト領域のメモリーアレイにすることも可能である。また、図２０および図２１と同じ番号が付与してある部分は同じ構成要素なので説明は省略する。図８はメモリーアレイ（ユーザー領域）１０１のメモリーセルのＶｔ分布およびリファレンスセル１０５のＶｔおよびメモリーアレイ（デフォルト領域）１１３のデフォルトセルのＶｔ分布の検査工程中の変化を示し、図９は図７よりリファレンスセルＲ０のＶｔ設定に必要な部分のみを抽出したもの、図１０と図１１はリファレンスセルＲ０とのＶｔ差分が特定の範囲にあるデフォルト領域のメモリーセルの測定方法と、それに基づくＶｔ復元の方法を示す。

これら図６から図１１を用いて、本発明の第２の実施の形態のメモリー装置を用いたリファレンスセルのＶｔ復元方法を説明する。実施の形態１と同様にデフォルト領域１１３のデフォルトセルは、ユーザーには使用を許可しない。そのため書込／消去特性を保証する必要が無いので、検査工程中も書込および消去を行わず、初期状態のまま残しておくことが可能となる。したがって、図８に示す様に、書込および消去を行わないメモリーアレイ（デフォルト領域）１１３のＶｔ分布１１４は同じ値を保つ。その中でも特定の範囲にＶｔがあるデフォルトセルに着目し、その範囲内にある複数のデフォルトセルを基準として、リファレンスセルのＶｔを復元する。

順を追って説明すると、まずリファレンスセルＲ０に対し、メモリーアレイ（デフォルト領域）１１３の特定の範囲にＶｔがある複数のデフォルトセルを対応させる。その具体的な方法は、図９に示すようにメモリーアレイ（デフォルト領域）１１３のデフォルトセルのワード線ＳＷＬとリファレンスセルＲ０のワード線ＲＷＬに２種類の電位差ＶｔＳＲ１とＶｔＳＲ２とを設け、リード動作を２回行い、その結果を、例えば図１１に示すようにフェイル解析用メモリー１１６にそれぞれ記憶し、それらの排他的論理和をとれば２種類の電位差ＶｔＳＲ１とＶｔＳＲ２とのデータ判定結果が異なるセルが判明する。それらのメモリーセルは、リファレンスセルＲ０とのＶｔ差がＶｔＳＲ１とＶｔＳＲ２の間にあるセルであり、図８（ｂ）におけるデフォルト領域の中でリファレンスセルＶｔの基準となるセルのＶｔ分布１１５内にあるセルである。それらのセルのアドレスをテスターのファイルもしくはチップ内部の特別な不揮発性メモリー領域に記憶する。

Ｖｔを復元するときは、リファレンスセルＲ０の初期Ｖｔ調整後と同様に、図９に示す様にメモリーアレイ（デフォルト領域）１１３のデフォルトセルのワード線ＳＷＬとリファレンスセルＲ０のワード線ＲＷＬに２種類の電位差ＶｔＳＲ１とＶｔＳＲ２とを設け、リファレンスセルＲ０とのＶｔ差がＶｔＳＲ１とＶｔＳＲ２の間にあったセルとして記憶してあるアドレスのメモリーセルに対してのみ、リード動作を行い、その結果が図１０（ａ）に示すように、デフォルトセルのワード線ＳＷＬの電位がＶ１−ＶｔＳＲ１の時の結果がＡｌｌ−１になるまでリファレンスセルへの書き込みを行うことで、リファレンスセルＶｔの復元を行う。この時、デフォルトセルのワード線ＳＷＬの電位がＶ１−ＶｔＳＲ２での読み出し結果がＡｌｌ−０を保つ様に注意しなければならない。もし、判定結果に１が混ざった場合は、リファレンスセルＲ０に対して行った書込が多すぎたことを示す。これらの動作を相対的に話すと、図１０（ｂ）に示す様にリファレンスセルＲ０のＶｔ低下によって見かけ上Ｖｔが高くなったデフォルト領域のＶｔ分布を、リファレンスセルＲ０の初期Ｖｔ設定時の値に戻す様にリファレンスセルＲ０に書き込みを行うことである。

なお、前述の説明は高温放置によってリファレンスセルＲ０のＶｔが下がることを前提にしているが、Ｖｔが上がった場合は、期待値を逆転することで、同様なＶｔの復元ができる。

この様に基準となるデフォルトセルを複数用いることでＶｔ復元の精度を向上できる。実施の形態１の様に、１つのセルで行う場合には、その解像度はワード線電圧のステップになる。外部から電圧を与えて変化させる場合は時間がかかり、内部で変化させる場合は、細かいステップが刻めないので精度が落ちる。それに対し、実施の形態２では複数のセルを用いることで、実施の形態１のそれら精度上の問題を解決している。

（実施の形態３）
図１２は本発明の第３の実施の形態のメモリーアレイ（ユーザー領域）１０１のメモリーセルのＶｔ分布およびリファレンスセル１０５のＶｔおよびメモリーアレイ（デフォルト領域）１１３のデフォルトセルのＶｔ分布の検査工程中の変化を示し、図１３は図７よりリファレンスセルＲ０のＶｔ設定に必要な部分のみを抽出したもの、図１４と図１５はＶｔ復元の方法を示す。なお、構成は実施の形態２と同じなので、メモリーアレイ周辺部の模式図やその図中のブロック内部の回路図は、第２の実施の形態で示した図６および図７と同じである。

これら図１２から図１５を用いて、本発明の第３の実施の形態のメモリー装置を用いたリファレンスセルのＶｔ復元方法を説明する。実施の形態２と同様にデフォルト領域１１３のデフォルトセルは、検査工程中も書込および消去を行わず、初期状態のまま残しておく。したがって、図１２に示す様に、書込および消去を行わないメモリーアレイ（デフォルト領域）１１３のＶｔ分布１１４は同じ値を保つ。そのデフォルト領域のＶｔ分布を基準として、リファレンスセルのＶｔを復元する。

順を追って説明すると、まずリファレンスセルＲ０に対し、メモリーアレイ（デフォルト領域）１１３の全てのデフォルトセルを対応させる。そして図１２（ｂ）に示すリファレンスセルＲ０の初期Ｖｔ設定後に、図１３に示すようにメモリーアレイ（デフォルト領域）１１３のデフォルトセルのワード線ＳＷＬとリファレンスセルＲ０のワード線ＲＷＬに電位差ＶｔＳＲ３を設け、リード動作を行い、その結果をアドレス毎にテスターのファイルもしくはチップ内部の特別な不揮発性メモリー領域に記憶する。

Ｖｔを復元するときは、リファレンスセルＲ０の初期Ｖｔ調整後と同様に、図１３に示す様にメモリーアレイ（デフォルト領域）１１３のデフォルトセルのワード線ＳＷＬとリファレンスセルＲ０のワード線ＲＷＬに電位差ＶｔＳＲ３を設け、メモリーアレイ（デフォルト領域）１１３の全てのデフォルトセルに対してリード動作を行い、その結果が図１４（ａ）に示すように、記憶してあるリファレンスセルＲ０の初期Ｖｔ調整時のリード結果（０／１）判定結果と一致するまで、リファレンスセルＲ０への書き込みを行うことで、リファレンスセルＶｔの復元を行う。一致しているか否かの確認方法は、例えば図１５に示すようにフェイル解析用メモリー１１６にリファレンスセルＲ０の初期Ｖｔ調整時にリード結果を格納し、それに対してＶｔ復元時のリード結果の排他的論理和をとれば、２つのリード動作での結果が一致しているかが判明する。

これらの動作を相対的に話すと、実施の形態２の図１０（ｂ）と同様に、図１４（ｂ）に示す様にリファレンスセルＲ０のＶｔ低下によって見かけ上Ｖｔが高くなったデフォルト領域のＶｔ分布を、リファレンスセルＲ０の初期Ｖｔ設定時の値に戻す様にリファレンスセルＲ０に書き込みを行うことである。

この様な方法を用いることで、実施の形態２に比べ、特定のＶｔ範囲にあるセルを調べるといった煩雑な測定を行うことなく、複数のデフォルトセルを用い、リファレンスセルＲ０のＶｔ復元を精度よく行える。

（実施の形態４）
図１６は本発明の第４の実施の形態の、Ｖｔ復元の方法を示すものである。なお、構成は実施の形態２と同じなので、メモリーアレイ周辺部の模式図やその図中のブロック内部の回路図は、第２の実施の形態で示した図６および図７と同じである。また、Ｖｔ分布の検査工程中の変化は実施の形態３の図１２と同じである。

これら図１６を用いて、本発明の第４の実施の形態のメモリー装置を用いたリファレンスセルのＶｔ復元方法を説明する。実施の形態３と同様にデフォルト領域１１３のデフォルトセルは、検査工程中も書込および消去を行わず、初期状態のまま残しておく。したがって、図１２に示す様に、書込および消去を行わないメモリーアレイ（デフォルト領域）１１３のＶｔ分布１１４は同じ値を保つ。そのデフォルト領域のＶｔ分布を基準として、リファレンスセルのＶｔを復元する。

順を追って説明すると、まずリファレンスセルＲ０に対し、メモリーアレイ（デフォルト領域）１１３の全てのデフォルトセルを対応させる。そして図１２（ｂ）に示すリファレンスセルＲ０の初期Ｖｔ設定後に、図１３に示すようにメモリーアレイ（デフォルト領域）１１３のデフォルトセルのワード線ＳＷＬとリファレンスセルＲ０のワード線ＲＷＬに電位差ＶｔＳＲ３を設け、リード動作を行い、その結果より０判定および１判定されたセルの個数を調べ、それらをテスターのファイルもしくはチップ内部の特別な不揮発性メモリー領域に記憶する。

Ｖｔを復元するときは、リファレンスセルＲ０の初期Ｖｔ調整後と同様に、図１３に示す様にメモリーアレイ（デフォルト領域）１１３のデフォルトセルのワード線ＳＷＬとリファレンスセルＲ０のワード線ＲＷＬに電位差ＶｔＳＲ３を設け、メモリーアレイ（デフォルト領域）１１３の全てのデフォルトセルに対してリード動作を行い、その０判定および１判定されるセルの個数が図１６（ａ）に示すように、記憶してあるリファレンスセルＲ０の初期Ｖｔ調整時の個数に一致するまで、リファレンスセルＲ０への書き込みを行うことで、リファレンスセルＶｔの復元を行う。

また、図１６（ｂ）に示す様に、リファレンスセルＲ０の初期Ｖｔ調整後の０／１判定のセル数とＶｔ復元時の０／１判定のセル数の差に応じて、リファレンスセルＲ０の書込に使用するバイアス電圧条件を適切に制御すれば、Ｖｔ復元に要する時間を短縮し、かつさらに精度を上げたＶｔ復元が可能になる。具体的には、０／１判定のセル数の差が大きいときはリファレンスセルＲ０の初期Ｖｔ調整後のＶｔとの差分が大きいことを示すので、強く書込が行われるように、高いバイアス電圧条件で書込を行い、０／１判定のセル数の差が小さいときは、リファレンスセルＲ０の初期Ｖｔ調整後のＶｔとの差分が小さいことを示すので、弱い書込が行われるように、低いバイアス電圧条件で書込を行い、目標とするＶｔ値でリファレンスセルＲ０への書込が終わるようにする。

この様な方法を用いることで、実施の形態３に比べ、０／１判定結果を記憶するメモリーなどのリソースを必要とせず、かつビット数の変化に応じてリファレンスセル書き込み条件を変化させることによって、Ｖｔ復元に要する時間を短縮し、かつさらに精度よくＶｔ復元を行える。

（実施の形態５）
これまで実施の形態１〜４までに述べてきた動作はＤＣ電流の測定によるベリファイが無く、チップ内部のセンスアンプＳＡを使ってベリファイ動作を行うので、図１７に示すようにフェイル解析用メモリー１１６やリファレンスセルＲ０への書込やベリファイの一連の動作を制御するシーケンサー回路１１７を内蔵することによって、チップ内部で完結させることができる。また、フェイル解析用メモリー１１６の具体例としては、ＳＲＡＭやＤＲＡＭなどの不揮発性メモリーが考えられる。

この様に、テスター等を使ってチップ外部から制御するよりも、チップ内部で完結させた方が、短時間で実施でき、かつテスターのリソースも省くことができるので、検査コストの削減につながる。

（実施の形態６）
これまで実施の形態１〜４までに述べてきた動作はリファレンスセルＲ０のワード線ＲＷＬとデフォルトセルＳＭ０〜ＳＭｍのワード線ＳＷＬに与える電位が異なっていた。このことは、２つの電源回路が必要なことを意味し、チップ面積の増加につながる。それに対し、図１８に示すようにリファレンスセルＲ０側のビット線ＲＢＬに、付加電流を流す回路ＬＭ０を設けて、実施の形態３や４での、リファレンスセルＲ０のワード線ＲＷＬの電位に対しデフォルトセルＳＭ０〜ＳＭｍのワード線ＳＷＬの電位を低くして行うリード動作において、付加電流回路ＬＭ０に適切な電流を流せば、それら２つのワード線ＲＷＬとＳＷＬの電位を同じくして、Ｖｔ復元を行うことができる。なお、付加電流回路ＬＭ０として、図１８に示す様にＮＭＯＳトランジスタ１個で構成することも可能であるが、より適切な付加電流を流すため、その他の回路を用いることも容易に想像できる。ただし、電流付加回路の条件は熱ストレスによって特性の変化しないものにする必要がある。

この様な方法を用いることで、ワード線に電位差をつける必要がなくなり、電源回路が簡略化できる。

検査工程中にリファレンスセルの閾値が変化した場合のＶｔ復元において、長い検査時間を必要としていたリファレンスセル電流測定によるベリファイを無くし、短い時間でリファレンスセルの書き戻しを完了させることを可能にし、大幅な検査時間の短縮とコスト削減を実現した。

本発明の第１の実施の形態のメモリーセルアレイのブロック図 本発明の第１の実施の形態のアレイ構造図 本発明の第１の実施の形態のＶｔ分布を示す図 本発明の第１の実施の形態のリファレンスセルＶｔ設定に必要な部分を示す図 本発明の第１の実施の形態のＶｔ差分測定方法とそれに基づくＶｔ復元の方法を示す図 本発明の第２の実施の形態のメモリーセルアレイのブロック図 本発明の第２の実施の形態のアレイ構造図 本発明の第２の実施の形態のＶｔ分布を示す図 本発明の第２の実施の形態のリファレンスセルＶｔ設定に必要な部分を示す図 本発明の第２の実施の形態のＶｔ復元の方法を示す図 本発明の第２の実施の形態の特定の範囲のＶｔを持つメモリーセルの調べ方を示す図 本発明の第３の実施の形態のＶｔ分布を示す図 本発明の第３の実施の形態のリファレンスセルＶｔ設定に必要な部分を示す図 本発明の第３の実施の形態のＶｔ復元の方法を示す図 本発明の第３の実施の形態の０／１判定結果の比較方法を示す図 本発明の第４の実施の形態のリファレンスセルＶｔ設定に必要な部分を示す図 本発明の第５の実施の形態のＶｔ復元の方法を示す図 本発明の第６の実施の形態のリファレンスセルＶｔ設定に必要な部分を示す図 従来のメモリーセルデバイス構造図 従来のメモリーセルアレイのブロック図 従来のメモリーセルアレイ構造図 従来のメモリー装置の検査工程図 従来のメモリー装置のリファレンスセルのＶｔ復元方法を示すフローチャート

符号の説明

１０１ メモリーアレイ（ユーザー領域）
１０２ ロウデコーダー
１０３ コラムデコーダー
１０４ センスアンプ
１０５ リファレンスセル
１０６ デフォルトセル
１０７ ユーザー領域の初期Ｖｔ分布
１０８ リファレンスセルの初期Ｖｔ
１０９ デフォルトセルの初期Ｖｔ
１１０ リファレンスセルのＶｔ初期設定後のＶｔ
１１１ ユーザー領域の検査とスクリーニング実施後のＶｔ分布
１１２ リファレンスセルの検査とスクリーニング実施後のＶｔ
１１３ メモリーアレイ（デフォルト領域）
１１４ デフォルト領域の初期Ｖｔ分布
１１５ デフォルト領域の中でリファレンスセルＶｔの基準となるセルのＶｔ分布
１１６ フェイル解析用メモリー
１１７ シーケンサー回路
Ｓｕｂ 基板
ＦＧ フローティングゲート
ＣＧ コントロールゲート
Ｓ ソース
Ｄ ドレイン
Ｍ００〜Ｍｎｍ メモリーセル
ＷＬ１〜ＷＬｎ ワード線
ＢＬ１〜ＢＬｍ ビット線
ＳＬ ソース線
Ｒ０ リファレンスセル
ＲＷＬ リファレンスセル用ワード線
ＲＢＬ リファレンスセル用ビット線
ＳＡ センスアンプ
ＳＭ０ デフォルトセル
ＳＷＬ デフォルトセル用ワード線
ＬＭ０ 付加電流回路

Claims (9)

1. 静電荷を蓄える場所が存在し、前記静電荷を蓄える場所の電荷量によってデータを記憶するメモリーセルを有し、前記メモリーセルからデータを読み出すときの判定の基準となる電圧もしくは電流を発生させるリファレンスセルとして、前記メモリーセルと同様に、静電荷を蓄える場所の電荷量によってデータを記憶するメモリーセルを用い、前記リファレンスセルの閾値を調整するために、前記リファレンスセルからデータを読み出すときの判定の基準となる電圧もしくは電流を発生させるリファレンスセルのリファレンスセルを有し、前記リファレンスセルのリファレンスセルによって発生される電圧もしくは電流を基準として、前記リファレンスセルの閾値を変化させる半導体記憶装置。
2. 前記リファレンスセルのリファレンスセルとして、前記メモリーセルと同様に、静電荷を蓄える場所の電荷量によってデータを記憶するメモリーセルを用いる請求項１記載の半導体記憶装置。
3. 前記リファレンスセルのリファレンスセルを複数個用いる請求項１記載の半導体記憶装置。
4. 前記リファレンスセルのリファレンスセルの閾値の範囲を限定して用いる請求項３記載の半導体記憶装置。
5. 前記リファレンスセルを基準として、前記リファレンスセルのリファレンスセルの読み出しを行ったとき、前記リファレンスセルのリファレンスセル毎の０／１判定の結果に基づいて、前記リファレンスセルの閾値を調整する請求項３記載の半導体記憶装置。
6. 前記リファレンスセルを基準として、前記リファレンスセルのリファレンスセルの読み出しを行ったとき、その０／１判定された前記リファレンスセルのリファレンスセルの個数に基づいて、前記リファレンスセルの閾値を調整する請求項３記載の半導体記憶装置。
7. 前記リファレンスセルの閾値調整の間に、前記リファレンスセルに印加するバイアス電圧を変化させる請求項３記載の半導体記憶装置。
8. 前記リファレンスセルの閾値調整時に行う一連の動作を制御する制御回路を有する請求項１記載の半導体記憶装置。
9. 前記リファレンスセルに接続しているビット線に、前記リファレンスセルの閾値調整時に、電流を付加する回路を有する請求項１記載の半導体記憶装置。

Images