TWI402849B - 用於控制記憶體之系統及方法 - Google Patents

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TWI402849B
TWI402849B TW097143258A TW97143258A TWI402849B TW I402849 B TWI402849 B TW I402849B TW 097143258 A TW097143258 A TW 097143258A TW 97143258 A TW97143258 A TW 97143258A TW I402849 B TWI402849 B TW I402849B
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    • G11—INFORMATION STORAGE
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    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles

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Description

用於控制記憶體之系統及方法
本發明係關於記憶體裝置，且更特定而言，在一項實施例中係關於一種用於控制非揮發性記憶體裝置之系統及方法。
隨著諸如膝上型電腦、攜帶式數位助理、數位相機、行動電話、數位音訊播放器、視訊遊戲控制臺等電子裝置之逐漸普及，對非揮發性記憶體之需求日趨上升。非揮發性記憶體以各種類型(其中包含快閃記憶體)出現。快閃記憶體廣泛用於電子裝置(例如彼等以上所提及者)中之快速資訊儲存及擷取。
一典型的快閃記憶體裝置包含一記憶體陣列，該記憶體陣列含有佈置成若干列與若干行之大量快閃記憶體胞。兩種常見類型快閃記憶體陣列架構係"反及"與"反或"架構，所謂"反及"與"反或"架構係指佈置基本快閃記憶體胞組態或每一基本快閃記憶體胞之邏輯形式。圖1圖解闡釋一習用設計之典型反及快閃記憶體陣列10。陣列10由大量快閃記憶體胞組成，該等快閃記憶體胞全體由參考編號14指示。快閃記憶體胞14之陣列通常被分成多個區塊，圖1中顯示其中之一者。每一區塊包含多個列，其在圖1中所示之實例中包含32個列。相同列中之胞14之控制閘極耦合至一共同字線30，其每一者接收一相應字線信號WL0-WL31。
亦如圖1中所示，相同行中之胞14之源極與汲極彼此串聯連接。因此每一區塊之相同行中之所有記憶體胞14通常彼此串聯連接。將該區塊中之上部快閃記憶體胞14之汲極經由一第一選擇閘極電晶體24耦合至一位元線20。藉助一選擇閘極SG(D)信號. 來控制每一區塊中電晶體24之導電狀態。位元線20中之每一者輸出一相應位元線信號BL1-BLN，該信號指示在陣列10之相應行中所程式化之資料位元。位元線20經由多個區塊延伸至相應感測放大器(未顯示)。將該區塊中之下部快閃記憶體胞14之源極經由一第二選擇閘極電晶體28耦合至一源極線26。藉助一選擇閘極SG(S)信號來控制每一區塊中電晶體28之導電狀態。
可藉由在每一快閃記憶體胞14中儲存多個資料位元來增大一快閃記憶體陣列之儲存容量。此可藉由在每一胞14之浮動閘極上儲存多個電荷位準來完成。此等記憶體裝置通常稱為多位元或多位準快閃記憶體胞(稱為"MLC記憶體胞")。在MLC胞中，將對應於在相應電壓範圍中所界定之不同臨限電壓位準之多個二進制資料位元程式化至一單個胞中。每一不同臨限電壓位準對應於資料位元之一相應組合。特定而言，N個位元需要2N 個不同臨限電壓位準。例如，對於一欲程式化且具有2個資料位元之快閃記憶體胞而言，需要對應於位元狀態00、01、10及11之4個不同臨限電壓位準。當讀取該記憶體胞之狀態時，記憶體胞14藉以傳導電流之臨限電壓位準對應於表示程式化至該胞中之資料之位元之一組合。
在一非揮發性記憶體胞之壽命期間，當將不同資料程式化於該胞中、自該胞抹除及自該胞讀取時，該胞通常將循環經過諸多次程式化及抹除作業。隨時間重複使用該記憶體胞(其中包含數百或數千個此等循環)致使其運作漂移以及其對經施加以將該胞置於一既定臨限電壓狀態(從而改變抹除或程式化該胞所必需之臨限電壓)之電壓之響應發生變化。圖2A大體繪示程式化及抹除一胞所必需之臨限電壓，該胞在諸多循環上針對一具有一恆定量值及時間之既定程式化脈衝發生漂移。因此，需要改變電壓及/或持續時間以維持所需要之抹除及程式化臨限電壓位準。圖2A顯示其中該胞變得難以抹除但易於程式化之情況。在圖2A中，實施此等作業所必需之電壓在相同方向上漂移。例如，若抹除或程式化該胞所必需之臨限電壓上升，則該胞因抹除該胞將需要一較大電壓而變得更難抹除，且同時該胞因一較小電壓將足以程式化該胞而更易於程式化。該等臨限電壓亦可在相反方向上漂移，以使得該胞變得更難程式化且更易於抹除。此外，如圖2B中所示，在某些情形下，程式化及抹除其自身所必需之臨限電壓可在相反方向上漂移，以使得抹除所必需之電壓與程式化所必需之電壓之間的差異("窗口")變得較小。
因此，除其他以外，還需要一包含一非揮發性記憶體陣列之系統來適應該陣列中之胞之漂移臨限電壓。
在一非揮發性記憶體胞之壽命期間，隨著該胞經受諸多程式化及抹除循環，該胞之參數可隨時間而發生改變。特定而言，讀取、程式化或抹除該胞所必需之臨限電壓可隨時間而發生改變。
一種解決一胞之改變行為之方法係僅計數一記憶體胞已經受之循環之數目，且基於該胞將如何隨時間改變之具體化或模型化知識來調整供應至該胞之控制電壓。然而，此方法需要用每一胞已經受之循環次數來程式化該記憶體裝置。此方法亦需要一關於該胞將如何經過一特定數目之循環而衰退之模型。
本文中所論述之本發明實施例係關於非揮發性記憶體裝置及系統，其中直接量測一記憶體胞之實際及/或代表性衰退(下文中將此所量測衰退稱為一"衰退參數")，且使用關於該衰退之知識來提供至該胞之控制信號。下文陳述一些細節以提供對本發明之充分理解。然而，對熟悉此項技術者而言，顯而易見，無需此等具體細節亦可實踐本發明。在其他情況中，未詳細顯示衆所周知之電路、控制信號及定時協定以避免不必要地使本發明含糊不清。
圖3中顯示根據本發明一項實施例之快閃記憶體裝置100。快閃記憶體裝置100包含快閃記憶體胞之陣列130，其係以若干列與若干行之記憶體庫予以佈置。陣列130中之快閃記憶體胞之控制閘極耦合至字選擇線，其汲極區域耦合至局域位元線，且其源極區域選擇性地耦合至一接地電位(如圖1中所示)。
將大多數命令信號、位址信號及寫入資料信號作為經由I/O匯流排134傳輸的循序輸入/輸出("I/O")信號組施加於記憶體裝置100。。類似地，經由I/O匯流排134自快閃記憶體裝置100輸出讀取資料信號。I/O匯流排連接至I/O控制單元140，I/O控制單元140在I/O匯流排134與內部資料匯流排142、位址暫存器144、命令暫存器146及狀態暫存器148之間路由信號。
快閃記憶體裝置100亦包含一可接收多個控制信號之控制邏輯單元150，該多個控制信號包含一作用中低晶片啟用信號CE#、一命令鎖存啟用信號CLE、一位址鎖存啟用信號ALE、一作用中低寫入啟用信號WE#、一作用中低讀取啟用信號RE#及一作用中低寫入保護WP#信號。當晶片啟用信號CE#為作用中低時，可在記憶體裝置100與一記憶體存取裝置(未顯示)之間傳送命令、位址及資料信號。當命令鎖存啟用信號CLE為作用中高且ALE信號為低時，控制邏輯單元150致使I/O控制單元140回應於WE#信號之上升邊緣將經由I/O匯流排134所接收之信號路由至命令暫存器146。類似地，當位址鎖存啟用信號ALE為作用中高且CLE信號為低時，I/O控制單元140回應於WE#信號之上升邊緣將經由I/O匯流排134所接收之信號路由至位址暫存器146。寫入啟用信號WE#亦用於閘控自記憶體存取裝置(未顯示)至記憶體裝置100之寫入資料信號，且讀取啟用信號RE#用於閘控自記憶體裝置100至記憶體存取裝置(未顯示)之讀取資料信號。當CLE及ALE信號兩者皆為低時，I/O控制單元140在I/0匯流排134與內部資料匯流排142之間傳送寫入資料信號及讀取資料信號。最後，一作用中低寫入保護信號WP#防止記憶體裝置100無意中實施程式化或抹除功能。控制邏輯單元150亦耦合至內部資料匯流排142以接收來自I/O控制單元140之寫入資料。
可回應於一讀取狀態命令來讀取狀態暫存器148。該讀取狀態命令之後的所有後續讀取命令將導致自狀態暫存器148讀取狀態資料，直至接收到一後續讀取狀態命令為止。自狀態暫存器148讀取之狀態資料提供關於記憶體裝置100之作業之資訊，例如，是否無錯誤地完成程式化及抹除作業。
位址暫存器146儲存施加至記憶體裝置100之列及行位址信號。然後，位址暫存器146將該等列位址信號輸出至一列解碼器160且將該等行位址信號輸出至一行解碼器164。列解碼器160斷定對應於經解碼列位址信號之字線選擇線30(圖1)。類似地，行解碼器164使得能夠將寫入資料信號施加至對應於該等行位址信號之行之位元線，且允許自對應於該等行位址信號之行之位元線耦合讀取資料信號。
回應於由控制邏輯單元150所解碼之記憶體命令來抹除、程式化或讀取陣列130中之快閃記憶體胞。通常以逐列或逐頁之方式來程式化記憶體陣列130。在已將列位址信號載入至位址暫存器146中之後，I/O控制單元140將寫入資料信號路由至一快取暫存器170。將該等寫入資料信號以連續組形式儲存於快取暫存器170中，其中每一組具有一對應於I/O匯流排134之寬度之大小。快取暫存器170針對陣列130中之快閃記憶體胞之一整列或一整頁依序儲存寫入資料信號組。然後，使用所有該等所儲存寫入資料信號來程式化陣列130中由儲存於位址暫存器146中之列位址所選擇之一列或一頁記憶體胞。在一讀取作業期間，以一類似方式將來自由儲存於位址暫存器146中之列位址所選擇之一列或一頁記憶體胞之資料信號儲存於資料暫存器180中。然後，將在大小上對應於I/O匯流排134之寬度之資料信號組經由I/O控制單元140自資料暫存器180依序傳送至I/O匯流排134。儘管通常逐列或逐頁地讀取陣列130，但可藉由規定一對應行位址來讀取一所選列或頁之一所選部分。
控制邏輯單元150進一步包含一測試單元200。該測試單元運作以量測陣列130內一胞或多個胞之衰退。基於一所量測之衰退參數，測試單元200可調整提供給陣列130中該等胞之讀取、程式化或抹除信號以(例如)確保該胞之適當作業。基於該衰退參數(其中包含一程式化開始電壓、一步進電壓、程式化時間或讀取及驗證參考電壓)，亦可改變發送至陣列130中之胞之其他控制信號。
一胞之各種參數可用作衰退參數，且可用於確定一胞之衰退範圍且相應地調整控制信號。例如，可量測陣列130中一記憶體胞之跨導或gm 並使用其來確定該胞之作業改變了多少。測試單元200可藉由改變施加於該胞之電壓及量測流過該胞之電流來量測一目標記憶體胞之gm 。熟習此項技術者將理解，所得曲線之斜率將產生該胞之gm 。由於該曲線之斜率產生該胞之gm ，因而此量測亦可稱為產生一表示位元線電流相對於字線電壓之曲線。在其他實施例中，其他胞參數可用作一衰退參數-其中包含該胞之Vt 或在該胞整個壽命期間發生改變之其他特性。若將另一特性用作該衰退參數，則某些實施方案細節可不同於彼等下文所述。
雖然可直接量測記憶體陣列130中一胞之衰退參數且其自身曾改變發送至該胞之控制信號，但在某些實施例中，可期望試圖具有一呈現該胞如何隨時間改變之較準確圖片。可期望一呈現該裝置如何隨時間改變之較準確圖片，而非對當前gm 值之一粗略量測。在某些實施例中，可用隨時間而變之衰退參數值來程式化測試單元200。然而，在某些實施例中，陣列130包含一或多個參考胞210。例如，一參考胞210之區塊可包含於陣列130中。在某些實施例中，參考胞210之區塊可方便地包含於陣列130中由於其他習用原因而已經提供於陣列130上之唯單次程式化(OTP)區塊中。與陣列130中其他胞相比，此等參考胞210可經歷較少循環(例如，不如陣列130中其他胞一樣頻繁地被抹除)。因此，該測試單元可量測陣列130中一已經歷循環之目標胞之特性與參考胞210之特性之間的變化。例如，測試單元200可量測陣列130中一目標胞之gm 及一參考胞之gm 以確定gm 怎樣漂移。所得之gm 變化係可用於調整陣列130之控制信號之衰退參數。
測試單元200可量測陣列130中一目標胞之衰退參數且隨後調整特定地提供至彼目標胞之控制信號。然而，可不方便直接量測一作用中記憶體胞(亦即，一使用中之記憶體胞)之衰退參數。因此，陣列130中可提供一或多個測試胞220。該等測試胞經定位以使得其衰退可表示陣列130中之一或多個胞。在一項實施例中，將一行測試胞220提供於陣列130中。在某些實施例中，針對陣列130中每一區塊提供一測試胞220。在其他實施例中，針對陣列130中記憶體胞之每一行提供一測試胞220。然後，測試單元200量測測試胞220中之一或多者而非直接量測陣列130中一作用中記憶體胞。因而量測測試胞220或與一參考胞210相比較來量測測試胞220可確定一與陣列130中之記憶體胞中之一或多者相關聯之衰退參數。例如，在一其中在陣列130之每一區塊中提供一個測試胞220之實施例中，認為彼測試胞220之特性表示彼區塊中之記憶體胞。隨著實施方案細節發生改變可相應地提供一較大或較小數目之測試胞220。可將測試胞220循環大致與其所表示之作用中記憶體胞相同數目之次數。例如，其可能經歷與其所表示之作用中記憶體胞大約相同數目之循環，而在其他實施例中測試胞220可經歷在一個數量級內之較多或較少循環，在其他實施例中其可經歷兩個數量級之較多或較少循環。
圖4係測試單元200之一實施例之示意圖。測試單元200可耦合至測試胞220之一或多個反及串222。在其他實施例中，當意欲直接量測作用中記憶體胞時，測試單元200耦合至陣列130中之作用中記憶體胞。一寫入多工器250選擇所關注測試胞之串222。測試單元200可進一步耦合至複數個唯單次可程式化("OTP")記憶體胞之參考串210。如熟習此項技術者所衆所周知，該等OTP記憶體胞通常僅被程式化一次或可能被程式化有限次數，且因此其在因使用而衰退之前可用於提供陣列130中之記憶體胞之電特性之指示。串222經由相應的寫入多工器250耦合至相應NMOS電晶體230。多工器250亦耦合至相應頁緩衝器270。頁緩衝器270通常用於程式化驗證及抹除驗證作業。參考串210類似地經由一寫入多工器260耦合至一NMOS電晶體240。
當回應於一高啟用("EN")信號而導通電晶體230、240時，電晶體230將反及串222耦合至一比較器290之+輸入端，且電晶體240將OTP反及串210耦合至一比較器290之-輸入端。作為電流鏡而運作之NMOS電晶體272將比較器290之+輸入端預充電至由一施加於電晶體272之閘極之參考電壓所確定之一預充電電壓。類似地，作為一電流鏡而運作之一NMOS電晶體274亦將比較器290之-輸入端預充電至由一施加於電晶體274之閘極之參考電壓所確定之一預充電電壓。當跨越測試胞220及參考胞210之電壓發生改變時，測試單元200運作以確定流過該等胞之電流。記憶體胞之一對OTP反及串280亦耦合至比較器290之+輸入端以擔當一具有亦耦合至比較器290之+輸入端之反及串222之分壓器。比較器290比較自測試胞之串222與自記憶體胞之參考串210所獲得之電壓，以提供一對應於陣列130中之記憶體胞之衰退參數之電壓295。
在使用中，測試單元200可實施測試胞與參考胞之比較以藉由各種方式(例如，根據圖5之流程圖中所示之方法400之一實施例)計算跨導斜率。儘管闡述了一項實施本發明一實施例之過程，但將可能存在其他實施方式。在步驟402中，測試單元200可跨越測試胞之串222中之一胞及參考胞之串210中之一胞施加一第一電壓，例如，一第一字線電壓(VWL )。然後，在步驟404中，測試單元200確定流過每一胞之所得電流且比較此等電流。若該經比較電流過低，則在步驟406中調整該等字線電壓(例如，增加)，且在步驟404中做一新比較。一旦發現一可接受電壓，即在步驟410中儲存此可接受電壓或一隨此可接受電壓而變化之電壓來用作一控制電壓(例如，Vpgm )，以程式化該陣列中之記憶體胞。在使用一不同字線電壓(步驟412)之步驟412-420中重複步驟402-410以獲得兩個電流比較。換言之，測試單元200可在步驟402-410中使用一第一電壓獲得一第一電流比較，且在步驟412-420中使用一第二電壓獲得一第二電流比較。然後，在步驟430中計算該兩個電流衰退位準之間的斜率以產生一gm 值。然後，可在步驟436中基於該gm 值調整控制電壓。當然，可採用更多比較點以獲得關於所比較斜率或gm 值之額外細節。大體而言，在每一程式化序列之前獲得一衰退參數之一比較及量測。然而，在其他實施例中，該調整過程可時常或多或少地發生。
圖6係一包含具有一揮發性記憶體310之處理器電路302之基於處理器之系統300之方塊圖。處理器電路320經由位址、資料及控制匯流排耦合至記憶體310以便於將資料寫入至記憶體310及自記憶體310讀取資料。處理器電路302包含用於實施各種處理功能(例如執行特定軟體以實施特定計算或任務)之電路。基於處理器之系統300亦包含一或多個耦合至處理器電路302之輸入裝置304以允許一運算子與基於處理器之系統300介接。輸入裝置304之實例包含小鍵盤、觸摸屏及滾輪。基於處理器之系統300亦包含一或多個耦合至處理器電路302之輸出裝置306以向運算子提供輸出資訊。在一項實例中，輸出裝置306係一向運算子提供可視資訊之可視顯示器。資料儲存器308亦可經由匯流排312耦合至處理器電路302以儲存即便在不向基於處理器之系統300或資料儲存器308供應電力之情況下亦被保持之資料。資料儲存器308可係圖3中所示之快閃記憶體裝置100或一根據本發明某些其他實施例之快閃記憶體裝置。
儘管本文已參照所揭示實施例對本發明予以闡述，但熟習此項技術者將認識到，在不背離本發明之精神及範疇之情況下可在形式及具體細節上做出改變。此等修改已為彼等熟習此項技術者所熟知。因此，除隨附申請專利範圍外，本發明不受其他限制。
10．．．陣列
14．．．快閃記憶體胞
20．．．位元線
24．．．第一選擇閘極電晶體
26．．．源極線
28．．．第二選擇閘極電晶體
30．．．共同字線
100．．．快閃記憶體裝置
130．．．陣列
134．．．I/O匯流排
140．．．I/O控制單元
142．．．內部資料匯流排
144．．．位址暫存器
146．．．命令暫存器
148．．．狀態暫存器
150．．．控制邏輯單元
160．．．列解碼器
164．．．行解碼器
170．．．快取暫存器
180．．．資料暫存器
200．．．測試單元
210．．．參考胞
220．．．測試胞
222．．．反及串
230．．．NMOS電晶體
240．．．NMOS電晶體
250．．．WMUX(寫入多工器)
260．．．WMUX(寫入多工器)
270．．．頁緩衝器
272．．．電晶體
274．．．NMOS電晶體
280．．．OTP反及串
290．．．比較器
295．．．電壓
300．．．基於處理器之系統
302．．．處理器電路
304．．．輸入裝置
306．．．輸出裝置
308．．．資料儲存器
310．．．揮發性記憶體
312．．．匯流排
圖1係一顯示快閃記憶體胞之一習用反及陣列之示意圖。
不斷改變之臨限電壓之實例的圖表。
圖3係一顯示一根據本發明一實施例之快閃記憶體裝置之方塊圖。
圖4係一顯示一根據本發明一實施例之測試單元之示意圖。
圖5係一用於計算一記憶體胞跨導斜率之過程之一項實施例之流程圖。
圖6係一包含圖3之快閃記憶體裝置之基於處理器之系統之一經簡化方塊圖。
200．．．測試單元
210．．．參考胞
222．．．反及串
230．．．NMOS電晶體
240．．．NMOS電晶體
250．．．WMUX(寫入多工器)
260．．．WMUX(寫入多工器)
270．．．頁緩衝器
272．．．電晶體
274．．．NMOS電晶體
280．．．OTP反及串
290．．．比較器
295．．．電壓

Claims (32)

  1. 一種記憶體，其包括：一記憶體胞陣列，其包含一目標記憶體胞；一單元，其可運作以確定一與該目標記憶體胞相關聯之衰退參數；及一控制單元，其可運作以將一所提供控制信號耦合至該目標記憶體胞，其中該控制信號可至少部分地基於該衰退參數而被調整。
  2. 如請求項1之記憶體，其中該記憶體胞陣列包括一反及快閃記憶體陣列。
  3. 如請求項1之記憶體，其中該記憶體胞陣列進一步包含一參考記憶體胞，且進一步其中該單元藉由比較該參考記憶體胞之一特性與該目標記憶體胞之一特性來確定該衰退參數。
  4. 如請求項3之記憶體，其中該參考記憶體胞之特性包含該參考記憶體胞中一裝置之一跨導。
  5. 如請求項4之記憶體，其中該衰退參數包括該參考記憶體胞與該目標記憶體胞之間的一跨導差異。
  6. 如請求項1之記憶體，其中該控制單元可運作以回應於該衰退參數而改變該控制信號之一電壓。
  7. 如請求項3之記憶體，其中該陣列進一步包含一與該目標記憶體胞相關聯之測試記憶體胞，該單元可運作以至少部分地基於對該測試記憶體胞之一特性與該參考記憶體胞之一特性之間的一比較來確定該衰退參數。
  8. 如請求項7之記憶體，其中該記憶體胞陣列佈置成複數個行，該陣列進一步包含與該複數個行中之每一者相關聯之至少一個測試記憶體胞。
  9. 如請求項8之記憶體，其中該單元進一步可運作以藉由比較相關聯於一特定行之該測試記憶體胞之一特性與該參考記憶體胞之一特性來確定該相應行中所有該等記憶體胞之該衰退參數。
  10. 如請求項3之記憶體，其中該控制單元可運作以將一抹除信號耦合至該目標記憶體胞而不將該抹除信號耦合至該參考記憶體胞。
  11. 如請求項3之記憶體，其中在使用該記憶體時該目標記憶體胞可運作以衰退，但該參考記憶體胞並非可運作以如同在使用該記憶體時該目標記憶體胞一樣大幅度地衰退。
  12. 如請求項1之記憶體，其中該控制信號包括一程式化開始電壓、一步進電壓、一讀取參考電壓及一驗證參考電壓中之至少一者。
  13. 如請求項1之記憶體，其中該控制單元可運作以至少部分地基於該衰退參數隨時間之一改變來調整該控制信號。
  14. 一種基於處理器之系統，其包括：一處理器；及一記憶體，其耦合至該處理器，該記憶體包括：一記憶體胞陣列，其可運作以用自該處理器接收及/ 或提供至該處理器之資料來程式化，該記憶體胞陣列包含一目標記憶體胞；一單元，其可運作以確定一與該目標記憶體胞相關聯之衰退參數；及一控制單元，其可運作以將一所提供控制信號耦合至該目標記憶體胞，其中該控制信號可至少部分地基於該衰退參數而被調整。
  15. 如請求項14之系統，其中該記憶體胞陣列進一步包含一參考記憶體胞，且進一步其中該單元藉由比較該參考記憶體胞之一特性與該目標記憶體胞之一特性來確定該衰退參數。
  16. 如請求項15之系統，其中該參考記憶體胞之特性包含該參考記憶體胞中一裝置之一跨導。
  17. 如請求項15之系統，其中該陣列進一步包含一與該目標記憶體胞相關聯之測試記憶體胞，該測試單元可運作以至少部分地基於該測試記憶體胞之一特性與該參考記憶體胞之特性之間的一比較來確定該衰退參數。
  18. 如請求項14之系統，其中該控制單元可運作以回應於該衰退參數而改變該控制信號之一電壓。
  19. 如請求項17之系統，其中該測試單元進一步可運作以藉由比較與一行相關聯之該測試記憶體胞之一特性與該參考記憶體胞之一特性來確定該相應行中所有該等記憶體胞之該衰退參數。
  20. 如請求項15之系統，其中該記憶體胞陣列佈置成複數個 區塊，該陣列進一步包含與該複數個區塊中之每一者相關聯之至少一個測試記憶體胞。
  21. 如請求項20之系統，其中該單元進一步可運作以藉由比較相關聯於一相應區塊之該測試記憶體胞之一特性與該參考記憶體胞之一特性來確定該相應區塊中所有該等記憶體胞之該衰退參數。
  22. 如請求項15之系統，其中該目標記憶體胞可在該記憶體被使用時運作而衰退，但該參考記憶體胞並非可運作以如同在使用該記憶體時該目標記憶體胞一樣大幅度地衰退。
  23. 如請求項14之系統，其中該參考胞包含於該陣列中記憶體胞之一唯單次程式化區塊中。
  24. 如請求項14之系統，其中該控制單元可運作以回應於該衰退參數而改變該控制信號之一電壓。
  25. 一種用於控制一記憶體之方法，其包括：確定一與一目標記憶體胞相關聯之衰退參數；及至少部分地基於該衰退參數來調整一用於該目標記憶體胞之控制信號。
  26. 如請求項25之方法，其中該衰退參數包括該目標記憶體胞中一裝置之一跨導。
  27. 如請求項26之方法，其中確定該衰退參數之步驟包括：藉由改變施加於該目標記憶體胞之電壓並量測流過該記憶體胞之電流來確定該裝置之該跨導。
  28. 如請求項26之方法，其中確定該衰退參數之該步驟包 括：藉由改變流過該目標記憶體胞之該電流且藉由量測跨越該目標記憶體胞之該電壓來確定該裝置之該跨導。
  29. 如請求項25之方法，其中確定該衰退參數之該步驟包括：比較一參考記憶體胞之一特性與該目標記憶體胞之一特性。
  30. 如請求項25之方法，其中確定該衰退參數之該步驟包括：比較一測試記憶體胞之一特性與該目標記憶體胞之一特性。
  31. 如請求項25之方法，其中調整該控制信號之該步驟包括：調整一抹除信號之一電壓。
  32. 如請求項25之方法，其中調整該控制信號之該步驟包括：調整一程式化開始電壓、一步進電壓、一讀取參考電壓及一驗證參考電壓中之至少一者。
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