CN101849264B - 响应于降级控制存储器装置 - Google Patents

Abstract

本文所揭示的本发明实施例包含装置、系统及方法，例如针对能够确定与一个或一个以上存储器单元相关联的降级参数的非易失性存储器装置及系统的那些装置、系统及方法。根据本发明实施例的所揭示装置及系统包含那些利用所述降级参数来调节耦合到所述存储器单元的控制信号的装置及系统。

Description

响应于降级控制存储器装置

技术领域

本发明涉及存储器装置，且更特定来说，在一个实施例中涉及一种用于控制非易失性存储器装置的系统及方法。

背景技术

随着电子装置的逐渐普及(例如膝上型计算机、便携式数字助理、数码相机、移动电话、数字音频播放器、视频游戏控制台等)，对非易失性存储器的需求日趋上升。非易失性存储器以各种类型(包含快闪存储器)出现。快闪存储器广泛用于电子装置(例如以上所提及的那些装置)中的快速信息存储及检索。

典型的快闪存储器装置包含存储器阵列，所述存储器阵列含有布置成若干行与若干列的大量快闪存储器单元。两种常见类型快闪存储器阵列架构为“NAND”及“NOR”架构，之所以如此称谓是由于布置基本快闪存储器单元配置或每一基本快闪存储器单元的逻辑形式。图1图解阐释常规设计的典型NAND快闪存储器阵列10。阵列10由大量快闪存储器单元组成，所述快闪存储器单元全体由参考编号14指示。快闪存储器单元14的阵列通常被划分成多个块，图1中显示其中的一个块。每一块包含多个行，其在图1中所示的实例中包含32个行。同一行中的单元14的控制栅极耦合到共用字线30，其每一者接收相应字线信号WL0到WL31。

还如图1中所示，同一列中的单元14的源极与漏极彼此串联连接。因此，每一块的同一列中的所有存储器单元14通常彼此串联连接。块中上部快闪存储器单元14的漏极彼此耦合。所述块中的上部快闪存储器单元14的漏极经由第一选择栅极晶体管24耦合到位线20。通过选择栅极SG(D)信号来控制每一块中晶体管24的导电状态。位线20中的每一者输出相应位线信号BL1到BLN，所述信号指示在阵列10的相应列中所编程的数据位。位线20延伸经过多个块到达相应感测放大器(未显示)。所述块中的下部快闪存储器单元14的源极经由第二选择栅极晶体管28耦合到源极线26。通过选择栅极SG(S)信号来控制每一块中晶体管28的导电状态。

可通过在每一快闪存储器单元14中存储多个数据位来增加快闪存储器阵列的存储容量。此可通过在每一单元14的浮动栅极上存储多个电荷电平来实现。这些存储器装置通常称为多位或多层级快闪存储器单元(称为“MLC存储器单元”)。在MLC单元中，将对应于界定在相应电压范围中的不同临限电压电平的多个二进制数据位编程到单个单元中。每一不同临限电压电平对应于数据位的相应组合。特定来说，N个位需要2^N个不同临限电压电平。例如，对于欲编程有2个数据位的快闪存储器单元来说，需要对应于位状态00、01、10及11的4个不同临限电压电平。当读取所述存储器单元的状态时，存储器单元14借以传导电流的临限电压电平对应于表示编程到所述单元中的数据的位组合。

在非易失性存储器单元的寿命期间，因为将不同数据编程于所述单元中、从所述单元擦除及从所述单元读取，所以所述单元通常将循环经过多次编程及擦除操作。随时间重复使用所述存储器单元(其中包含数百或数千个此类循环)致使其操作漂移且其对经施加以将所述单元置于既定临限电压状态(从而改变擦除或编程所述单元所必需的临限电压)的电压的响应发生变化。图2A大体描绘编程及擦除单元所必需的临限电压，所述单元在许多循环上针对具有恒定量值及时间的既定编程脉冲发生漂移。因此，需要改变电压及/或持续时间以维持所需要的擦除及编程临限电压电平。图2A显示其中所述单元变得较难以擦除但较易于编程的情况。在图2A中，实施这些操作所必需的电压在相同方向上漂移。例如，如果擦除或编程所述单元所必需的临限电压上移，则所述单元因擦除所述单元将需要较大电压而变得更难擦除，同时所述单元因较小电压将足以编程所述单元而更易于编程。所述临限电压也可在相反方向上漂移，以使得所述单元变得较难编程且较易于擦除。此外，如图2B中所示，在某些情形下，编程及擦除其自身所必需的临限电压可在相反方向上漂移，以使得擦除所必需的电压与编程所必需的电压之间的差异(“窗口”)变得较小。

因此，除其它以外，还需要包含非易失性存储器阵列的系统来适应所述阵列中的单元的漂移临限电压。

附图说明

图1是显示快闪存储器单元的常规NAND阵列的示意图。

图2A及2B是大体描绘随着存储器单元随时间循环而不断改变的临限电压的实例的图表。

图3是显示根据本发明实施例的快闪存储器装置的方框图。

图4是显示根据本发明实施例的测试装置的示意图。

图5是用于计算存储器单元跨导斜率的过程的一个实施例的流程图。

图6是包含图3的快闪存储器装置的基于处理器的系统的简化方框图。

具体实施方式

在非易失性存储器单元的寿命期间，随着所述单元经受许多编程及擦除循环，所述单元的参数可随时间而发生改变。特定来说，读取、编程或擦除所述单元所必需的临限电压可随时间而发生改变。

一种解决单元的改变行为的方法是仅计数存储器单元已经受的循环的数目，且基于所述单元将如何随时间改变的投影或建模知识来调节供应到所述单元的控制电压。然而，此方法需要用每一单元已经受的循环次数来编程所述存储器装置。此方法还需要关于所述单元将如何经过特定数目的循环而降级的模型。

本文中所论述的本发明实施例是针对非易失性存储器装置及系统，其中直接测量存储器单元的实际及/或代表性降级(下文中将此所测量降级称为“降级参数”)，且使用关于所述降级(通过降级参数捕获)的知识来调节提供到所述单元的控制信号。下文陈述某些细节以提供对本发明的充分理解。然而，所属领域的技术人员将明了无需这些具体细节也可实践本发明。在其它实例中，未详细显示众所周知的电路、控制信号及计时协议以避免不必要地使本发明含糊不清。

图3中显示根据本发明一个实施例的快闪存储器装置100。快闪存储器装置100包含快闪存储器单元阵列130，其布置成行与列的库。阵列130中的快闪存储器单元的控制栅极耦合到字选择线，其漏极区域耦合到本地位线，且其源极区域选择性地耦合到接地电位(如图1中所示)。

将大多数命令信号、地址信号及写入数据信号作为经由I/O总线134传输的顺序输入/输出(“I/O”)信号组施加于存储器装置100。类似地，经由I/O总线134从快闪存储器装置100输出读取数据信号。I/O总线连接到I/O控制装置140，I/O控制装置140在I/O总线134与内部数据总线142、地址寄存器144、命令寄存器146及状态寄存器148之间路由信号。

快闪存储器装置100还包含可接收多个控制信号的控制逻辑单位150，所述多个控制信号包含活动低芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、活动低写入启用信号WE#、活动低读取启用信号RE#及活动低写入保护WP#信号。当芯片启用信号CE#为活动低时，命令、地址及数据信号可在存储器装置100与存储器存取装置(未显示)之间传送。当命令锁存启用信号CLE为活动高且ALE信号为低时，控制逻辑单位150致使I/O控制装置140响应于WE#信号的上沿将经由I/O总线134接收的信号路由到命令寄存器146。类似地，当地址锁存启用信号ALE为活动高且CLE信号为低时，I/O控制装置140响应于WE#信号的上沿将经由I/O总线134接收的信号路由到地址寄存器146。写入启用信号WE#也用于将写入数据信号从存储器存取装置(未显示)选通到存储器装置100，且读取启用信号RE#用于将读取数据信号从存储器装置100选通到存储器存取装置(未显示)。当CLE及ALE信号两者均为低时，I/O控制装置140在I/O总线134与内部数据总线142之间传送写入数据信号及读取数据信号。最后，活动低写入保护信号WP#防止存储器装置100无意中执行编程或擦除功能。控制逻辑单位150还耦合到内部数据总线142以从I/O控制装置140接收写入数据。

可响应于读取状态命令来读取状态寄存器148。所述读取状态命令之后，所有后续读取命令将导致从状态寄存器148读取状态数据，直到接收到后续读取状态命令为止。从状态寄存器148读取的状态数据提供关于存储器装置100的操作的信息，例如，是否无错误地完成编程及擦除操作。

地址寄存器146存储施加到存储器装置100的行及列地址信号。然后，地址寄存器146将所述行地址信号输出到行解码器160且将所述列地址信号输出到列解码器164。行解码器160断言对应于经解码行地址信号的字选择线30(图1)。类似地，列解码器164使得能够将写入数据信号施加到对应于所述列地址信号的列的位线，且允许从对应于所述列地址信号的列的位线耦合读取数据信号。

响应于由控制逻辑单位150解码的存储器命令来擦除、编程或读取阵列130中的快闪存储器单元。通常以逐行或逐页的方式来编程存储器阵列130。在已将行地址信号载入到地址寄存器146中之后，I/O控制装置140将写入数据信号路由到高速缓冲寄存器170。将所述写入数据信号以连续组形式存储于高速缓冲寄存器170中，其中每一组具有对应于I/O总线134的宽度的大小。高速缓冲寄存器170针对阵列130中的快闪存储器单元的整行或整页依序存储写入数据信号组。然后，使用所有所述所存储写入数据信号来编程阵列130中由存储于地址寄存器146中的行地址所选择的一行或一页存储器单元。在读取操作期间，以类似方式将来自由存储于地址寄存器146中的行地址所选择的一行或一页存储器单元的数据信号存储于数据寄存器180中。然后，将在大小上对应于I/O总线134的宽度的数据信号组经由I/O控制装置140从数据寄存器180依序传送到I/O总线134。尽管通常逐行或逐页地读取阵列130，但可通过规定对应列地址来读取选定行或页的选定部分。

控制逻辑单位150进一步包含测试装置200。所述测试装置操作以测量阵列130内一个单元或多个单元的降级。基于所测量的降级参数，测试装置200可调整提供给阵列130中所述单元的读取、编程或擦除信号(例如)以确保对所述单元的适当操作。基于所述降级参数(其中包含编程开始电压、步进电压、编程时间或读取及检验参考电压)，也可改变发送到阵列130中的单元的其它控制信号。

单元的各种参数可用作降级参数，且可用于确定单元的降级程度并相应地调节控制信号。例如，可测量阵列130中存储器单元的跨导或g_m并使用其来确定所述单元的操作改变的程度。测试装置200可通过改变施加于主体存储器单元的电压及测量穿过所述单元的电流来测量所述单元的g_m，且反之亦然。所属领域的技术人员将理解，所得曲线的斜率将产生所述单元的g_m。此测量也可称为产生表示位线电流对字线电压的曲线，其中所述曲线的斜率产生所述单元的g_m。在其它实施例中，其它单元参数可用作降级参数-其中包含所述单元的V_t或在所述单元整个寿命期间改变的其它特性。如果将另一特性用作所述降级参数，则某些实施方案细节可不同于下文所述的那些细节。

虽然可直接测量存储器阵列130中的单元的降级参数且其自身用于改变发送到所述单元的控制信号，但在一些实施例中，可期望试图具有呈现所述单元如何随时间改变的较准确图画。可期望呈现所述装置如何随时间改变的较准确图画，而非对当前g_m值的粗略测量。在一些实施例中，可用随时间而变的降级参数值来编程测试装置200。然而，在一些实施例中，阵列130包含一个或一个以上参考单元210。例如，参考单元210的块可包含于阵列130中。在一些实施例中，参考单元210的块可方便地包含于阵列130中可能由于其它常规原因而已经提供于阵列130上的单次编程(OTP)块中。与阵列130中的其它单元相比，这些参考单元210可经历较少循环(例如，不像阵列130中的其它单元一样频繁地被擦除)。因此，所述测试装置可测量阵列130中的已经历循环的主体单元的特性与参考单元210的特性之间的变化。例如，测试装置200可测量阵列130中的主体单元的g_m及参考单元的g_m以确定g_m如何漂移。所得的g_m变化是可用于调节阵列130的控制信号的降级参数。

测试装置200可测量阵列130中的主体单元的降级参数且随后调节特定地提供到所述主体单元的控制信号。然而，直接测量活动存储器单元(即，使用中的存储器单元)的降级参数可为不方便的。因此，在阵列130中可提供一个或一个以上测试单元220。所述测试单元经定位以使得其降级代表阵列130中的一个或一个以上单元。在一个实施例中，将一列测试单元220提供于阵列130中。在一些实施例中，针对阵列130中的每一块提供测试单元220。在其它实施例中，针对阵列130中的存储器单元的每一列提供测试单元220。然后，测试装置200测量测试单元220中的一者或一者以上而非直接测量阵列130中的活动存储器单元。因而测量测试单元220或与参考单元210相比较来测量测试单元220可确定与阵列130中的存储器单元中的一者或一者以上相关联的降级参数。例如，在其中在阵列130的每一块中提供一个测试单元220的实施例中，认为所述测试单元220的特性代表所述块中的存储器单元。随着实施方案细节发生改变可相应地提供较大或较小数目的测试单元220。可使测试单元220循环大致与其所代表的活动存储器单元相同数目的次数。例如，其可能经历与其所代表的活动存储器单元大约相同数目的循环，而在其它实施例中测试单元220可经历大于或小于在一个数量级内的循环，在其它实施例中其可经历大于或小于两个数量级的循环。

图4是测试装置200的实施例的示意图。测试装置200可耦合到测试单元220的一个或一个以上NAND串222。在其它实施例中，当将要直接测量活动存储器单元时，测试装置200耦合到阵列130中的活动存储器单元。写入多路复用器250选择所关注测试单元的串222。测试装置200可进一步耦合到多个单次编程(“OTP”)存储器单元的参考串210。如此项技术中众所周知，所述OTP存储器单元通常仅被编程一次或可能被编程有限次数，且因此其在因使用而降级之前可用于提供阵列130中的存储器单元的电特性的指示。串222经由相应的写入多路复用器250耦合到相应NMOS晶体管230。多路复用器250还耦合到相应页缓冲器270。页缓冲器270通常用于编程检验及擦除检验操作。参考串210类似地经由写入多路复用器260耦合到NMOS晶体管240。

当晶体管230、240响应于高启用(“EN”)信号而导通时，晶体管230将NAND串222耦合到比较器290的+输入，且晶体管240将OTPNAND串210耦合到比较器290的-输入。作为电流镜而操作的NMOS晶体管272将比较器290的+输入预充电到由施加于晶体管272的栅极的参考电压所确定的预充电电压。类似地，同样作为电流镜而操作的NMOS晶体管274将比较器290的-输入预充电到由施加于晶体管274的栅极的参考电压所确定的预充电电压。测试装置200操作以确定当跨越测试单元220及参考单元210的电压发生改变时穿过所述单元的电流。存储器单元的一对OTPNAND串280也耦合到比较器290的+输入以为也耦合到比较器290的+输入的NAND串222充当分压器。比较器290比较从测试单元的串222与从存储器单元的参考串210获得的电压，以提供对应于阵列130中的存储器单元的降级参数的电压295。

在使用中，测试装置200可实施测试单元与参考单元的比较以通过各种方式(例如，根据图5的流程图中所示的方法400的实施例)计算跨导斜率。尽管描述了实施本发明实施例的一个过程，但将可能存在其它实施方案。在步骤402中，测试装置200可跨越测试单元的串222中的单元及参考单元的串210中的单元施加第一电压，例如，第一字线电压(V_WL)。然后，在步骤404中，测试装置200确定穿过每一单元的所得电流且比较这些电流。如果所述经比较电流过低，则在步骤406中调整所述字线电压(例如，增加)，且在步骤404中做新的比较。一且发现可接受电压，即在步骤410中存储此可接受电压或为所述可接受电压的函数的电压来用作编程所述阵列中的存储器单元的控制电压(例如，V_pgm)。在步骤412到420中通过在步骤412使用不同字线电压来重复步骤402到410以获得两个电流比较。换句话说，测试装置200可在步骤402到410中使用第一电压获得第一电流比较，且在步骤412到420中使用第二电压获得第二电流比较。然后，在步骤430中计算两个电流降级电平之间的斜率来产生g_m值。然后，可在步骤436中基于所述g_m值调节控制电压。当然，可采用更多比较点以获得关于所比较斜率或g_m值的额外细节。大体来说，在每一编程序列之前获得降级参数的比较及测量。然而，在其它实施例中，所述调节过程可时常或多或少地发生。

图6是包含具有易失性存储器310的处理器电路302的基于处理器的系统300的方框图。处理器电路302经由地址、数据及控制总线耦合到存储器310以便于将数据写入到存储器310及从存储器310读取数据。处理器电路302包含用于执行各种处理功能(例如执行特定软件以执行特定计算或任务)的电路。基于处理器的系统300还包含耦合到处理器电路302的一个或一个以上输入装置304以允许操作者与基于处理器的系统300介接。输入装置304的实例包含小键盘、触摸屏及滚轮。基于处理器的系统300还包含耦合到处理器电路302的一个或一个以上输出装置306以向操作者提供输出信息。在一个实例中，输出装置306是向操作者提供可视信息的可视显示器。数据存储装置308也可经由总线312耦合到处理器电路302以存储即便在不向基于处理器的系统300或数据存储装置308供应电力的情况下也被保持的数据。数据存储装置308可以是图3中所示的快闪存储器装置100或根据本发明一些其它实施例的快闪存储器装置。

尽管本文已参考所揭示实施例对本发明予以描述，但所属领域的技术人员将认识到，在不背离本发明的精神及范围的情况下可在形式及具体细节上做出改变。此类修改已为那些所属领域的技术人员所熟知。因此，除以上权利要求书外，本发明不受其它限制。

Claims (27)

1.一种存储器装置，其包括:

存储器单元阵列，其包含主体存储器单元，所述存储器单元阵列进一步包含参考存储器单元以及与所述主体存储器单元相关联的测试存储器单元;

可操作以至少部分地通过将所述测试存储器单元的特性与所述参考存储器单元的特性进行比较而确定与所述主体存储器单元相关联的降级参数的单元，其中所述降级参数指的是在所述存储器单元寿命期间改变的特性;及

控制装置，其可操作以将所提供的控制信号耦合到所述主体存储器单元，其中所述控制信号可至少部分地基于所述降级参数而调节。

2.如权利要求1所述的存储器装置，其中所述存储器单元阵列包括NAND快闪阵列。

3.如权利要求1所述的存储器装置，其中所述参考存储器单元的特性包含所述参考存储器单元中的装置的跨导。

4.如权利要求3所述的存储器装置，其中所述降级参数包括所述参考存储器单元与所述主体存储器单元之间的跨导差异。

5.如权利要求1所述的存储器装置，其中控制装置可操作以响应于所述降级参数而改变所述控制信号的电压。

6.如权利要求1所述的存储器装置，其中所述存储器单元阵列布置成多个列，所述阵列进一步包含与所述多个列中的每一者相关联的至少一个测试存储器单元。

7.如权利要求6所述的存储器装置，其中所述控制装置进一步可操作以通过将与特定列相关联的所述测试存储器单元的特性与所述参考存储器单元的特性进行比较而确定相应列中的所有所述存储器单元的降级参数。

8.如权利要求1所述的存储器装置，其中控制装置可操作以将擦除信号耦合到所述主体存储器单元而不将所述擦除信号耦合到所述参考存储器单元。

9.如权利要求1所述的存储器装置，其中所述主体存储器单元可操作以随着所述存储器装置被使用而降级，但所述参考存储器单元并非可操作以随着所述存储器装置被使用而如同所述主体存储器单元一样显著降级。

10.如权利要求1所述的存储器装置，其中所述控制信号包括编程开始电压、步进电压、读取参考电压及检验参考电压中的至少一者。

11.如权利要求1所述的存储器装置，其中所述控制装置可操作以至少部分地基于所述降级参数随时间的改变而调节所述控制信号。

12.一种用于控制存储器装置的系统，其包括:

处理器;及

耦合到所述处理器的装置，其包括:

存储器单元阵列，其可操作以用从所述处理器接收及/或提供到所述处理器的数据而编程，所述存储器单元阵列包含主体存储器单元、参考存储器单元以及与所述主体存储器单元相关联的测试存储器单元;

测试装置，其可操作以通过将所述参考存储器单元的特性与所述测试存储器单元的特性进行比较而确定与所述主体存储器单元相关联的降级参数，其中所述降级参数指的是在所述存储器单元寿命期间改变的特性;及

控制装置，其可操作以将所提供的控制信号耦合到所述主体存储器单元，其中所述控制信号可至少部分地基于所述降级参数而调节。

13.如权利要求12所述的用于控制存储器装置的系统，其中所述参考存储器单元的特性包含所述参考存储器单元中的装置的跨导。

14.如权利要求12所述的用于控制存储器装置的系统，其中控制装置可操作以响应于所述降级参数而改变所述控制信号的电压。

15.如权利要求12所述的用于控制存储器装置的系统，其中所述测试装置进一步可操作以通过将与一列相关联的所述测试存储器单元的特性与所述参考存储器单元的特性进行比较而确定相应列中的所有所述存储器单元的降级参数。

16.如权利要求12所述的用于控制存储器装置的系统，其中所述存储器单元阵列布置成多个块，所述阵列进一步包含与所述多个块中的每一者相关联的至少一个测试存储器单元。

17.如权利要求16所述的用于控制存储器装置的系统，其中所述测试装置进一步可操作以通过将与相应块相关联的所述测试存储器单元的特性与所述参考存储器单元的特性进行比较而确定所述相应块中的所有所述存储器单元的降级参数。

18.如权利要求12所述的用于控制存储器装置的系统，其中所述主体存储器单元可操作以随着所述存储器装置被使用而降级，但所述参考存储器单元并非可操作以随着所述存储器装置被使用而如同所述主体存储器单元一样显著降级。

19.如权利要求12所述的用于控制存储器装置的系统，其中所述参考存储器单元包含于所述阵列中的单次编程存储器单元块中。

20.如权利要求12所述的用于控制存储器装置的系统，其中所述控制装置可操作以响应于所述降级参数而改变所述控制信号的电压。

21.一种用于控制存储器装置的方法，其包括:

通过将参考存储器单元的特性与主体存储器单元的特性进行比较来确定与主体存储器单元相关联的降级参数，其中所述降级参数指的是在存储器单元寿命期间改变的特性;及

至少部分地基于所述降级参数而调节用于所述主体存储器单元的控制信号。

22.如权利要求21所述的用于控制存储器装置的方法，其中所述降级参数包括所述主体存储器单元中的装置的跨导。

23.如权利要求22所述的用于控制存储器装置的方法，其中所述确定降级参数的动作包括通过改变施加到所述主体存储器单元的电压并测量穿过所述主体存储器单元的电流而确定所述主体存储器单元的所述跨导。

24.如权利要求22所述的用于控制存储器装置的方法，其中所述确定降级参数的动作包括通过改变穿过所述主体存储器单元的电流并通过测量跨越所述主体存储器单元的电压而确定所述主体存储器单元的所述跨导。

25.如权利要求21所述的用于控制存储器装置的方法，其中所述确定所述降级参数的动作包括将测试存储器单元的特性与所述主体存储器单元的特性进行比较。

26.如权利要求21所述的用于控制存储器装置的方法，其中所述调节所述控制信号的动作包括调节擦除信号的电压。

27.如权利要求21所述的用于控制存储器装置的方法，其中所述调节所述控制信号的动作包括调节编程开始电压、步进电压、读取参考电压及检验参考电压中的至少一者。

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