KR101126006B1 - 열화에 응답한 메모리 장치의 제어 - Google Patents

열화에 응답한 메모리 장치의 제어 Download PDF

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라민 고드시
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마이크론 테크놀로지, 인크.
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Abstract

여기에서 개시된 본 발명의 실시예들은 하나 이상의 메모리 셀들과 관련된 열화 파라미터를 결정할 수 있는 비휘발성 메모리 장치들 및 시스템들에 관련된 것들과 같은 장치들, 시스템들 및 방법들을 포함한다. 본 발명의 실시예들에 따른 개시된 장치들 및 시스템들은 메모리 셀들에 연결되는 제어 신호들을 조정하기 위해 열화 파라미터를 이용하는 것들을 포함한다.

Description

열화에 응답한 메모리 장치의 제어{CONTROLLING A MEMORY DEVICE RESPONSIVE TO DEGRADATION}
이 발명은 메모리 장치에 관한 것으로, 더 상세하게는, 하나의 실시예에서 비휘발성 메모리 장치를 제어하는 시스템 및 방법에 관한 것이다.
랩톱 컴퓨터, PDA(portable digital assistants), 디지털 카메라, 휴대폰, 디지털 오디오 플레이어, 비디오 게임 콘솔 등과 같은 전자 장치들의 인기가 증가하면서, 비휘발성 메모리에 대한 수요가 상승하고 있다. 비휘발성 메모리는 플래시 메모리를 포함하여 다양한 유형으로 나타난다. 플래시 메모리는 위에 언급된 것들과 같은 전자 장치들에서 빠른 정보 저장 및 검색을 위해 널리 이용된다.
전형적인 플래시 메모리 장치는 행들과 열들로 배열된 다수의 플래시 메모리 셀들을 포함하는 메모리 어레이를 포함한다. 두 가지 일반적인 유형의 플래시 메모리 아키텍처들은 "NAND" 및 "NOR" 아키텍처들이고, 기본 플래시 메모리 셀 구성 또는 각각이 배열되는 논리적인 형태 때문에 그렇게 불린다. 도 1은 종래의 디자인의 전형적인 NAND 플래시 메모리 셀(10)을 도시한다. 어레이(10)는, 집합적으로 참조 번호(14)에 의해 지시되는, 다수의 플래시 메모리 셀들로 구성된다. 플래시 메모리 셀들(14)의 어레이는 전형적으로 다수의 블록들로 나누어지고, 그들 중 하나가 도 1에 도시되어 있다. 각 블록은 다수의 행들을 포함하고, 도 1에 도시된 예에서는 32개의 행들을 포함한다. 동일한 행 내의 셀들(14)은 공통 워드 라인(30)에 연결된 그들의 제어 게이트들을 갖고, 그 각각은 각각의 워드 라인 신호 WL0-WL31을 수신한다.
도 1에 또한 도시된 바와 같이, 동일한 열 내의 셀들(14)은 직렬로 서로 접속된 그들의 소스들 및 드레인들을 갖는다. 따라서 각 블록의 동일한 열 내의 모든 메모리 셀들(14)은 전형적으로 서로 직렬로 접속된다. 블록 내의 상부 플래시 메모리 셀(14)의 드레인은 서로 연결된다. 블록 내의 상부 플래시 메모리 셀(14)의 드레인은 제1 선택 게이트 트랜지스터(24)를 통하여 비트 라인(20)에 연결된다. 각 블록 내의 트랜지스터들(24)의 전도 상태는 선택 게이트 SG(D) 신호에 의해 제어된다. 비트 라인들(20) 각각은 어레이(10)의 각각의 열에서 프로그램된 데이터 비트를 나타내는 각각의 비트 라인 신호 BL1-BLN을 출력한다. 비트 라인들(20)은 다수의 블록들을 통하여 (도시되지 않은) 각각의 센스 증폭기들까지 연장한다. 블록 내의 하부 플래시 메모리 셀(14)의 소스는 제2 선택 게이트 트랜지스터(28)를 통하여 소스 라인(26)에 연결된다. 각 블록 내의 트랜지스터들(28)의 전도 상태는 선택 게이트 SG(S) 신호에 의해 제어된다.
플래시 메모리 어레이의 저장 용량은 각 플래시 메모리 셀(14)에 다수의 데이터 비트들을 저장하는 것에 의해 증가될 수 있다. 이것은 각 셀(14)의 플로팅 게이트 상에 다수의 전하 레벨들을 저장하는 것에 의해 달성될 수 있다. 이러한 메모리 장치들은 일반적으로, "MLC 메모리 셀들"로서 알려진, 멀티-비트 또는 멀티-레벨 플래시 메모리 셀들로 불린다. MLC 셀들에서는, 각각의 전압 범위들에 걸쳐서 정의된 별개의 문턱 전압 레벨들에 대응하는 다수의 비트의 바이너리 데이터가 단일 셀에 프로그램된다. 각 별개의 문턱 전압 레벨은 데이터 비트들의 각각의 조합에 대응한다. 구체적으로, 비트들의 수 N은 2N개의 별개의 문턱 전압 레벨들을 요구한다. 예를 들면, 플래시 메모리 셀이 2 비트의 데이터로 프로그램되기 위해서는, 비트 상태들 00, 01, 10 및 11에 대응하는 4개의 별개의 문턱 전압 레벨들이 요구된다. 메모리 셀의 상태를 판독할 때, 메모리 셀(14)이 전류를 전도하는 문턱 전압 레벨은 그 셀에 프로그램된 데이터를 나타내는 비트들의 조합에 대응한다.
비휘발성 메모리 셀의 수명 동안에, 셀은 전형적으로 그 셀에 상이한 데이터가 프로그램되고, 그로부터 소거되고, 그로부터 판독되기 때문에 다수의 프로그램 및 소거 동작들을 통하여 사이클링(cycle)될 것이다. 수백 또는 수천의 그러한 사이클들을 포함하는, 시간에 걸친 메모리 셀의 반복된 사용으로 인해 그의 동작은 드리프트(drift)하고 그 셀을 소거하거나 프로그램하기 위해 필요한 임계 전압을 변화시키기 위해 그 셀을 주어진 문턱 전압 상태에 두기 위해 인가되는 전압에 대한 그의 응답은 변화한다. 도 2a는 일정한 크기 및 시간을 갖는 주어진 프로그램 펄스에 대하여 다수의 사이클들에 걸쳐서 드리프트하는 셀을 프로그램하고 소거하기 위해 필요한 문턱 전압을 개괄적으로 도시한다. 그러므로 요구되는 소거 및 프로그램 문턱 전압 레벨을 유지하기 위해 전압 및/또는 지속 기간의 변화가 요구된다. 도 2a는 셀이 소거하기는 더 어려워지지만 프로그램하기는 더 쉬워지는 경우를 나타낸다. 도 2a에서, 이러한 동작들을 수행하기 위해 필요한 전압은 동일한 방향으로 드리프트한다. 예를 들면, 만약 셀을 소거하거나 프로그램하기 위해 필요한 문턱 전압이 위로 이동하면, 그 셀을 소거하기 위해 더 큰 전압이 필요할 것이므로 그 셀은 소거하기가 더 어려워지는 반면, 보다 작은 전압으로도 그 셀을 프로그램하기에 충분할 것이므로 그 셀은 프로그램하기가 더 쉬워진다. 문턱 전압들은 셀이 프로그램하기가 더 어려워지고 소거하기가 더 쉬어지도록 반대 방향으로 드리프트할 수도 있다. 또한, 그들 자신을 프로그램하고 소거하기 위해 필요한 문턱 전압들은, 어떤 상황에서는, 소거하기 위해 필요한 전압과 프로그램하기 위해 필요한 전압 사이의 차이("윈도우")가 더 작아지도록, 도 2b에 도시된 바와 같이, 반대 방향으로 드리프트할 수 있다.
따라서, 그 중에서도 특히, 어레이 내의 셀들의 드리프트하는 문턱 전압들을 수용하는 비휘발성 메모리 어레이를 포함하는 시스템이 요구된다.
도 1은 종래의 NAND 플래시 메모리 셀들의 어레이를 나타내는 개략도이다.
도 2a 및 2b는 메모리 셀들이 시간에 걸쳐서 사이클링될 때 변화하는 문턱 전압들의 예들을 개괄적으로 도시하는 그래프들이다.
도 3은 본 발명의 실시예에 따른 플래시 메모리 장치를 나타내는 블록도이다.
도 4는 본 발명의 실시예에 따른 테스트 유닛을 나타내는 개략도이다.
도 5는 메모리 셀 트랜스컨덕턴스 기울기를 계산하는 프로세스의 하나의 실시예의 순서도이다.
도 6은 도 3의 플래시 메모리 장치를 포함하는 프로세서 기반 시스템의 단순화된 블록도이다.
비휘발성 메모리 셀의 수명 동안에, 셀은 다수의 프로그래밍 및 소거의 사이클들을 견디기 때문에 셀의 파라미터들은 시간에 걸쳐서 변화할 수 있다. 특히, 셀을 판독, 프로그램, 또는 소거하기 위해 필요한 문턱 전압은 시간에 걸쳐서 변화할 수 있다.
셀의 변화하는 행동을 다루는 하나의 방법은 단순히 메모리 셀이 견딘 사이클의 수를 카운트하고, 셀이 기간에 걸쳐서 어떻게 변화할 것인지에 대한 예상된 또는 모델링된 지식에 기초하여 셀에 공급되는 제어 전압들을 조정하는 것이다. 그러나, 이 접근 방법은 메모리 장치가 각 셀이 견딘 사이클의 수로 프로그램되는 것을 요구한다. 이 접근 방법은 또한 셀이 특정한 사이클의 수에 걸쳐서 어떻게 열화할 것인지에 대한 모델을 요구한다.
여기에서 논의되는 본 발명의 실시예들은 메모리 셀의 실제 및/또는 대표적인 열화가 직접 측정되고(이하에서 그러한 측정된 열화는 "열화 파라미터"(degradation parameter)로 불림), (열화 파라미터에 의해 포착된) 열화에 관한 지식이 그 셀에 제공되는 제어 신호들을 조정하는 데 이용되는 비휘발성 메모리 장치들 및 시스템들에 관련된다. 본 발명에 대한 충분한 이해를 제공하기 위해 특정한 상세들이 아래에 설명된다. 그러나, 이 기술 분야의 숙련자에게는 본 발명이 이러한 특정한 상세들이 없이도 실시될 수 있다는 것이 명백할 것이다. 그 밖의 경우에, 본 발명을 불필요하게 불명료하게 하는 것을 피하기 위해 잘 알려진 회로들, 제어 신호들, 및 타이밍 프로토콜들은 상세히 제시되지 않았다.
도 3에는 본 발명의 하나의 실시예에 따른 플래시 메모리 장치(100)가 도시되어 있다. 플래시 메모리 장치(100)는 행들 및 열들의 뱅크들에 배열된 플래시 메모리 셀들의 어레이(130)를 포함한다. 어레이(130) 내의 플레이 메모리 셀들은 도 1에 도시된 바와 같이 워드 선택 라인들에 연결된 그들의 제어 게이트들, 로컬 비트 라인들에 연결된 드레인 영역들, 및 접지 전위에 선택적으로 연결된 소스 영역들을 갖는다.
대부분의 커맨드 신호들, 어드레스 신호들 및 기입 데이터 신호들은 I/O 버스(134)를 통하여 송신되는 순차적인 입력/출력("I/O") 신호들의 세트들로서 메모리 장치(100)에 인가된다. 유사하게, 판독 데이터 신호들은 I/O 버스(134)를 통하여 플래시 메모리 장치(100)로부터 출력된다. I/O 버스는 I/O 제어 유닛(140)에 접속되고 I/O 제어 유닛(140)은 I/O 버스(134)와 내부 데이터 버스(142), 어드레스 레지스터(144), 커맨드 레지스터(146) 및 상태 레지스터(148) 사이에 신호들을 라우팅한다.
플래시 메모리 장치(100)는 또한 액티브 로우 칩 인에이블 신호 CE#, 커맨드 래치 인에이블 신호 CLE, 어드레스 래치 인에이블 신호 ALE, 액티브 로우 기입 인에이블 신호 WE#, 액티브 로우 판독 인에이블 신호 RE#, 및 액티브 로우 기입 보호 WP# 신호를 포함하는 다수의 제어 신호들을 수신할 수 있는 제어 논리 유닛(150)을 포함한다. 칩 인에이블 신호 CE#가 액티브 로우인 경우, 메모리 장치(100)와 (도시되지 않은) 메모리 액세스 장치 사이에 커맨드, 어드레스 및 데이터 신호들이 전송될 수 있다. 커맨드 래치 인에이블 신호 CLE가 액티브 하이이고 ALE 신호가 로우인 경우, 제어 논리 유닛(150)은 WE# 신호의 상승 에지에 응답하여 I/O 제어 유닛(140)으로 하여금 I/O 버스(134)를 통하여 수신된 신호들을 커맨드 레지스터(146)에 라우팅하게 한다. 유사하게, 어드레스 래치 인에이블 신호 ALE가 액티브 하이이고 CLE 신호가 로우인 경우, WE# 신호의 상승 에지에 응답하여 I/O 제어 유닛(140)은 I/O 버스(134)를 통하여 수신된 신호들을 어드레스 레지스터(146)에 라우팅한다. 기입 인에이블 신호 WE#는 또한 (도시되지 않은) 메모리 액세스 장치로부터의 기입 데이터 신호들을 메모리 장치(100)로 게이팅하기 위해 이용되고, 판독 인에이블 신호 RE#는 메모리 장치(100)로부터의 판독 데이터 신호들을 (도시되지 않은) 메모리 액세스 장치로 게이팅하기 위해 이용된다. I/O 제어 유닛(140)은 CLE 및 ALE 신호들이 양쪽 모두 로우인 경우에 I/O 버스(134)와 내부 데이터 버스(142) 사이에 기입 데이터 신호들 및 판독 데이터 신호들을 전송한다. 마지막으로, 액티브 로우 기입 보호 신호 WP#는 메모리 장치(100)가 부주의로 프로그래밍 또는 소거 기능들을 수행하는 것을 막는다. 제어 논리 유닛(150)은 또한 I/O 제어 유닛(140)으로부터 기입 데이터를 수신하기 위해 내부 데이터 버스(142)에 연결된다.
상태 레지스터(148)는 판독 상태 커맨드에 응답하여 판독될 수 있다. 판독 상태 커맨드 후에, 모든 후속의 판독 커맨드들은 후속의 판독 상태 커맨드가 수신될 때까지 상태 레지스터(148)로부터 상태 데이터가 판독되게 할 것이다. 상태 레지스터(148)로부터 판독된 상태 데이터는 프로그래밍 및 소거 동작들이 에러 없이 완료되었는지와 같은, 메모리 장치(100)의 동작에 관한 정보를 제공한다.
어드레스 레지스터(146)는 메모리 장치(100)에 인가되는 행 및 열 어드레스 신호들을 저장한다. 어드레스 레지스터(146)는 그 후 행 디코더(160)에 행 어드레스 신호들을 출력하고 열 디코더(164)에 열 어드레스 신호들을 출력한다. 행 디코더(160)는 디코딩된 행 어드레스 신호들에 대응하는 워드 선택 라인들(30)(도 1)을 어서트(assert)한다. 유사하게, 열 디코더(164)는 기입 데이터 신호들이 열 어드레스 신호들에 대응하는 열들에 대한 비트 라인들에 인가될 수 있게 하고 판독 데이터 신호들이 열 어드레스 신호들에 대응하는 열들에 대한 비트 라인들로부터 연결되게 한다.
제어 논리 유닛(150)에 의해 디코딩된 메모리 커맨드들에 응답하여, 어레이(130) 내의 플래시 메모리 셀들은 소거되거나, 프로그램되거나, 판독된다. 메모리 어레이(130)는 일반적으로 한 행씩 또는 한 페이지씩 프로그램된다. 행 어드레스 신호들이 어드레스 레지스터(146)에 로딩된 후에, I/O 제어 유닛(140)은 기입 데이터 신호들을 캐시 레지스터(170)에 라우팅한다. 기입 데이터 신호들은 각각이 I/O 버스(134)의 폭에 대응하는 사이즈를 갖는 연속적인 세트들로 캐시 레지스터(170)에 저장된다. 캐시 레지스터(170)는 어레이(130) 내의 플래시 메모리 셀들의 전체 행 또는 페이지에 대한 기입 데이터 신호들의 세트들을 순차적으로 저장한다. 모든 저장된 기입 데이터 신호들은 그 후 어드레스 레지스터(146)에 저장된 행 어드레스에 의해 선택된 어레이(130) 내의 메모리 셀들의 행 또는 페이지를 프로그램하기 위해 이용된다. 유사한 방식으로, 판독 동작 동안에, 어드레스 레지스터(146)에 저장된 행 어드레스에 의해 선택된 메모리 셀들의 행 또는 페이지로부터의 데이터 신호들이 데이터 레지스터(180)에 저장된다. 그 후 I/O 버스(134)의 폭의 사이즈에 대응하는 데이터 신호들의 세트들이 I/O 제어 유닛(140)을 통하여 데이터 레지스터(180)로부터 I/O 버스(134)로 순차적으로 전송된다. 비록 어레이(130)는 전형적으로 한 행씩 또는 한 페이지씩 판독되지만, 대응하는 열 어드레스를 지정하는 것에 의해 선택된 행 또는 페이지의 선택된 부분이 판독될 수 있다.
제어 논리 유닛(150)은 테스트 유닛(200)을 더 포함한다. 테스트 유닛은 어레이(130) 내의 셀 또는 셀들의 열화를 측정하도록 동작한다. 측정된 열화 파라미터에 기초하여, 테스트 유닛(200)은 이를테면 셀의 적절한 동작을 보증하기 위해 어레이(130) 내의 셀들에 제공되는 판독, 프로그램 또는 소거 신호들을 조정할 수 있다. 그 열화 파라미터에 기초하여, 프로그래밍 시작 전압, 스테핑 전압(stepping voltage), 프로그램 시간, 또는 판독 및 검증 기준 전압들을 포함하는, 어레이(130) 내의 셀들에 송신되는 다른 제어 신호들도 변경될 수 있다.
셀의 다양한 파라미터들이 열화 파라미터로서 이용될 수 있고, 셀의 열화의 정도를 결정하고 그에 따라서 제어 신호들을 조정하기 위해 이용될 수 있다. 예를 들면, 어레이(130) 내의 메모리 셀의 트랜스컨덕턴스, 즉 gm이 측정되어 셀의 동작의 얼마만큼 변화하였는지를 결정하기 위해 이용될 수 있다. 테스트 유닛(200)은 셀에 인가되는 전압을 변경하고 셀을 가로지르는 전류를 측정하는 것에 의해, 또는 그 반대로 셀을 가로지르는 전류를 변경하고 셀을 가로질러 전압을 측정하는 것에 의해 대상 메모리 셀(subject memory cell)의 gm을 측정할 수 있다. 이 기술 분야의 숙련자들에 의해 이해되는 바와 같이, 그 결과로 생기는 곡선의 기울기는 셀의 gm을 생성할 것이다. 이 측정은 또한 비트라인 전류 대 워드라인 전류를 나타내는 곡선을 생성하는 것으로 불릴 수 있고, 그 곡선의 기울기는 셀의 gm을 생성한다. 다른 실시예들에서는, 셀의 Vt 또는 셀의 수명 동안에 변화하는 다른 특성들을 포함하는 다른 셀 파라미터들이 열화 파라미터로서 이용될 수 있다. 만약 다른 특성이 열화 파라미터로서 이용된다면, 특정한 구현 상세들은 아래 설명된 것들과 다를 수 있다.
메모리 어레이(130) 내의 셀의 열화 파라미터는 직접 측정되고 그 자체가 셀에 송신되는 제어 신호들을 변경하기 위해 이용될 수 있지만, 일부 실시예들에서는 셀이 시간에 걸쳐서 어떻게 변화하였는지에 대한 더 정확한 묘사를 가지려고 시도하는 것이 바람직할 수 있다. 단지 본 gm 값의 실 측정(raw measurement)보다는, 장치가 시간에 걸쳐서 어떻게 변화하였는지에 대한 더 정확한 묘사가 바람직할 수 있다. 일부 실시예들에서, 테스트 유닛(200)은 시간에 걸쳐서 열화 파라미터의 값들로 프로그램될 수 있다. 그러나, 일부 실시예들에서 어레이(130)는 하나 이상의 참조 셀들(210)을 포함한다. 예를 들면, 참조 셀들(210)의 블록이 어레이(130)에 포함될 수 있다. 일부 실시예들에서, 참조 셀들(210)의 블록은 다른 전통적인 이유로 어레이(130)에 이미 제공될 수 있는 어레이(130)의 OTP(one-time programming) 블록에 편리하게 포함될 수 있다. 그러한 참조 셀들(210)은 어레이(130) 내의 다른 셀들보다 더 적은 사이클링을 겪을 수 있다(예를 들며, 어레이(130) 내의 다른 셀들만큼 자주 소거되지 않는다). 따라서, 테스트 유닛은 사이클링을 겪은 어레이(130) 내의 대상 셀의 특성과 참조 셀(210)의 특성 사이의 변화를 측정할 수 있다. 예를 들면, gm이 어떻게 드리프트하였는지를 결정하기 위해 테스트 유닛(200)은 어레이(130) 내의 대상 셀의 gm 및 참조 셀의 gm을 측정할 수 있다. 결과로 생기는 gm의 변화는 어레이(130)에 대한 제어 신호들을 조정하기 위해 이용될 수 있는 열화 파라미터이다.
테스트 유닛(200)은 어레이(130) 내의 대상 셀의 열화 파라미터를 측정하고 그 후에 특히 그 대상 셀에 제공되는 제어 신호들을 조정할 수 있다. 그러나, 액티브 메모리 셀, 즉, 사용 중인 메모리 셀의 열화 파라미터를 직접 측정하는 것은 불편할 수 있다. 따라서, 하나 이상의 테스트 셀들(220)이 어레이(130)에 제공될 수 있다. 테스트 셀들은 그들의 열화가 어레이(130) 내의 하나 이상의 셀들을 대표하도록 배치된다. 하나의 실시예에서, 테스트 셀들(220)의 열이 어레이(130)에 제공된다. 일부 실시예들에서는, 테스트 셀(220)이 어레이(130) 내의 각 블록에 대하여 제공된다. 다른 실시예들에서는, 테스트 셀(220)이 어레이(130) 내의 메모리 셀들의 각 열에 대하여 제공된다. 테스트 유닛(200)은 그 후 어레이(130) 내의 액티브 메모리 셀을 직접 측정하는 대신에 테스트 셀들(220) 중 하나 이상의 테스트 셀을 측정한다. 테스트 셀(220)의 측정, 또는 참조 셀(210)과 비교된 테스트 셀(220)의 측정은 그 후 어레이(130) 내의 메모리 셀들 중 하나 이상의 메모리 셀과 관련된 열화 파라미터를 결정한다. 예를 들면, 하나의 테스트 셀(220)이 어레이(130)의 각 블록에 제공되는 실시예에서, 그 테스트 셀(220)의 특성은 그 블록 내의 메모리 셀들을 대표하는 것으로 간주된다. 보다 많은 또는 보다 적은 수의 테스트 셀들(220)이 제공될 수 있고 그에 따라서 구현 상세들이 변화한다. 테스트 셀(220)은 그것이 대표하는 액티브 메모리 셀들과 실질적으로 동일한 횟수 사이클링될 수 있다. 예를 들면, 그것은 그것이 대표하는 액티브 메모리 셀들과 대략 동일한 수의 사이클들을 경험할 수 있고, 다른 실시예들에서는 테스트 셀(220)은 한 크기 자리수(an order of magnitude) 내에서 더 많은 또는 더 적은 수의 사이클들을 경험할 수 있고, 다른 실시예들에서는, 그것은 2개의 크기 자리수 더 큰 또는 더 작은 수의 사이클들을 경험할 수 있다.
도 4는 테스트 유닛(200)의 실시예의 개략도이다. 테스트 유닛(200)은 테스트 셀들(220)의 하나 이상의 NAND 스트링들(222)에 연결될 수 있다. 다른 실시예들에서는, 액티브 메모리 셀들이 직접 측정되어야 할 때, 테스트 유닛(200)은 어레이(130) 내의 액티브 메모리 셀들에 연결된다. 기입 멀티플렉서(write multiplexer)(250)가 흥미 있는 테스트 셀들의 스트링(222)을 선택한다. 테스트 유닛(200)은 OTP(one-time-programmable) 메모리 셀들의 복수의 참조 스트링들(210)에 더 연결될 수 있다. 이 기술 분야에 잘 알려진 바와 같이, OTP 메모리 셀들은 통상적으로 한 번 또는 어쩌면 제한된 횟수만 프로그램되고, 따라서 그것들은 어레이(130) 내의 메모리 셀들이 사용에 따라 열화되기 전에 그것들의 전기 특성의 표시를 제공하기 위해 이용될 수 있다. 스트링들(222)은 각각의 기입 멀티플렉서들(250)을 통하여 각각의 NMOS 트랜지스터들(230)에 연결된다. 멀티플렉서들(250)은 또한 각각의 페이지 버퍼들(270)에 연결된다. 페이지 버퍼들(270)은 통상적으로 프로그램 검증 및 소거 검증 동작들을 위해 이용된다. 참조 스트링들(210)은 유사하게 기입 멀티플렉서(260)을 통하여 NMOS 트랜지스터(240)에 연결된다.
트랜지스터들(230, 240)이 하이 인에이블("EN") 신호에 응답하여 ON으로 되면, 트랜시스터들(230)은 NAND 스트링들(222)을 비교기(290)의 + 입력에 연결하고, 트랜지스터(240)는 OTP NAND 스트링(210)을 비교기(290)의 - 입력에 연결한다. 전류 미러들로서 동작하는 NMOS 트랜지스터들(272)은 비교기(290)의 + 입력을 트랜지스터(272)의 게이트에 인가되는 기준 전압에 의해 결정되는 프리차지 전압(precharge voltage)으로 프리차징한다. 유사하게, 전류 미러로서 동작하는 NMOS 트랜지스터(274)는 비교기(290)의 - 입력을 트랜지스터(274)의 게이트에 인가되는 기준 전압에 의해 결정되는 프리차지 전압으로 프리차징한다. 테스트 유닛(200)은 셀들을 가로지르는 전압이 변경될 때 테스트 셀(220)과 참조 셀(210)을 통한 전류를 결정하도록 동작한다. 메모리 셀들의 OTP NAND 스트링들(280)의 쌍이 또한 비교기(290)의 + 입력에 연결되어, 비교기(290)의 + 입력에 또한 연결되는 NAND 스트링들(222)과 분압기(voltage divider)로서 동작한다. 비교기(290)는 테스트 셀들의 스트링(222) 및 메모리 셀들의 참조 스트링(210)으로부터 얻어지는 전압들을 비교하여 어레이(130) 내의 메모리 셀들의 열화 파라미터에 대응하는 전압(295)을 제공한다.
사용 중에, 다양한 방법으로, 이를테면 테스트 유닛(200)은 도 5의 순서도에 도시된 방법(400)의 실시예에 따라서, 트랜스컨덕턴스 기울기를 계산하기 위해 테스트 셀 및 참조 셀들의 비교를 구현한다. 비록 본 발명의 실시예를 구현하는 하나의 프로세스가 설명되지만, 다른 구현들이 가능할 것이다. 테스트 유닛(200)은 단계(402)에서 테스트 셀들의 스트링(222) 내의 셀을 가로질러 및 참조 셀들의 스트링(210) 내의 셀을 가로질러 제1 워드라인 전압(VWL)과 같은 제1 전압을 인가할 수 있다. 테스트 유닛(200)은 그 후 단계(404)에서 각 셀을 통하여 결과로서 생기는 전류를 결정하고 이 전류들을 비교한다. 만약 비교된 전류가 너무 낮다면, 단계(406)에서 워드라인 전압이 조정되고, 이를테면 증가되고, 단계(404)에서 새로운 비교가 행해진다. 일단 수용할 수 있는 전압이 발견된다면, 단계(410)에서 이 수용할 수 있는 전압 또는 그것의 함수인 전압이 어레이 내의 메모리 셀들을 프로그램하기 위한 Vpgm과 같은 제어 전압으로서 이용하기 위해 저장된다. 단계들(402-410)은 2개의 전류 비교들을 얻기 위해 단계(412)에서 상이한 워드라인 전압을 이용하여 단계들(412-420)에서 반복된다. 바꾸어 말하면, 테스트 유닛(200)은 단계들(402-410)에서 제1 전압을 이용하여 제1 전류 비교를 얻고, 단계들(412-420)에서 제2 전압을 이용하여 제2 전류 비교를 얻을 수 있다. 그 후 단계(430)에서 gm 값을 생성하기 위해 2개의 전류 열화 레벨들 사이의 기울기가 계산된다. 그 후 단계(436)에서 gm 값에 기초하여 제어 전압들이 조정될 수 있다. 물론, 비교되는 기울기 또는 gm 값에 관한 추가적인 상세를 얻기 위해 더 많은 비교 포인트들이 취해질 수 있다. 일반적으로, 열화 파라미터들의 비교 및 측정은 각 프로그램 시퀀스 전에 얻어진다. 그러나, 다른 실시예들에서 조정 프로세스는 덜 또는 더 자주 일어날 수 있다.
도 6은 휘발성 메모리(310)를 갖는 프로세서 회로(302)를 포함하는 프로세서 기반 시스템(300)의 블록도이다. 프로세서 회로(302)는 메모리(310)에 데이터를 기입하고 메모리(310)로부터 데이터를 판독하는 것을 허용하기 위해 어드레스, 데이터, 및 제어 버스들을 통하여 메모리(310)에 연결된다. 프로세서 회로(302)는 특정한 계산 또는 작업을 수행하는 특정한 소프트웨어를 실행하는 것과 같은 다양한 처리 기능들을 수행하기 위한 회로를 포함한다. 프로세서 기반 시스템(300)은 또한 조작자가 프로세서 기반 시스템(300)과 인터페이스하게 하기 위해 프로세서 회로(302)에 연결된 하나 이상의 입력 장치들(304)을 포함한다. 입력 장치들(304)의 예들은 키패드, 터치 스크린, 및 스크롤 휠을 포함한다. 프로세서 기반 시스템(300)은 또한 조작자에 출력 정보를 제공하기 위해 프로세서 회로(302)에 연결된 하나 이상의 출력 장치들(306)을 포함한다. 하나의 예로, 출력 장치(306)는 조작자에 비주얼 정보를 제공하는 비주얼 디스플레이이다. 또한 프로세서 기반 시스템(300)에 또는 데이터 저장 장치(308)에 전력이 공급되지 않을 때에도 계속 유지되어야 하는 데이터를 저장하기 위해 데이터 저장 장치(308)가 버스(312)를 통하여 프로세서 회로(302)에 연결될 수 있다. 데이터 저장 장치(308)는 도 3에 도시된 플래시 메모리 장치(100) 또는 본 발명의 어떤 다른 실시예에 따른 플래시 메모리 장치일 수 있다.
비록 본 발명은 개시된 실시예들에 관하여 설명되었지만, 이 기술 분야의 숙련자들은 본 발명의 정신 및 범위에서 일탈하지 않고 형태 및 상세에서 변경이 이루어질 수 있다는 것을 인지할 것이다. 그러한 변경들은 이 기술 분야의 통상의 지식을 가진 자들의 기술 안에 있다. 따라서, 본 발명은 부가된 청구항들에 의해서만 제한된다.

Claims (32)

  1. 대상 메모리 셀(subject memory cell)을 포함하는 메모리 셀들의 어레이;
    상기 대상 메모리 셀과 관련된 열화 파라미터(degradation parameter)를 결정하도록 동작가능한 유닛; 및
    상기 대상 메모리 셀에 제공되는 제어 신호를 연결하도록 동작가능한 제어 유닛 ? 상기 제어 신호는 상기 열화 파라미터에 적어도 부분적으로 기초하여 조정될 수 있음 ?
    을 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 셀들의 어레이는 NAND 플래시 어레이를 포함하는 메모리 장치.
  3. 제1항에 있어서, 상기 메모리 셀들의 어레이는 참조 메모리 셀(reference memory cell)을 더 포함하고, 또한 상기 유닛은 상기 참조 메모리 셀의 특성과 상기 대상 메모리 셀의 특성을 비교하는 것에 의해 상기 열화 파라미터를 결정하는 메모리 장치.
  4. 제3항에 있어서, 상기 참조 메모리 셀의 특성은 상기 참조 메모리 셀에서의 메모리 장치의 트랜스컨덕턴스(transconductance)를 포함하는 메모리 장치.
  5. 제4항에 있어서, 상기 열화 파라미터는 상기 참조 메모리 셀과 상기 대상 메모리 셀 사이의 트랜스컨덕턴스 차이를 포함하는 메모리 장치.
  6. 제1항에 있어서, 제어 유닛은 상기 열화 파라미터에 응답하여 상기 제어 신호의 전압을 변화시키도록 동작가능한 메모리 장치.
  7. 제3항에 있어서, 상기 어레이는 상기 대상 메모리 셀과 관련된 테스트 메모리 셀을 더 포함하고, 상기 유닛은 상기 테스트 메모리 셀의 특성과 상기 참조 메모리 셀의 특성 사이의 비교에 적어도 부분적으로 기초하여 상기 열화 파라미터를 결정하도록 동작가능한 메모리 장치.
  8. 제7항에 있어서, 상기 메모리 셀들의 어레이는 복수의 열(column)들에 배열되고, 상기 어레이는 상기 복수의 열들 각각과 관련된 적어도 하나의 테스트 메모리 셀을 더 포함하는 메모리 장치.
  9. 제8항에 있어서, 상기 유닛은 또한 각각의 열과 관련된 상기 테스트 메모리 셀의 특성과 상기 참조 메모리 셀의 특성을 비교하는 것에 의해 특정한 열 내의 모든 메모리 셀들에 대한 상기 열화 파라미터를 결정하도록 동작가능한 메모리 장치.
  10. 제3항에 있어서, 제어 유닛은 상기 참조 메모리 셀에 소거 신호를 연결하지 않고 상기 대상 메모리 셀에 상기 소거 신호를 연결하도록 동작가능한 메모리 장치.
  11. 제3항에 있어서, 상기 대상 메모리 셀은 상기 메모리 장치가 사용될 때 열화하도록 동작가능하지만, 상기 참조 메모리 셀은 상기 메모리 장치가 사용될 때 실질적으로 상기 대상 메모리 셀만큼 열화하도록 동작가능하지 않은 메모리 장치.
  12. 제1항에 있어서, 상기 제어 신호는 프로그래밍 시작 전압, 스테핑 전압(stepping voltage), 판독 기준 전압(read reference voltage) 및 검증 기준 전압(verify reference voltage) 중 적어도 하나를 포함하는 메모리 장치.
  13. 제1항에 있어서, 상기 제어 유닛은 시간에 걸친 상기 열화 파라미터의 변화에 적어도 부분적으로 기초하여 상기 제어 신호를 조정하도록 동작가능한 메모리 장치.
  14. 프로세서 기반 시스템으로서,
    프로세서; 및
    상기 프로세서에 연결된 메모리 장치
    를 포함하며,
    상기 메모리 장치는,
    상기 프로세서로부터 수신되고 및/또는 상기 프로세서에 제공되는 데이터로 프로그램되도록 동작가능한 메모리 셀들의 어레이 ? 상기 메모리 셀들의 어레이는 대상 메모리 셀(subject memory cell)을 포함함 ?;
    상기 대상 메모리 셀과 관련된 열화 파라미터를 결정하도록 동작가능한 유닛; 및
    상기 대상 메모리 셀에 제공되는 제어 신호를 연결하도록 동작가능한 제어 유닛 ? 상기 제어 신호는 상기 열화 파라미터에 적어도 부분적으로 기초하여 조정될 수 있음 ?
    을 포함하는 프로세서 기반 시스템.
  15. 제14항에 있어서, 상기 메모리 셀들의 어레이는 참조 메모리 셀(reference memory cell)을 더 포함하고, 또한 상기 유닛은 상기 참조 메모리 셀의 특성과 상기 대상 메모리 셀의 특성을 비교하는 것에 의해 상기 열화 파라미터를 결정하는 프로세서 기반 시스템.
  16. 제15항에 있어서, 상기 참조 메모리 셀의 특성은 상기 참조 메모리 셀에서의 메모리 장치의 트랜스컨덕턴스를 포함하는 프로세서 기반 시스템.
  17. 제15항에 있어서, 상기 어레이는 상기 대상 셀과 관련된 테스트 메모리 셀을 더 포함하고, 상기 테스트 유닛은 상기 테스트 메모리 셀의 특성과 상기 참조 메모리 셀의 특성 사이의 비교에 적어도 부분적으로 기초하여 상기 열화 파라미터를 결정하도록 동작가능한 프로세서 기반 시스템.
  18. 제14항에 있어서, 제어 유닛은 상기 열화 파라미터에 응답하여 상기 제어 신호의 전압을 변화시키도록 동작가능한 프로세서 기반 시스템.
  19. 제17항에 있어서, 상기 테스트 유닛은 또한 각각의 열과 관련된 상기 테스트 메모리 셀의 특성과 상기 참조 메모리 셀의 특성을 비교하는 것에 의해 열 내의 모든 메모리 셀들에 대한 상기 열화 파라미터를 결정하도록 동작가능한 프로세서 기반 시스템.
  20. 제15항에 있어서, 상기 메모리 셀들의 어레이는 복수의 블록들에 배열되고, 상기 어레이는 상기 복수의 블록들 각각과 관련된 적어도 하나의 테스트 메모리 셀을 더 포함하는 프로세서 기반 시스템.
  21. 제20항에 있어서, 상기 유닛은 또한 각각의 블록과 관련된 상기 테스트 메모리 셀의 특성과 상기 참조 메모리 셀의 특성을 비교하는 것에 의해 각각의 블록 내의 모든 메모리 셀들에 대한 상기 열화 파라미터를 결정하도록 동작가능한 프로세서 기반 시스템.
  22. 제15항에 있어서, 상기 대상 메모리 셀은 상기 메모리 장치가 사용될 때 열화하도록 동작가능하지만, 상기 참조 메모리 셀은 상기 메모리 장치가 사용될 때 실질적으로 상기 대상 메모리 셀만큼 열화하도록 동작가능하지 않은 프로세서 기반 시스템.
  23. 제14항에 있어서, 참조 셀은 상기 어레이 내의 메모리 셀들의 OTP(one-time programming) 블록에 포함되는 프로세서 기반 시스템.
  24. 제14항에 있어서, 상기 제어 유닛은 상기 열화 파라미터에 응답하여 상기 제어 신호의 전압을 변화시키도록 동작가능한 프로세서 기반 시스템.
  25. 대상 메모리 셀과 관련된 열화 파라미터를 결정하는 단계; 및
    상기 열화 파라미터에 적어도 부분적으로 기초하여 상기 대상 메모리 셀에 대한 제어 신호를 조정하는 단계
    를 포함하는 메모리 장치 제어 방법.
  26. 제25항에 있어서, 상기 열화 파라미터는 상기 대상 메모리 셀에서의 메모리 장치의 트랜스컨덕턴스를 포함하는 메모리 장치 제어 방법.
  27. 제26항에 있어서, 열화 파라미터를 결정하는 상기 단계는 상기 대상 메모리 셀에 인가되는 전압을 변경하고 상기 메모리 셀을 통한 전류를 측정하는 것에 의해 상기 메모리 장치의 상기 트랜스컨덕턴스를 결정하는 단계를 포함하는 메모리 장치 제어 방법.
  28. 제26항에 있어서, 열화 파라미터를 결정하는 상기 단계는 상기 대상 메모리 셀을 통하는 전류를 변경하는 것에 의해 및 상기 대상 메모리 셀 양단의 전압을 측정하는 것에 의해 상기 메모리 장치의 상기 트랜스컨덕턴스를 결정하는 단계를 포함하는 메모리 장치 제어 방법.
  29. 제25항에 있어서, 열화 파라미터를 결정하는 상기 단계는 참조 메모리 셀의 특성과 상기 대상 메모리 셀의 특성을 비교하는 단계를 포함하는 메모리 장치 제어 방법.
  30. 제25항에 있어서, 열화 파라미터를 결정하는 상기 단계는 테스트 메모리 셀의 특성과 상기 대상 메모리 셀의 특성을 비교하는 단계를 포함하는 메모리 장치 제어 방법.
  31. 제25항에 있어서, 상기 제어 신호를 조정하는 상기 단계는 소거 신호의 전압을 조정하는 단계를 포함하는 메모리 장치 제어 방법.
  32. 제25항에 있어서, 상기 제어 신호를 조정하는 상기 단계는 프로그래밍 시작 전압, 스테핑 전압(stepping voltage), 판독 기준 전압(read reference voltage) 및 검증 기준 전압(verify reference voltage) 중 적어도 하나를 조정하는 단계를 포함하는 메모리 장치 제어 방법.
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