JP2008097705A - 半導体記憶装置 - Google Patents

Abstract

【課題】不揮発性半導体記憶装置のメモリセルは、書換え回数によって読み出し特性がばらつくため、一定の読み出し条件下では、書換え回数の増加に伴い、読み出しスピード低下や誤読み出しが発生する上、データ読み出しのために高精度の負荷抵抗を必要とする。
【解決手段】書き込み制御回路１１３は、データ書き込み時に、メインアレイ１００から選択された単位領域と、当該単位領域に対応するモニタービット領域１０１内のメモリセルを消去した後、メインアレイ１００から選択された単位領域にデータを書き込み、当該単位領域の書き換え回数に対応して定められたデータをモニタービット領域１０１に書き込む。読み出し制御回路１１４は、モニタービット領域１０１から読み出されたデータが予め定められたデータと一致しない場合には、トリミング回路１０８を制御して、参照用電圧源１０７の出力電圧を調節する。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、より特定的には、電気的に消去及び書き込みが可能なＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置に関するものである。

図７は、従来の電気的に消去及び書き込みが可能な不揮発性半導体記憶装置を示す図であり、図８は、書き換え回数の増加に伴うメモリセルトランジスタの閾値電圧の変化を示す図である。

図７に示される半導体記憶装置は、メモリセルアレイ１１００と、ダミーセルアレイ１１０１と、ロウデコーダ１１０２と、カラムデコーダ１１０３と、カラムゲート１１０４と、書き込み制御回路１１１３と、読み出し制御回路１１１４と、読み出し制御回路１１１４によって制御される読み出し電圧制御回路１１０９と、センスアンプ１１０６と、負荷抵抗１１０７と、ダミーセル用負荷抵抗１１０８とを備える。

メモリセルアレイ１１００は、フローティングゲートを有し、かつ、行列状に複数配列される複数のメモリセルを含む。複数のメモリセルは、消去動作時に同時に消去される所定数のメモリセルの集合である複数の単位領域に区分されている。

ダミーメモリセルアレイ１１０１は、メモリセルアレイ１１００に含まれるものと同一構成を有し、かつ、１列に整列する複数のダミーセルによって構成されている。

メモリセルアレイ１１００及びダミーメモリセルアレイ１１０１には、複数のワード線及び複数のビット線が接続されている。より詳細には、ワード線の各々は、同一行に整列する複数のメモリセル及びダミーセルに共通接続され、ビット線の各々は、同一列に整列する複数のメモリセルまたはダミーセルに共通接続されている。

メモリセルアレイ１１００及びダミーセルアレイ１１０１の周辺には、ロウデコーダ１１０２と、カラムデコーダ１１０３と、カラムゲート１１０４とが設けられている。ロウデコーダ１１０２は、メモリセルアレイ１１００に接続される複数のワード線の中から１本を選択する。カラムデコーダ１１０３は、メモリセルアレイ１１００に接続される複数のビット線の中から１本を選択する。そして、カラムゲート１１０４は、カラムデコーダ１１０３の出力信号に従い、メモリセルアレイ１１００に接続されるビット線から選択された１本のビット線を、読み出し制御回路１１１４によって制御される選択トランジスタ１１１１を介して、センスアンプ１１０６の入力端子Ｖｓに接続する。ダミーセルアレイ１１０１に接続されるビット線は、読み出し制御回路１１１４によって制御される選択トランジスタ１１１２を介して、センスアンプ１１０６の入力端子Ｖｒに接続される。

尚、センスアンプ１１０６の入力端子Ｖｓと、読み出し電圧制御回路１１０９との間には、負荷抵抗１１０７が接続されている。また、センスアンプ１１０６の入力端子Ｖｒと、読み出し電圧制御回路１１０９との間には、負荷抵抗１１０７より小さな抵抗値を有するダミーセル用負荷抵抗１１０８が接続されている。

書き込み制御回路１１１３及び読み出し制御回路１１１４は、それぞれロウデコーダ１１０２及びカラムデコーダ１１０３に接続されている。

ここで、図７に示される半導体記憶装置の消去、書き込み、読み出し動作について順に説明する。

まず、消去動作時において、書き込み制御回路１１１３が、ロウデコーダ１１０２を制御して、選択された１本のワード線に消去用高電圧を印加する。また、書き込み制御回路１１１３は、カラムデコーダ及びカラムゲートを制御して、メモリセルアレイ１１００に接続されるビット線の各々と、ダミーセルアレイ１１０１に接続されるビット線とに消去用高電圧を印加する。

次に、書き込み動作において、書き込み制御回路１１１３が、ロウデコーダ１１０２を制御して、選択された１本のワード線に書き込み用高電圧を印加する。また、書き込み制御回路１１１３は、書き込みデータ（ビット列）に応じてカラムデコーダ１１０３及びカラムゲート１１０４を制御し、メモリセルアレイ１１００に接続されるビット線のうち、値の書き込みが必要なビット線と、ダミーセルアレイ１１０１に接続されるビット線とに書き込み用高電圧を印加する。

消去及び書き込み動作時に選択された単位領域内のメモリセルでは、ワード線とビット線との電位差に応じて、フローティングゲートへと電荷が注入され、または、フローティングゲートから電荷が放出される。このようなフローティングゲート内の電荷量の制御によって、メモリセルの閾値電圧Ｖｔが変化する。例えば、電荷放出によって閾値電圧Ｖｔが低下した状態を値“１”に対応づけ、電荷注入によって閾値電圧が増加した状態を値“０”に対応づけることによって、データが記憶される。

次に、読み出し動作時において、読み出し制御回路１１１４がロウデコーダ１１０２を制御して、選択された１本のワード線に読み出し用電圧を印加する。また、読み出し制御回路１１１４は、カラムデコーダ１１０３及びカラムゲート１１０４を制御して、メモリセルアレイ１１００に接続される１本のビット線を選択すると共に、選択トランジスタ１１１１をＯＮさせ、選択されたビット線をセンスアンプ１１０６の入力端子Ｖｓに接続する。入力端子Ｖｓには、読み出し電圧制御回路１１０９から負荷抵抗１１０７を介して読み出し電圧が印加されるが、メモリセルアレイ１１００選択されたメモリセルの閾値電圧Ｖｔに応じて、入力端子Ｖｓに実際に印加される電圧が決定される。

また、読み出し制御回路１１１４は、カラムデコーダ１１０３を制御すると共に、選択トランジスタ１１１２をＯＮさせ、ダミーセルアレイ１１０１に接続されるビット線をセンスアンプ１１０６の入力端子Ｖｒに接続する。入力端子Ｖｒには、読み出し電圧制御回路１１０９からダミーセル用負荷抵抗１１０８を介して読み出し電圧が印加されるが、ダミーセルアレイ１１０１から選択されたダミーセルの閾値電圧Ｖｔに応じて、入力端子Ｖｒに実際に印加される電圧が決定される。

ここで、ダミーセルアレイ１１０１内の各ダミーセルには、メモリセルアレイ１１００にデータを書き込む度に、値“１”が書き込まれる。また、負荷抵抗１１０７及びダミーセル用負荷抵抗１１０８の抵抗値の差に応じて、入力端子Ｖｒに印加される電圧は、メモリセルが値“１”を保持するときに入力端子Ｖｓに印加される電圧より高く、かつ、メモリセルが値“０”を保持するときに入力端子Ｖｓに印加される電圧より低く設定されている。そこで、入力端子Ｖｒ及びＶｓの電位差をセンスアンプ１１０６によって増幅することによって、読み出しデータを判定することができる。

以上の構成によれば、書き換えによってメモリセル特性が劣化する場合（図８）には、読み出し動作時の基準となるダミーセル特性も同様に劣化する。言い換えれば、書き込み回数の増加に伴ってメモリセルが値“１”を記憶するときの閾値電圧が上昇するが、ダミーセルが値“１”を記憶するときの閾値電圧も同様に上昇する。したがって、書き込み回数が増加しても、入力端子Ｖｒ及びＶｓ間の電位差を確実に検出できるので、半導体記憶装置の書き換え可能回数を向上させることが可能となる（例えば、特許文献１参照。）
特開２００３−２２６８０号公報

しかしながら、上記従来の不揮発性半導体記憶装置において、メモリセルアレイからのデータを読み出すためには、センスアンプの入力端子には高精度の電圧を印加することが必要であるが、実際には、負荷抵抗及びダミーセル用負荷抵抗の特性のばらつきがあるため、精度を一定に維持することは困難である。このため、ダミーセルの特性をメモリセルアレイと同様に劣化させても、書き換え回数の向上についての効果が低減されてしまう。

また、高精度に制御された電圧を得るためには、負荷抵抗及びダミーセル用負荷抵抗には極めて大きな抵抗を使用することによって、抵抗値のばらつきによる影響を抑える必要があるが、この場合、コスト増を伴うという問題がある。

本発明は、上記のような問題点を解決するためになされたもので、センスアンプの入力部に高精度の負荷抵抗が不要で、書き換え回数を大幅に向上することができる不揮発性記憶装置を提供することを目的とする。

第１の発明は、不揮発的にデータを記憶する半導体記憶装置であって、行方向及び列方向に配列される複数のメモリセルによって構成され、所定数のメモリセルを含む単位領域毎にデータを記憶する第１の記憶領域と、行方向及び列方向に配列される複数のメモリセルによって構成され、第１の記憶領域に含まれる単位領域の各々毎にデータを記憶する第２の記憶領域とを含むメモリセルアレイと、同一行に整列するメモリセルの各々に接続される複数のワード線と、同一列に整列するメモリセルの各々に接続される複数の信号線と、一対の入力端子を有し、入力端子間の電位差を検出するセンスアンプと、センスアンプの入力端子の一方に基準電圧を供給すると共に、基準電圧を調節する電圧制御回路と、データの書き込み時において、第１の記憶領域及び第２の記憶領域の記憶内容を消去した後、第１の記憶領域から選択された単位領域にデータを書き込み、選択された単位領域への書き込み回数に応じて予め定められたデータを、単位領域毎に第２の記憶領域に書き込む書き込み制御回路と、データの読み出し時において、第２の記憶領域から選択された信号線をセンスアンプの入力端子の他方に接続した後、第１の記憶領域から選択された信号線をセンスアンプの入力端子の他方に接続し、第２の記憶領域から読み出されたデータが予め定められたデータと一致しない場合には、電圧制御回路を制御して基準電圧を調節する読み出し制御回路とを備えるものである。

このような構成によれば、第１の記憶領域に含まれる単位領域毎に、第２の記憶領域に既知のデータが書き込まれ、第２の記憶領域から読み出されたデータが既知のデータと一致するか否かに基づいて、単位領域毎にセンスアンプの基準電圧が調節される。したがって、単位領域毎に書き換え回数が異なることによって、メモリセルの特性劣化の程度にばらつきがある場合であっても、安定して読み出しを実行することができ、それ故、書き換え回数を向上することが可能となる。

第２の発明は、不揮発的にデータを記憶する半導体記憶装置であって、行方向及び列方向に配列される複数のメモリセルによって構成され、所定数のメモリセルを含む単位領域毎にデータを記憶する第１の記憶領域と、行方向及び列方向に配列される複数のメモリセルによって構成され、第１の記憶領域に含まれる単位領域の各々毎にデータを記憶する第２の記憶領域とを含むメモリセルアレイと、同一行に整列するメモリセルの各々に接続される複数のワード線と、同一列に整列するメモリセルの各々に接続される複数の信号線と、複数のワード線から選択された１本のワード線に電圧を印加する行選択回路と、一対の入力端子を有し、入力端子間の電位差を検出するセンスアンプと、センスアンプの入力端子の一方に、一定の基準電圧を供給する電圧制御回路と、データの書き込み時において、第１の記憶領域及び第２の記憶領域の記憶内容を消去した後、第１の記憶領域から選択された単位領域にデータを書き込み、選択された単位領域への書き込み回数に応じて予め定められたデータを、単位領域毎に第２の記憶領域に書き込む書き込み制御回路と、データの読み出し時において、第２の記憶領域から選択された信号線をセンスアンプの入力端子の他方に接続した後、第１の記憶領域から選択された信号線をセンスアンプの入力端子の他方に接続し、第２の記憶領域から読み出されたデータが予め定められたデータと一致しない場合には、電圧制御回路を制御して行選択回路の出力電圧を調節する読み出し制御回路とを備えるものである。

このような構成によれば、第１の記憶領域に含まれる単位領域毎に、第２の記憶領域に既知のデータが書き込まれ、第２の記憶領域から読み出されたデータが既知のデータと一致するか否かに基づいて、行選択回路の出力電圧が調節される。したがって、単位領域毎に書き換え回数が異なることによって、メモリセルの特性劣化の程度にばらつきがある場合であっても、安定して読み出しを実行することができ、それ故、書き換え回数を向上することが可能となる。

本発明に係る半導体記憶装置は、センスアンプに基準電圧を供給するために高精度の負荷を必要とせず、読み出し対象のメモリセルの特性に応じて、読み出しに必要な電圧が調整されるため、書き換え回数の増加に伴ってメモリセルトランジスタ特性が劣化した場合でも、安定した読み出しを行うことができ、書き換え回数に対する寿命が向上する。

以下、本発明の実施の形態について、図面を参照しながら説明する。本発明は、例えばＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ等、電気的に消去及び書き込みが可能な不揮発性半導体記憶装置に適用することが可能である。

（実施の形態１）
図１は、本発明の実施の形態１に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。

半導体記憶装置１は、メモリセルアレイ１１と、ロウデコーダ１０２と、カラムデコーダ１０３と、カラムゲート１０４、１０５及び１３５と、書き込み制御回路１１３と、読み出し制御回路１１４と、センスアンプ１０６と、基準電圧制御回路２１とを備える。

メモリセルアレイ１１は、フローティングゲートを有し、かつ、行列状に配列される複数のメモリセルによって構成され、機能の違いに応じて、メインアレイ１００と、モニタービット領域１０１と、カウンタビット領域１３０とに区分される。

メインアレイ１００は、データを記憶するために領域であり、同時に消去される所定数のメモリセルの集合である複数の単位領域に区分されている。カウンタビット領域１３０は、メインアレイ１００の単位領域の各々について、単位領域が消去される度にカウントされるカウント値を記録する。モニタービット領域１０１は、メインアレイ１００の単位領域の各々について、カウンタビットに記録されるカウンタ値に対応して定められたパターンを有するデータを記憶する。

メモリセルアレイ１１には、複数のワード線及び複数のビット線が接続されている。より詳細には、ワード線の各々は、同一行に整列する複数のメモリセルに共通接続され、ビット線の各々は、同一列に整列する複数のメモリセルに共通接続されている。

メモリセルアレイ１１の周辺には、ロウデコーダ１０２と、カラムデコーダ１０３と、カラムゲート１０４、１０５及び１３５が設けられている。ロウデコーダ１０２は、メモリセルアレイ１１に接続される複数のワード線の中から１本を選択する。また、カラムデコーダ１０３は、メモリセルアレイ１１に接続される複数のビット線の中から１本を選択する。カラムゲート１０４、１０５及び１３５は、カラムデコーダ１０３の出力信号に従い、選択されたビット線を、読み出し制御回路１１４によって制御される選択トランジスタ１１１、１１２及び１３１のいずれかを介して、センスアンプ１０６の入力端子Ｖｓに接続する。

基準電圧制御回路２１は、センスアンプ１０６の入力端子Ｖｒに基準電圧を供給する。また、基準電圧制御回路２１は、読み出し制御回路１１４からの制御に従って、センスアンプの入力端子Ｖｒに供給する電圧を調節する。より詳細には、基準電圧制御回路２１は、出力電圧が可変の参照用電圧源１０７と、参照用電圧源１０７の電圧を調節するトリミング回路１０８と、トリミング回路１０８が参照用電圧源１０７に設定した電圧値を保持するラッチ回路１０９とを含む。トリミング回路１０８は、モニタービット領域１０１からのデータを正常に読み出すことができるように、参照用電圧源１０７の出力電圧を制御し、調整した電圧値をラッチ回路１０９に格納する。

書き込み制御回路１１３は、ロウデコーダ１０２及びカラムデコーダ１０３に接続され、メモリセルアレイ１１へのデータの書き込みを制御する。具体的には、書き込み制御回路１１３は、データの書き込み時において、まず、メインアレイ１００から選択された単位領域の記憶値と、当該単位領域に対応するモニタービット領域１０１及びカウンタビット領域１３０の記憶値とを一旦消去する。次に、書き込み制御回路１１３は、メインアレイ１００から選択された単位領域にデータを書き込み、選択された単位領域の消去回数に応じて定められるデータをモニタービット領域１０１に書き込み、選択された単位領域の消去回数をカウンタビット領域１３０に書き込む。

読み出し制御回路１１４は、ロウデコーダ１０２と、カラムデコーダ１０３と、選択トランジスタ１１１、１１２及び１３１と、基準電圧制御回路２１とに接続され、メモリセルアレイ１１からセンスアンプ１０６へのデータの読み出しと、基準電圧制御回路２１の出力電圧とを制御する。また、読み出し制御回路１１４は、データの読み出し時に、メインアレイ１００、モニタービット領域１０１及びカウンタビット領域１３０のいずれかから選択された１本のビット線をセンスアンプ１０６に接続する。

尚、図示していないが、各回路を制御する制御回路と、データを入出力するＩＯバッファとが更に設けられる。

ここで、本実施形態に係る半導体記憶装置１の消去、書き込み及び読み出し動作について順に説明する。尚、以下の説明において、メインアレイ１００内において、単位領域が１本のワード線に接続される複数のメモリセルトランジスタによって構成される場合を想定する。

消去及び書き込み動作時に選択されたメモリセルトランジスタにおいては、ワード線とビット線との間の電位差に応じて、フローティングゲートに電荷が注入、または、フローティングゲートから電荷が放出される。これによって、フローティングゲート内の電荷量が制御され、その結果、トランジスタの閾値電圧Ｖｔが変化する。例えば、電荷放出によって閾値電圧Ｖｔが低下した状態を値“１”に対応づけ、電荷注入によって閾値電圧が増加した状態を値“０”に対応づけることによって、データが記憶される。

まず、消去動作時において、書き込み制御回路１１３がロウデコーダ１０２を制御して、選択された１本のワード線に消去用高電圧を印加する。また、書き込み制御回路１１３は、カラムデコーダ１０３を制御して、メインアレイ１００、モニタービット領域１０１及びカウンタビット領域１３０にそれぞれ接続されるビット線に消去用高電圧を印加する。この結果、メインアレイ１００、モニタービット領域１０１及びカウンタビット領域１３０のそれぞれに含まれ、かつ、同一のワード線に接続されるメモリセルが同時に消去される。

次に、書き込み動作時において、書き込み制御回路１１３がロウデコーダ１０２を制御して、選択された１本のワード線に書き込み用高電圧を印加する。また、書き込み制御回路１１３は、カラムデコーダ１０３及びカラムゲート１０４を制御し、書き込みが必要なビット線に書き込み用高電圧を印加する。より詳細には、書き込み制御回路１１３は、書き込みデータ（ビット列）をメインアレイ１００に書き込み、書き込み回数に応じて定められたデータをモニタービット領域１０１に書き込み、更に、書き込み毎にカウントしたカウント値をカウンタビット領域１３０に書き込む。

図２Ａは、図１に示されるメインアレイへのデータ書き込みの一例を示す図であり、図２Ｂは、図１に示されるモニタービット領域へのデータ書き込みの一例を示す図である。

図２Ａに示されるように、メインアレイ１００内のメモリセルにおいては、一旦消去された後、書き込むべきデータに応じて“０”または“１”が書き込まれる。

一方、図２Ｂに示されるように、モニタービット領域１０１内のメモリセルにおいては、メインアレイの単位領域の消去回数に応じて規則的にデータが書き込まれる。例えば、カウンタビット領域１３０が書き込み回数を２値でカウントし、モニタービット領域１０１が少なくとも２ビット（偶数ビット及び奇数ビット）の値を記憶する場合を想定する。この場合、図２Ｂに示されるように、モニタービット領域１０１の偶数ビット及び奇数ビットには、「（“１”、“０”）→（“０”、“１”）→（“１”、“０”）→・・・」のように、書き換え毎に交互にビットが反転するようにデータが書き込まれる。

次に、読み出し動作時には、センスアンプ１０６が入力端子Ｖｓ及びＶｒの電位差を増幅して出力することによって、データが判定される。ただし、センスアンプ１０６の入力端子Ｖｓに印加される電圧は、次のように決定される。

メインアレイ１００からデータを読み出す場合、読み出し制御回路１１４は、ロウデコーダ１０２を制御して、選択された１本のワード線に読み出し用電圧を印加する。更に、読み出し制御回路１１４は、カラムデコーダを制御して、メインアレイ１００に接続されるカラムゲート１０４の１つを選択し、選択トランジスタ１１１をＯＮさせ、選択トランジスタ１１２をＯＦＦさせる。この結果、メインアレイ１００から選択された１本のビット線がセンスアンプ１０６の入力端子Ｖｓに接続される。このときの入力端子Ｖｓに印加される電圧は、選択されたメモリセルトランジスタの閾値電圧Ｖｔの値によって決定される。

また、モニタービット領域１０１からデータを読み出す場合、読み出し制御回路１１４は、カラムデコーダ１０３及びカラムゲート１０５を同様に制御し、選択トランジスタ１１２をＯＮさせ、選択トランジスタ１１１をＯＦＦさせる。この結果、モニタービット領域１０１から選択された１本のビット線が入力端子Ｖｓに接続される。このときの入力端子Ｖｓの電圧は、モニタービット領域１０１から選択されたメモリセルトランジスタの閾値電圧Ｖｔの値によって決定される。

図３Ａ及び図３Ｂは、書き換え回数の増加に伴うメモリセルトランジスタの閾値電圧の変化と、図１に示されるトリミング回路による設定値との関係を示す図である。

尚、図３Ａ及び図３Ｂにおいて、横軸は、メモリセルトランジスタの書き換え回数を示し、縦軸は、メモリセルトランジスタの閾値電圧を示す。より具体的には、横軸より上方の曲線は、値“０”を保持するときの閾値電圧の変化を示し、横軸より下方の曲線は、値“１”を保持するとき（消去時）の閾値電圧の変化を示す。また、縦軸の左側には、複数のメモリセルトランジスタが有する閾値特性の分布が併せて示されている。

図３Ａ（横軸より下方の曲線）に示されるように、値“１”を保持する際のメモリセルトランジスタの閾値電圧は、書き換え回数の増加に伴って大きくなる。したがって、書き換え回数が増加するにつれて、値“１”を判定するための基準電圧も段階的に大きくする必要がある。同様に、図３Ｂ（横軸より上方の曲線）に示されるように、値“０”を保持する際のメモリセルトランジスタの閾値電圧は、書き換え回数の増加に伴って小さくなるので、書き換え回数が増加するにつれて、値“０”を判定するための基準電圧も段階的に小さくする必要がある。

そこで、本実施の形態に係る半導体記憶装置１は、上述のように、書き換え回数毎に予め定められたデータをモニタービット領域１０１に書き込む。そして、半導体記憶装置１は、モニタービット領域１０１から読み出されたデータが予め定められたデータと一致するか否かに基づいて、基準電圧の調整の要否を判定する。

まず、読み出し動作時には、読み出し制御回路１１４は、メインアレイ１００の単位領域毎に設けられるカウンタビットの値をカウンタビット領域１３０から読み出す。次に、読み出し制御回路１１４は、メインアレイの単位領域毎に設けられるモニタービットの値をモニタービット領域１０１から読み出す。上述したように、モニタービット領域１０１に書き込まれる値は、カウンタビットの値に応じて予め定められている。

モニタービットのデータが期待値通りに読み出せた場合、読み出し制御回路１１４は、引き続きメインアレイ１００からのデータの読み出しを実行する。

一方、モニタービット領域１０１のデータが期待値通りに読み出せない場合には、書き換え回数の増加に伴ってメモリセルトランジスタの特性が変動しているため、センスアンプ１０６の参照用電圧を変更する必要がある。この場合、トリミング回路１０８は、図３Ａ及び図３Ｂに示されるように、モニタービットから期待値通りにデータを読み出すことができる電圧値を探索し、探索結果をラッチ回路１０９に格納する。トリミング回路１０８は、ラッチ回路１０９に格納した設定値を用いて、参照用電圧源の出力電圧を調節する。

その後、読み出し制御回路１１４は、新たに設定された参照用電圧源の出力電圧を基準に用いて、メインアレイ１００からのデータの読み出しを実行する。更にメインアレイ１００の書き換え回数が増加した場合であっても、トリミング回路１０８が参照用電圧源の出力電圧を調整することができるため、安定した読み出し動作を行うことが可能となる。

以上説明したように、本実施の形態に係る不揮発性半導体記憶装置においては、メインアレイ１００からのデータの読み出し時に、メインアレイ１００と同時に書き換えられるモニタービットからの読み出し結果に応じて、センスアンプ１０６に供給される参照用電圧が調整される。したがって、本実施の形態によれば、書き換え回数に応じてメインアレイ１００の単位領域毎のメモリセルトランジスタ特性の劣化の程度が異なる場合であっても、安定した読み出しを行うことができ、書き換え回数が向上した半導体記憶装置を実現することができる。

尚、本実施の形態においては、書き込み制御回路１１３及び読み出し制御回路１１４は、メモリセルアレイ１１のビット線を制御しているが、メモリセルアレイ１１の構成によっては、ビット線の代わりにソース線を制御しても良い。

また、同時書き込みが可能なビット数の制約に応じて、同一のワード線に接続されるメインアレイ１００内のメモリセルと、モニタービット領域１０１内のメモリセルへの書き込みを、同時ではなく、順次行うことも可能である。

（実施の形態２）
図４は、本発明の実施の形態２に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。

本実施の形態に係る半導体記憶装置２は、トリミング回路１０８がラッチ回路１０９に保存した参照用電圧源１０７の出力電圧の値を、メインアレイ１００の単位領域毎に記憶するトリミングビット領域１４０を更に備える点に特徴を有する。

より具体的には、半導体記憶装置２は、実施の形態１に係る半導体記憶装置（図１）の構成に加えて、メインアレイ１００の単位領域毎に参照用電圧源１０７の出力電圧を記憶するトリミングビット領域１４０と、トリミングビット領域１４０のビット線を選択するためのカラムゲート１４５と、カラムゲート１４５に接続される選択トランジスタ１４１と、ラッチ回路１０９の記憶値を書き込み制御回路１１３に出力するためのデータ線１４６と、トリミングビット領域１４０に格納された値をトリミング回路１０８に出力するためのデータ線１４７とを更に備える。

書き込み制御回路１１３は、トリミング回路１０８が参照用電圧源１０７の出力電圧値を探索して、探索した値をラッチ回路１０９に書き込んだ後に、ラッチ回路１０９に保持される値をトリミングビット領域１４０に書き込む。

メインアレイ１００の読み出し時には、読み出し制御回路１１４は、読み出し対象の単位領域に対応する出力電圧値を、トリミングビット領域１４０からデータ線１４７経由でトリミング回路１０８に出力する。トリミング回路１０８は、トリミングビット領域１４０から読み出された出力電圧の値をラッチ回路１０９に保存すると共に、参照用電圧源１０７の出力電圧をトリミングビット領域１４０から出力された値になるように調整する。

このように、本実施の形態に係る半導体記憶装置２においては、トリミング回路１０８が一旦探索した参照用電圧源１０７の設定電圧値がメインアレイ１００の単位領域毎にトリミングビット領域１４０に記憶される。トリミング回路１０８は、一旦設定した出力電圧の値を再利用することができるので、メインアレイ１００のデータを読み出し毎に参照用電圧源１０７の出力電圧を再度調整する必要がなく、効率的な読み出し動作が可能となる。

次回以降の読み出し時においても、モニタービット領域１０１のデータが期待値通りに読み出せれば、引き続き、メインアレイ１００のデータの読み出しを実行する。通常、毎回の書き換え毎にはトリミング回路１０８の設定値の変更は不要であり、書き換え回数の増加に伴ってトリミング回路１０８の設定値の変更が必要な場合にのみ、設定値を変更すれば良い。

以上説明したように、本実施の形態によれば、メインアレイ１００と同時に書き換えられるモニタービット領域１０１からのデータの読み出し結果に基づいて調節された参照用電圧源１０７の出力電圧が保存されて再利用されるので、読み出しを実行する度にトリミング回路１０８が出力電圧を調節する必要がなくなる。したがって、単位領域毎のメモリセルトランジスタ特性の劣化の程度ばばらつく場合であっても、読み出しスピードに影響を与えることなく、安定した読み出しを実行することができ、書き換え回数を向上することもできる。

（実施の形態３）
図５は、本発明の実施の形態３に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。

本実施の形態に係る半導体記憶装置３は、参照用電圧源１０７の出力電圧に替えて、ロウデコーダ１０２の出力電圧（ワード線への印加電圧）が調整される点に特徴を有する。

より具体的には、半導体記憶装置３は、実施の形態１（図１）に係る半導体記憶装置１に加えて、トリミングビット領域１４０と、カラムゲート１４５と、選択トランジスタ１４１とを更に備える。また、半導体記憶装置３は、参照用電圧源１０７の出力電圧が一定である点と、トリミング回路１０８が参照用電圧源１０７を調節する代わりに、ロウデコーダ１０２がワード線に印加する電圧を調節する点とにおいて、実施の形態１に係るものと相違する。

読み出し動作時には、読み出し制御回路１１４が、読み出し対象の単位領域に対応してモニタービット領域１０１に書き込まれたデータの読み出しを実行する。モニタービット領域１０１のデータが期待値通りに読み出せた場合には、読み出し制御回路１１４は、引き続き、メインアレイ１００からのデータの読み出しを実行する。

一方、モニタービット領域１０１のデータが期待値通りに読み出せない場合には、書き換え回数の増加によってメモリセルトランジスタの閾値電圧が変動しているので、メモリトランジスタのワード線に印加する電圧を調節する必要がある。そこで、そこで、トリミング回路１０８は、モニタービットから期待値通りにデータを読み出せるロウデコーダ１０２の出力電圧を探索し、探索した値をラッチ回路１０９に格納する。そして、読み出し制御回路１１４は、トリミング回路１０８がラッチ回路１０９に格納した値を用いて、ロウデコーダ１０２の出力電圧を調節し、メインアレイ１００の読み出しを実行する。

また、書き込み制御回路１１３は、ラッチ回路１０９に保持される設定値を単位領域に対応するトリミングビット領域１４０に書き込む。これにより、単位領域の読み出し時に、一旦トリミング回路１０８が探索したロウデコーダ１０２の出力電圧の値を再利用することができるので、トリミング回路１０８による繰り返しの最適電圧値の検索が不要となる。また、書き換え回数が増加した場合でも、トリミング回路１０８によってロウデコーダ１０２の出力電圧が調節されるため、安定した読み出し動作を行うことが可能となる。

以上説明したように、本実施の形態に係る半導体記憶装置３は、メインアレイ１００の単位領域毎にロウデコーダ１０２の出力電圧が調節し、調節された出力電圧がトリミングビット領域１４０に格納する。したがって、メインアレイ１００の単位領域毎にメモリセルトランジスタ特性の劣化の程度が異なる場合であっても、読み出し速度に影響を与えることなく、安定した読み出しを実行することができ、書き換え回数を向上することができる。

尚、本実施の形態に係る半導体記憶装置３は、ロウデコーダ１０２の出力電圧値を保持するトリミングビット領域１４０を備えているが、実施の形態１に係る半導体記憶装置１と同様に、トリミングビット領域１４０を備えない構成を有しても良い。この場合、実施の形態１と同様に、読み出し動作のたびに、モニタービット領域１０１の記憶値が正しく読み出せるように、トリミング回路１０８がロウデコーダ１０２の出力電圧を調節すれば良い。

（実施の形態４）
図６は、本発明の実施の形態４に係る不揮発性半導体記憶装置のメモリセルアレイの一部を示すブロック図である。

本実施の形態に係る半導体記憶装置４の基本的な構成は、実施の形態２または３と同様であるが、本実施の形態に係るトリミングビット領域１４０は、メインアレイトリミングビット領域１６０と、モニタービットトリミングビット領域１６１と、差分トリミングビット領域１６２とから構成されている点で、実施の形態２または３に係るものと相違する。

より詳細には、実施の形態２または３においては、トリミングビット領域１４０は、モニタービット領域１０１に書き込まれた値を正しく読み出すことができる参照用電圧源１０７の出力電圧またはロウデコーダ１０２の出力電圧を記憶するために設けられている。

これに対して、本実施形態では、メインアレイトリミングビット領域１６０は、メインアレイ１００の書き換え特性が初期状態（例えば、出荷時の状態）である場合に、メインアレイ１００からのデータ読み出しが正常に行える電圧値を消去領域毎に記憶する。また、モニタービットトリミングビット領域１６１は、モニタービット領域１０１の書き換え特性が初期状態（例えば、出荷時の状態）である場合に、モニタービット領域１０１からのデータ読み出しが正常に行える電圧値を消去領域毎に記憶する。差分トリミングビット領域１６２は、メインアレイ１００及びモニタービット領域１０１の書き換え後の特性に応じて、モニタービット領域１０１のデータ読み出しが正常となる電圧値と、モニタービットトリミングビット領域１６１に格納される初期の電圧値との差分を記憶する。

メインアレイ１００からのデータの読み出し時には、読み出し制御回路１１４は、メインアレイトリミングビット領域１６０に格納される電圧値と、差分トリミングビット１６２に格納される差分値とを加算した値を参照用電圧源１０７またはロウデコーダ１０２の出力電圧として使用する。

本実施の形態においても、メインアレイ１００とモニタービット領域１０１のばらつきや特性の差分を単位領域毎に調節することができるので、単位領域毎に書き換え回数が異なることによってメモリセルトランジスタ特性の劣化程度が相違しても、安定して読み出しを実施することができ、書き換え回数を向上することができる。

本発明に係る不揮発性半導体記憶装置は、例えば、ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭの書換え回数の寿命向上に有効であり、また、頻繁な書換えを要するＩＣカード用メモリ等の用途にも応用できる。

本発明の実施の形態１に係る不揮発性半導体記憶装置の概略構成を示すブロック図 図１に示されるメインアレイへのデータ書き込みの一例を示す図 図１に示されるモニタービット領域へのデータ書き込みの一例を示す図 書き換え回数の増加に伴うメモリセルトランジスタの閾値電圧の変化と、図１に示されるトリミング回路による設定値との関係を示す図 書き換え回数の増加に伴うメモリセルトランジスタの閾値電圧の変化と、図１に示されるトリミング回路による設定値との関係を示す図 本発明の実施の形態２に係る不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の実施の形態３に係る不揮発性半導体記憶装置の概略構成を示すブロック図 本発明の実施の形態４に係る不揮発性半導体記憶装置のメモリセルアレイの一部を示すブロック図 従来の電気的に消去及び書き込みが可能な不揮発性半導体記憶装置を示す図 書き換え回数の増加に伴うメモリセルトランジスタの閾値電圧の変化を示す図

符号の説明

１、２、３、４ 半導体記憶装置
１１ メモリセルアレイ
２１ 基準電圧制御回路
１００ メインアレイ
１０１ モニタービット領域
１０２ ロウデコーダ
１０３ カラムデコーダ
１０４、１０５、１３５、１４５ カラムゲート
１０６ センスアンプ
１０７ 参照用電圧源
１０８ トリミング回路
１０９ ラッチ回路
１１１、１１２、１３１、１４１ 選択トランジスタ
１１３ 書き込み制御回路
１１４ 読み出し制御回路
１３０ カウンタビット領域
１４０ トリミングビット領域

Claims (12)

1. 不揮発的にデータを記憶する半導体記憶装置であって、
   行方向及び列方向に配列される複数のメモリセルによって構成され、所定数の前記メモリセルを含む単位領域毎にデータを記憶する第１の記憶領域と、行方向及び列方向に配列される複数のメモリセルによって構成され、前記第１の記憶領域に含まれる単位領域の各々毎にデータを記憶する第２の記憶領域とを含むメモリセルアレイと、
   同一行に整列するメモリセルの各々に接続される複数のワード線と、
   同一列に整列するメモリセルの各々に接続される複数の信号線と、
   一対の入力端子を有し、前記入力端子間の電位差を検出するセンスアンプと、
   前記センスアンプの入力端子の一方に基準電圧を供給すると共に、前記基準電圧を調節する電圧制御回路と、
   データの書き込み時において、前記第１の記憶領域及び前記第２の記憶領域の記憶内容を消去した後、前記第１の記憶領域から選択された単位領域にデータを書き込み、前記選択された単位領域への書き込み回数に応じて予め定められたデータを、前記単位領域毎に前記第２の記憶領域に書き込む書き込み制御回路と、
   データの読み出し時において、前記第２の記憶領域から選択された信号線を前記センスアンプの入力端子の他方に接続した後、前記第１の記憶領域から選択された信号線を前記センスアンプの入力端子の他方に接続し、前記第２の記憶領域から読み出されたデータが前記予め定められたデータと一致しない場合には、前記電圧制御回路を制御して前記基準電圧を調節する読み出し制御回路とを備える、半導体記憶装置。
2. 前記メモリセルアレイは、複数のメモリセルによって構成され、前記第１の記憶領域に含まれる単位領域毎にデータを記憶する第３の記憶領域を更に含み、
   前記書き込み制御回路は、前記第１の記憶領域に含まれる単位領域毎の消去回数を前記第３の記憶領域に書き込み、
   前記読み出し制御回路は、前記第３の記憶領域に記憶される消去回数に基づいて、前記第２の記憶領域からのデータが前記予め定められたデータと一致するか否かを判定する、請求項１に記載の半導体記憶装置。
3. 前記基準電圧制御回路は、
   可変電圧源と、
   前記可変電圧源の出力電圧を調整するトリミング回路と、
   前記トリミング回路が設定した出力電圧の値を保持する記憶回路とを含み、
   前記読み出し制御回路は、前記第２の記憶領域から読み出されたデータが予め定められたデータと一致しない場合に、前記トリミング回路を制御して前記基準電圧を調節する、請求項２に記載の半導体記憶装置。
4. 前記メモリセルアレイは、前記第１の記憶領域に含まれる単位領域毎にデータを記憶する第４の記憶領域を更に含み、
   前記書き込み制御回路は、前記記憶回路に保持される値を前記第４の記憶領域に書き込み、
   前記読み出し制御回路は、前記第４の記憶領域に記憶される値を読み出して、前記トリミング回路に出力することを特徴とする、請求項３に記載の半導体記憶装置。
5. 前記第４の記憶領域は、
   前記第１の記憶領域が初期状態にある場合に、前記第１の記憶領域からデータを正常に読み出すことができる前記基準電圧を記憶する第１の条件記憶部と、
   前記第２の記憶領域が初期状態にある場合に、前記第２の記憶領域からデータを正常に読み出すことができる前記基準電圧を記憶する第２の条件記憶部と、
   前記トリミング回路が調整した電圧値と、前記第２の条件記憶部に記憶される値との差分を記憶する第３の条件記憶部とを含む、請求項４に記載の半導体記憶装置。
6. 前記第３の記憶領域は、２値を記憶し、
   前記書き込み制御回路は、前記第３の記憶領域が保持する値の各々に対応して、前記第２の記憶領域に書き込むビット値を反転させることを特徴とする、請求項２から請求項５のいずれかに記載の半導体記憶装置。
7. 不揮発的にデータを記憶する半導体記憶装置であって、
   行方向及び列方向に配列される複数のメモリセルによって構成され、所定数の前記メモリセルを含む単位領域毎にデータを記憶する第１の記憶領域と、行方向及び列方向に配列される複数のメモリセルによって構成され、前記第１の記憶領域に含まれる単位領域の各々毎にデータを記憶する第２の記憶領域とを含むメモリセルアレイと、
   同一行に整列するメモリセルの各々に接続される複数のワード線と、
   同一列に整列するメモリセルの各々に接続される複数の信号線と、
   前記複数のワード線から選択された１本のワード線に電圧を印加する行選択回路と、
   一対の入力端子を有し、前記入力端子間の電位差を検出するセンスアンプと、
   前記センスアンプの入力端子の一方に、一定の基準電圧を供給する電圧制御回路と、
   データの書き込み時において、前記第１の記憶領域及び前記第２の記憶領域の記憶内容を消去した後、前記第１の記憶領域から選択された単位領域にデータを書き込み、前記選択された単位領域への書き込み回数に応じて予め定められたデータを、前記単位領域毎に前記第２の記憶領域に書き込む書き込み制御回路と、
   データの読み出し時において、前記第２の記憶領域から選択された信号線を前記センスアンプの入力端子の他方に接続した後、前記第１の記憶領域から選択された信号線を前記センスアンプの入力端子の他方に接続し、前記第２の記憶領域から読み出されたデータが前記予め定められたデータと一致しない場合には、前記電圧制御回路を制御して前記行選択回路の出力電圧を調節する読み出し制御回路とを備える、半導体記憶装置。
8. 前記メモリセルアレイは、複数のメモリセルによって構成され、前記第１の記憶領域に含まれる単位領域毎にデータを記憶する第３の記憶領域を更に備え、
   前記書き込み制御回路は、前記第１の記憶領域に含まれる単位領域毎の消去回数を前記第３の記憶領域に書き込み、
   前記読み出し制御回路は、前記第３の記憶領域に記憶される消去回数に基づいて、前記第２の記憶領域からのデータが前記予め定められたデータと一致するか否かを判定する、請求項７に記載の半導体記憶装置。
9. 前記電圧制御回路は、
   前記行選択回路の出力電圧を調整するトリミング回路と、
   前記トリミング回路が設定した出力電圧の値を保持する記憶回路とを含み、
   前記読み出し制御回路は、前記第２の記憶領域から読み出されたデータが予め定められたデータと一致しない場合に前記トリミング回路を制御して前記行選択手段の出力電圧を調節する、請求項８に記載の半導体記憶装置。
10. 前記メモリセルアレイは、前記第１の記憶領域に含まれる単位領域毎にデータを記憶する第４の記憶領域を更に含み、
    前記書き込み制御回路は、前記記憶回路に保持される値を前記第４の記憶領域に書き込み、
    前記読み出し制御回路は、前記第４の記憶領域に記憶される値を読み出して、前記トリミング回路に出力することを特徴とする、請求項９に記載の半導体記憶装置。
11. 前記第４の記憶領域は、
    前記第１の記憶領域が初期状態にある場合に、前記第１の記憶領域からデータを正常に読み出すことができる前記行選択回路の出力電圧を記憶する第１の条件記憶部と、
    前記第２の記憶領域が初期状態にある場合に、前記第２の記憶領域からデータを正常に読み出すことができる前記行選択回路の出力電圧を記憶する第２の条件記憶部と、
    前記トリミング回路が調整した電圧値と、前記第２の条件記憶部に記憶される値との差分を記憶する第３の条件記憶部とを含む、請求項４に記載の半導体記憶装置。
12. 前記第３の記憶領域は、２値を記憶し、
    前記書き込み制御回路は、前記第３の記憶領域が保持する値の各々に対応して、前記第２の記憶領域に書き込むビット値を反転させることを特徴とする、請求項８から請求項１０のいずれかに記載の半導体記憶装置。

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