KR20070114532A - 플래시 메모리 소자의 프로그램 기준 전압 발생 회로 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 프로그램 기준 전압 발생 회로에 관한 것으로, 셀의 사이클링 동작이 진행됨에 따라 셀의 문적 전압 변화를 감지하고, 이를 프로그램 및 독출 동작시 사용되는 기준 전압을 조정하여 프로그램 스피드 및 셀 커런트를 제어하는 플래시 메모리 소자의 프로그램 기준 전압 발생 회로를 개시한다.
플래시, 문턱 전압, 사이클링, 밴드갭

Description

플래시 메모리 소자의 프로그램 기준 전압 발생 회로{Program reference voltage generator in flash memory device}
도 1은 프로그램/ 소거 사이클링에 따른 셀의 문턱 전압 분포도이다.
도 2는 프로그램/ 소거 사이클링에 따른 셀 커런트를 나타내는 그래프이다.
도 3은 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 프로그램 기준 전압 발생 회로이다.
<도면의 주요 부분에 대한 설명>
100 : 프로그램 기준 전압 발생 회로 110 : 기준 메모리셀 부
120 : 래치부 130 : 기준 전압 발생부
LAT1 내지 LATn : 래치 RC1 내지 RCn : 저항 조절부
본 발명은 플래시 메모리 소자에 관한 것으로, 특히 플래시 메모리 소자의 프로그램 기준 전압 발생 회로에 관한 것이다.
최근에는 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자(memory device)의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 여기서, 프로그램이란 데이터를 메모리 셀에 기입(write)하는 동작을 가리키며, 소거란 메모리 셀에 기입된 데이터를 지우는 동작을 가리킨다.
메모리 소자의 고집적화를 위해 복수개의 메모리 셀(memory cell)들이 직렬로 접속(즉, 인접한 셀 끼리 드레인 또는 소오스를 서로 공유하는 구조)되어 한 개의 스트링(string)을 구성하는 NAND형 플래시 메모리 소자(NAND-type flash memory device)가 개발되었다. NAND형 플래시 메모리 소자는 NOR형 플래시 메모리 소자(NOR-type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자이다. 이러한 NAND형 플래시 메모리 소자의 프로그램 및 소거는 F-N 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱 전압(threshold voltage)을 제어함으로써 이루어진다.
플래시 메모리 소자는 프로그램 및 소거 동작을 연속적으로 반복하며 이를 프로그램 소거 사이클링이라 한다.
도 1은 프로그램 소거 사이클링에 따른 셀의 프로그램 문턱 전압 분포도이다.
도 1을 참조하면, 플래시 메모리 소자는 프로그램 소거 사이클링 동작의 횟수가 증가할수록 셀의 프로그램 문턱 전압이 상승한다. 셀의 문턱 전압 상승으로 인하여 메모리 셀의 프로그램 스피드는 증가하게 된다.
도 2는 프로그램 소거 사이클링에 따른 셀 커런트를 나타내는 그래프이다.
도 2를 참조하면, 플래시 메모리 소자는 프로그램 소거 사이클링 동작의 횟수가 증가할수록 포화 전류(saturation current)가 감소하는 것을 나타낸다.
플래시 메모리 소자는 프로그램 소거 사이클링 동작의 횟수가 증가할수록 도 1과 도 2에 나타나는 현상에 따라 사이클링 동작시 "1" 데이터가 프로그램된 메모리 셀에 커런트 마진(current margin)이 부족하거나, "0" 데이터가 프로그램된 메모리 셀의 문턱 전압이 증가하게 되어, 독출 동작시 "1" 데이터가 아닌 "0" 데이터로 독출되는 오동작이 발생할 수 있다. 이러한 현상은 셀의 프로그램 및 소거 동작이 반복적으로 진행됨에 따라 터널 산화막 내의 트랩 차지가 증가하여 발생하는 것으로 셀 커런트가 감소할수록 더욱 심화된다.
본 발명이 이루고자 하는 기술적 과제는 셀의 사이클링 동작이 진행됨에 따라 셀의 문적 전압 변화를 감지하고, 이를 프로그램 및 독출 동작시 사용되는 기준 전압을 조정하여 프로그램 스피드 및 셀 커런트를 제어하는 플래시 메모리 소자의 프로그램 기준 전압 발생 회로를 제공하는 데 있다.
본 발명에 따른 플래시 메모리 소자의 프로그램 기준 전압 발생 회로는 기준 메모리 셀부와, 래치부, 및 기준 전압 발생부를 포함한다.
기준 메모리 셀부는 플래시 메모리 소자의 프로그램 및 소거 동작시 일반 메모리 셀과 동일하게 프로그램 및 소거 동작을 실시한 후, 메모리 셀의 문턱 전압에 따라 감지 노드의 전위를 변경킨다. 래치부는 다수의 래치 인에이블 신호에 응답하여 감지 노드의 전위를 래치하고 다수의 래치 신호를 출력한다. 기준 전압 발생부는 다수의 래치 신호에 응답하여 저항값을 조절하여 인가되는 소스 전압의 분배량을 변화시켜 프로그램 기준 전압으로 출력한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 프로그램 기준 전압 발생 회로의 상세 회로도이다.
도 3을 참조하면, 프로그램 기준 전압 발생 회로(100)는 기준 메모리 셀부(110), 래치부(120), 및 기준 전압 발생부(130)를 포함한다.
기준 메모리 셀부(110)는 기준 메모리 셀(MCell)과 트랜지스터(T0)를 포함한다. 기준 메모리 셀(MCell)은 플래시 메모리 소자의 메모리 셀과 동일한 규격의 메 모리 셀이다. 기준 메모리 셀(MCell)은 일단이 감지 노드(SO)에 연결되어 있고, 타단은 트랜지스터(T0)의 일단과 연결되어 있다. 또한 기준 메모리 셀(MCell)의 플로팅 게이트에 워드라인(WL)이 연결되어 플래시 메모리 소자의 프로그램 동작 또는 소거 동작시 프로그램 전압 또는 소거 전압이 워드라인(WL)을 통해 인가되어 기준 메모리 셀(MCell)은 일반 메모리 셀과 동일하게 프로그램 동작 또는 소거 동작을 실행한다. 트랜지스터(T0)는 접지 전압(VSS)과 기준 메모리 셀(MCell)의 타단 사이에 연결되고, 인에이블 신호(EN)에 응답하여 턴온되어 기준 메모리 셀(MCell)의 타단에 접지 전압(VSS)를 인가한다. 이는 기준 메모리 셀(MCell)을 일반 메모리 셀과 동일하게 동작시키기 위함이다.
래치부(120)는 다수의 래치(LAT1 내지 LATn)를 포함한다. 다수의 래치(LAT1 내지 LATn)는 다수의 래치 인에이블 신호(LAT_EN1 내지 LAT_ENn)에 각각 응답하여 노드(SO)를 통해 입력된 감지 신호를 래치하고 다수의 래치 신호(LS1 내지 LSn)를 각각 출력한다. 만약 노드(SO)의 전위가 로우 레벨이면 래치 인에이블 신호(LAT_EN1 내지 LAT_ENn)에 각각 응답하여 출력되는 다수의 래치 신호(LS1 내지 LSn)는 하이 레벨의 신호이다.
기준 전압 발생부(130)는 다수의 저항 조절부(RC1 내지 RCn)과 저항(R_LOA)을 포함한다.
다수의 저항 조절부(RC1 내지 RCn)는 소스 전압(SOURCE)과 출력 단자(OUT) 사이에 직렬 연결된다. 다수의 저항 조절부(RC1 내지 RCn)는 그 구성 및 동작이 유사하므로 하나의 저항 조절부(RC1)를 예를 들어 설명하면 다음과 같다.
저항 조절부(RC1)는 저항(R1)과 트랜지스터(T1)을 포함한다. 저항(R1)과 트랜지스터(T1)은 병렬 구조로 연결되며, 트랜지스터(T1)은 래치 신호(LS1)에 응답하여 턴온되거나 턴오프된다. 따라서, 저항 조절부(RC1)는 래치 신호(LS1)에 응답하여 입력되는 소스 전류(SOURCE)이 저항(R1)을 통해 흐르거나 트랜지스터(T1)을 통해 흐르도록 제어하여 저항값을 조절할 수 있다.
저항(R_LOA)은 출력 단자(OUT)와 접지 전압(VSS) 사이에 연결된다.
따라서, 기준 전압 발생부(130)는 인가되는 소스 전압(SOURCE)을 다수의 저항 조절부(RC1 내지 RCn)의 저항값의 합과 저항(R_LOA)의 저항값의 비로 분배하여 프로그램 기준 전압(REF_PGM)으로 출력한다.
도 3을 참조하여, 본 발명의 일실시 예에 따른 프로그램 기준 전압 발생부의 동작을 설명하면 다음과 같다.
프로그램 기준 전압(REF_PGM)은 프로그램 전압을 결정하는 전압으로써, 예를 들어 플래시 메모리 소자는 프로그램 기준 전압(REF_PGM)이 1V라 가정하면, 프로그램 기준 전압(REF_PGM) 값의 18배의 전압 값을 갖는 프로그램 전압을 생성하도록 정의된다. 즉 프로그램 기준 전압(REF_PGM)에 따라 프로그램 전압이 변동된다.
먼저 기준 메모리 셀(MCell)은 워드라인(WL)에 프로그램 전압 또는 소거 전압이 인가되어 일반 메모리 셀과 동일하게 프로그램 또는 소거 동을 실시한다. 좀더 상세하게는 프로그램 동작시 워드라인에 프로그램 전압을 인가하여 프로그램 동작을 진행하고, 소거 동작시 반도체 기판에 소거 바이어스를 인가하고, 워드라인(WL)에 소거 전압(OV)를 인가하여 소거 동작을 실시한다. 그 후, 인에이블 신 호(EN)를 인가하여 트랜지스터(T0)를 턴온시킨다.
워드라인(WL)에 제1 전압(OV)을 인가하고 래치 인에이블 신호(LAT_EN1)를 입력하여 래치(LAT1)를 인에이블시켜 노드(SO)의 전위를 래치한다. 만약 기준 메모리 셀(MCell)의 문턱 전압이 0V 이하일 경우 노드(SO)는 로우 레벨로 디스차지되어 래치(LAT1)는 하이 레벨의 래치 신호(LS1)를 출력한다.
워드라인(WL)에 OV 보다 제1 전압보다 전압량이 일정량 높은 제2 전압(예를 들어 0.1V)을 인가하고, 래치 인에이블 신호(LAT_EN1 및 LAT_EN2)를 입력하여 래치(LAT1 및 LAT2)를 인에이블시켜 노드(SO)의 전위를 래치한다. 만약 기준 메모리 셀(MCell)의 문턱 전압이 0.1V 이하일 경우 노드(SO)는 로우 레벨로 디스차지되어 래치(LAT1 및 LAT2)는 하이 레벨의 래치 신호(LS1 및 LS2)를 각각 출력한다.
상술한 바와 같이 워드라인(WL)에 인가되는 전압을 단계적으로 상승시키켜 기준 메모리 셀(MCell)의 문턱 전압 값에 따른 래치 신호(LS1 내지 LSn)을 출력한다.
기준 전압 발생부(130)는 다수의 래치 신호(LS1 내지 LSn)에 응답하여 직렬 연결된 다수의 저항 조절부(RC1 내지 RCn)의 저항값을 조절하여 소스 단자(SOURCE)와 출력 단자(OUT) 사이의 전체 저항값을 조절할 수 있다. 따라서, 소스 전압(SOURCE)을 다수의 저항 조절부(RC1 내지 RCn)의 전체 저항값과 저항(R_LOA)의 저항값에 따라 분해하여 프로그램 기준 전압(REF_PGM)을 생성한다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일 실시 예에 따르면, 프로그램 기준 전압 발생 회로를 이용하여 셀의 사이클링 동작이 진행됨에 따라 셀의 문적 전압 변화를 감지하고, 이를 프로그램 및 독출 동작시 사용되는 기준 전압을 조정하여 프로그램 스피드 및 셀 커런트를 제어할 수 있다.

Claims (6)

  1. 플래시 메모리 소자의 프로그램 및 소거 동작시 일반 메모리 셀과 동일하게 프로그램 및 소거 동작을 실시한 후, 메모리 셀의 문턱 전압에 따라 감지 노드의 전위를 변경시키는 기준 메모리 셀부;
    다수의 래치 인에이블 신호에 응답하여 상기 감지 노드의 전위를 래치하고 다수의 래치 신호를 출력하는 래치부; 및
    상기 다수의 래치 신호에 응답하여 저항값을 조절하여 인가되는 소스 전압의 분배량을 변화시켜 프로그램 기준 전압으로 출력하는 기준 전압 발생부를 포함하는 플래시 메모리 소자의 프로그램 기준 전압 발생 회로.
  2. 제 1 항에 있어서, 상기 기준 메모리 셀부는
    상기 감지 노드와 제1 노드 사이에 연결되며, 워드라인에 인가되는 전압이 상기 문턱 전압보다 높을 경우 턴온되고, 상기 워드라인에 인가되는 전압이 상기 문턱 전압보다 낮을 경우 턴오프되는 기준 메모리 셀; 및
    상기 제1 노드와 접지 전압 사이에 연결되고, 인에이블 신호에 응답하여 상기 기준 메모리 셀이 턴온될 때, 상기 감지 노드를 로우 레벨로 디스차지하는 트랜지스터를 포함하는 플래시 메모리 소자의 프로그램 기준 전압 발생 회로.
  3. 제 1 항에 있어서, 상기 래치부는
    다수의 래치를 포함하며, 상기 다수의 래치는 다수의 래치 인에이블 신호에 각각 응답하여 상기 감지 노드의 전위를 래치하여 상기 감지 노드의 전위와 반대되는 로직 레벨을 갖는 다수의 래치 신호를 각각 출력하는 플래시 메모리 소자의 프로그램 기준 전압 발생 회로.
  4. 제 2 항에 있어서,
    상기 워드라인에 인가되는 전압은 다수의 스텝을 갖는 전압이며, 상기 워드라인에 인가되는 전압의 레벨이 점차 높아질수록 상기 다수의 래치 인에이블 신호 중 인에이블되는 신호수가 증가하는 플래시 메모리 소자의 프로그램 기준 전압 발생 회로.
  5. 제 1 항에 있어서, 상기 기준 전압 발생부는
    상기 래치 신호에 응답하여 저항치를 조절되는 다수의 저항 조절부와 로드 저항을 포함하며, 상기 다수의 저항 조절부의 전체 저항치와 상기 로드 저항의 저항치에 따라 상기 소스 전압을 분배하여 상기 프로그램 기준 전압으로 출력하는 플래시 메모리 소자의 프로그램 기준 전압 발생 회로.
  6. 제 5 항에 있어서, 상기 다수의 저항 조절부 각각은
    입력돤과 출력단 사이에 병렬 연결된 저항과 트랜지스터를 포함하며, 상기 트랜지스터는 상기 다수의 래치 신호 중 하나에 응답하여 상기 입력단과 출력단 사이의 저항값을 조절하는 플래시 메모리 소자의 프로그램 기준 전압 발생 회로.
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