TWI719653B - 用於判定記憶體單元之預期資料使用期限之裝置及方法 - Google Patents

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Abstract

本發明揭示一種操作一記憶體之方法，其包含：將一中間讀取電壓施加至一選定存取線用於一讀取操作；判定指示回應於將該中間讀取電壓施加至該選定存取線而啟動之連接至該選定存取線之複數個記憶體單元之一記憶體單元數目的一值；回應於指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值而判定該複數個記憶體單元之一預期資料使用期限。

Description

用於判定記憶體單元之預期資料使用期限之裝置及方法
本發明大體上係關於記憶體，且特定言之，在一或多個實施例中，本發明係關於用於判定記憶體單元之一預期資料使用期限之裝置及方法，其可用於判定該等記憶體單元之資料狀態。
記憶體(例如記憶體器件)通常提供為電腦或其他電子器件中之內部半導體積體電路器件。存在諸多不同類型之記憶體，其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。
快閃記憶體已發展為用於各種電子應用之非揮發性記憶體之一普遍來源。快閃記憶體通常使用允許高記憶體密度、高可靠性及低功耗之一單電晶體記憶體單元。透過電荷儲存結構(例如浮動閘極或電荷陷阱)之程式化(其通常指稱寫入)或其他物理現象(例如相變或偏振)之記憶體單元之臨限電壓(Vt)變化判定各記憶體單元之資料狀態(例如資料值)。快閃記憶體及其他非揮發性記憶體之常見用途包含個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電器、車輛、無線器件、行動電話及可抽換記憶體模組，且非揮發性記憶體之用途在繼 續擴展。
一NAND(「反及」)快閃記憶體係快閃記憶體器件之一常見類型，所謂之邏輯形式，其中配置基本記憶體單元組態。通常，NAND快閃記憶體之記憶體單元陣列經配置使得陣列之一列之各記憶體單元之控制閘極連接在一起以形成諸如一字線之一存取線。陣列之行包含一起串聯連接於一對選擇閘(例如一源極選擇電晶體與一汲極選擇電晶體)之間的記憶體單元串(通常稱作NAND串)。各源極選擇電晶體可連接至一源極，而各汲極選擇電晶體可連接至諸如一行位元線之一資料線。在一串記憶體單元與源極之間及/或記憶體單元串與資料線之間使用一個以上選擇閘之變體係眾所周知的。
在程式化記憶體中，記憶體單元通常可程式化為所謂之單位階單元(SLC)。SLC可使用一單一記憶體單元來表示資料之1個數位(例如1個位元)。例如，在SLC中，2.5V或更高之一Vt可指示一經程式化記憶體單元(例如表示一邏輯0)，而-0.5V或更低之一Vt可指示一經擦除記憶體單元(例如表示一邏輯1)。此記憶體可藉由包含多位階單元(MLC)、三位階單元(TLC)、四位階單元(QLC)等等或其等之組合來達成較高儲存容量位準，其中記憶體單元具有使更多資料數位能夠儲存於各記憶體單元中之多個位階。例如，MLC可經組態以每記憶體單元儲存由4個Vt範圍表示之2個資料數位，TLC可經組態以每記憶體單元儲存由8個Vt範圍表示之3個資料數位，QLC可經組態以每記憶體單元儲存由16個Vt範圍表示之4個資料數位，等等。
感測(例如讀取或驗證)一記憶體單元之一資料狀態通常涉及偵測記憶體單元是否回應於施加至其控制閘極之一特定電壓而啟動，諸 如藉由偵測連接至記憶體單元之一資料線是否經歷由流動通過記憶體單元之電流引起之一電壓位準改變。依靠儲存電荷位準來界定不同Vt範圍之記憶體通常經受隨時間電荷損失以導致Vt範圍之移位及擴展。此可導致一受感測記憶體單元之資料狀態之一不準確判定(歸因於其Vt隨時間之改變)。
本發明提供一種操作一記憶體之方法，其包括：將一中間讀取電壓施加至一選定存取線用於一讀取操作；判定指示回應於將該中間讀取電壓施加至該選定存取線而啟動之連接至該選定存取線之複數個記憶體單元之一記憶體單元數目的一值；及回應於指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值而判定該複數個記憶體單元之一預期資料使用期限。
本發明之一態樣係關於一種操作一記憶體之方法，其包括：將一中間讀取電壓施加至一選定存取線用於一讀取操作；判定指示回應於將該中間讀取電壓施加至該選定存取線而啟動之連接至該選定存取線之複數個記憶體單元之一記憶體單元數目的一值；及回應於指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值而判定該讀取操作之複數個讀取電壓。
本發明之另一態樣係關於一種操作一記憶體之方法，其包括：將一中間讀取電壓施加至一選定存取線用於一讀取操作；判定指示回應於將該中間讀取電壓施加至該選定存取線而啟動之連接至該選定存取線之複數個記憶體單元之一記憶體單元數目的一值；回應於指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值而判定該複數個記憶體單元之一預期資料使用期限；回 應於該複數個記憶體單元之該預期資料使用期限而判定該讀取操作之複數個讀取電壓；將該複數個讀取電壓施加至該選定存取線；及回應於將該複數個讀取電壓施加至該選定存取線而判定該複數個記憶體單元之一特定記憶體單元之一資料狀態。
本發明亦提供一種記憶體，其包括：一記憶體單元陣列；及一控制器，其用於存取該記憶體單元陣列，其中該控制器經組態以引起該記憶體執行上述方法。
100:記憶體/記憶體器件
104:記憶體單元陣列
108:列解碼電路
110:行解碼電路
112:輸入/輸出(I/O)控制電路
114:位址暫存器
116:控制邏輯
118:快取暫存器
120:資料暫存器
122:狀態暫存器
124:命令暫存器
128:微調暫存器
130:處理器
132:控制鏈路
134:I/O匯流排
200A:記憶體單元陣列
200B:記憶體單元陣列
200C:記憶體單元陣列
202:字線/存取線
2020至202N:字線/存取線
204:位元線/資料線
2040至204M:位元線/資料線
206:NAND串
2060至206M:NAND串
208:記憶體單元
2080至208N:記憶體單元
210:選擇閘/選擇電晶體
2100至210M:選擇閘/選擇電晶體
212:選擇閘/選擇電晶體
2120至212M:選擇閘/選擇電晶體
214:選擇線
215:選擇線
2150至215K:選擇線
216:共源極(SRC)
230:源極/汲極
232:源極/汲極
234:資料儲存結構
236:控制閘極
240:緩衝部分/頁緩衝器
250:記憶體單元區塊
2500至250L:記憶體單元區塊
3300至33015:臨限電壓範圍
430:臨限電壓範圍
4300至43015:臨限電壓範圍
432:讀取電壓
4320至43214:讀取電壓
432':讀取電壓
432'0至432'14:讀取電壓
434:讀取窗
434':讀取窗
436:中間讀取電壓
640:感測器件
644:第一暫存器
646:第二暫存器
648:表示
650:電晶體
652:控制信號節點
760:跡線
762:跡線
764:跡線
766:電壓位準
768:電壓位準
770:電壓位準
772:電壓位準
772':電壓位準
774:電壓位準
774':電壓位準
776:電壓位準
776':電壓位準
778:電壓位準
778':電壓位準
780:電壓位準
782:電壓位準
784:電壓位準
890:電壓位準
901:選擇一中間讀取電壓用於一讀取操作
903:將中間讀取電壓施加至一選定存取線用於讀取操作
905:判定指示連接至選定存取線之複數個記憶體單元之啟動記憶體單元之一數目的一值
907:回應於指示啟動記憶體單元之數目的值而判定複數個記憶體單元之一預期資料使用期限
1011:將一中間讀取電壓施加至一選定存取線用於一讀取操作
1013:判定指示連接至選定存取線之複數個記憶體單元之啟動記憶體單元之一數目的一值
1015:回應於指示啟動記憶體單元之數目的值而判定讀取操作之複數個讀取電壓
1121:選擇一中間讀取電壓用於一讀取操作
1123:將中間讀取電壓施加至一選定存取線用於讀取操作
1125:判定指示連接至選定存取線之複數個記憶體單元之啟動記憶體單元之一數目的值
1127:回應於指示啟動記憶體單元之數目的值而判定複數個記憶體單元之一預期資料使用期限
1129:回應於複數個記憶體單元之預期資料使用期限而判定讀取操作之複數個讀取電壓
1131:將複數個讀取電壓施加至選定存取線
1133:回應於將複數個讀取電壓施加至選定存取線而判定複數個記憶體單元之一記憶體單元之一資料狀態
BLclamp:控制信號
SGD:汲極選擇線
SGS:源極選擇線
Vt:臨限電壓
圖1係根據一實施例之與作為一電子系統之部分之一處理器通信之一記憶體之一簡化方塊圖。
圖2A至圖2C係可用於參考圖1所描述之類型之一記憶體中之一記憶體單元陣列之部分之示意圖。
圖3係複數個記憶體單元之臨限電壓分佈之一概念圖。
圖4A至圖4B係根據一實施例之複數個記憶體單元之臨限電壓分佈之概念圖。
圖5係展示根據一實施例之一記憶體單元群組之資料使用期限與回應於一特定讀取電壓而啟動之一記憶體單元數目之間的一假想假定關係的一曲線圖。
圖6係描繪用於與各種實施例一起使用之一資料線至一感測器件及頁緩衝器之一連接的一方塊示意圖。
圖7描繪用於與實施例一起使用之操作一記憶體之一方法之時序圖。
圖8描繪根據一實施例之操作一記憶體之一方法之一時序 圖。
圖9係根據一實施例之操作一記憶體之一方法之一流程圖。
圖10係根據另一實施例之操作一記憶體之一方法之一流程圖。
圖11係根據另一實施例之操作一記憶體之一方法之一流程圖。
相關申請案
本專利申請案係關於共同讓與之與本專利申請案同日申請之名稱為「APPARATUS AND METHODS FOR DETERMINING AN EXPECTED DATA AGE OF MEMORY CELLS」之美國專利申請案第16/161,256號。
在以下詳細描述中，參考構成本發明之一部分之附圖，且附圖中藉由繪示來展示特定實施例。在圖式中，相同元件符號描述所有若干視圖中之實質上類似組件。可利用其他實施例，且可在不背離本發明之範疇之情況下作出結構、邏輯及電改變。因此，以下詳細描述不應被視為意在限制。
本文中所使用之術語「半導體」可係指(例如)一材料層、一晶圓或一基板，且包含任何基底半導體結構。「半導體」應被理解為包含藍寶石上矽(SOS)技術、絕緣體上矽(SOI)技術、薄膜電晶體(TFT)技術、摻雜及未摻雜半導體、由一基底半導體結構支撐之一矽之磊晶層及熟 習技術者熟知之其他半導體結構。此外，當以下描述中參考一半導體時，可利用先前程序步驟來形成基底半導體結構中之區域/接面，且術語「半導體」可包含含有此等區域/接面之下伏層。除非自內文另外明白，否則本文中所使用之術語「導電(conductive)」及其各種相關形式(例如傳導(conduct)、導電地(conductively)、傳導(conduction)、導電性(conductivity)等等)係指導電(electrically conductive)。類似地，除非自內文另外明白，否則本文中所使用之術語「連接(connecting)」及其各種相關形式(例如連接(connect)、經連接(connected)、連接(connection)等等)係指電連接(electrically connecting)。
圖1係根據一實施例之與一第二裝置通信之一第一裝置(呈一記憶體(例如記憶體器件)100之形式)之一簡化方塊圖，第二裝置呈作為一第三裝置(呈一電子系統之形式)之部分之一處理器130之形式。電子系統之一些實例包含個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電器、車輛、無線器件、行動電話及其類似者。處理器130(例如記憶體器件100外之一控制器)可為一記憶體控制器或其他外部主機器件。
記憶體器件100包含邏輯配置成列及行之一記憶體單元陣列104。一邏輯列之記憶體單元通常連接至相同存取線(通常指稱一字線)，而一邏輯行之記憶體單元通常選擇性連接至相同資料線(通常指稱一位元線)。一單一存取線可與記憶體單元之一個以上邏輯列相關聯，且一單一資料線可與一個以上邏輯行相關聯。記憶體單元陣列104之至少一部分之記憶體單元(圖1中未展示)能夠程式化為至少兩個目標資料狀態之一者。
提供一列解碼電路108及一行解碼電路110來解碼位址信號。接收及解碼位址信號以存取記憶體單元陣列104。記憶體器件100亦包含用於管理命令、位址及資料輸入至記憶體器件100及自記憶體器件100輸出資料及狀態資訊的輸入/輸出(I/O)控制電路112。一位址暫存器114與I/O控制電路112及列解碼電路108及行解碼電路110通信以在解碼之前鎖存位址信號。一命令暫存器124與I/O控制電路112及控制邏輯116通信以鎖存傳入命令。一微調暫存器128可與控制邏輯116通信。微調暫存器128可表示一揮發性記憶體、鎖存器或其他揮發性或非揮發性儲存位置。針對一些實施例，微調暫存器128可表示記憶體單元陣列104之一部分。根據實施例，微調暫存器128可儲存與判定記憶體單元之一預期資料使用期限及/或判定讀取電壓相關之資訊。根據實施例，控制邏輯116可經組態以執行操作一記憶體之方法。
一控制器(例如記憶體器件100內之控制邏輯116)回應於命令而控制記憶體單元陣列104之存取且產生用於外部處理器130之狀態資訊，即，控制邏輯116經組態以對記憶體單元陣列104執行存取操作(例如讀取操作、程式化操作及/或擦除操作)。控制邏輯116與列解碼電路108及行解碼電路110通信以回應於位址而控制列解碼電路108及行解碼電路110。
控制邏輯116亦與一快取暫存器118通信。快取暫存器118根據控制邏輯116之指導來鎖存傳入或傳出資料以在記憶體單元陣列104分別忙於寫入或讀取其他資料時暫時儲存資料。在一程式化操作(例如寫入操作)期間，資料可自快取暫存器118傳至資料暫存器120以傳送至記憶體單元陣列104；接著，新資料可自I/O控制電路112鎖存於快取暫存器 118中。在一讀取操作期間，資料可自快取暫存器118傳至I/O控制電路112以輸出至外部處理器130；接著，新資料可自資料暫存器120傳至快取暫存器118。快取暫存器118及/或資料暫存器120可形成記憶體器件100之一頁緩衝器(例如可形成記憶體器件100之一頁緩衝器之一部分)。一頁緩衝器可進一步包含感測器件(圖1中未展示)以感測記憶體單元陣列104之一記憶體單元之一資料狀態，例如藉由感測連接至該記憶體單元之一資料線之一狀態。一狀態暫存器122可與I/O控制電路112及控制邏輯116通信以鎖存用於輸出至處理器130之狀態資訊。
記憶體器件100自處理器130經由一控制鏈路132接收控制邏輯116處之控制信號。控制信號可包含一晶片啟用CE#、一命令鎖存啟用CLE、一位址鎖存啟用ALE、一寫入啟用WE#、一讀取啟用RE#及一寫入保護WP#。可經由控制鏈路132來進一步接收額外或替代控制信號(圖中未展示)，其取決於記憶體器件100之性質。記憶體器件100可自處理器130經由一多工輸入/輸出(I/O)匯流排134接收命令信號(其表示命令)、位址信號(其表示位址)及資料信號(其表示資料)及經由I/O匯流排134來輸出資料至處理器130。
例如，命令可在I/O控制電路112處經由I/O匯流排134之輸入/輸出(I/O)接針[7：0]來接收且接著可寫入至命令暫存器124中。位址可在I/O控制電路112處經由I/O匯流排134之輸入/輸出(I/O)接針[7：0]來接收且接著寫入至位址暫存器114中。資料可在I/O控制電路112處經由用於一8位元器件之輸入/輸出(I/O)接針[7：0]或用於一16位元器件之輸入/輸出(I/O)接針[15：0]來接收且接著可寫入至快取暫存器118中。隨後，可將資料寫入至資料暫存器120中以程式化記憶體單元陣列104。針對另一實施 例，可省略快取暫存器118，且可將資料直接寫入至資料暫存器120中。亦可經由用於一8位元器件之輸入/輸出(I/O)接針[7：0]或用於一16位元器件之輸入/輸出(I/O)接針[15：0]來輸出資料。
熟習技術者應瞭解，可提供額外電路及信號且已簡化圖1之記憶體器件100。應認識到，參考圖1所描述之各種區塊組件之功能可未必分至一積體電路器件之不同組件或組成部分。例如，一積體電路器件之一單一組件或組成部分可經調適以執行圖1之一個以上區塊組件之功能。替代地，一積體電路器件之一或多個組件或組成部分可經組合以執行圖1之一單一區塊組件之功能。
另外，儘管根據用於接收及輸出各種信號之普遍慣例來描述特定I/O接針，但應注意，可在各種實施例中使用I/O接針(或其他I/O節點結構)之其他組合或數目。
圖2A係可用於參考圖1所描述之類型之一記憶體(例如作為記憶體單元陣列104之一部分)中之一記憶體單元陣列200A(諸如一NAND記憶體陣列)之一部分之一示意圖。記憶體陣列200A包含諸如字線2020至202N之存取線及諸如位元線2040至204M之資料線。字線202可依多對一關係連接至全域存取線(例如全域字線)(圖2A中未展示)。針對一些實施例，記憶體陣列200A可形成於一半導體上，該半導體可(例如)經導電摻雜以具有一導電類型，諸如具有(例如)一p型導電性以形成一p井或具有(例如)一n型導電性以形成一n井。
記憶體陣列200A可配置成列(各對應於一字線202)及行(各對應於一位元線204)。各行可包含一串串聯連接之記憶體單元(例如非揮發性記憶體單元)，諸如NAND串2060至206M之一者。各NAND串206可連 接至(例如選擇性連接)至一共源極(SRC)216且可包含記憶體單元2080至208N。記憶體單元208可表示用於儲存資料之非揮發性記憶體單元。各NAND串206之記憶體單元208可串聯連接於一選擇閘210(例如一場效電晶體)(諸如一選擇閘2100至210M(例如，其可為源極選擇電晶體，通常指稱選擇閘源極))與一選擇閘212(例如一場效電晶體)(諸如一選擇閘2120至212M(例如，其可為汲極選擇電晶體，通常指稱選擇閘汲極))之間。選擇閘2100至210M可共同連接至一選擇線214(諸如一源極選擇線(SGS))，且選擇閘2120至212M可共同連接至一選擇線215(諸如一汲極選擇線(SGD))。儘管描繪為傳統場效電晶體，但選擇閘210及212可利用類似於(例如相同於)記憶體單元208之一結構。選擇閘210及212可表示串聯連接之複數個選擇閘，且各串聯選擇閘經組態以接收一相同或獨立控制信號。
各選擇閘210之一源極可連接至共源極216。各選擇閘210之汲極可連接至對應NAND串206之一記憶體單元2080。例如，選擇閘210之汲極可連接至對應NAND串2060之記憶體單元2080。因此，各選擇閘210可經組態以將一對應NAND串206選擇性連接至共源極216。各選擇閘210之一控制閘極可連接至選擇線214。
各選擇閘212之汲極可連接至對應NAND串206之位元線204。例如，選擇閘2120之汲極可連接至對應NAND串2060之位元線2040。各選擇閘212之源極可連接至對應NAND串206之一記憶體單元208N。例如，選擇閘2120之源極可連接至對應NAND串2060之一記憶體單元208N。因此，各選擇閘212可經組態以將一對應NAND串206選擇性連接至對應位元線204。各選擇閘212之一控制閘極可連接至選擇線215。
圖2A中之記憶體陣列可為一準二維記憶體陣列且可具有一 大體上平面結構，例如其中共源極216、NAND串206及位元線204沿實質上平行面延伸。替代地，圖2A中之記憶體陣列可為三維記憶體陣列，例如其中NAND串206可實質上垂直於含有共源極216之一平面及含有位元線204之一平面(其可實質上平行於含有共源極216之平面)延伸。
記憶體單元208之典型建構包含可判定記憶體單元之一資料狀態(例如透過臨限電壓之改變)之一資料儲存結構234(例如一浮動閘極、電荷陷阱或經組態以儲存電荷之其他結構)及一控制閘極236，如圖2A中所展示。資料儲存結構234可包含導電及介電兩種結構，而控制閘極236一般由一或多個導電材料形成。在一些情況中，記憶體單元208可進一步具有一界定源極/汲極(例如源極)230及一界定源極/汲極(例如汲極)232。記憶體單元208使其控制閘極236連接至(且在一些情況中形成)一字線202。
一行記憶體單元208可為選擇性連接至一給定位元線204之一NAND串206或複數個NAND串206。一列記憶體單元208可為共同連接至一給定字線202之記憶體單元208。一列記憶體單元208可(但未必)包含共同連接至一給定字線202之所有記憶體單元208。記憶體單元列208通常可分成記憶體單元208之一或多個實體頁群組，且記憶體單元208之實體頁通常包含共同連接至一給定字線202之每隔一個記憶體單元208。例如，共同連接至字線202N且選擇性連接至偶數位元線204(例如位元線2040、2042、2044等等)之記憶體單元208可為記憶體單元208之一實體頁(例如偶數記憶體單元)，而共同連接至字線202N且選擇性連接至奇數位元線204(例如位元線2041、2043、2045等等)之記憶體單元208可為記憶體單元208之另一實體頁(例如奇數記憶體單元)。儘管圖2A中未明確描繪位 元線2043至2045，但應自圖明白，記憶體單元陣列200A之位元線204可自位元線2040連續編號至位元線204M。共同連接至一給定字線202之記憶體單元208之其他群組亦可界定記憶體單元208之一實體頁。針對特定記憶體器件，共同連接至一給定字線之所有記憶體單元可被視為記憶體單元之一實體頁。在一單一讀取操作期間讀取或在一單一程式化操作期間程式化之記憶體單元之一實體頁之部分(在一些實施例中，其可仍為整列)(例如記憶體單元之一上頁或下頁)可被視為記憶體單元之一邏輯頁。一記憶體單元區塊可包含經組態以一起被擦除之記憶體單元，諸如連接至字線2020至202N之所有記憶體單元(例如共用共同字線202之所有NAND串206)。除非明確區分，否則本文中所參考之一頁記憶體單元係指記憶體單元之一邏輯頁之記憶體單元。
儘管結合NAND快閃記憶體來討論圖2A之實例，但本文中所描述之實施例及概念不受限於一特定陣列架構或結構，而是可包含其他結構(例如SONOS或經組態以儲存電荷之其他資料儲存結構)及其他架構(例如AND(「及」)陣列、NOR(「反或」)陣列等等)。
圖2B係可用於參考圖1所描述之類型之一記憶體(例如作為記憶體單元陣列104之一部分)中之一記憶體單元陣列200B之一部分之另一示意圖。圖2B中之相同元件符號對應於相對於圖2A所提供之描述。圖2B提供三維NAND記憶體陣列結構之一實例之額外細節。三維NAND記憶體陣列200B可併入可包含半導體柱之垂直結構，其中一柱之一部分可充當NAND串206之記憶體單元之一通道區域。NAND串206可各藉由一選擇電晶體212(例如，其可為汲極選擇電晶體，通常指稱選擇閘汲極)來選擇性連接至一位元線2040至204M，且藉由一選擇電晶體210(例如，其可 為源極選擇電晶體，通常指稱選擇閘源極)來連接至一共源極216。多個NAND串206可選擇性連接至相同位元線204。NAND串206之子集可藉由加偏壓於選擇線2150至215K來連接至其各自位元線204以選擇性啟動各介於一NAND串206與一位元線204之間的特定選擇電晶體212。可藉由加偏壓於選擇線214來啟動選擇電晶體210。各字線202可連接至記憶體陣列200B之多列記憶體單元。藉由一特定字線202來彼此共同連接之記憶體單元列可統稱階層。
圖2C係可用於參考圖1所描述之類型之一記憶體(例如作為記憶體單元陣列104之一部分)中之一記憶體單元陣列200C之一部分之另一示意圖。圖2C中之相同元件符號對應於相對於圖2A所提供之描述。記憶體單元陣列200C可包含串聯連接之記憶體單元串(例如NAND串)206、存取(例如字)線202、資料(例如位元)線204、選擇線214(例如源極選擇線)、選擇線215(例如汲極選擇線)及源極216，如圖2A中所描繪。例如，記憶體單元陣列200A之一部分可為記憶體單元陣列200C之一部分。圖2C描繪將NAND串206群組為記憶體單元區塊250。記憶體單元區塊250可為可在一單一擦除操作中一起被擦除之記憶體單元208之群組，有時指稱擦除區塊。各記憶體單元區塊250可表示共同與一單一選擇線215(例如選擇線2150)相關聯之NAND串206。記憶體單元區塊2500之源極216可為相同於記憶體單元區塊250L之源極216的一源極。例如，各記憶體單元區塊2500至250L可共同選擇性連接至源極216。一記憶體單元區塊250之存取線202及選擇線214及215可不直接連接至記憶體單元區塊2500至250L之任何其他記憶體單元區塊之各自存取線202及選擇線214及215。
資料線2040至204M可連接(例如選擇性連接)至一緩衝部分 240，緩衝部分240可為記憶體之一頁緩衝器之一部分。緩衝部分240可對應於一記憶體平面(例如記憶體單元區塊2500至250L之組)。緩衝部分240可包含用於感測各自資料線204上所指示之資料值之感測器件(圖中未展示)及用於儲存自其對應記憶體平面感測之資料值之對應暫存器(圖中未展示)。
圖3係複數個記憶體單元之臨限電壓範圍之一概念圖。圖3繪示一16位階記憶體單元(通常指稱QLC記憶體單元)之一群體之臨限電壓範圍及其分佈之一實例。例如，此一記憶體單元可程式化至落於16個不同臨限電壓範圍3300至33015之一者內之一臨限電壓(Vt)，該等臨限電壓範圍各用於表示對應於4個位元之一位元型樣的一資料狀態。臨限電壓範圍3300通常具有大於剩餘臨限電壓範圍3301至33015之一寬度，因為記憶體單元一般全部處於對應於臨限電壓範圍3300之資料狀態中，接著，該等記憶體單元之子集隨後經程式化以具有臨限電壓範圍3301至33015之一者內之臨限電壓。因為程式化操作一般比擦除操作更逐漸受控，所以此等臨限電壓範圍3301至33015可傾向於具有更緊密分佈。
臨限電壓範圍3300、3301、3302、3303、3304、3305、3306、3307、3308、3309、33010、33011、33012、33013、33014及33015可各表示一各自資料狀態，例如分別為L0、L1、L2、L3、L4、L5、L6、L7、L8、L9、L10、L11、L12、L13、L14及L15。作為一實例，若一記憶體單元之臨限電壓係在16個臨限電壓範圍之第一者3300內，則此情況中之記憶體單元可儲存具有邏輯「1111」之一資料值的一資料狀態L0且通常指稱記憶體單元之擦除狀態。若臨限電壓係在16個臨限電壓範圍之第二者3301內，則此情況中之記憶體單元可儲存具有邏輯「0111」之一資料值 的一資料狀態L1。若臨限電壓係在16個臨限電壓範圍之第三者3302內，則此情況中之記憶體單元可儲存具有邏輯「0011」之一資料值的一資料狀態L2，等等。表1提供資料狀態與其對應邏輯資料值之間的一可能對應性。資料狀態與邏輯值之其他指派係眾所周知的。如本文中所使用，保持最低資料狀態(例如擦除狀態或L0資料狀態)之記憶體單元將被視為程式化至最低資料狀態。表1之資訊可含於(例如)微調暫存器128內。
Figure 108135011-A0305-02-0017-1
隨著記憶體單元之大小減小，其相關聯之資料儲存結構一般會變小。另外，隨著更多資料狀態位準儲存至記憶體單元，區分資料狀態會變得更難。
記憶體單元之臨限電壓可歸因於諸如快速充電損失(QCL)之現象而移位。QCL係一閘極介電界面附近之電子向外釋放至記憶體單元之通道區域，且可在一程式化脈衝之後即時引起一Vt移位。當一記憶體單元通過驗證操作時，程式化臨限電壓可歸因於閘極介電質中之陷獲電荷而顯得較高。當在已完成程式化操作之後讀取記憶體單元時，記憶體單元可 歸因於閘極介電質中之電荷漏出至通道區域而具有比程式化驗證操作期間所獲得之Vt低的一Vt。
記憶體單元之臨限電壓可歸因於其程式化資料之使用期限(例如程式化資料與讀取資料之間的一時段，本文中指稱資料使用期限)內累積之電荷損失而進一步移位。此電荷損失可隨著資料儲存結構變小而變得更明顯。此可準確判定資料狀態變得更難，因為一記憶體單元之臨限電壓可足夠移位以使其處於比其原始目標資料狀態低兩個或更多個位準之一目標資料狀態之臨限電壓範圍內。各種實施例提供可促進緩解此等問題之裝置及方法。
由資料使用期限導致之電荷損失可能是可預測的，且一般可展現一指數衰減函數。因此，可判定具有一已知資料使用期限之記憶體單元之預期Vt範圍。各種實施例尋求判定記憶體單元之一預期資料使用期限，其可因此提供關於應用於判定該等記憶體單元之所欲資料狀態時之讀取電壓的指導。
圖4A至圖4B係根據一實施例之複數個記憶體單元之臨限電壓分佈之概念圖。圖4A之臨限電壓範圍4300至43015可對應於一第一資料使用期限內之圖3之臨限電壓範圍3300至33015，而圖4B之臨限電壓範圍4300至43015可對應於高於第一資料使用期限之一第二資料使用期限內之圖3之臨限電壓範圍3300至33015。
可在判定圖4A之各種分佈之記憶體單元之資料狀態時使用讀取電壓4320至43214。例如，當依遞增順序施加讀取電壓432時，可判定回應於讀取電壓4320而先啟動之記憶體單元具有對應於臨限電壓範圍4300之資料狀態，可判定回應於讀取電壓4321而先啟動之記憶體單元具有對應 於臨限電壓範圍4301之資料狀態，可判定回應於讀取電壓4322而先啟動之記憶體單元具有對應於臨限電壓範圍4302之資料狀態，等等。未回應於讀取電壓4320至43214之任何者而啟動之記憶體單元可被視為具有對應於臨限電壓範圍43015之資料狀態。讀取操作之最高讀取電壓與最低讀取電壓之間的電壓範圍可表示一讀取窗434。緊隨程式化記憶體單元之後，讀取窗434(例如一初始讀取窗)可為約6V且(例如)在自-1V至5V之範圍內。
可在判定圖4B之各種分佈之記憶體單元之資料狀態時使用讀取電壓432'0至432'14。例如，當依遞增順序施加讀取電壓432'時，可判定回應於讀取電壓432'0而先啟動之記憶體單元具有對應於臨限電壓範圍4300之資料狀態，可判定回應於讀取電壓432'1而先啟動之記憶體單元具有對應於臨限電壓範圍4301之資料狀態，可判定回應於讀取電壓432'2而先啟動之記憶體單元具有對應於臨限電壓範圍4302之資料狀態，等等。未回應於讀取電壓432'0至432'14之任何者而啟動之記憶體單元可被視為具有對應於臨限電壓範圍43015之資料狀態。在圖4B之實例中，各種資料狀態之臨限電壓分佈描繪為重疊(歸因於通常因電荷損失而發生之擴展)。儘管原本經程式化以具有一特定資料狀態(例如對應於臨限電壓範圍4302之資料狀態)之一些記憶體單元會被錯誤視為具有下一較低或下一較高資料狀態(例如分別對應於臨限電壓範圍4301及4303之資料狀態)，但可使用錯誤校正來校正此等錯誤，如相關技術中所熟知。
由於臨限電壓範圍430之移位，圖4B之讀取窗434'可小於圖4A之讀取窗434。例如，在5個時間十進位之後，讀取窗434'可為約5V且(例如)在自-1V至4V之範圍內。因此，圖4B之讀取電壓組432'0至432'14一般將需要不同於圖4A之讀取電壓組4320至43214以更準確判定記 憶體單元之所欲資料狀態。時間十進位經界定使得X時間十進位等於10X秒，例如，0時間十進位等於1秒，1時間十進位等於10秒，2時間十進位等於100秒，等等。
可基於記憶體單元之結構及材料之知識來憑經驗判定或直接透過實驗來判定依據資料使用期限而變化之所要讀取電壓(例如一線之斜率、一多項式之常數或其他特性)。例如，可將各種資料狀態(例如一偽隨機分佈)程式化至一記憶體單元群組，且可判定不同資料使用期限內之所得臨限電壓。可由此等記憶體單元之個別回應擬合一複合函數。可針對整個記憶體陣列來判定一函數，或可基於記憶體陣列之一些子部分(例如藉由記憶體單元區塊)來判定個別函數。
吾人提出：回應於一給定讀取電壓而啟動之程式化記憶體單元之一記憶體單元數目可用於指示程式化記憶體單元之一預期資料使用期限。一般將通常有意使用接近一隨機分佈之一資料值分佈來程式化一頁記憶體單元。因而，可假定存在程式化至各可能目標資料狀態之相等數目個記憶體單元。若將一中間讀取電壓(即，在程式化時具有讀取窗之最高電壓位準與最低電壓位準之間的一電壓位準的一讀取電壓)施加至連接至一記憶體單元群組(例如一頁記憶體單元)之一存取線，則可判定回應於該中間讀取電壓而啟動之記憶體單元數目。考量施加至具有圖4A之資料使用期限之一記憶體單元群組的中間讀取電壓436之實例。回應於中間讀取電壓436而啟動之記憶體單元數目可預期為記憶體單元群組(即，用於16個目標資料狀態之各者之圖4A之分佈之記憶體單元)之13/16或約81%。然而，若將該相同中間讀取電壓436施加至具有圖4B之資料使用期限之該記憶體單元群組，則回應於該中間讀取電壓436而啟動之記憶體單元數目可 預期為超過記憶體單元群組之14/16或超過記憶體單元群組之約88%。儘管在此實例中討論為記憶體單元群組之一分率或百分比，但可使用啟動記憶體單元之數目之任何其他表示，諸如一整數值。因此，針對一特定電壓位準之一中間讀取電壓所啟動之記憶體單元之此數目可用於判定記憶體單元群組之一預期資料使用期限。應注意，儘管中間讀取電壓436描繪為除任何讀取電壓432之外的一電壓位準，但中間讀取電壓436可替代地具有等於一讀取電壓432之電壓位準的一電壓位準。另外，中間讀取電壓436可具有讀取窗434(例如一初始讀取窗)之前1/2中之一電壓位準。中間讀取電壓436可具有讀取窗434(例如一初始讀取窗)之前1/4中之一電壓位準。針對一些實施例，中間讀取電壓436可具有一電壓位準，其在初始讀取窗之一最低電壓位準加初始讀取窗之寬度之0.70倍至0.95倍之一範圍內。例如，當初始讀取窗在自-1V至5V之範圍內時，中間讀取電壓436可具有-1V+0.70*(5V-(-1V))至-1V+0.95*(5V-(-1V))或3.2V至4.7V之範圍內之一電壓位準。
圖5係展示根據一實施例之一記憶體單元群組之資料使用期限與回應於一特定讀取電壓而啟動之一記憶體單元數目之間的一假想關係的一曲線圖。可基於記憶體單元之結構及材料之知識來憑經驗判定或直接透過實驗來判定資料使用期限與回應於一特定中間讀取電壓而啟動之記憶體單元數目之間的關係(例如一線之斜率、一多項式之常數或其他特性)。例如，各種資料狀態(例如一偽隨機分佈)可(例如)在工廠測試期間或在使用期間週期性或間歇性程式化至一記憶體單元群組，且可判定不同資料使用期限內之回應於一特定中間讀取電壓而啟動之記憶體單元數目。一般透過模擬含有8KB資料之一記憶體單元群組之讀取且假定3.75V之一 中間讀取電壓、5V之一通過電壓、20mV之一QLC西格瑪(Σ)及0.75mV±20mV/時間十進位之一電荷損失效應來開發圖5之實例。自經驗或直接原始資料，可針對整個記憶體陣列來判定一函數，或可基於記憶體陣列之一些子部分(例如藉由記憶體單元頁或區塊)來判定個別函數。替代地，可針對整個記憶體陣列或針對記憶體陣列之個別子部分(例如藉由記憶體單元頁或區塊)來自原始資料開發一或多個表。
表2係可用於自回應於一特定中間讀取電壓而啟動之一記憶體單元數目判定一預期資料使用期限(諸如圖5之實例中所描繪)之一表(例如一查找表)之一實例。表2之資訊可含於(例如)微調暫存器128中。
Figure 108135011-A0305-02-0022-2
表3係可用於自回應於一特定中間讀取電壓而啟動之一記憶體單元數量(例如一整數值)判定一預期資料使用期限(諸如圖5之實例中所描繪)之一表之另一實例。表3之資訊可含於(例如)微調暫存器128中。
Figure 108135011-A0305-02-0022-3
Figure 108135011-A0305-02-0023-4
表4係可用於回應於判定記憶體單元群組之一預期資料使用期限而判定所要讀取電壓之一表結構之一實例。表4之資訊可含於(例如)微調暫存器128中。
Figure 108135011-A0305-02-0023-5
參考圖4A之實例來考量表4。RD0-0可對應於用於0時間十進位之一預期資料使用期限內的讀取電壓4320，RD0-1可對應於用於1時間十進位之一預期資料使用期限內的讀取電壓4320，RD0-2可對應於用於2時間十進位之一預期資料使用期限內的讀取電壓4320，等等。剩餘讀取電壓4321-43214可具類似對應性。針對一些實施例，讀取電壓4320之值可在各時間十進位內保持恆定。一般可預期讀取電壓4301至43214之值隨時間十進位增大而減小。儘管表2至4之實例僅描繪時間十進位之整數值，但亦可利用諸如圖5中所描繪之中間值。
表5係可用於回應於回應於施加中間讀取電壓而啟動之記憶體單元數目而判定所要讀取電壓且不先判定記憶體單元群組之一預期資 料使用期限之一表結構之一實例。表5之資訊可含於(例如)微調暫存器128內。
Figure 108135011-A0305-02-0024-6
在表5中，RD0-1可對應於用於指示啟動記憶體單元之數目的值具有其第一值(例如87.5%)時之讀取電壓4320，RD0-2可對應於用於指示啟動記憶體單元之數目的值具有其第二值(例如88.8%)時之讀取電壓4320，RD0-3可對應於用於指示啟動記憶體單元之數目的值具有其第三值(例如91.5%)時之讀取電壓4320，等等。剩餘讀取電壓4321-43214可具類似對應性。針對一些實施例，讀取電壓4320之值可針對指示啟動記憶體單元之數目的各值保持恆定。一般可預期讀取電壓4301至43214之值隨時間十進位增大而減小。
在使用一查找表時，實施例可尋求在不存在準確匹配時在值之間進行內插(interpolate)。替代地，實施例可選擇最接近判定值(例如指示啟動記憶體單元之一數目之判定值或判定預期資料使用期限)之表之值。
圖6係描繪用於與各種實施例一起使用之一資料線至一頁緩衝器及感測器件之一連接的一方塊示意圖。在圖6中，一NAND串206透過一選擇閘212來選擇性連接至一資料線204且透過一選擇閘210來連接至 一源極216。NAND串206可具有相同於參考圖2A所描述之結構的結構，其具有N+1個記憶體單元2080-208N。在讀取記憶體單元2080-208N之一者之資料狀態時，可啟動選擇閘210及212，可將一讀取電壓施加至連接至針對讀取操作所選擇之一記憶體單元(例如一目標記憶體單元)之存取線(例如選定存取線)，且可將一通過電壓施加至連接至NAND串206之剩餘記憶體單元(例如各剩餘記憶體單元)之存取線(例如未選定存取線)。例如，若針對讀取操作選擇記憶體單元2081，則其可在其控制閘極處接收讀取電壓，其中該讀取電壓經組態以在其資料狀態對應於低於或等於讀取電壓之一臨限電壓時啟動記憶體單元2081及在其資料狀態對應於高於讀取電壓之一臨限電壓時撤銷啟動記憶體單元2081。各剩餘記憶體單元208(例如記憶體單元2080及2082至208N)可在其控制閘極處接收一通過電壓，其中該通過電壓經組態以不管其資料狀態如何均啟動各剩餘記憶體單元208。
資料線204之狀態可指示目標記憶體單元2081是否處於一啟動或撤銷啟動狀態中，因為可分別啟用或抑制資料線204與源極216之間的電流。接著，可由連接至(例如選擇性連接至)資料線204之一感測器件640感測此性質，諸如透過(例如)使用一差動放大器或其類似者來量測電流或一所得電壓位準或比較電流或所得電壓位準與某一臨限值。感測器件640之輸出可用於設定一頁緩衝器240之一或多個暫存器。例如，一第一暫存器644可為一單數位(例如單位元)暫存器，其具有指示(例如)回應於感測器件640之一感測指示資料線204與源極216之間的電流受抑制而撤銷啟動目標記憶體單元2081之一第一值(例如第一邏輯位準)。暫存器644可進一步具有指示(例如)回應於感測器件640之一感測指示資料線204與源極 216之間的電流被啟用而啟動目標記憶體單元2081之一第二值(例如不同於第一邏輯位準之第二邏輯位準)。頁緩衝器240可進一步包含一第二暫存器646，其可為一多數位(例如多位元)暫存器。回應於感測器件640之一感測指示資料線204與源極216之間的電流被啟用，頁緩衝器240可經組態(例如，回應於將第一暫存器644之值切換至其第二值)以將一電壓位準之一表示648鎖存至暫存器646中，例如施加至選定存取線2021之一電壓位準之一表示。依此方式，暫存器646可含有目標記憶體單元2081之臨限電壓之一表示，例如改變資料線204之狀態之電壓位準之一表示。時常使用一計數器及一數位轉類比轉換器(DAC)(圖中未展示)來產生一讀取操作期間所施加之電壓位準，其中計數器之一計數可指示自DAC輸出之電壓位準。在此一系統中，計數將因此表示所施加之電壓位準。
使用圖6之實例，可將中間讀取電壓施加至選定存取線2021。資料線204可在(例如)藉由將一控制信號BLclamp(其具有足以啟動電晶體650之一電壓位準)施加至控制信號節點652來啟動電晶體(例如n型場效電晶體或nFET)650之後連接至感測器件640。若暫存器644回應於由感測器件640感測資料線204之狀態而具有其第二邏輯位準，則記憶體單元2081可被計數為被啟動。可使記憶體單元群組之各記憶體單元(將對其執行預期資料使用期限之判定)重複圖6之結構，使得具有其第二邏輯位準之暫存器644之一數目可指示該記憶體單元群組之啟動記憶體單元之數目。替代地，可判定撤銷啟動記憶體單元之數目以藉由自記憶體單元之一總數減去撤銷啟動記憶體單元之數目來指示啟動記憶體單元之一數目。
圖7描繪根據一實施例之操作一記憶體之一方法之一時序圖。例如，圖7之時序圖可表示一記憶體之一讀取操作。跡線760可表示 施加至連接至針對讀取操作所選擇之一記憶體單元(例如一目標記憶體單元)之一存取線的電壓位準。以下討論將至少參考圖2A且將假設針對讀取操作所選擇之記憶體單元係NAND串2060之記憶體單元208x，使得跡線760可表示施加至存取線202x之電壓位準。存取線202x可指稱選定存取線(因為其含有目標記憶體單元)，而剩餘存取線202可指稱未選定存取線。NAND串2060可指稱串聯連接之記憶體單元之選定串，因為其含有目標記憶體單元。跡線762可表示施加至未選定存取線202(例如存取線2020至202x-1及202x+1至202N)之一或多者之電壓位準。跡線764可表示施加至選擇線214之電壓位準及施加至選擇線215之電壓位準。
在時間t0，一預充電相位可開始。讀取操作之預充電相位可使未選定存取線202達到足以啟動其各自連接記憶體單元(不管其資料狀態如何)之一電壓位準，例如一通過電壓。如圖7之實例中所展示，含有目標記憶體單元(例如一或多個目標記憶體單元)之記憶體單元區塊之所有存取線202之電壓位準首先升高一電壓位準768。電壓位準768可足以啟動連接至一存取線202之各記憶體單元，不管其資料狀態如何。作為一實例，電壓位準768可為約8V。使所有存取線202依此方式一起升高可促進達到任何存取線202之穩態之速度提高，任何存取線202之所要電壓位準係電壓位準768。可使選擇線214及選擇線215升高至足以啟動其各自選擇閘之一電壓位準744。
在或約在時間t1，可使選定存取線202x放電至一電壓位準772。電壓位準772可表示意欲區分目標記憶體單元之可能資料狀態的一讀取電壓。例如，若在將電壓位準772施加至存取線202x且因此施加至目標記憶體單元之控制閘極時啟動目標記憶體單元，則目標記憶體單元可被 視為具有對應於低於或等於電壓位準772之一臨限電壓範圍的一資料狀態。若在將電壓位準772施加至存取線202x時撤銷啟動目標記憶體單元，則目標記憶體單元可被視為具有對應於高於電壓位準772之一臨限電壓範圍的一資料狀態。可在施加電壓位準772時執行一感測操作，如此項技術中所熟知。作為一實例，電壓位準772可對應於讀取電壓4300。儘管電壓位準772經描繪為高於電壓位準766，但一些實施例之電壓位準772可為一負電壓位準。
當在時間t2將電壓位準772施加至選定存取線202x時，將電壓位準768施加至未選定存取線2020至202x-1及202x+1至202N。電壓位準768足以啟動連接至此等未選定存取線之記憶體單元，不管其資料狀態如何。另外，當在時間t2將電壓位準772施加至選定存取線202x時，將電壓位準770施加至選擇線214及選擇線215。電壓位準770可足以啟動連接至此等選擇線之選擇閘。依此方式，可在啟動目標記憶體單元時建立通過NAND串206之電流以因此容許感測其資料狀態。作為一實例，電壓位準774可為約5V。
在時間t3，可使施加至選定存取線202x之電壓位準增大至電壓位準774，同時維持其他跡線762及764之電壓位準。電壓位準774可表示意欲區分目標記憶體單元之不同可能資料狀態的一不同讀取電壓。可在施加電壓位準774時執行一感測操作，如此項技術中所熟知。作為一實例，電壓位準774可對應於讀取電壓4301。
在時間t4，可使施加至選定存取線202x之電壓位準增大至電壓位準776，同時維持其他跡線762及764之電壓位準。電壓位準776可表示意欲區分目標記憶體單元之不同可能資料狀態的一不同讀取電壓。可 在施加電壓位準776時執行一感測操作，如此項技術中所熟知。作為一實例，電壓位準776可對應於讀取電壓4302。
在時間t5，可使施加至選定存取線202x之電壓位準增大至電壓位準778，同時維持其他跡線762及764之電壓位準。電壓位準778可表示意欲區分目標記憶體單元之不同可能資料狀態的一不同讀取電壓。可在施加電壓位準778時執行一感測操作，如此項技術中所熟知。作為一實例，電壓位準778可對應於讀取電壓4303。
在時間t6，可使施加至選定存取線202x之電壓位準增大至電壓位準780，同時維持其他跡線762及764之電壓位準。電壓位準780可表示意欲區分目標記憶體單元之不同可能資料狀態的一不同讀取電壓。可在施加電壓位準780時執行一感測操作，如此項技術中所熟知。作為一實例，電壓位準780可對應於讀取電壓4304。
在時間t7，可使施加至選定存取線202x之電壓位準增大至電壓位準782，同時維持其他跡線762及764之電壓位準。電壓位準782可表示意欲區分目標記憶體單元之不同可能資料狀態的一不同讀取電壓。可在施加電壓位準782時執行一感測操作，如此項技術中所熟知。作為一實例，電壓位準782可對應於讀取電壓4305。
在時間t8，可使施加至選定存取線202x之電壓位準增大至電壓位準784，同時維持其他跡線762及764之電壓位準。電壓位準784可表示意欲區分目標記憶體單元之不同可能資料狀態的一不同讀取電壓。可在施加電壓位準784時執行一感測操作，如此項技術中所熟知。作為一實例，電壓位準784可對應於讀取電壓4306。
儘管圖7中僅描繪7個讀取電壓，但可使用其他數目個讀取 電壓。一般可使用Y個讀取電壓來區分Y+1個可能資料狀態之各者。在時間t9，可使所有線放電至電壓位準766，電壓位準766可為(例如)接地或0V之一參考電位。針對讀取操作之各讀取電壓，時間t2至t9之間的時段可對應於感測一或多個目標記憶體單元之資料狀態時之讀取操作之一感測相位。
為判定一讀取操作期間所利用之讀取電壓，可在讀取操作之前或讀取操作期間判定針對讀取操作所選擇之記憶體單元之一預期資料使用期限以感測資料狀態。圖8描繪根據解決預期資料使用期限之此一判定之一實施例之操作一記憶體之一方法之一時序圖。
在時間t0，一預充電相位可開始，如參考圖7所描述。在或約在時間t1，可使選定存取線202x放電至一電壓位準890。電壓位準890可表示中間讀取電壓，例如中間讀取電壓436。例如，若在將電壓位準890施加至存取線202x且因此施加至目標記憶體單元之控制閘極時啟動目標記憶體單元，則可將其計數至回應於中間讀取電壓而啟動之記憶體單元數目中。若在將電壓位準890施加至存取線202x時撤銷啟動目標記憶體單元，則可不將其計數至回應於中間讀取電壓而啟動之記憶體單元數目中。可在施加電壓位準890時執行一感測操作，如此項技術中所熟知。
當在時間t1a將電壓位準890施加至選定存取線202x時，可將電壓位準768施加至未選定存取線2020至202x-1及202x+1至202N，如參考圖7所描述。另外，當在時間t1a將電壓位準890施加至選定存取線202x時，可將電壓位準770施加至選擇線214及選擇線215，如參考圖7所描述。如此項技術中所熟知，可在施加電壓位準890時執行一感測操作以判定是否回應於電壓位準890而啟動目標記憶體單元208x。若啟動目標記憶體單元 208x，則暫存器644可鎖存其第二邏輯位準，及若撤銷啟動目標記憶體單元208x，則暫存器644可保持其第一邏輯位準。
可計數回應於施加電壓位準890而啟動之記憶體單元數目，例如可執行具有其第二邏輯位準(例如邏輯高位準)之暫存器644之一總和。接著，可使用記憶體單元之此偵測數目(表達為一數量、分率或百分比)來判定記憶體單元群組之一預期資料使用期限，如先前所描述。接著，可回應於判定預期資料使用期限而判定用於感測記憶體單元之資料狀態之一組讀取電壓。程序可結束於時間t1b，其中使跡線760、762及764放電至電壓位準766，且隨後可執行該等記憶體單元之讀取操作，諸如參考圖7所描述。
替代地，程序可在時間t1b直接繼續讀取操作，其中使選定存取線202x放電至電壓位準772'，例如對應於判定預期資料使用期限內之讀取電壓4300。除後續電壓位準774'、776'、778'等等可表示判定資料使用期限內之其各自讀取電壓432之外，可如參考圖7所描述般進行自時間t2及其之後的處理。可(例如)在使選定存取線202x放電之前重設暫存器644以使暫存器準備用於回應於所施加之讀取電壓而判定目標記憶體單元208x之資料狀態。
圖9係根據一實施例之操作一記憶體之一方法之一流程圖。例如，圖9之方法可為一讀取操作之一部分，或可在一讀取操作之前(例如在一讀取操作之前即時)執行。在901中，可選擇一中間讀取電壓。中間讀取電壓可具有一記憶體單元群組之一初始讀取窗內之一電壓位準。針對一些實施例，可預定中間讀取電壓，且中間讀取電壓之一表示可含於(例如)微調暫存器128內。
在903中，可將中間讀取電壓施加至針對一讀取操作所選擇之一存取線。當將中間讀取電壓施加至選定存取線時，可啟動未選定存取線及選擇閘。在905中，可(例如)透過感測啟動或撤銷啟動複數個記憶體單元之記憶體單元來判定指示連接至選定存取線之複數個記憶體單元之啟動記憶體單元之一數目的一值。在907中，可回應於指示啟動記憶體單元之數目的值而判定複數個記憶體單元之預期資料使用期限，指示啟動記憶體單元之數目的值由一數量、分率、百分比或其他表示。
圖10係根據另一實施例之操作一記憶體之一方法之一流程圖。例如，圖10之方法可為一讀取操作之一部分。在1011中，可將一中間讀取電壓施加至針對一讀取操作所選擇之一存取線。當將中間讀取電壓施加至選定存取線時，可啟動未選定存取線及選擇閘。可選擇或預定中間讀取電壓，如參考圖9所討論。
在1013中，可(例如)透過感測啟動或撤銷啟動複數個記憶體單元之記憶體單元來判定指示連接至選定存取線之複數個記憶體單元之啟動記憶體單元之一數目的一值。在1015中，可回應於指示啟動記憶體單元之數目的值而判定讀取操作之複數個讀取電壓。例如，可回應於指示啟動記憶體單元之數目的判定值而判定複數個記憶體單元之預期資料使用期限(指示啟動記憶體單元之數目的值是否由一數量、分率、百分比或其他表示)，且可回應於複數個記憶體單元之預期資料使用期限而判定複數個讀取電壓。
圖11係根據另一實施例之操作一記憶體之一方法之一流程圖。例如，圖11之方法可為一讀取操作之一部分。在1121中，可選擇一中間讀取電壓。中間讀取電壓可具有一記憶體單元群組之一初始讀取窗內 之一電壓位準。針對一些實施例，可預定中間讀取電壓，且中間讀取電壓之一表示可含於(例如)微調暫存器128內。
在1123中，可將中間讀取電壓施加至針對一讀取操作所選擇之一存取線。當將中間讀取電壓施加至選定存取線時，可啟動未選定存取線及選擇閘。在1125中，可(例如)透過感測啟動或撤銷啟動複數個記憶體單元之記憶體單元來判定指示連接至選定存取線之複數個記憶體單元之啟動記憶體單元之一數目的一值。在1127中，可回應於指示啟動記憶體單元之數目的值而判定複數個記憶體單元之預期資料使用期限，指示啟動記憶體單元之數目的值由一數量、分率、百分比或其他表示。
在1129中，可回應於複數個記憶體單元之預期資料使用期限而判定讀取操作之複數個讀取電壓。在1131中，可(例如)自複數個讀取電壓之一最低讀取電壓至複數個讀取電壓之一最高讀取電壓將複數個讀取電壓依序施加至選定存取線。當將複數個讀取電壓施加至選定存取線時，可啟動未選定存取線及選擇閘。在1133中，可回應於將複數個讀取電壓施加至選定存取線而判定複數個記憶體單元之一記憶體單元(例如各記憶體單元)之資料狀態。針對一些實施例，複數個記憶體單元可包含連接至選定存取線之各記憶體單元。針對其他實施例，複數個記憶體單元可包含連接至選定存取線之記憶體單元之一子集(例如真子集)，例如連接至選定存取線之每隔一個記憶體單元(例如偶數記憶體單元或奇數記憶體單元)。
結論
儘管本文中已繪示及描述特定實施例，但一般技術者應瞭解，經計算以達成相同目的之任何配置可取代所展示之特定實施例。一般技術者應明白實施例之諸多調適。因此，本申請案意欲涵蓋實施例之任何 調適或變動。
901:選擇一中間讀取電壓用於一讀取操作
903:將中間讀取電壓施加至讀取操作之一選定存取線
905:判定指示連接至選定存取線之複數個記憶體單元之啟動記憶體單元之一數目的一值
907:回應於指示啟動記憶體單元之數目的值而判定複數個記憶體單元之一預期資料使用期限

Claims (22)

  1. 一種操作一記憶體之方法，其包括：將一中間讀取電壓(intermediate read voltage)施加至一選定存取線用於一讀取操作；判定指示回應於將該中間讀取電壓施加至該選定存取線而啟動之連接至該選定存取線之複數個記憶體單元之一記憶體單元數目的一值；及回應於指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值而判定該複數個記憶體單元之一預期資料使用期限(expected data age)。
  2. 如請求項1之方法，其進一步包括：選擇具有高於一特定資料使用期限內之該讀取操作之一最低讀取電壓且低於該特定資料使用期限內之該讀取操作之一最高讀取電壓之一電壓位準的該中間讀取電壓。
  3. 如請求項1之方法，其中判定指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值包括判定指示回應於將該中間讀取電壓施加至該選定存取線而撤銷啟動之該複數個記憶體單元之一記憶體單元數目的一第二值且自該複數個記憶體單元之一記憶體單元數目減去該第二值。
  4. 如請求項1之方法，其中判定指示回應於將該中間讀取電壓施加至該 選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值包括判定依選自由以下各者組成之一群組之一方式表示之一值：該複數個記憶體單元之記憶體單元之一數量、該複數個記憶體單元之記憶體單元之一分率及該複數個記憶體單元之記憶體單元之一百分比。
  5. 如請求項1之方法，其中回應於指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值而判定該複數個記憶體單元之該預期資料使用期限包括使用一查找表(lookup table)。
  6. 如請求項5之方法，其中使用該查找表包括在指示所啟動之該複數個記憶體單元之該記憶體單元數目的一第一值處自該預期資料使用期限之一第一值內插(interpolating)該預期資料使用期限及在指示所啟動之該複數個記憶體單元之該記憶體單元數目的一第二值處自該預期資料使用期限之一第二值內插該預期資料使用期限。
  7. 如請求項5之方法，其中使用該查找表包括使用最接近指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目之該值的一表項(table entry)來判定該預期資料使用期限。
  8. 如請求項1之方法，其中判定該預期資料使用期限包括判定表示為一時間十進位(time decade)之該預期資料使用期限，且其中X時間十進位等於10X秒，且X具有大於或等於0之一值。
  9. 一種操作一記憶體之方法，其包括：將一中間讀取電壓施加至一選定存取線用於一讀取操作；判定指示回應於將該中間讀取電壓施加至該選定存取線而啟動之連接至該選定存取線之複數個記憶體單元之一記憶體單元數目的一值；及回應於指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值而判定該讀取操作之複數個讀取電壓。
  10. 如請求項9之方法，其中將該中間讀取電壓施加至該選定存取線用於該讀取操作包括施加該讀取操作之一初始讀取窗內之一中間讀取電壓。
  11. 如請求項10之方法，其中施加該讀取操作之該初始讀取窗內之該中間讀取電壓包括施加該初始讀取窗之一最低電壓位準加該初始讀取窗之寬度之0.70倍至0.95倍之一範圍內之一中間讀取電壓。
  12. 如請求項9之方法，其中回應於指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值而判定該讀取操作之該複數個讀取電壓包括回應於指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值而判定該複數個記憶體單元之一預期資料使用期限及回應於該複數個記憶體單元之該預期資料使用期限而判定該讀取操作之該複數個讀取電壓。
  13. 一種操作一記憶體之方法，其包括：將一中間讀取電壓施加至一選定存取線用於一讀取操作；判定指示回應於將該中間讀取電壓施加至該選定存取線而啟動之連接至該選定存取線之複數個記憶體單元之一記憶體單元數目的一值；回應於指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值而判定該複數個記憶體單元之一預期資料使用期限；回應於該複數個記憶體單元之該預期資料使用期限而判定該讀取操作之複數個讀取電壓；將該複數個讀取電壓施加至該選定存取線；及回應於將該複數個讀取電壓施加至該選定存取線而判定該複數個記憶體單元之一特定記憶體單元之一資料狀態。
  14. 如請求項13之方法，其中判定指示回應於將該中間讀取電壓施加至該選定存取線而啟動之該複數個記憶體單元之該記憶體單元數目的該值包括計數連接至該複數個記憶體單元之一頁緩衝器(page buffer)之一暫存器數目，該暫存器數目指示一啟動記憶體單元之偵測。
  15. 如請求項13之方法，其進一步包括：若該特定記憶體單元回應於依一遞增電壓位準順序將該複數個讀取電壓施加至該選定存取線而在施加該複數個讀取電壓之一第N讀取電壓之一第一時間啟動，則判定該特定記憶體單元具有依一遞增臨限電壓範圍順 序配置之複數個資料狀態之一第N資料狀態。
  16. 如請求項15之方法，其進一步包括使用錯誤校正來改變該特定記憶體單元之該判定資料狀態。
  17. 如請求項16之方法，其中使用錯誤校正來改變該特定記憶體單元之該判定資料狀態包括將該特定記憶體單元之該判定資料狀態改變為依該遞增臨限電壓範圍順序配置之該複數個資料狀態之下一較低資料狀態或依該遞增臨限電壓範圍順序配置之該複數個資料狀態之下一較高資料狀態。
  18. 如請求項15之方法，其進一步包括：若該特定記憶體單元回應於依該遞增電壓位準順序將該複數個讀取電壓施加至該選定存取線而未回應於該複數個讀取電壓之任何讀取電壓而啟動，則判定該特定記憶體單元具有依該遞增臨限電壓範圍順序配置之該複數個資料狀態之一最高資料狀態。
  19. 如請求項13之方法，其中將該複數個讀取電壓施加至該選定存取線包括依一遞增電壓位準順序將該複數個讀取電壓施加至該選定存取線。
  20. 如請求項19之方法，其中將該中間讀取電壓施加至該選定存取線包括將比依該遞增電壓位準順序之該複數個讀取電壓之一第一讀取電壓高且比依該遞增電壓位準順序之該複數個讀取電壓之一最後讀取電壓低之一電壓位準施加至該選定存取線。
  21. 如請求項13之方法，其中判定指示回應於將該中間讀取電壓施加至該選定存取線而啟動之連接至該選定存取線之該複數個記憶體單元之該記憶體單元數目的該值包括複數個記憶體單元儲存複數個資料狀態之資料狀態之一偽隨機分佈(pseudo-random distribution)。
  22. 一種記憶體，其包括：一記憶體單元陣列；及一控制器，其用於存取該記憶體單元陣列，其中該控制器經組態以引起該記憶體執行如請求項1至21中任一項之方法。
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