KR20210049175A - 메모리 셀의 예상 데이터 수명을 결정하기 위한 장치 및 방법 - Google Patents

메모리 셀의 예상 데이터 수명을 결정하기 위한 장치 및 방법 Download PDF

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Abstract

메모리 동작 방법은 판독 동작을 위해 선택된 액세스 라인에 중간 판독 전압을 인가하는 단계, 복수의 메모리 셀들 중 선택된 액세스 라인에 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 메모리 셀들의 수를 나타내는 값을 결정하는 단계, 및 복수의 메모리 셀들 중 선택된 액세스 라인에 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 메모리 셀들의 수를 나타내는 값에 응답하여 복수의 메모리 셀들의 예상 데이터 수명을 결정하는 단계를 포함한다.

Description

메모리 셀의 예상 데이터 수명을 결정하기 위한 장치 및 방법
관련 출원
이 특허 출원은 공동으로 양도되는 본원의 날짜까지 출원된 "APPARATUS AND METHODS FOR DETERMINING AN EXPECTED DATA AGE OF MEMORY CELLS"이라는 명칭의 미국 특허 출원 일련 번호 제16/161,256호에 관한 것이다.
기술분야
본 개시는 일반적으로 메모리에 관한 것으로, 특히, 하나 이상의 실시예들에서, 본 개시는 메모리 셀들의 데이터 상태들의 결정에 사용될 수 있는 메모리 셀들의 예상 데이터 수명을 결정하기 위한 장치 및 방법에 관한 것이다.
메모리들(예를 들어, 메모리 장치들)은 일반적으로 컴퓨터들 또는 다른 전자 장치들의 내부 반도체 집적 회로 장치들로 제공된다. 랜덤 액세스 메모리(Random-Access Memory; RAM), 읽기 전용 메모리(Read Only Memory; ROM), 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 동기식 동적 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory; SDRAM) 및 플래시 메모리를 포함하여 다양한 유형의 메모리가 있다.
플래시 메모리는 광범위한 전자 어플리케이션들을 위해 널리 사용되는 비휘발성 메모리 소스로 개발되었다 플래시 메모리는 일반적으로 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 허용하는 단일 트랜지스터 메모리 셀을 사용한다. 전하 저장 구조들(예를 들어, 플로팅 게이트들 또는 전하 트랩들)의 프로그래밍(종종 기록이라 함) 또는 다른 물리적 현상(예를 들어, 위상 변화 또는 분극)을 통한 메모리 셀들의 임계 전압(Vt)의 변화들은 각 메모리 셀의 데이터 상태(예를 들어, 데이터 값)를 결정한다. 플래시 메모리 및 다른 비휘발성 메모리에 대한 일반적인 용도로는 개인용 컴퓨터, 개인용 정보 단말기(Personal Digital Assistant; PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전 제품, 차량, 무선 장치, 휴대 전화 및 이동식 메모리 모듈이 있으며, 비휘발성 메모리의 사용은 계속 확대되고 있다.
NAND 플래시 메모리는 소위 기본 메모리 셀 구성이 배열되는 로직 형태로 불리는 일반적인 유형의 플래시 메모리 장치이다. 일반적으로, NAND 플래시 메모리의 메모리 셀 어레이는 어레이의 열의 각 메모리 셀의 제어 게이트가 워드 라인과 같은 액세스 라인을 함께 형성하기 위해 연결되도록 배열된다. 어레이의 열(column)들은 선택 게이트 쌍, 예를 들어, 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬로 함께 연결된 메모리 셀들의 스트링들(흔히 NAND 스트링들이라고 함)을 포함한다. 각 소스 선택 트랜지스터는 소스에 연결될 수 있는 반면, 각 드레인 선택 트랜지스터는 열 비트 라인과 같은 데이터 라인에 연결될 수 있다. 메모리 셀 스트링과 소스 사이 및/또는 메모리 셀 스트링과 데이터 라인 사이에 하나 이상의 선택 게이트를 사용하는 변형이 알려져 있다.
프로그래밍 메모리에서, 메모리 셀들은 종종 단일 레벨 셀(SLC)이라는 것으로 프로그래밍될 수 있다. SLC는 1 디지트(예컨대, 1 비트)의 데이터를 나타내기 위해 단일 메모리 셀을 사용할 수 있다. 예를 들어, SLC에서, 2.5V 이상의 Vt는 프로그래밍된 메모리 셀(예를 들어, 로직 0을 나타냄)을 나타낼 수 있는 반면, -0.5V 이하의 Vt는 소거된 셀(예를 들어, 로직 1을 나타냄)을 나타낼 수 있다. 이러한 메모리는 더 많은 디지트의 데이터가 각 메모리 셀에 저장되도록 하는 다중 레벨 셀들(MLC), 트리플 레벨 셀들(TLC), 쿼드 레벨 셀들(QLC) 등을 포함하거나 메모리 셀이 다중 레벨을 갖는 이들의 조합을 포함하여 더 높은 레벨의 저장 용량을 달성할 수 있다. 예를 들어, MLC는 4개의 Vt 범위들로 표시되는 메모리 셀 당 2 자리의 데이터를 저장하도록 구성될 수 있고, TLC는 8개의 Vt 범위들로 표시되는 메모리 셀 당 3 자리의 데이터를 저장하도록 구성될 수 있으며, QLC는 16개의 Vt 범위들로 표시되는 메모리 셀 당 4 자리의 데이터를 저장하도록 구성될 수 있다.
메모리 셀의 데이터 상태를 감지(예를 들어, 판독 또는 검증)하는 것은 종종 메모리 셀에 연결된 데이터 라인이 메모리 셀을 통한 전류 흐름으로 인한 전압 레벨의 변화를 경험하는지 여부를 감지하는 것과 같이, 제어 게이트에 인가된 특정 전압에 응답하여 메모리 셀이 활성화되는지 여부를 감지하는 것을 포함한다. 서로 다른 Vt 범위를 정의하기 위해 저장된 전하의 레벨들에 의존하는 메모리는 종종 시간이 지남에 따라 전하 손실에 노출되어 Vt 범위들이 이동 및 확산된다. 이는 시간에 따른 Vt의 변화로 인해 감지된 메모리 셀의 데이터 상태의 부정확한 판단으로 이어질 수 있다.
도 1은 일 실시예에 따른, 전자 시스템의 일부로서 프로세서와 통신하는 메모리의 단순화된 블록도이다.
도 2a 내지 2c는 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀 어레이의 일부들의 개략도들이다.
도 3은 복수의 메모리 셀들의 임계 전압 분포들의 개념도이다.
도 4a 내지 4b는 일 실시예에 따른 복수의 메모리 셀들의 임계 전압 분포들의 개념도들이다.
도 5는 일 실시예에 따른 메모리 셀 그룹의 데이터 수명과 특정 판독 전압에 응답하여 활성화된 메모리 셀들의 수 사이의 가상의 가정된 관계를 보여주는 그래프이다.
도 6은 다양한 실예들에 사용하기 위한 감지 장치와 페이지 버퍼에 대한 데이터 라인의 연결을 도시하는 개략적인 블록도이다.
도 7은 실시예들에 사용하기 위한 메모리 동작 방법에 대한 타이밍도를 도시한다.
도 8은 일 실시예에 따른 메모리 동작 방법에 대한 타이밍도를 도시한다.
도 9는 일 실시예에 따른 메모리 동작 방법의 흐름도이다.
도 10은 다른 실시예에 따른 메모리 동작 방법의 흐름도이다.
도 11은 추가 실시예에 따른 메모리 동작 방법의 흐름도이다.
이하의 상세한 설명에서, 본 명세서의 일부를 형성하고 특정 실시예를 예시적으로 도시한 첨부 도면들에 대한 참조가 이루어진다. 도면들에서, 유사한 참조 번호는 여러 도면들에 걸쳐 실질적으로 유사한 구성 요소들을 기술한다. 다른 실시예들이 이용될 수 있으며, 본 개시의 범위를 벗어나지 않고 구조적, 논리적 및 전기적 변경들이 이루어질 수 있다. 따라서, 하기의 상세한 설명은 제한적인 의미로 받아들여져서는 안된다.
본원에 사용된 "반도체"라는 용어는 예를 들어 물질층, 웨이퍼 또는 기판을 지칭할 수 있으며, 임의의 베이스 반도체 구조를 포함한다. "반도체"는 당업자에게 잘 알려진 다른 반도체 구조들 외에, 실리콘 온 사파이어(SOS) 기술, 실리콘 온 절연체(SOI) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 도핑되지 않은 반도체, 베이스 반도체 구조에 의해 지지되는 실리콘 에피택셜 층을 포함하는 것으로 이해되어야 한다. 또한, 이하의 설명에서 반도체를 참조할 때, 이전 프로세스 단계들은 베이스 반도체 구조에서 영역들/접합부들을 형성하는데 이용되었을 수 있으며, 반도체라는 용어는 이러한 영역들/접합부들을 포함하는 하부층들을 포함할 수 있다. 본원에 사용된 전도성(conductive)라는 용어뿐만 아니라, 예를 들어 전도하다(conduct), 전도적으로(conductively), 전도하는(conducting), 전도성(conductivity) 등과 같은 다양한 관련 형태들은 문맥에서 달리 명시하지 않는 한 전기 전도성을 지칭한다. 마찬가지로, 본원에 사용된 연결(connecting)이라는 용어뿐만 아니라, 예를 들어, 연결하다(connect), 연결된(connected), 연결(connection) 등과 같은 다양한 관련 형태들은 문맥에서 달리 명시하지 않는 한 전기 연결을 지칭한다.
도 1은 일 실시예에 따른, 전자 시스템 형태의 제3 장치의 일부로서, 프로세서(130) 형태의 제2 장치와 통신하는 메모리(예를 들어, 메모리 장치)(100) 형태의 제1 장치의 단순화된 블록도이다. 전자 시스템들의 일부 예들로는 개인용 컴퓨터, 개인 정보 단말기(PDA), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 가전제품, 차량, 무선 장치, 모바일 폰 등을 포함한다. 프로세서(130), 즉 예를 들어, 메모리 장치(100) 외부의 컨트롤러는 메모리 컨트롤러 또는 다른 외부 호스트 장치일 수 있다.
메모리 장치(100)는 행과 열로 배열로 논리상으로 배열된 메모리 셀 어레이(104)를 포함한다. 논리 행의 메모리 셀들은 일반적으로 동일한 액세스 라인(일반적으로 워드 라인이라 함)에 연결되는 반면, 논리 열의 메모리 셀들은 일반적으로 동일한 데이터 라인(일반적으로 비트 라인이라 함)에 선택적으로 연결된다. 단일 액세스 라인은 하나 이상의 노리 메모리 셀 행과 연관될 수 있으며, 단일 데이터 라인은 하나 이상의 논리 메모리 셀 열과 연관될 수 있다. 메모리 셀 어레이(104) 중 적어도 일부의 메모리 셀들(도 1에는 도시되지 않음)은 적어도 두 개의 타겟 데이터 상태들 중 하나로 프로그래밍될 수 있다.
어드레스 신호들을 디코딩하기 위해 행 디코드 회로부(108) 및 열 디코드 회로부(110)가 제공된다. 어드레스 신호들이 수신되고 디코딩되어 메모리 셀 어레이(104)에 액세스한다. 메모리 장치(100)는 또한 메모리 장치(100)로부터의 데이터 및 상태 정보의 출력뿐만 아니라 메모리 장치(100)에 대한 커맨드들, 어드레스들 및 데이터의 입력을 관리하기 위한 입/출력(I/O) 제어 회로부(112)를 포함한다. 어드레스 레지스터(114)는 디코딩 전에 어드레스 신호들을 래치(latch)하기 위해 I/O 제어 회로부(112) 및 행 디코드 회로부(108) 및 열 디코드 회로부(110)와 통신한다. 커맨드 레지스터(124)는 인입(incoming) 커맨드들을 래치하기 위해 I/O 제어 회로부(112) 및 제어 로직(116)과 통신한다. 트림 레지스터(128)는 제어 로직(1160과 통신할 수 있다. 트림 레지스터(128)는 휘발성 메모리, 래치 또는 다른 저장 위치, 휘발성 또는 비휘발성을 나타낼 수 있다. 일부 실시예들의 경우, 트림 레지스터(128)는 메모리 셀(104) 어레이의 일부를 나타낼 수 있다. 트림 레지스터(128)는 실시예들에 따른, 메모리 셀들의 예상 데이터 수명의 결정 및/또는 판독 전압의 결정에 관한 정보를 저장할 수 있다. 제어 로직(116)은 실시예들에 따른 메모리 동작 방법을 수행하도록 구성될 수 있다.
컨트롤러(예를 들어, 메모리 장치(100) 내부의 제어 로직(116))은 커맨드들에 응답하여 메모리 셀 어레이에 대한 액세스를 제어하고 외부 프로세스(130)에 대한 상태 정보를 생성한다. 즉, 제어 로직(116)은 메모리 셀 어레이(104) 상에서 액세스 동작들(예를 들어, 판독 동작들, 프로그래밍 동작들 및/또는 소거 동작들)을 수행하도록 구성된다. 제어 로직(116)은 어드레스들에 응답하여 행 디코드 회로부(108) 및 열 디코드 회로부(110)를 제어하기 위해 행 디코드 회로부(108) 및 열 디코드 회로부(110)와 통신한다.
제어 로직(116)은 또한 캐시 등록기(118)와 통신한다. 캐시 레지스터(118)는 메모리 셀 어레이(104)가 다른 데이터를 각각 기록 또는 판독하는 동안 데이터를 일시적으로 저장하기 위해 제어 로직(116)에 의해 지시된 바와 같이, 인입되거나 아웃고잉되는 데이터를 래치한다. 프로그래밍 동작 동안(예를 들어, 기록 동작), 데이터는 메모리 셀 어레이(104)로의 전송을 위해 캐시 레지스터(118)로부터 데이터 레지스터(120)로 전달될 수 있으며; 그런 다음 새로운 데이터가 I/O 제어 회로(112)로부터 캐시 레지스터(118)에 래치될 수 있다. 판독 동작 동안, 데이터는 외부 프로세서(130)로의 출력을 위해 캐시 레지스터(118)로부터 I/O 제어 회로부(112)로 전달되고; 그런 다음 새로운 데이터가 데이터 레지스터(120)로부터 캐시 레지스터(118)로 전달될 수 있다. 캐시 레지스터(118) 및/또는 데이터 레지스터(120)는 메모리 장치(100)의 페이지 버퍼를 형성(예를 들어, 일부를 형성할 수 있음)할 수 있다. 페이지 버퍼는 예를 들어, 해당 메모리 셀에 연결된 데이터 라인의 상태를 감지함으로써 메모리 셀 어레이 (104)의 메모리 셀의 데이터 상태를 감지하기 위한 감지 장치들(도 1에 도시되지 않음)을 더 포함할 수 있다. 상태 레지스터(122)는 프로세서(130)로 출력하기 위한 상태 정보를 래치하기 위해 I/O 제어 회로부(112) 및 제어 로직(116)과 통신될 수 있다.
메모리 장치(100)는 제어 링크(132)를 통해 프로세서(130)로부터 제어 로직(116)에서의 제어 신호들을 수신한다. 제어 신호들은 칩 인에이블(CE#), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 기록 인에이블(WE#) 및 기록 방지(WP#)를 포함할 수 있다. 메모리 장치(100)의 특성에 따라 제어 링크(132)를 통해 추가 또는 대안적인 제어 신호들(도시되지 않음)이 더 수신될 수 있다. 메모리 장치(100)는 멀티플렉싱된 입/출력(I/O) 버스(134)를 통해 프로세서(130)로부터 커맨드 신호들(커맨드들을 나타냄), 어드레스 신호들(어드레스들을 나타냄) 및 데이터 신호들(데이터를 나타냄)을 수신하고 I/O 버스(134)를 통해 프로세서(130)로 데이터를 출력한다.
예를 들어, 커맨드들은 I/O 제어 회로부(112)에서 I/O 버스(134)의 입/출력(I/O) 핀들 [7:0]을 통해 수신될 수 있으며, 그런 다음 커맨드 레지스터(124)에 기록될 수 있다. 어드레스들은 I/O 제어 회로부(112)에서 I/O 버스(134)의 입/출력(I/O) 핀들 [7:0]을 통해 수신될 수 있으며, 그런 다음 어드레스 레지스터(114)에 기록될 수 있다. 데이터는 I/O 제어 회로부(112)에서 8비트 장치의 입/출력(I/O) 핀들 [7:0] 또는 16비트 장치의 입/출력(I/O) 핀들 [15:0]을 통해 수신될 수 있으며, 그런 다음 캐시 레지스터(118)에 기록될 수 있다. 데이터는 그 후 메모리 셀 어레이(104)를 프로그래밍하기 위해 데이터 레지스터(120)에 기록될 수 있다. 다른 실시예의 경우, 캐시 레지스터(118)는 생략될 수 있으며, 데이터는 데이터 레지스터(120)에 직접 기록될 수 있다. 데이터는 또한 8비트 장치의 입/출력(I/O) 핀들 [7:0] 또는 16비트 장치의 입/출력(I/O) 핀들 [15:0]을 통해 출력될 수 있다.
당업자는 추가적인 회로부 및 신호들이 제공될 수 있고, 도 1의 메모리 장치(100)가 단순화되었음이 이해될 것이다. 도 1을 참조하여 설명된 다양한 블록 컴포넌트들의 기능이 집적 회로 장치의 개별 컴포넌트들 또는 컴포넌트 부분들로 분리될 필요는 없다는 것을 알아야 한다. 예를 들어, 집적 회로 장치의 단일 컴포넌트 또는 컴포넌트 부분은 도 1의 하나 이상의 블록 컴포넌트의 기능을 수행하도록 적응될 수 있다. 대안으로, 집적 회로 장치의 하나 이상의 컴포넌트들 또는 컴포넌트 부분들은 도 1의 단일 블록 컴포넌트의 기능을 수행하기 위해 결합될 수 있다.
추가로, 특정 I/O 핀들이 다양한 신호들의 수신 및 출력을 위한 대중적인 규칙에 따라 설명되어 있지만, 다른 조합들 또는 다수의 I/O 핀들(또는 다른 I/O 노드 구조들)이 다양한 실시예들에서 사용될 수 있음에 유의한다.
도 2a는 예를 들어, 메모리 셀 어레이(104)의 일부로서 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는, NAND 메모리 어레이와 같은, 메모리 셀 어레이(200A)의 일부의 개략도이다. 메모리 어레이(200A)는 워드 라인들(2020 내지 202N)과 같은 액세스 라인들 및 비트 라인(2040 내지 204M)과 같은 데이터 라인들을 포함한다. 워드 라인들(202)은 다 대 일(many-to-one) 관계에서, 도 2a에 도시되지 않은, 글로벌 액세스 라인들(예를 들어, 글로벌 워드 라인들)에 연결될 수 있다. 일부 실시예들의 경우, 메모리 어레이(200A)는 예를 들어 p-웰을 형성하기 위한 p형 전도성 또는 예를 들어 n-웰을 형성하기 위한 n형 전도성을 갖도록 전도성으로 도핑될 수 있는 반도체 위에 형성될 수 있다.
메모리 어레이(200A)는 행들(워드 라인(202)에 각각 대응) 및 열들(비트 라인(204)에 각각 대응)로 배열될 수 있다. 각 열은 NAND 스트링들(2060 내지 206M) 중 하나와 같은 직렬 연결된 메모리 셀들(예를 들어, 비휘발성 메모리 셀들)의 스프링을 포함할 수 있다. 각 NAND 스트링(206)은 공통 소스(SRC)(216)에 연결(예를 들어, 선택적으로 연결)될 수 있으며, 메모리 셀들(2080 내지 208N)을 포함할 수 있다. 메모리 셀들(208)은 데이터 저장을 위한 비휘발성 메모리 셀들을 나타낼 수 있다. 각 NAND 스트링(206)의 메모리 셀들(208)은 선택 게이트들(2100 내지 210M)(예를 들어, 통상 선택 게이트 소스라고 하는 소스 선택 트랜지스터들일 수 있음) 중 하나와 같은 선택 게이트(210)(예를 들어, 전계 효과 트랜지스터)와 선택 게이트들(2120 내지 212M)(예를 들어, 통상 선택 게이트 드레인이라고 하는 드레인 선택 트랜지스터들일 수 있음) 중 하나와 같은 선택 게이트(212)(예를 들어, 전계 효과 트랜지스터) 사이에 직렬로 연결될 수 있다. 선택 게이트들(2100 내지 210M)은 소스 선택 라인(SGS)과 같은 선택 라인(214)에 공통으로 연결될 수 있으며, 선택 게이트(2120 내지 212M)는 드레인 선택 라인(SGD)과 같은 선택 라인(215)에 공통으로 연결될 수 있다. 종래의 전계 효과 트랜지스터들로 도시되어 있지만, 선택 게이트들(210 및 212)은 메모리 셀들(208)과 유사한(예를 들어, 동일한) 구조를 이용할 수 있다. 선택 게이트들(210 및 212)은 동일하거나 독립적인 제어 신호를 수신하도록 직렬로 구성된 각 선택 게이트와 직렬로 연결된 복수의 선택 게이트들을 나타낼 수 있다.
각 선택 게이트(210)의 소스는 공통 소스(216)에 연결될 수 있다. 각 선택 게이트(210)의 드레인은 해당 NAND 스트링(206)의 메모리 셀(2080)에 연결될 수 있다. 예를 들어, 선택 게이트(2100)의 드레인은 해당 NAND 스트링(2060)의 메모리 셀(2080)에 연결될 수 있다. 따라서, 각 선택 게이트(210)는 대응되는 NAND 스트링(206)을 공통 소스(216)에 선택적으로 연결하도록 구성될 수 있다. 각 선택 게이트(210)의 제어 게이트는 선택 라인(214)에 연결될 수 있다.
각 선택 게이트(212)의 드레인은 대응되는 NAND 스트링(206)을 위해 비트 라인(204)에 연결될 수 있다. 예를 들어, 선택 게이트(2120)의 드레인은 대응되는 NAND 스트링(2060)을 위해 비트 라인(2040)에 연결될 수 있다. 각 선택 게이트(212)의 소스는 대응되는 NAND 스트링(206)의 메모리 셀(208N)에 연결될 수 있다. 예를 들어, 각 선택 게이트(2120)의 소스는 대응되는 NAND 스트링(2060)의 메모리 셀(208N)에 연결될 수 있다. 따라서, 각 선택 게이트(212)는 대응되는 NAND 스트링(206)을 대응되는 비트 라인(204)에 선택적으로 연결하도록 구성될 수 있다. 각 선택 게이트(212)의 제어 게이트는 선택 라인(215)에 연결될 수 있다.
도 2a의 메모리 어레이는 준 2차원(quasi-two-dimensional) 메모리 어레이일 수 있으며, 일반적으로 예를 들어, 공통 소스(216), NAND 스트링들(206) 및 비트 라인들(204)이 실질적으로 평행한 평면들에서 연장되는 평면 구조를 가질 수 있다. 대안으로, 도 2a의 메모리 어레이는 예를 들어, NAND 스트링들(206)이 공통 소스(216)를 포함하는 평면 및 실질적으로 공통 소스(216)를 포함하는 평면에 평행할 수 있는 비트 라인들(204)을 포함하는 평면에 실질적으로 수직으로 연장될 수 있는 3차원 메모리 어레이일 수 있다.
메모리 셀들(208)의 전형적인 구성은 도 2a에 도시된 바와 같이, 메모리 셀의 데이터 상태(예를 들어, 임계 전압의 변화를 통해)를 결정할 수 있는 데이터 저장 구조(234)(예를 들어, 플로팅 게이트, 전하 트랩 또는 전하를 저장하도록 구성된 다른 구조) 및 제어 게이트(236)를 포함한다. 데이터 저장 구조(234)는 전도성 및 유전체 구조들 모두를 포함할 수 있는 반면, 제어 게이트(236)는 일반적으로 하나 이상의 전도성 물질들로 형성된다. 일부 경우에, 메모리 셀들(208)은 정의된 소스/드레인(예를 들어, 소스)(230) 및 정의된 소스/드레인(예를 들어, 드레인)(232)을 더 가질 수 있다. 메모리 셀들(208)은 워드 라인(202)(및 이를 형성하는 일부 경우)에 연결된 그들의 제어 게이트들(236)을 갖는다.
메모리 셀들(208)의 열은 주어진 비트 라인(204)에 선택적으로 연결된 NAND 스트링(206) 또는 복수의 NAND 스트링들(206)일 수 있다. 메모리 셀들(208)의 행은 주어진 워드 라인(202)에 공통으로 연결된 메모리 셀들(208)일 수 있다. 메모리 셀들(208)의 행은, 반드시 필요한 것은 아니나, 주어진 워드 라인(202)에 공통으로 연결된 모든 메모리 셀들(208)을 포함할 수 있다. 메모리 셀들(208)의 행들은 종종 메모리 셀들(208)의 물리적 페이지들의 하나 이상의 그룹들로 분할될 수 있으며, 메모리 셀들(208)의 물리적 페이지들은 종종 주어진 워드 라인(202)에 공통으로 연결된 모든 다른 메모리 셀들(208)을 포함할 수 있다. 예를 들어, 워드 라인(202N)에 공통으로 연결되고 짝수 비트 라인들(204)(예를 들어, 비트 라인들(2040, 2042, 2044 등))에 선택적으로 연결된 메모리 셀들(208)은 메모리 셀들(208)(예를 들어, 짝수 메모리 셀들)의 하나의 물리적 페이지일 수 있는 반면, 워드 라인(202N)에 공통으로 연결되고 홀수 비트 라인들(204)(예를 들어, 비트 라인들(2041, 2043, 2045 등))에 선택적으로 연결된 메모리 셀들(208)은 메모리 셀들(208)(예를 들어, 홀수 메모리 셀들)의 다른 물리적 페이지일 수 있다. 비트 라인들(2043-2045)이 도 2a에 명시적으로 도시되지 않았지만, 도면으로부터 메모리 셀 어레이(200A)의 비트 라인들(204)이 비트 라인(2040)으로부터 비트 라인(204M)까지 연속적으로 번호가 매겨질 수 있다는 것이 명백하다. 주어진 워드 라인(202)에 공통으로 연결된 메모리 셀들(208)의 다른 그룹화들은 또한 메모리 셀들(208)의 물리적 페이지를 정의할 수 있다. 특정 메모리 장치들의 경우, 주어진 워드 라인에 공통으로 연결된 모든 메모리 셀들은 메모리 셀들의 물리적 페이지로 간주될 수 있다. 단일 판독 동작 동안 판독되거나 단일 프로그래밍 동작 동안 프로그래밍되는 메모리 셀들(일부 실시예들에서는 또한 전체 행일 수도 있음)의 물리적 페이지(예를 들어, 메모리 셀들의 상부 또는 하부 페이지)의 일부는 메모리 셀들의 논리 페이지로 간주될 수 있다. 메모리 셀들의 블록은 워드 라인들(2020-202N)에 연결된 모든 메모리 셀들(예를 들어, 공통 워드 라인들(202)을 공유하는 모든 NAND 스트링들(206))과 같이, 함께 소거되도록 구성되는 이러한 메모리 셀들을 포함할 수 있다. 명백하게 구별되지 않는 한, 본원의 메모리 셀들의 페이지에 대한 참조는 논리 메모리 셀들 중 논리 페이지의 메모리 셀들을 지칭한다.
도 2a의 예가 NAND 플래시와 관련하여 논의되었지만, 본원에 설명된 실시예들 및 개념들은 특정 어레이 아키텍처 또는 구조로 제한되지 않으며, 다른 구조들(예를 들어, SONOS 또는 전하를 저장하도록 구성된 다른 데이터 저장 구조) 및 다른 아키텍처들(예를 들어, AND 어레이, NOR 어레이 등)을 포함할 수 있다.
도 2b는 예를 들어, 메모리 셀 어레이(104)의 일부로서 도 1a를 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀 어레이(200B)의 일부의 또 다른 개략도이다. 도 2b에서 유사한 번호가 매겨진 요소들은 도 2a와 관련하여 제공된 설명에 대응된다. 도 2b는 3차원 NAND 메모리 어레이 구조의 일 예의 추가 세부 사항을 제공한다. 3차원 NAND 메모리 어레이(200B)는 필라(pillar)의 일부가 NAND 스트링들(206)의 메모리 셀들의 채널 영역 역할을 할 수 있는 반도체 필라들을 포함할 수 있는 수직 구조들을 통합할 수 있다. NAND 스트링들(206)은 선택 트랜지스터(212)(예를 들어, 일반적으로 선택 게이트 드레인이라고 하는 드레인 선택 트랜지스터들일 수 있음)에 의해 비트 라인(2040-204M)에 그리고 선택 트랜지스터(210)(예를 들어, 일반적으로 선택 게이트 소스라고 하는 소스 선택 트랜지스터들일 수 있음)에 의해 공통 소스(216)에 각각 선택적으로 연결될 수 있다. 다수의 NAND 스트링들(206)은 동일한 비트 라인(204)에 선택적으로 연결될 수 있다. NAND 스트링들(206)의 서브셋들은 NAND 스트링(206)과 비트 라인(204) 사이에서 각각 특정 선택 트랜지스터들(212)을 선택적으로 활성화하기 위해 선택 라인들(2150-215K)을 바이어싱함으로써 그들 각각의 비트 라인들(204)에 연결될 수 있다. 선택 트랜지스터들(210)은 선택 라인(214)을 바이어싱함으로써 활성화될 수 있다. 각 워드 라인(202)은 메모리 어레이(200B)의 다수의 행들의 메모리 셀들에 연결될 수 있다. 특정 워드 라인(202)에 의해 서로 공통으로 연결된 메모리 셀들의 행들은 집합적으로 타이어(tier)들로 지칭될 수 있다.
도 2c는 예를 들어, 메모리 셀 어레이(104)의 일부로서 도 1을 참조하여 설명된 유형의 메모리에 사용될 수 있는 메모리 셀 어레이(200C)의 일부의 추가 개략도이다. 도 2c에서 유사한 번호가 매겨진 요소들은 도 2a와 관련하여 제공된 설명에 대응된다. 메모리 셀 어레이(200C)는 직렬 연결된 메모리 셀들의 스트링들(예를 들어, NAND 스트링들)(206), 액세스(예를 들어, 워드) 라인들(202), 데이터(예를 들어, 비트) 라인들(204), 선택 라인들(214)(예를 들어, 소스 선택 라인들), 선택 라인들(215)(예를 들어, 드레인 선택 라인들) 및 도 2a에 도시된 바와 같은 소스(216)를 포함할 수 있다. 메모리 셀 어레이(200A)의 일부는 예를 들어, 메모리 셀 어레이(200C)의 일부일 수 있다. 도 2c는 메모리 셀들(250)의 블록들로 NAND 스트링(206)의 그룹화를 도시한다. 메모리 셀들(250)의 블록들은 때때로 소거 블록들이라고 하는 단일 소거 동작으로 함께 소거될 수 있는 메모리 셀들(208)의 그룹들일 수 있다. 메모리 셀들(250)의 각 블록은 단일 선택 라인(215), 예를 들어 선택 라인(2150)과 공통으로 연관된 NAND 스트링(206)을 나타낼 수 있다. 메모리 셀들(2500)의 블록에 대한 소스(216)는 메모리 셀들(250L)의 블록에 대한 소스(216)와 동일한 소스일 수 있다. 예를 들어, 메모리 셀들(2500-250L)의 각 블록은 소스(216)에 선택적으로 연결될 수 있다. 메모리 셀들의 한 블록(250)의 액세스 라인들(202) 및 선택 라인들(214)은 각각 메모리 셀들(2500-250L)의 블록들 중 어떠한 다른 메모리 셀들의 블록들의 액세스 라인들(202) 및 선택 라인들(214 및 215)도 직접 연결되지 않을 수 있다.
데이터 라인들(2040-204M)은 메모리의 페이지 버퍼의 일부일 수 있는 버퍼 부분(240)에 연결(예를 들어, 선택적으로 연결)될 수 있다. 버퍼 부분(240)은 메모리 평면(예를 들어, 메모리 셀들(2500-250L)의 블록 세트)에 대응될 수 있다. 버퍼 부분(240)은 각각의 데이터 라인들(204)에 표시된 데이터 값들을 감지하기 위한 감지 장치들(도시되지 않음), 및 그의 대응되는 메모리 평면으로부터 감지 데이터 값들을 저장하기 위한 대응되는 레지스터들(도시되지 않음)을 포함할 수 있다.
도 3은 복수의 메모리 셀들의 임계 전압 범위들의 개념도이다. 도 3은 종종 QLC 메모리 셀들이라고 하는 16-레벨 메모리 셀들 집단에 대한 임계 전압 범위들 및 그 분포들의 예를 예시한다. 예를 들어, 이러한 메모리 셀은 16개의 서로 다른 임계 전압 범위들(3300-33015) 중 하나에 속하는 임계 전압(Vt)으로 프로그래밍될 수 있으며, 각각은 4 비트의 비트 패턴에 대응하는 데이터 상태를 표현하는 데 사용된다. 임계 전압 범위(3300)는 일반적으로 메모리 셀들이 일반적으로 임계 전압 범위(3300)에 대응하는 데이터 상태에 모두 배치된 다음, 이러한 메모리 셀들의 서브셋들이 이후 임계 전압 범위들(3301-33015) 중 하나에서 임계 범위들을 갖도록 프로그래밍되기 때문에, 나머지 임계 전압 범위들(3301-33015)보다 더 큰 폭을 갖는다. 프로그래밍 동작은 일반적으로 소거 동작들보다 더 점진적으로 제어되므로, 이러한 임계 전압 범위들(3301-33015)은 더 좁은 분포들을 갖는 경향이 있다.
임계 전압 범위들(3300, 3301, 3302, 3303, 3304, 3305, 3306, 3307, 3308, 330 9 , 33010, 33011, 33012, 33013, 33014 및 33015)은 각각 각자의 데이터 상태, 예를 들어 L0, L1, L2, L3, L4, L5, L6, L7, L8, L9, L10, L11, L12, L13, L14 및 L15를 각각 나타낼 수 있다. 일 예로서, 메모리 셀의 임계 전압이 16개의 임계 전압 범위들 중 첫 번째 범위(3300) 내에 있는 경우, 이 경우의 메모리 셀은 논리 '1111'의 데이터 값을 갖는 데이터 상태(L0)를 저장할 수 있으며 일반적으로 메모리 셀의 소거 상태라고 한다. 임계 전압이 16개의 임계 전압 범위들 중 두 번째 범위(3301) 내에 있는 경우, 이 경우의 메모리 셀은 논리 '0111'의 데이터 값을 갖는 데이터 상태(L1)를 저장하고 있을 수 있다. 임계 전압이 16개의 임계 전압 범위들 중 세 번째 범위(3302) 내에 있는 경우, 이 경우의 메모리 셀은 논리 '0011'의 데이터 값을 갖는 데이터 상태(L2) 등을 저장하고 있을 수 있다. 표 1은 데이터 상태들과 그 해당 논리 데이터 값들 간의 가능한 일치를 제공한다. 논리 데이터 값들에 대한 데이터 상태들의 다른 할당들이 알려져 있다. 본원에 사용되는 바와 같은, 가장 낮은 데이터 상태(예를 들어, 소거 상태 또는 L0 데이터 상태)에 남아있는 메모리 셀들은 가장 낮은 데이터 상태로 프로그래밍된 것으로 간주될 것이다. 표 1의 정보는 예를 들어, 트림 레지스터(128) 내에 포함될 수 있다.
데이터 상태 논리 데이터 값
L0 1111
L1 0111
L2 0011
L3 1011
L4 1001
L5 0001
L6 0101
L7 1101
L8 1100
L9 0100
L10 0000
L11 1000
L12 1010
L13 0010
L14 0110
L15 1110
메모리 셀들이 크기가 감소함에 따라, 그 관련 데이터 저장 구조들은 일반적으로 작아진다. 추가로, 더 많은 레벨의 데이터 상태들이 메모리 셀들에 저장될수록, 데이터 상태들 간의 구별이 더 어려워질 수 있다.
메모리 셀들의 임계 전압들은 빠른 전하 손실(Quick Charge Loss; QCL)과 같은 현상으로 인해 이동할 수 있다. QCL은 게이트 유전체 인터페이스 근처의 전자들을 메모리 셀의 채널 영역으로 디트랩핑하는 것으로, 프로그래밍 펄스 직후 Vt 시프트를 일으킬 수 있다. 메모리 셀이 검증 동작을 통과하면, 프로그래밍된 임계 전압은 게이트 유전체에 갇힌 전하로 인해 더 높은 것처럼 보일 수 있다. 프로그램 동작이 완료된 후 메모리 셀이 판독될 때, 메모리 셀은 게이트 유전체의 전하가 채널 영역으로 누출되는 것으로 인해 프로그램 검증 동작 동안 얻은 Vt보다 낮은 Vt를 가질 수 있다.
메모리 셀들의 임계 전압들은 프로그래밍된 데이터의 수명, 예를 들어, 본원에서는 데이터 수명이라고 하는, 데이터를 프로그래밍하는 것과 데이터를 판독하는 것 사이의 시간 기간에 걸친 누적 전하 손실로 인해 더 이동할 수 있다. 이러한 전하 손실은 데이터 저장 구조들이 작아질수록 더욱 두드러질 수 있다. 이는 메모리 셀의 임계 전압이 원래 타겟 데이터 상태보다 둘 이상 더 낮은 레벨인 타겟 데이터 상태의 임계 전압 범위에 위치할 만큼 충분히 이동할 수 있기 때문에 데이터 상태의 정확한 결정을 더 어렵게 만들 수 있다. 다양한 실시예들은 이러한 우려의 완화를 용이하게 할 수 있는 장치 및 방법을 제공한다.
데이터 수명으로 인한 전하 손실은 예측 가능할 수 있으며, 일반적으로 지수 감쇠 함수를 나타낼 수 있다. 그 결과, 알려진 데이터 수명을 갖는 메모리 셀들에 대한 예상 Vt 범위들이 결정 가능할 수 있다. 다양한 실시예들은 메모리 셀들의 예상 데이터 수명을 결정하는 것을 추구하며, 따라서 이는 이러한 메모리 셀들의 의도된 데이터 상태들을 결정할 때 사용되어야 하는 판독 전압들에 관한 지침을 제공할 수 있다.
도 4a 내지 4b는 일 실시예에 따른 복수의 메모리 셀들의 임계 전압 분포들의 개념도들이다. 도 4a의 임계 전압 범위들(4300-43015)은 제1 데이터 수명에서 도 3의 임계 전압 범위들(3300-33015)에 해당할 수 있는 반면, 도 4b의 임계 전압 범위들(4300-43015)은 제1 데이터 수명보다 높은 제2 데이터 수명에서 도 3의 임계 전압 범위들(3300-33015)에 해당할 수 있다.
도 4a의 다양한 분포들의 메모리 셀들의 데이터 상태들을 결정할 때, 판독 전압들(4320-43214)이 사용될 수 있다. 예를 들어, 판독 전압들(432)이 증가하는 순서로 인가되는 경우, 판독 전압(4320)에 응답하여 먼저 활성화되는 메모리 셀들은 임계 전압 범위(4300)에 대응하는 데이터 상태를 갖는 것으로 결정될 수 있고, 판독 전압(4321)에 응답하여 먼저 활성화되는 메모리 셀들은 임계 전압 범위(4301)에 대응하는 데이터 상태를 갖는 것으로 결정될 수 있으며, 판독 전압(4322)에 응답하여 먼저 활성화되는 메모리 셀들은 임계 전압 범위(4302) 등에 대응하는 데이터 상태를 갖는 것으로 결정될 수 있다. 임의의 판독 전압들(4320-43214)에 응답하여 활성화되지 않는 메모리 셀들은 임계 전압 범위(43015)에 대응하는 데이터 상태를 갖는 것으로 간주될 수 있다. 판독 동작의 최고 판독 전압과 최저 판독 전압 사이의 전압 범위는 판독 윈도우(434)를 나타낼 수 있다. 메모리 셀들을 프로그래밍한 직후에, 판독 윈도우(434), 예를 들어 초기 판독 윈도우는 대략 6V일 수 있고, 예를 들어 -1V 내지 5V 범위일 수 있다.
도 4b의 다양한 분포들의 메모리 셀들의 데이터 상태들을 결정할 때, 판독 전압들(432'0-432'14)이 사용될 수 있다. 예를 들어, 판독 전압들(432')이 증가하는 순서로 인가되는 경우, 판독 전압(432'0)에 응답하여 먼저 활성화되는 메모리 셀들은 임계 전압 범위(4300)에 대응하는 데이터 상태를 갖는 것으로 결정될 수 있고, 판독 전압(432'1)에 응답하여 먼저 활성화되는 메모리 셀들은 임계 전압 범위(4301)에 대응하는 데이터 상태를 갖는 것으로 결정될 수 있으며, 판독 전압(432'2)에 응답하여 먼저 활성화되는 메모리 셀들은 임계 전압 범위(4302) 등에 대응하는 데이터 상태를 갖는 것으로 결정될 수 있다. 임의의 판독 전압들(432'0-432'14)에 응답하여 활성화되지 않는 메모리 셀들은 임계 전압 범위(43015)에 대응하는 데이터 상태를 갖는 것으로 간주될 수 있다. 도 4b의 예에서, 다양한 데이터 상태들에 대한 임계 전압 분포들은 종종 전하 손실의 결과로 발생하는 확산으로 인해 중첩되는 것으로 도시된다. 원래 특정 데이터 상태, 예를 들어 임계 전압 범위(4302)에 대응하는 데이터 상태를 갖도록 프로그래밍된 일부 메모리 셀들은 다음으로 낮거나 다음으로 높은 데이터 상태, 예를 들어 각각 임계 전압 범위들(4301 및 4303)에 대응하는 데이터 상태들을 갖는 것으로 잘못 간주될 수 있으며, 오류 정정은 관련 기술에서 잘 이해되는 바와 같이 이러한 오류들을 정정하는 데 사용될 수 있다.
임계 전압 범위들(430)의 이동의 결과로서, 도 4b의 판독 윈도우(434')는 도 4a의 판독 윈도우(434)보다 작을 수 있다. 예를 들어, 50년 후, 판독 윈도우(434')은 약 5V일 수 있으며, 예를 들어 -1V 내지 4V의 범위이다. 그 결과, 메모리 셀들의 의도된 데이터 상태들을 보다 정확하게 결정하기 위해 도 4b의 판독 전압 세트(432'0-432'14)는 일반적으로 도 4a의 판독 전압 세트(4320-43214)와 다를 필요가 있다. 시간 디케이드는 X 시간 디케이드가 10X 초와 같도록 정의되며, 예를 들어 0 시간 디케이드는 1초와 같고, 1시간 디케이드는 10초와 같고, 2 시간 디케이드는 100초와 같다.
데이터 수명(예를 들어, 선의 기울기, 다항식 또는 기타 특성화의 상수)의 함수로서 원하는 판독 전압들은 메모리 셀들의 구조 및 재료에 대한 지식을 기반으로 경험적으로 결정되거나 실험을 통해 직접 결정될 수 있다. 예를 들어, 다양한 데이터 상태들(예를 들어, 의사 랜덤 분포)이 메모리 셀 그룹에 프로그래밍될 수 있으며, 결과적인 임계 전압들은 서로 다른 데이터 수명들에서 결정될 수 있다. 복합 함수는 이러한 메모리 셀들의 개별 응답들로부터 적합하게 될 수 있다. 함수는 전체적으로 메모리 어레이에 대해 결정될 수 있거나, 개별 함수들은 예를 들어 메모리 셀 블록에 의해 메모리 어레이의 일부 서브 부분에서 결정될 수 있다.
주어진 판독 전압에 응답하여 활성화되는 프로그래밍된 메모리 셀들의 수는 프로그래밍된 메모리 셀들의 예상 데이터 수명을 표시하는 데 사용될 수 있다는 것이 제안된다. 일반적으로, 메모리 셀 페이지는 종종 설계에 의해 랜덤 분포에 접근하는 데이터 값들의 분포로 프로그래밍될 것이다. 이와 같이, 각각의 가능한 타겟 데이터 상태들에 프로그래밍된 동일한 수의 메모리 셀들이 있을 것이라고 가정할 수 있다. 중간 판독 전압, 즉 프로그래밍시 판독 윈도의 최고 전압 레벨과 최저 전압 레벨 사이의 전압 레벨을 갖는 판독 전압이 메모리 셀 그룹(예를 들어, 메모리 셀 페이지)에 연결된 액세스 라인에 인가되는 경우, 해당 중간 판독 전압에 응답하여 활성화되는 메모리 셀들의 수가 결정될 수 있다. 중간 판독 전압(436)이 도 4a의 데이터 수명을 갖는 메모리 셀 그룹에 인가되는 예를 고려한다. 중간 판독 전압(436)에 응답하여 활성화된 메모리 셀들의 수는 메모리 셀들, 즉, 16개의 타겟 데이터 상태들 각각에 대한 도 4a의 분포들의 메모리 셀들의 그룹의 13/16 또는 대략 81%일 것으로 예상될 수 있다. 그러나, 동일한 중간 판독 전압(436)이 도 4b의 데이터 수명을 갖는 해당 메모리 셀 그룹에 인가되는 경우, 중간 판독 전압(436)에 응답하여 활성화된 메모리 셀들의 수는 14/16을 초과하거나 메모리 셀 그룹의 약 88%를 초과할 것으로 예상될 수 있다. 이 예에서는 메모리 셀 그룹의 일부 또는 백분율로 논의되지만, 정수 값과 같은 활성화된 메모리 셀들 수의 임의의 다른 표현이 사용될 수 있다. 따라서, 특정 전압 레벨의 중간 판독 전압에 대해 활성화된 메모리 셀들의 이 개수는 메모리 셀 그룹의 예상 데이터 수명을 결정하는 데 사용될 수 있다. 중간 판독 전압(436)이 임의의 판독 전압들(432)과 다른 전압 레벨인 것으로 도시되어 있지만, 중간 판독 전압(436)은 대안적으로는 판독 전압들(432) 중 하나의 전압 레벨과 동일한 전압 레벨을 가질 수 있다는 점에 유의한다. 추가로, 중간 판독 전압(436)은 판독 윈도우(434)의 상반부에 있는 전압 레벨, 예를 들어 초기 판독 윈도우를 가질 수 있다. 중간 판독 전압(436)은 판독 윈도우(434), 예를 들어 초기 판독 윈도우의 상부 1/4에 있는 전압 레벨을 가질 수 있다. 일부 실시예들의 경우, 중간 판독 전압(436)은 초기 판독 윈도우의 최저 전압 레벨 + 초기 판독 윈도우 폭의 0.70-0.95 배 범위 내의 전압 레벨을 가질 수 있다. 예를 들어, 초기 판독 윈도우가 -1V 내지 5V 범위인 경우, 중간 판독 전압(436)은 -1V + 0.70 * (5V - (-1V)) 내지 -1V + 0.95 * (5V - (-1V))의 범위 또는 3.2V 내지 4.7V의 범위 내의 전압 레벨을 가질 수 있다.
도 5는 일 실시예에 따른 메모리 셀 그룹의 데이터 수명과 특정 판독 전압에 응답하여 활성화된 메모리 셀들의 수 사이의 가상의 관계를 보여주는 그래프이다. 데이터 수명과 특정 중간 판독 전압에 응답하여 활성화된 메모리 셀들의 수 사이의 관계(예를 들어, 선의 기울기, 다항식 또는 기타 특성화의 상수)는 메모리 셀들의 구조 및 재료에 대한 지식을 기반으로 경험적으로 결정되거나 실험을 통해 직접 결정될 수 있다. 예를 들어, 다양한 데이터 상태들(예를 들어, 의사 랜덤 분포)은 예를 들어 공장 테스트 동안 또는 사용 중에 주기적으로 또는 간헐적으로 메모리 셀 그룹에 프로그래밍될 수 있으며, 특정 중간 판독 전압에 응답하여 활성화된 메모리 셀들의 수는 다른 데이터 수명들에서 결정될 수 있다. 도 5의 예는 일반적으로 8KB의 데이터를 포함하는 메모리 셀 그룹의 판독 시뮬레이션을 통해, 그리고 3.75V의 중간 판독 전압, 5V의 통과 전압, 20mV의 QLC 시그마 및 0.75mV ± 20mV/시간 디케이드의 전하 손실 효과를 가정하여 개발되었다. 원시 데이터로부터, 경험적이든 직접적이든, 함수는 전체적으로 메모리 어레이에 대해 결정될 수 있거나, 개별 함수들은 예를 들어 메모리 셀 페이지 또는 블록에 의해 메모리 어레이의 일부 서브 부분에서 결정될 수 있다. 대안으로, 하나 이상의 표들은 메모리 어레이 전체에 대해서든 메모리 어레이의 개별 서브 부분에 대해서든, 예를 들어 메모리 셀 페이지 또는 블록별로 원시 데이터로부터 개발될 수 있다.
표 2는도 5의 예에 도시된 바와 같이, 특정 중간 판독 전압에 응답하여 활성화되는 메모리 셀들의 수로부터 예상 데이터 수명을 결정하는 데 사용될 수 있는 표(예를 들어, 룩업 테이블)의 예이다. 표 2의 정보는 예를 들어, 트림 레지스터(128) 내에 포함될 수 있다.
활성화된 메모리 셀들
(%)		 예상 데이터 수명
(시간 디케이드)
87.5 0
88.8 1
91.5 2
93.0 3
93.7 4
94.1 5
표 3은 도 5의 예에 도시된 바와 같이, 특정 중간 판독 전압에 응답하여 활성화되는 메모리 셀들의 양(예를 들어, 정수 값)으로부터 예상 데이터 수명을 결정하는 데 사용될 수 있는 표의 또 다른 예이다. 표 3의 정보는 예를 들어, 트림 레지스터(128) 내에 포함될 수 있다.
활성화된 메모리 셀들
(바이트)		 예상 데이터 수명
(시간 디케이드)
7170 0
7275 1
7495 2
7620 3
7675 4
7710 5
표 4는 그룹 메모리 셀들의 예상 데이터 수명을 결정하는 것에 응답하여 원하는 판독 전압들을 결정하는 데 사용될 수 있는 테이블 구조의 예이다. 표 4의 정보는 예를 들어, 트림 레지스터(128) 내에 포함될 수 있다.
예상 데이터 수명 (시간 디케이드) RD0
(4320)		 RD1
(4321)		 RD2 RD13
(4322) ... (43213)		 RD14
(43214)
0 RD0-0 RD1-0 RD2-0 ... RD13-0 RD14-0
1 RD0-1 RD1-1 RD2-1 ... RD13-1 RD14-1
2 RD0-2 RD1-2 RD2-2 ... RD13-2 RD14-2
3 RD0-3 RD1-3 RD2-3 ... RD13-3 RD14-3
4 RD0-4 RD1-4 RD2-4 ... RD13-4 RD14-4
5 RD0-5 RD1-5 RD2-5 ... RD13-5 RD14-5
도 4a의 예를 참조하여 표 4를 고려하라. RD0-0은 0 시간 디케이드의 예상 데이터 수명에 사용될 판독 전압(4320) 대응될 수 있고, RD0-1은 1 시간 디케이드의 예상 데이터 수명에 사용될 판독 전압(4320)에 대응될 수 있으며, RD0-2는 2 시간 디케이드의 예상 데이터 수명에 사용될 판독 전압(4320)에 대응될 수 있다. 나머지 판독 전압들(4321-43214)에 대해서도 유사한 대응들이 이루어질 수 있다. 일부 실시예들의 경우, 판독 전압(4320)에 대한 값들은 각 시간 디케이드 동안 일정하게 유지될 수 있다. 일반적으로, 판독 전압들(4301-43214)의 값들은 시간 디케이드가 증가함에 따라 감소할 것으로 예상될 수 있다. 표 2 내지 4의 예들은 시간 디케이드의 정수 값들만 도시하고 있지만, 도 5에 도시된 바와 같이 중간 값들도 사용될 수 있다.
표 5는 그룹 메모리 셀들의 예상 데이터 수명을 먼저 결정하지 않고 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 메모리 셀들의 수에 응답하여 원하는 판독 전압들을 결정하는 데 사용될 수 있는 테이블 구조의 예이다. 표 5의 정보는 예를 들어, 트림 레지스터(128) 내에 포함될 수 있다.
예상 데이터 수명 (시간 디케이드) RD0
(4320)		 RD1
(4321)		 RD2 RD13
(4322) ... (43213)		 RD14
(43214)
87.5 RD0-1 RD1-1 RD2-1 ... RD13-1 RD14-1
88.8 RD0-2 RD1-2 RD2-2 ... RD13-2 RD14-2
91.5 RD0-3 RD1-3 RD2-3 ... RD13-3 RD14-3
93.0 RD0-4 RD1-4 RD2-4 ... RD13-4 RD14-4
93.7 RD0-5 RD1-5 RD2-5 ... RD13-5 RD14-5
94.1 RD0-6 RD1-6 RD2-6 ... RD13-6 RD14-6
표 5에서, RD0-1은 활성화된 메모리 셀들의 수를 나타내는 값이 제1 값(예를 들어, 87.5 %)을 가질 때 사용될 판독 전압(4320)에 대응될 수 있고, RD0-2는 활성화된 메모리 셀들의 수를 나타내는 값이 제2 값(예를 들어, 88.8 %)을 가질 때 사용될 판독 전압(4320)에 대응될 수 있으며, RD0-3은 활성화된 메모리 셀들의 수를 나타내는 값이 제3 값(예를 들어, 91.5 %) 등을 가질 때 사용될 판독 전압(4320)에 대응될 수 있다. 나머지 판독 전압들(4321-43214)에 대해서도 유사한 대응들이 이루어질 수 있다. 일부 실시예들의 경우, 판독 전압(4320)에 대한 값들은 활성화된 메모리 셀들의 수를 나타내는 각 값에 대해 일정하게 유지될 수 있다. 일반적으로, 판독 전압들(4301-43214)의 값들은 시간 디케이드가 증가함에 따라 감소할 것으로 예상될 수 있다.
룩업 테이블을 사용 시, 실시예들은 정확한 일치가 존재하지 않을 때 값들 사이에서 보간을 시도할 수 있다. 대안으로, 실시예들은 결정된 값에 가장 가까운 표의 값, 예를 들어 활성화된 메모리 셀들의 수를 나타내는 결정된 값 또는 결정된 예상 데이터 수명을 선택할 수 있다.
도 6은 다양한 실예들에 사용하기 위한 페이지 버퍼와 감지 장치에 대한 데이터 라인의 연결을 도시하는 개략적인 블록도이다. 도 6에서, NAND 스트링(206)은 선택 게이트(212)를 통해 데이터 라인(204)에, 그리고 선택 게이트(210)를 통해 소스(216)에 선택적으로 연결된다. NAND 스트링(206)은 N+1 메모리 셀들(2080-208N)을 갖는, 도 2a를 참조하여 설명된 것과 동일한 구조를 가질 수 있다. 메모리 셀들(2080-208N) 중 하나의 데이터 상태를 판독 시, 선택 게이트들(210 및 212)이 활성화될 수 있고, 판독 전압이 판독 동작을 위해 선택된 메모리 셀, 예를 들어 타겟 메모리 셀에 연결된 액세스 라인(예를 들어, 선택된 액세스 라인)에 인가될 수 있으며, 통과 전압이 NAND 스트링(206)의 나머지 메모리 셀들(예를 들어, 각각의 나머지 메모리 셀)에 연결된 액세스 라인들(예를 들어, 선택되지 않은 액세스 라인들)에 인가될 수 있다. 예를 들어, 메모리 셀(2081)이 판독 동작을 위해 선택되면, 제어 게이트에서 판독 전압을 수신할 수 있으며, 여기서 판독 전압은 그 데이터 상태가 판독 전압보다 낮거나 같은 임계 전압에 대응되는 경우 메모리 셀(2081)을 활성화하고, 그 데이터 상태가 판독 전압보다 높은 임계 전압에 대응되는 경우 메모리 셀(2081)을 비활성화하도록 구성된다. 각각의 나머지 메모리 셀(208)(예를 들어, 메모리 셀들(2080 및 2082-208N))은 제어 게이트들에서 통과 전압을 수신할 수 있으며, 여기서 통과 전압은 데이터 상태에 관계없이 나머지 메모리 셀들(208) 각각을 활성화하도록 구성된다.
데이터 라인(204)의 상태는 데이터 라인(204)과 소스(216) 사이의 전류 흐름이 각각 활성화되거나 금지될 수 있기 때문에 타겟 메모리 셀(2081)이 활성화 상태에 있는지 또는 비활성화 상태에 있는지 여부를 나타낼 수 있다. 그런 다음, 이 속성은 예컨대 들어 전류 흐름 또는 결과 전압 레벨의 측정을 통해, 또는 예를 들어 차동 증폭기 등을 사용하여, 일부 임계 값에 대한 전류 흐름 또는 결과 전압 레벨의 비교를 통해서와 같이, 데이터 라인(204)에 연결된(예를 들어, 선택적으로 연결된) 감지 장치(640)에 의해 감지될 수 있다. 감지 장치(640)의 출력은 페이지 버퍼(240)의 하나 이상의 레지스터들을 설정하는 데 사용될 수 있다. 예를 들어, 제1 레지스터(644)는 예를 들어, 감지 장치(640)에 의한 감지가 데이터 라인(204)과 소스(216) 사이의 전류 흐름이 금지됨을 나타내는 것에 응답하여, 타겟 메모리 셀(2081)이 비활성화되었음을 나타내는 제1 값(예를 들어, 제1 로직 레벨)을 갖는 1 자리(예를 들어, 1 비트) 레지스터일 수 있다. 레지스터(644)는 예를 들어, 감지 장치(640)에 의한 감지가 데이터 라인(204)과 소스(216) 사이의 전류 흐림이 활성화됨을 나타내는 것에 응답하여, 타겟 메모리 셀(2081)이 활성화되었음을 나타내는 제2 값(예를 들어, 제1 로직 레벨과 다른 제2 로직 레벨)을 더 가질 수 있다. 페이지 버퍼(240)는 다중 숫자(예를 들어, 다중 비트) 레지스터일 수 있는 제2 레지스터(646)를 더 포함할 수 있다. 감지 장치(640)에 의한 감지가 데이터 라인(204)과 소스(216) 사이의 전류 흐름이 활성화됨을 나타내는 것에 응답하여, 페이지 버퍼(240)는 (예를 들어, 제1 레지스터(644)의 값을 제2 값으로 토글하는 것에 응답하여) 전압 레벨의 표현(648), 예를 들어, 선택된 액세스 라인(2021)에 인가되는 전압 레벨의 표현을 레지스터(646)에 래치하도록 구성될 수 있다. 이러한 방식으로, 레지스터(646)는 타겟 메모리 셀(2081)의 임계 전압의 표현, 예를 들어 데이터 라인(204)의 상태가 변경된 전압 레벨의 표현을 포함할 수 있다. 종종, 도시되지 않은 카운터 및 디지털 대 아날로그 컨버터(DAC)는 판독 동작 동안 인가된 전압 레벨들을 생성하는 데 사용되며, 카운터의 카운트는 DAC로부터 출력되는 전압 레벨을 나타낼 수 있다. 따라서, 이러한 시스템에서, 카운트는 인가되는 전압 레벨을 나타낼 것이다.
도 6의 예를 사용하여, 중간 판독 전압이 선택된 액세스 라인(2021)에 인가될 수 있다. 데이터 라인(204)은 예를 들어 트랜지스터(650)를 활성화하기에 충분한 전압 레벨을 갖는 제어 신호(BLclamp)를 제어 신호 노드(652)에 인가함으로써, 트랜지스터(예를 들어, n형 전계 효과 트랜지스터 또는 nFET)(650)의 활성화 시 감지 장치(640)에 연결될 수 있다. 레지스터(644)가 감지 장치(640)에 의한 데이터 라인(204)의 상태의 감지에 응답하여 제2 로직 레벨을 갖는 경우, 메모리 셀(2081)은 활성화된 것으로 카운팅될 수 있다. 도 6의 구조는, 제2 로직 레벨을 갖는 레지스터들(644)의 수가 해당 메모리 셀 그룹 중 활성화된 메모리 셀들의 수를 나타낼 수 있도록, 예상 데이터 수명의 결정이 수행될 메모리 셀 그룹의 각 메모리 셀에 대해 반복될 수 있다. 대안으로, 비활성화된 메모리 셀들의 수는 총 메모리 셀들의 수로부터 비활성화된 메모리 셀들의 수를 차감함으로써 활성화된 메모리 셀들의 수를 나타내도록 결정될 수 있다.
도 7은 일 실시예에 따른 메모리 동작 방법에 대한 타이밍도를 도시한다. 예를 들어, 도 7의 타이밍도는 메모리의 판독 동작을 나타낼 수 있다. 트레이스(760)는 판독 동작을 위해 선택된 메모리 셀, 예를 들어 타겟 메모리 셀에 연결된 액세스 라인에 인가된 전압 레벨을 나타낼 수 있다. 이하의 논의는 적어도 도 2a를 참조하여 이루어질 것이며, 판독 동작을 위해 선택된 메모리 셀이 NAND 스트링(2060)의 메모리 셀(208x)이고, 따라서 트레이스(760)가 액세스 라인(202x)에 인가된 전압 레벨을 나타낼 수 있다고 가정할 것이다. 액세스 라인(202x)은 타겟 메모리 셀을 포함하므로 선택된 액세스 라인이라고 할 수 있는 반면, 나머지 액세스 라인들(202)은 선택되지 않은 액세스 라인들이라고 할 수 있다. NAND 스트링(2060)은 타겟 메모리 셀을 포함하므로 직렬 연결된 메모리 셀들의 선택된 스트링으로 지칭될 수 있다. 트레이스(762)는 선택되지 않은 액세스 라인들(202) 중 하나 이상, 예를 들어 액세스 라인들(2020-202x-1 및 202x+1-202N)에 인가된 전압 레벨을 나타낼 수 있다. 트레이스(764)는 선택 라인(214)에 인가된 전압 레벨 및 선택 라인(215)에 인가된 전압 레벨을 나타낼 수 있다.
시간 t0에서, 프리차지 단계가 시작될 수 있다. 판독 동작의 프리차지 단계는 선택되지 않은 액세스 라인들(202)을 데이터 상태들, 예를 들어 패스 전압에 관계없이 각각의 연결된 메모리 셀들을 활성화하기에 충분한 전압 레벨로 가져올 수 있다. 도 7의 예에 도시된 바와 같이, 타겟 메모리 셀(예를 들어, 하나 이상의 타겟 메모리 셀들)을 포함하는 메모리 셀 블록의 모든 액세스 라인들(202)의 전압 레벨들은 초기에 전압 레벨(768)까지 상승한다. 전압 레벨 (768)은 데이터 상태에 관계없이 액세스 라인들(202) 중 하나에 연결된 각 메모리 셀을 활성화하기에 충분할 수 있다. 일 예로서, 전압 레벨(768)은 대략 8V일 수 있다. 이러한 방식으로 모든 액세스 라인들(202)을 함께 올리면 원하는 전압 레벨이 전압 레벨(768)인 임의의 액세스 라인(202)의 정상 상태로 속도의 향상을 촉진할 수 있다. 선택 라인(214) 및 선택 라인(215)은 그들 각각의 선택 게이트들을 활성화하기에 충분한 전압 레벨(774)로 상승될 수 있다.
시간 t1에서 또는 그 부근에서, 선택된 액세스 라인(202x)은 전압 레벨(772)로 방전될 수 있다. 전압 레벨(772)은 타겟 메모리 셀의 가능한 데이터 상태들을 구별하도록 의도된 판독 전압을 나타낼 수 있다. 예를 들어, 전압 레벨(772)이 액세스 라인(202x) 및 이에 따른 타겟 메모리 셀의 제어 게이트에 인가되는 동안 타겟 메모리 셀이 활성화되면, 이는 전압 레벨(772) 이하의 임계 전압 범위에 대응하는 데이터 상태를 갖는 것으로 간주될 수 있다. 전압 레벨(772)이 액세스 라인(202x)에 인가되는 동안 타겟 메모리 셀이 비활성화되면, 이는 전압 레벨(772)보다 높은 인계 전압 범위에 대응하는 데이터 상태를 갖는 것으로 간주될 수 있다. 당업계에서 잘 이해되는 바와 같이, 감지 동작은 전압 레벨(772)이 인가되는 동안 수행될 수 있다. 일 예로서, 전압 레벨(772)은 판독 전압(4300)에 대응될 수 있다. 전압 레벨(772)이 전압 레벨(766)보다 높은 것으로 도시되어 있지만, 전압 레벨(772)은 일부 실시예들에서 음의 전압 레벨일 수 있다.
전압 레벨(772)이 시간 t2에서 선택된 액세스 라인(202x)에 인가되는 반면, 전압 레벨(768)은 선택되지 않은 액세스 라인들(2020-202x-1 및 202x+1-202N)에 인가된다. 전압 레벨(768)은 데이터 상태에 관계없이 이러한 선택되지 않은 액세스 라인들에 연결된 메모리 셀들을 활성화하기에 충분하다. 추가로, 전압 레벨(772)이 시간 t2에서 선택된 액세스 라인(202x)에 인가되는 반면, 전압 레벨(770)은 선택 라인(214) 및 선택 라인(215)에 인가될 수 있다. 전압 레벨(770)은 이러한 신택 라인들에 연결된 선택 게이트들을 활성화하기에 충분할 수 있다. 이러한 방식으로, 전류 흐름은 타겟 메모리 셀이 활성화되면 NAND 스트링(206)을 통해 설정될 수 있으며, 이에 따라 그 데이터 상태의 감지를 허용할 수 있다. 일 예로서, 전압 레벨(774)은 대략 5V일 수 있다.
시간 t3에서, 선택된 액세스 라인(202x)에 인가되는 전압 레벨은 전압 레벨(774)로 증가될 수 있는 반면 다른 트레이스들(762 및 764)의 전압 레벨들은 유지될 수 있다. 전압 레벨(774)은 타겟 메모리 셀의 다른 가능한 데이터 상태들 사이를 구별하도록 의도된 다른 판독 전압을 나타낼 수 있다. 당업계에서 잘 이해되는 바와 같이, 감지 동작은 전압 레벨(774)이 인가되는 동안 수행될 수 있다. 일 예로서, 전압 레벨(774)은 판독 전압(4301)에 대응될 수 있다.
시간 t4에서, 선택된 액세스 라인(202x)에 인가되는 전압 레벨은 전압 레벨(776)로 증가될 수 있는 반면 다른 트레이스들(762 및 764)의 전압 레벨들은 유지될 수 있다. 전압 레벨(776)은 타겟 메모리 셀의 다른 가능한 데이터 상태들 사이를 구별하도록 의도된 다른 판독 전압을 나타낼 수 있다. 당업계에서 잘 이해되는 바와 같이, 감지 동작은 전압 레벨(776)이 인가되는 동안 수행될 수 있다. 일 예로서, 전압 레벨(776)은 판독 전압(4302)에 대응될 수 있다.
시간 t5에서, 선택된 액세스 라인(202x)에 인가되는 전압 레벨은 전압 레벨(778)로 증가될 수 있는 반면 다른 트레이스들(762 및 764)의 전압 레벨들은 유지될 수 있다. 전압 레벨(778)은 타겟 메모리 셀의 다른 가능한 데이터 상태들 사이를 구별하도록 의도된 다른 판독 전압을 나타낼 수 있다. 당업계에서 잘 이해되는 바와 같이, 감지 동작은 전압 레벨(778)이 인가되는 동안 수행될 수 있다. 일 예로서, 전압 레벨(778)은 판독 전압(4303)에 대응될 수 있다.
시간 t6에서, 선택된 액세스 라인(202x)에 인가되는 전압 레벨은 전압 레벨(780)로 증가될 수 있는 반면 다른 트레이스들(762 및 764)의 전압 레벨들은 유지될 수 있다. 전압 레벨(780)은 타겟 메모리 셀의 다른 가능한 데이터 상태들 사이를 구별하도록 의도된 다른 판독 전압을 나타낼 수 있다. 당업계에서 잘 이해되는 바와 같이, 감지 동작은 전압 레벨(780)이 인가되는 동안 수행될 수 있다. 일 예로서, 전압 레벨(780)은 판독 전압(4304)에 대응될 수 있다.
시간 t7에서, 선택된 액세스 라인(202x)에 인가되는 전압 레벨은 전압 레벨(782)로 증가될 수 있는 반면 다른 트레이스들(762 및 764)의 전압 레벨들은 유지될 수 있다. 전압 레벨(782)은 타겟 메모리 셀의 다른 가능한 데이터 상태들 사이를 구별하도록 의도된 다른 판독 전압을 나타낼 수 있다. 당업계에서 잘 이해되는 바와 같이, 감지 동작은 전압 레벨(782)이 인가되는 동안 수행될 수 있다. 일 예로서, 전압 레벨(782)은 판독 전압(4305)에 대응될 수 있다.
시간 t8에서, 선택된 액세스 라인(202x)에 인가되는 전압 레벨은 전압 레벨(784)로 증가될 수 있는 반면 다른 트레이스들(762 및 764)의 전압 레벨들은 유지될 수 있다. 전압 레벨(784)은 타겟 메모리 셀의 다른 가능한 데이터 상태들 사이를 구별하도록 의도된 다른 판독 전압을 나타낼 수 있다. 당업계에서 잘 이해되는 바와 같이, 감지 동작은 전압 레벨(784)이 인가되는 동안 수행될 수 있다. 일 예로서, 전압 레벨(784)은 판독 전압(4306)에 대응될 수 있다.
7개의 판독 전압들만이 도 7에 도시되어 있지만, 다른 수의 판독 전압들이 사용될 수 있다. 일반적으로, Y 판독 전압들은 각각의 Y+1 가능한 데이터 상태들 사이를 구별하는 데 사용될 수 있다. 시간 t9에서, 모든 라인들은 기준 전위, 예를 들어 접지 또는 0V일 수 있는 전압 레벨(766)로 방전될 수 있다. 판독 동작의 각 판독 전압에 대한 시간 t2와 t9 사이의 기간은 하나 이상의 타겟 메모리 셀들의 데이터 상태들이 감지될 때 판독 동작의 감지 단계에 대응될 수 있다.
판독 동작 동안 이용될 판독 전압을 결정하기 위해, 판독 동작을 위해 선택된 메모리 셀들의 예상 데이터 수명이 데이터 상태들을 감지하기 위한 판독 동작 전에 또는 도중에 결정될 수 있다. 도 8은 이러한 예상 데이터 수명의 결정을 처리하는 일 실시예에 따른 메모리 동작 방법에 대한 타이밍도를 도시한다.
시간 t0에서, 도 7을 참조하여 설명된 바와 같이 프리차지 단계가 시작될 수 있다. 시간 t1에서 또는 그 부근에서, 선택된 액세스 라인(202x)은 전압 레벨(890)로 방전될 수 있다. 전압 레벨(890)은 중간 판독 전압, 예를 들어 중간 판독 전압(436)을 나타낼 수 있다. 예를 들어, 전압 레벨(890)이 액세스 라인(202x) 및 이에 따른 타겟 메모리 셀의 제어 게이트에 인가되는 동안 타겟 메모리 셀이 활성화되면, 중간 판독 전압에 응답하여 활성화된 메모리 셀들의 수가 카운트될 수 있다. 전압 레벨(890)이 액세스 라인(202x)에 인가되는 동안 타겟 메모리 셀이 비활성화되면, 중간 판독 전압에 응답하여 활성화된 메모리 셀들의 수가 카운트되지 않을 수 있다. 당업계에서 잘 이해되는 바와 같이, 감지 동작은 전압 레벨(890)이 인가되는 동안 수행될 수 있다.
전압 레벨(890)이 시간 t1a에서 선택된 액세스 라인(202x)에 인가되는 반면, 전압 레벨(768)은 도 7을 참조하여 설명된 바와 같이 선택되지 않은 액세스 라인들(2020-202x-1 및 202x+1-202N)에 인가될 수 있다. 추가로, 전압 레벨(890)이 시간 t2에서 선택된 액세스 라인(202x)에 인가되는 반면, 전압 레벨(770)은 도 7을 참조하여 설명된 바와 같은 선택 라인(214) 및 선택 라인(215)에 인가될 수 있다. 감지 동작은 전압 레벨(890)에 응답하여 타겟 메모리 셀(208x)이 활성화되는지 여부를 결정하기 위해, 당업계에서 잘 이해되는 바와 같이, 전압 레벨(890)이 인가되는 동안 수행될 수 있다. 타겟 메모리 셀(208x)이 활성화되면 레지스터(644)는 제2 논리 레벨을 래치할 수 있고, 타겟 메모리 셀(208x)이 비활성화되면 레지스터(644)는 제1 논리 레벨을 유지할 수 있다.
전압 레벨(890)의 인가에 응답하여 활성화된 메모리 셀들의 수는 카운팅될 수 있으며, 예를 들어, 제2 로직 레벨(예를 들어, 로직 하이 레벨)을 갖는 레지스터들(644)의 합이 수행될 수 있다. 이 검출된 메모리 셀들의 수는 수량, 분수 또는 백분율로 표현되는지 여부에 관계없이 이전에 설명된 바와 같이 메모리 셀 그룹의 예상 데이터 수명을 결정하는 데 사용될 수 있다. 예상 데이터 수명의 결정에 응답하여, 메모리 셀들의 데이터 상태들을 감지하는 데 사용될 판독 전압 세트가 결정될 수 있다. 프로세스는 시간 t1b에서 종료될 수 있으며, 트레이스들(760, 762 및 764)은 전압 레벨(766)로 방전되고, 이러한 메모리 셀들에 대한 판독 동작은 도 7을 참조하여 설명된 바와 같이 이후에 수행될 수 있다.
대안으로, 프로세스는 선택된 액세스 라인(202x)이 전압 레벨(772')로 방전되는, 예를 들어 결정된 예상 데이터 수명에서 판독 전압(4300)에 대응하는, 시간 t1b에서 판독 동작으로 직접 계속될 수 있다. 시간 t2 이후의 처리는 각각의 후속 전압 레벨들(774', 776', 778') 등이 결정된 데이터 수명에서 각각의 판독 전압들(432)을 나타낼 수 있다는 점을 제외하고는 도 7을 참조하여 설명된 바와 같이 진행될 수 있다. 레지스터(644)는 예를 들어 인가된 판독 전압들에 응답하여 타겟 메모리 셀(208x)의 데이터 상태를 결정하는데 사용하기 위한 레지스터를 준비하기 위해, 선택된 액세스 라인(202x)을 방전하기 전에 리셋될 수 있다.
도 9는 일 실시예에 따른 메모리 동작 방법의 흐름도이다. 예를 들어, 도 9의 방법은 판독 동작의 일부일 수 있거나, 판독 동작 전에(예를 들어, 바로 전에) 수행될 수 있다. 901에서, 중간 판독 전압이 선택될 수 있다. 중간 판독 전압은 메모리 셀 그룹에 대한 초기 판독 윈도우 내에 전압 레벨을 가질 수 있다. 일부 실시예들의 경우, 중간 판독 전압은 미리 결정될 수 있고, 중간 판독 전압의 표현은 예를 들어 트림 레지스터(128) 내에 포함될 수 있다.
903에서, 중간 판독 전압은 판독 동작을 위해 선택된 액세스 라인에 인가될 수 있다. 중간 판독 전압이 선택된 액세스 라인에 인가되는 동안, 선택되지 않은 액세스 라인들 및 선택 게이트들이 활성화될 수 있다. 905에서, 선택된 액세스 라인에 연결된 복수의 메모리 셀들 중 활성화된 메모리 셀들의 수를 나타내는 값은 예를 들어, 복수의 메모리 셀들의 메모리 셀들이 활성화되는지 또는 비활성화되는지를 감지하는 것을 통해 결정될 수 있다. 907에서, 복수의 메모리 셀들의 예상 데이터 수명은 활성화된 메모리 셀의 수를 나타내는 값이 수량, 분수, 백분율 등으로 표현되는지 여부에 관계없이, 활성화된 메모리 셀들의 수를 나타내는 값에 응답하여 결정될 수 있다.
도 10은 다른 실시예에 따른 메모리 동작 방법의 흐름도이다. 예를 들어, 도 10의 방법은 판독 동작의 일부일 수 있다. 1011에서, 중간 판독 전압은 판독 동작을 위해 선택된 액세스 라인에 인가될 수 있다. 중간 판독 전압이 선택된 액세스 라인에 인가되는 동안, 선택되지 않은 액세스 라인들 및 선택 게이트들이 활성화될 수 있다. 중간 판독 전압은 도 9를 참조하여 논의된 바와 같이, 선택되거나 미리 결정될 수 있다.
1013에서, 선택된 액세스 라인에 연결된 복수의 메모리 셀들 중 활성화된 메모리 셀들의 수를 나타내는 값은 예를 들어, 복수의 메모리 셀들의 메모리 셀들이 활성화되는지 또는 비활성화되는지를 감지하는 것을 통해 결정될 수 있다. 1015에서, 판독 동작을 위한 복수의 판독 전압들은 활성화된 메모리 셀들의 수를 나타내는 값에 응답하여 결정될 수 있다. 예를 들어, 복수의 메모리 셀들의 예상 데이터 수명은 활성화된 메모리 셀의 수를 나타내는 값이 수량, 분수, 백분율 등으로 표현되는지 여부에 관계없이, 활성화된 메모리 셀들의 수를 나타내는 결정된 값에 응답하여 결정될 수 있으며, 복수의 판독 전압들은 복수의 메모리 셀들의 예상 데이터 수명에 응답하여 결정될 수 있다.
도 11은 추가 실시예에 따른 메모리 동작 방법의 흐름도이다. 예를 들어, 도 11의 방법은 판독 동작의 일부일 수 있다. 1121에서, 중간 판독 전압은 선택될 수 있다. 중간 판독 전압은 메모리 셀 그룹에 대한 초기 판독 윈도우 내에 전압 레벨을 가질 수 있다. 일부 실시예들의 경우, 중간 판독 전압은 미리 결정될 수 있고, 중간 판독 전압의 표현은 예를 들어 트림 레지스터(128) 내에 포함될 수 있다.
1123에서, 중간 판독 전압은 판독 동작을 위해 선택된 액세스 라인에 인가될 수 있다. 중간 판독 전압이 선택된 액세스 라인에 인가되는 동안, 선택되지 않은 액세스 라인들 및 선택 게이트들이 활성화될 수 있다. 1125에서, 선택된 액세스 라인에 연결된 복수의 메모리 셀들 중 활성화된 메모리 셀들의 수를 나타내는 값은 예를 들어, 복수의 메모리 셀들의 메모리 셀들이 활성화되는지 또는 비활성화되는지를 감지하는 것을 통해 결정될 수 있다. 1127에서, 복수의 메모리 셀들의 예상 데이터 수명은 활성화된 메모리 셀의 수를 나타내는 값이 수량, 분수, 백분율 등으로 표현되는지 여부에 관계없이, 활성화된 메모리 셀들의 수를 나타내는 값에 응답하여 결정될 수 있다.
1129에서, 판독 동작을 위한 복수의 판독 전압들은 복수의 메모리 셀들의 예상 데이터 수명에 응답하여 결정될 수 있다. 1131에서, 복수의 판독 전압들은 선택된 액세스 라인에, 예를 들어, 복수의 판독 전압들 중 최저 판독 전압으로부터 복수의 판독 전압들 중 최고 판독 전압까지 순차적으로, 인가될 수 있다. 복수의 판독 전압들이 선택된 액세스 라인에 인가되는 동안, 선택되지 않은 액세스 라인들 및 선택 게이트들이 활성화될 수 있다. 1133에서, 복수의 메모리 셀들 중 메모리 셀(예를 들어, 각 메모리 셀)의 데이터 상태는 선택된 액세스 라인에 복수의 판독 전압들을 인가하는 것에 응답하여 결정될 수 있다. 일부 실시예들의 경우, 복수의 메모리 셀들은 선택된 액세스 라인에 연결된 각 메모리 셀을 포함할 수 있다. 다른 실시예들의 경우, 복수의 메모리 셀들은 선택된 액세스 라인에 연결된 메모리 셀들의 서브셋(예를 들어, 적절한 서브셋), 예를 들어, 선택된 액세스 라인에 연결된 모든 다른 메모리(예를 들어, 짝수 메모리 셀들 또는 홀수 메모리 셀들)을 포함할 수 있다.
결론
특정 실시예들이 본원에 도시되고 설명되었지만, 동일한 목적을 달성하기 위해 계산된 임의의 배열이 도시된 특정 실시예들로 대체될 수 있다는 것이 당업자에게 이해될 것이다. 실시예들의 많은 개조들은 당업자에게 명백해질 것이다. 따라서, 본 출원은 실시예들의 임의의 개조 또는 변형을 포함하도록 의도된다.

Claims (22)

  1. 메모리 동작 방법에 있어서,
    판독 동작을 위해 선택된 액세스 라인에 중간 판독 전압을 인가하는 단계;
    상기 선택된 액세스 라인에 연결된 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 메모리 셀들의 수를 나타내는 값을 결정하는 단계; 및
    상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화된 상기 메모리 셀들의 수를 나타내는 상기 값에 응답하여 상기 복수의 메모리 셀들의 예상 데이터 수명을 결정하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    특정 데이터 수명에서 상기 판독 동작을 위한 최저 판독 전압보다 높고 상기 특정 데이터 수명에서 상기 판독 동작을 위한 최고 판독 전압보다 낮은 전압 레벨을 갖도록 상기 중간 판독 전압을 선택하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서, 상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화된 상기 메모리 셀들의 수를 나타내는 상기 값을 결정하는 단계는 상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 비활성화된 메모리 셀들의 수를 나타내는 제2 값을 결정하는 단계, 및 상기 복수의 메모리 셀들의 메모리 셀들의 수로부터 상기 제2 값을 차감하는 단계를 포함하는, 방법.
  4. 제1항에 있어서, 상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 상기 메모리 셀들의 수를 나타내는 상기 값을 결정하는 단계는 상기 복수의 메모리 셀들 중 메모리 셀들의 양, 상기 복수의 메모리 셀들 중 메모리 셀들의 일부, 및 상기 복수의 메모리 셀들 중 메모리 셀들의 백분율로 구성된 그룹으로부터 선택된 방식으로 표현된 값을 결정하는 단계를 포함하는, 방법.
  5. 제1항에 있어서, 상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화된 상기 메모리 셀들의 수를 나타내는 상기 값에 응답하여 상기 복수의 메모리 셀들의 상기 예상 데이터 수명을 결정하는 단계는 룩업 테이블을 사용하는 단계를 포함하는, 방법.
  6. 제5항에 있어서, 상기 룩업 테이블을 사용하는 단계는 상기 복수의 메모리 셀들 중 활성화되는 상기 메모리 셀들의 수를 나타내는 제1 값에서 상기 예상 데이터 수명의 제1 값으로부터, 그리고 상기 복수의 메모리 셀들 중 활성화되는 상기 메모리 셀들의 수를 나타내는 제2 값에서 상기 예상 데이터 수명의 제2 값으로부터 상기 예상 데이터 수명을 보간하는 단계를 포함하는, 방법.
  7. 제5항에 있어서, 상기 룩업 테이블을 사용하는 단계는 상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화된 상기 메모리 셀들의 수를 나타내는 상기 값에 가장 가까운 테이블 엔트리를 사용하여 상기 예상 데이터 수명을 결정하는 단계를 포함하는, 방법.
  8. 제1항에 있어서, 상기 예상 데이터 수명을 결정하는 단계는 시간 디케이드로 표현된 상기 예상 데이터 수명을 결정하는 단계를 포함하며, X 시간 디케이드는 10X 초와 같고, X는 0 이상의 값을 갖는, 방법.
  9. 메모리 동작 방법에 있어서,
    판독 동작을 위해 선택된 액세스 라인에 중간 판독 전압을 인가하는 단계;
    상기 선택된 액세스 라인에 연결된 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 메모리 셀들의 수를 나타내는 값을 결정하는 단계; 및
    상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 상기 메모리 셀들의 수를 나타내는 상기 값에 응답하여 상기 판독 동작을 위한 복수의 판독 전압들을 결정하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 상기 판독 동작을 위해 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 단계는 상기 판독 동작의 초기 판독 윈도우 내에 있는 중간 판독 전압을 인가하는 단계를 포함하는, 방법.
  11. 제10항에 있어서, 상기 판독 동작의 초기 판독 윈도우 내에 있는 상기 중간 판독 전압을 인가하는 단계는 상기 초기 판독 윈도우의 최저 전압 레벨 + 상기 초기 판독 윈도우 폭의 0.70 내지 0.95 배의 범위 내에 있는 중간 판독 전압을 인가하는 단계를 포함하는, 방법.
  12. 제9항에 있어서, 상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 상기 메모리 셀들의 수를 나타내는 상기 값에 응답하여 상기 판독 동작을 위한 상기 복수의 판독 전압들을 결정하는 단계는 상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 상기 메모리 셀들의 수를 나타내는 상기 값에 응답하여 상기 복수의 메모리 셀들의 예상 데이터 수명을 결정하는 단계, 및 상기 복수의 메모리 셀들의 상기 예상 데이터 수명에 응답하여 상기 판독 동작을 위한 상기 복수의 판독 전압들을 결정하는 단계를 포함하는, 방법.
  13. 메모리 동작 방법에 있어서,
    판독 동작을 위해 선택된 액세스 라인에 중간 판독 전압을 인가하는 단계;
    상기 선택된 액세스 라인에 연결된 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 메모리 셀들의 수를 나타내는 값을 결정하는 단계;
    상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화된 상기 메모리 셀들의 수를 나타내는 상기 값에 응답하여 상기 복수의 메모리 셀들의 예상 데이터 수명을 결정하는 단계;
    상기 복수의 메모리 셀들의 상기 예상 데이터 수명에 응답하여 상기 판독 동작을 위한 복수의 판독 전압들을 결정하는 단계;
    상기 복수의 판독 전압들을 상기 선택된 액세스 라인에 인가하는 단계; 및
    상기 복수의 판독 전압들을 상기 선택된 액세스 라인에 인가하는 것에 응답하여 상기 복수의 메모리 셀들 중 특정 메모리 셀의 데이터 상태를 결정하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 상기 메모리 셀들의 수를 나타내는 상기 값을 결정하는 단계는 상기 활성화된 메모리 셀의 검출을 나타내는 상기 복수의 메모리 셀들에 연결된 페이지 버퍼의 레지스터들의 수를 카운팅하는 단계를 포함하는, 방법.
  15. 제13항에 있어서,
    전압 레벨들을 증가시키는 순서로 상기 선택된 액세스 라인에 상기 복수의 판독 전압들을 인가하는 것에 응답하여, 상기 특정 메모리 셀이 상기 복수의 판독 전압들 중 N번째 판독 전압을 인가할 때 제1 시간 동안 활성화되는 경우, 임계 전압 범위들을 증가시키는 순서로 배열된 복수의 데이터 상태들 중 N번째 데이터 상태를 갖도록 상기 특정 메모리 셀을 결정하는 단계를 더 포함하는, 방법.
  16. 제15항에 있어서, 오류 정정을 사용하여 상기 특정 메모리 셀의 상기 결정된 데이터 상태를 변경하는 단계를 더 포함하는, 방법.
  17. 제16항에 있어서, 오류 정정을 사용하여 상기 특정 메모리 셀의 상기 결정된 데이터 상태를 변경하는 단계는 상기 특정 메모리 셀의 상기 결정된 데이터 상태를 임계 전압 범위들을 증가시키는 순서로 배열된 상기 복수의 데이터 상태들 중 다음으로 낮은 데이터 상태로 또는 임계 전압 범위들을 증가시키는 순서로 배열된 상기 복수의 데이터 상태들 중 다음으로 높은 데이터 상태로 변경하는 단계를 포함하는, 방법.
  18. 제15항에 있어서,
    전압 레벨들을 증가시키는 순서로 상기 선택된 액세스 라인에 상기 복수의 판독 전압들을 인가하는 것에 응답하여, 상기 특정 메모리 셀이 상기 복수의 판독 전압들 중 임의의 판독 전압에 응답하여 활성화되지 않는 경우, 임계 전압 범위들을 증가시키는 순서로 배열된 상기 복수의 데이터 상태들 중 최고 데이터 상태를 갖도록 상기 특정 메모리 셀을 결정하는 단계를 더 포함하는, 방법.
  19. 제13항에 있어서, 상기 선택된 액세스 라인에 상기 복수의 판독 전압들을 인가하는 단계는 전압 레벨들을 증가시키는 순서로 상기 선택된 액세스 라인에 상기 복수의 판독 전압들을 인가하는 단계를 포함하는, 방법.
  20. 제19항에 있어서, 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 단계는 전압 레벨을 증가시키는 순서로 상기 복수의 판독 전압들 중 제1 판독 전압보다 높고, 전압 레벨들을 증가시키는 순서로 상기 복수의 판독 전압들 중 마지막 판독 전압보다 낮은 전압 레벨을 상기 선택 액세스 레벨에 인가하는 단계를 포함하는, 방법.
  21. 제13항에 있어서, 상기 복수의 메모리 셀들 중 상기 선택된 액세스 라인에 상기 중간 판독 전압을 인가하는 것에 응답하여 활성화되는 상기 메모리 셀들의 수를 나타내는 상기 값을 결정하는 단계는 복수의 데이터 상태들 중 의사 랜덤 분포의 데이터 상태들을 저장하는 복수의 메모리 셀들을 포함하는, 방법.
  22. 메모리에 있어서,
    메모리 셀 어레이; 및
    상기 메모리 셀 어레이의 액세스를 위한 컨트롤러로서, 상기 컨트롤러는 상기 메모리가 제1항 내지 제21항 중 어느 한 항의 방법을 수행하도록 구성되는, 상기 컨트롤러를 포함하는, 메모리.
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