KR20180022579A

KR20180022579A - 반도체 메모리 장치

Info

Publication number: KR20180022579A
Application number: KR1020170103671A
Authority: KR
Inventors: 마코토 세노오; 나오아키 수도
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2016-08-24
Filing date: 2017-08-16
Publication date: 2018-03-06
Also published as: JP2018032457A; CN107785051A; TWI642058B; US20190221268A1; CN107785051B; TW201807711A; JP6249504B1; KR102098266B1; US10304543B2; US20180061496A1; US10643712B2

Abstract

데이터의 고온 보유 특성을 개선한 반도체 메모리 장치를 제공한다.
본 발명의 플래시 메모리는, 메모리 셀 어레이의 선택된 메모리 셀을 소거하는 소거 수단을 포함하고, 소거 수단은 선택된 메모리 셀의 소거 동작을 개시하기 전에 감시용 메모리 셀에 감시용 소거 펄스를 인가하는 인가 수단과, 감시용 소거 펄스가 인가된 감시용 메모리 셀의 베리파이를 행하는 베리파이 수단과, 베리파이 수단의 베리파이 결과에 기초하여 ISPE 조건을 결정하는 결정 수단을 더 포함한다. 소거 수단은, 결정된 ISPE 조건에 따라 메모리 셀을 소거한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은 비휘발성의 반도체 메모리 장치에 관한 것으로, 특히 플래시 메모리의 프로그램 및 소거에 관한 것이다.

플래시 메모리는 스토리지 디바이스로서 디지털 카메라, 스마트폰 등의 전자 기기에 널리 이용되고 있다. 이러한 시장에서 플래시 메모리는 소형화, 대용량화가 요구되면서 고속화, 저소비전력화가 요구되고 있다. 나아가 플래시 메모리에는, 일정한 데이터의 재기입 가능한 횟수나 데이터 보유 특성 등도 요구되고 있다.

전형적인 플래시 메모리에서는, 데이터를 프로그램할 때 플로팅 게이트에 전자를 축적시키고, 메모리 셀의 문턱값 전압을 양방향으로 시프트시키며, 데이터를 소거할 때 플로팅 게이트로부터 전자를 방출시키고, 메모리 셀의 문턱값 전압을 음방향으로 시프트시킨다. 이러한 프로그램 및 소거는, 메모리 셀의 문턱값이 「0」, 「1」의 분포폭 내에 들어가도록 제어되어야 한다. 또한, 메모리 셀이 멀티비트를 기억하는 경우에는, 더욱이 「00」, 「01」, 「10」, 「11」의 분포폭에 들어가도록 제어해야 한다.

플래시 메모리에서는, 메모리 셀의 소형화가 진행되면 엔듀런스 특성이나 데이터 보유 특성의 열화가 현저해지는 것이 알려져 있다(특허문헌 1, 비특허문헌 1). 도 1은 프로그램/소거의 사이클 특성을 나타내는 그래프로서, 세로축은 메모리 셀의 문턱값, 가로축은 프로그램/소거의 사이클수이다. ΔV_SS는 서브스레숄드 슬로프 열화(subthreshold slope(SS) degradation), ΔV_MG는 미드갭 전압 시프트(midgap voltage(VMG) shifts)를 나타낸다. 도 1에서도 명백한 바와 같이, 10-1000사이클 부근까지는 프로그램/소거의 메모리 셀의 문턱값(Vt)은 거의 변화하지 않지만, 수천회를 초과한 곳부터 서서히 문턱값(Vt)이 양의 방향으로 시프트하는 것을 알 수 있다. 이는, 프로그램/소거의 사이클수가 증가함에 따라 게이트 산화막에 전자가 트랩되거나, 전자의 터널링에 의해 게이트 산화막 그 자체가 열화되는 것이 원인의 하나로 추측되고 있다. 특허문헌 1은, 프로그램/소거의 사이클 특성을 반영한 프로그램시의 펄스의 전압 정보와 소거시의 펄스의 전압 정보를 스페어 영역에 기억해 두고, 이 정보에 기초하여 프로그램 및 소거를 행함으로써 메모리 셀에의 과잉 스트레스를 억제하거나 소거 시간의 단축을 도모한다.

특허문헌 1: 일본특허 제5583185호 공보

비특허문헌 1: The new program/Erase Cycling Degradation Mechanism of NAND Flash Memory Devices, Albert Fayrushin, et al. Flash Core Technology Lab, Samsung Electronics Co, Ltd, IEDM09-823, P34.2.1-2.4

상기한 바와 같이, 프로그램/소거의 사이클수가 증가함에 따라 게이트 절연막 등이 열화되고, 프로그램/소거의 메모리 셀의 문턱값(Vt)이 양의 방향으로 시프트하면, 메모리 셀의 고온에서의 데이터 보유 특성(HTDR: High Temperature Data Retention)이 악화된다. 이 때문에, 사이클수의 증가에 따라 메모리 셀의 문턱값을 가능한 한 상승시키지 않도록 하는 것이 요구된다.

본 발명은 이러한 과제를 해결하는 것으로, 고온에서의 데이터 보유 특성을 개선한 반도체 메모리 장치를 제공하는 것을 목적으로 한다.

나아가 본 발명은, 프로그램/소거의 사이클수의 증가에 따라 메모리 셀의 문턱값 상승을 억제하는 반도체 메모리 장치를 제공하는 것을 목적으로 한다.

본 발명의 반도체 메모리 장치는, 비휘발성의 메모리 셀 어레이와, 상기 메모리 셀 어레이의 선택된 메모리 셀을 소거하는 소거 수단을 포함하고, 상기 소거 수단은 선택된 메모리 셀의 소거 동작을 개시하기 전에 감시용 메모리 셀의 문턱값 변화를 감시하는 감시 수단과, 상기 감시 수단의 감시 결과에 기초하여 소거 전압을 결정하는 결정 수단을 포함한다.

바람직하게는 상기 감시 수단은, 상기 소거 수단의 경우에 인가되는 소거 전압보다 작은 감시용 소거 전압을 감시용 메모리 셀에 인가하는 인가 수단과, 감시용 소거 전압이 인가된 감시용 메모리 셀을 베리파이하는 베리파이 수단을 포함하고, 상기 결정 수단은 상기 베리파이 수단의 베리파이 결과에 기초하여 소거 전압을 결정한다. 바람직하게는 상기 결정 수단은, 상기 베리파이 수단의 베리파이 결과에 기초하여 프로그램/소거의 사이클수에 따른 소거 전압을 결정한다. 바람직하게는 상기 결정 수단은, 사이클수가 증가함에 따라 소거 전압을 크게 한다. 바람직하게는 상기 결정 수단은, 소거 펄스의 초기 전압값을 결정한다. 바람직하게는 상기 결정 수단은, 소거 펄스의 단계 전압을 결정한다. 바람직하게는 상기 결정 수단은, 사이클수가 증가함에 따라 소거 펄스의 최대 인가 횟수를 줄인다. 바람직하게는 상기 베리파이 수단은, 감시용 메모리 셀의 복수의 문턱값 중에서 중앙값의 문턱값을 판정한다. 바람직하게는 상기 감시용 메모리 셀은, 상기 소거 수단에 의해 선택되는 블록의 메모리 셀이다. 바람직하게는 상기 감시용 메모리 셀은, 상기 선택되는 블록의 사용자에 의해 사용되지 않는 영역의 메모리 셀이다.

본 발명에 관한 반도체 메모리 장치는, 비휘발성의 메모리 셀 어레이와, 상기 메모리 셀 어레이의 선택된 메모리 셀을 프로그램하는 프로그램 수단을 포함하고, 상기 프로그램 수단은 선택된 메모리 셀의 프로그램 동작을 행하기 전에 감시용 메모리 셀의 문턱값 변화를 감시하는 감시 수단과, 상기 감시 수단의 감시 결과에 기초하여 프로그램 전압을 결정하는 결정 수단을 포함한다.

바람직하게는 상기 감시 수단은, 상기 프로그램 수단의 경우에 인가되는 프로그램 전압보다 작은 감시용 프로그램 전압을 감시용 메모리 셀에 인가하는 인가 수단과, 감시용 프로그램 전압이 인가된 감시용 메모리 셀을 베리파이하는 베리파이 수단을 포함하고, 상기 결정 수단은 상기 베리파이 수단의 베리파이 결과에 기초하여 프로그램 전압을 결정한다. 바람직하게는 상기 결정 수단은, 상기 베리파이 수단의 베리파이 결과에 기초하여 프로그램/소거의 사이클수에 따른 프로그램 전압을 결정한다. 바람직하게는 상기 결정 수단은, 사이클수가 증가함에 따라 프로그램 전압을 작게 한다. 바람직하게는 상기 결정 수단은, 프로그램 펄스의 초기 전압값을 결정한다. 바람직하게는 상기 결정 수단은, 프로그램 펄스의 단계 전압을 결정한다. 바람직하게는 상기 베리파이 수단은, 감시용 메모리 셀의 복수의 문턱값 중에서 중앙값의 문턱값을 판정한다. 바람직하게는 상기 감시용 메모리 셀은, 상기 프로그램 수단에 의해 선택되는 페이지의 메모리 셀이다. 바람직하게는 상기 감시용 메모리 셀은, 상기 선택되는 페이지의 사용자에 의해 사용되지 않는 영역의 메모리 셀이다.

본 발명에 의하면, 소거 또는 프로그램시에 감시용 메모리 셀의 문턱값 변화를 감시하고, 감시 결과에 기초하여 소거 전압 또는 프로그램 전압을 결정하도록 하였으므로, 프로그램/소거의 사이클 횟수의 증가에 따른 문턱값 상승을 억제할 수 있다. 그 결과, 메모리 셀의 데이터 보유 특성, 특히 고온에서의 데이터 보유 특성을 종래보다 개선할 수 있다.

도 1은, NAND형 플래시 메모리의 데이터 재기입 횟수와 메모리 셀의 문턱값의 관계를 나타내는 그래프이다.
도 2는, 본 발명의 실시예에 관한 플래시 메모리의 일 구성예를 나타내는 블록도이다.
도 3은, 플래시 메모리의 동작시에 인가되는 바이어스 전압을 나타내는 테이블이다.
도 4의 (A)는 ISPE를 설명하는 도면, 도 4의 (B)는 ISPP를 설명하는 도면이다.
도 5는, 본 실시예에 관한 플래시 메모리의 소거 동작의 기능적인 구성을 나타내는 블록도이다.
도 6은, 본 발명의 실시예에 의한 주요 소거 전의 감시 동작과 소거 동작을 나타내는 도면이다.
도 7은, 감시용 소거 펄스의 인가에 의해 문턱값 분포폭이 음의 방향으로 시프트한 상태를 나타내는 도면이다.
도 8은, 본 발명의 실시예에 의한 감시용 베리파이 동작을 설명하는 도면이다.
도 9는, 본 발명의 실시예에 의한 소거 동작을 나타내는 흐름도이다.
도 10은, 본 실시예에 관한 플래시 메모리의 프로그램 동작의 기능적인 구성을 나타내는 블록도이다.
도 11은, 감시용 프로그램 펄스의 인가에 의해 문턱값 분포폭이 양의 방향으로 시프트한 상태를 나타내는 도면이다.
도 12는, 본 발명의 실시예에 의한 주요 프로그램 동작 전의 감시 동작과 프로그램 동작을 나타내는 도면이다.
도 13은, 본 발명의 실시예에 의한 프로그램 동작을 나타내는 흐름도이다.

다음에, 본 발명의 실시형태에 대해 도면을 참조하여 상세하게 설명한다. 플래시 메모리의 용도 중 하나로 대용량 데이터의 기억이 있다. 예를 들어, DVD에 기록된 데이터의 더빙이나 디지털 카메라 등으로 촬상된 데이터의 저장이다. 이러한 용도로 이용되는 플래시 메모리는, 대용량 데이터를 재기입하는 횟수가 비교적 적기 때문에 반드시 엄격한 엔듀런스가 요구되지 않는 반면 우수한 데이터 보유 특성이 요구된다. 한편, 전원의 감시나 시큐리티용으로 사용되는 플래시 메모리에 있어서는 엄격한 엔듀런스가 요구된다. 본 실시예에서는, 메모리 셀에 있어서 최적인 프로그램 전압 및 소거 전압을 제공하고, 사이클수의 증가에 따른 메모리 셀의 문턱값 변동을 억제하면서 메모리 셀의 급격한 열화를 억제하여 개선된 엔듀런스 특성 및 데이터 보유 특성을 제공한다.

실시예

본 실시예의 NAND형 플래시 메모리(10)는, 행렬 형상으로 배열된 복수의 메모리 셀을 갖는 메모리 어레이(100)와, 외부 입출력 단자 I/O에 접속된 입출력 버퍼(110)와, 입출력 버퍼(110)로부터 어드레스 데이터를 수취하는 어드레스 레지스터(120)와, 입출력되는 데이터를 보유하는 데이터 레지스터(130)와, 프로그램 펄스 전압이나 소거 펄스 전압의 초기값, 2회째 이후에 인가되는 펄스 전압과의 차분(단계 전압), 펄스를 인가할 수 있는 최대 횟수 등의 초기 정보를 비휘발성 메모리 영역에 설정한 초기 정보 설정부(140)와, 입출력 버퍼(110)로부터의 커맨드 데이터나 외부 제어 신호(도시되지 않은 칩 인에이블(CE), 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 레디·비지(RY/BY) 등)에 기초하여 각 부를 제어하는 제어 신호(C1, C2, C3) 등을 공급하는 컨트롤러(150)와, 어드레스 레지스터(120)로부터의 행 어드레스 정보(Ax)를 디코드하고 디코드 결과에 기초하여 블록 선택 및 워드라인 선택 등을 행하는 워드라인 선택 회로(160)와, 워드라인 선택 회로(160)에 의해 선택된 페이지로부터 독출된 데이터를 보유하거나, 선택된 페이지에의 기입 데이터를 보유하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(120)로부터의 열 어드레스 정보(Ay)를 디코드하고 이 디코드 결과에 기초하여 메모리 셀의 열을 선택하는 열 선택 회로(180)와, 데이터의 독출, 프로그램 및 소거, 베리파이 등을 위해 필요한 전압(ISPP의 프로그램 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), ISPE의 소거 전압(Vers)) 등을 생성하는 내부 전압 발생 회로(190)를 포함하여 구성된다.

메모리 어레이(100)는, 열방향으로 배치된 복수의 블록(BLK(0), BLK(1), …, BLK(m))을 가진다. 각 블록 내에는 복수의 NAND 스트링이 형성되고, 하나의 NAND 스트링은 직렬로 접속된 복수의 메모리 셀과, 메모리 셀의 한쪽 단부에 접속된 비트라인측 선택 트랜지스터와, 메모리 셀의 다른 쪽 단부에 접속된 소스라인측 선택 트랜지스터를 포함하여 구성된다. 비트라인측 선택 트랜지스터는 대응하는 하나의 비트라인(GBL)에 접속되고, 소스라인측 선택 트랜지스터는 공통 소스라인에 접속된다. 각 메모리 셀의 컨트롤 게이트는 각 워드라인에 접속되고, 비트라인측 선택 트랜지스터 및 소스라인측 선택 트랜지스터의 게이트는 각각 선택 게이트라인(SGD, SGS)에 접속된다. 워드라인 선택 회로(160)는, 행 어드레스 정보(Ax)에 기초하여 블록을 선택하고, 이러한 블록의 선택 게이트라인(SGD, SGS)을 통해 비트라인측 선택 트랜지스터 및 소스라인측 선택 트랜지스터를 선택적으로 구동한다.

도 3은, 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일례를 나타낸 테이블이다. 독출 동작에서는, 비트라인에 어떤 양의 전압을 인가하고, 선택된 워드라인에 어떤 전압(예를 들어 0V)을 인가하며, 비선택 워드라인에 패스 전압(Vpass)(예를 들어 4.5V)을 인가하고, 선택 게이트라인(SGD, SGS)에 양의 전압(예를 들어 4.5V)을 인가하며, 비트라인측 선택 트랜지스터, 소스라인측 선택 트랜지스터를 온하고, 공통 소스라인(SL)을 0V로 한다. 프로그램 동작에서는, 선택된 워드라인에 고전압의 프로그램 전압(Vpgm)(15~20V)을 인가하고, 비선택 워드라인에 중간 전위(예를 들어 10V)를 인가하며, 비트라인측 선택 트랜지스터를 온시키고, 소스라인측 선택 트랜지스터를 오프시키며, 데이터 「0」 또는 「1」에 따른 전위를 비트라인(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드라인에 0V를 인가하고, P웰에 고전압(예를 들어 18V)을 인가하며, 플로팅 게이트의 전자를 기판에 뽑아냄으로써 블록 단위로 데이터를 소거한다.

다음에, 본 실시예의 플래시 메모리의 소거 동작 및 프로그램 동작의 상세에 대해 설명한다. 소거 동작에서 프로그램/소거의 사이클수가 진행되면, 어떤 메모리 셀에서는 소거되기 쉽고 어떤 메모리 셀에서는 소거되기 어려우며, 동일한 소거 전압을 인가해도 양자의 문턱값의 시프트량은 상대적으로 다르다. 즉, 어떤 메모리 셀에서는 충분한 전자가 방출되어 「1」의 문턱값 분포폭 내에 도달하지만, 어떤 메모리 셀에서는 충분한 전자가 방출되지 않아 「1」의 문턱값 분포폭 내에 도달하지 않는 사태가 발생한다. 그래서, 메모리 셀로부터 전자의 방출을 보다 정확하게 또는 효과적으로 행하기 위해 ISPE(Incremental Step Pulse Erase) 방식이 이용된다. ISPE 방식은, 도 4의 (A)에 도시된 바와 같이, 선택 블록에 초기의 소거 펄스(Vers0)를 인가하고, 소거 베리파이에 의해 소거가 불합격으로 판정된 경우에는 소거 펄스(Vers0)보다 1단계 전압만큼 높은 소거 펄스(Vers1)를 인가하고, 블록 내의 모든 메모리 셀의 소거가 합격으로 판정될 때까지 소거 펄스의 전압이 순차적으로 증가되어 간다. 초기 정보 설정부(140)에는, 소거 펄스(Vers0)의 초기값, 단계 전압, 소거 펄스의 최대 인가 횟수 등을 포함한 초기 정보를 미리 기억하고 있고, 컨트롤러(150)는 소거 동작을 행할 때에 이 초기 정보를 참조한다. 또, 최대 인가 횟수의 소거 펄스를 인가해도 소거 베리파이가 합격하지 못하면, 그 블록은 배드 블록으로서 관리된다.

프로그램의 경우도 마찬가지로 모든 메모리 셀의 플로팅 게이트에 균일하게 전자가 축적된다고는 할 수 없다. 어떤 메모리 셀에서는 전자가 주입되기 쉽고 어떤 메모리 셀에서는 전자가 주입되기 어려우면, 양자에 동일한 프로그램 전압을 인가해도 양자의 문턱값의 시프트량은 상대적으로 다르다. 즉, 어떤 메모리 셀에는 충분히 전자가 축적되어 「0」의 문턱값 분포폭 내에 도달하지만, 어떤 메모리 셀에는 충분한 전자가 축적되지 않아 「0」의 문턱값 분포폭 내에 도달하지 않는 사태가 발생한다. 그래서, 메모리 셀에 전자의 주입을 정확하게 또는 효과적으로 행하기 위해 ISPP(Incremental Step Pulse Program) 방식이 이용된다. ISPP 방식은, 도 4의 (B)에 도시된 바와 같이, 선택 페이지에 초기의 프로그램 펄스(Vpgm0)를 인가하고, 프로그램 베리파이에 의해 불합격으로 판정된 경우에는 초기의 프로그램 펄스(Vpgm0)보다 1단계 전압만큼 높은 프로그램 펄스(Vpgm1)를 인가하고, 페이지 내의 모든 메모리 셀의 프로그램이 합격으로 판정될 때까지 프로그램 펄스의 전압이 순차적으로 증가되어 간다. 초기 정보 설정부(140)에는, 프로그램 펄스(Vpgm0)의 초기값, 단계 전압, 프로그램 펄스의 최대 인가 횟수 등을 포함한 초기 정보가 미리 설정되어 있고, 컨트롤러(150)는 프로그램 동작을 행할 때에 이 초기 정보를 참조한다. 또, 최대 인가 횟수에 따라 프로그램 베리파이가 합격하지 못하면 프로그램 실패로 판정된다.

도 1에 도시된 바와 같이, 프로그램/소거의 사이클수가 증가하면, 터널 산화막의 열화나 여기에의 전자 트랩 등의 원인에 따라 프로그램/소거의 메모리 셀의 문턱값 전압(Vt)은 양의 방향으로 시프트한다. 문턱값이 상승하면 데이터 보유 특성이 악화되기 때문에, 본 실시예는 사이클수의 증가에 따른 메모리 셀의 문턱값(Vt)의 상승을 억제한다. 바람직하게는, 프로그램 또는 소거시에 감시용 메모리 셀의 문턱값 변화를 감시하고, 이러한 감시 결과에 기초하여 사이클 횟수에 따른 프로그램 전압/소거 전압을 결정하고 메모리 셀의 문턱값이 상승하지 않도록 한다. 종래의 방법은, 초기 정보 설정부(140)의 기억된 초기 정보에 기초하여 프로그램 전압/소거 전압을 결정하지만, 본 실시예는 감시 결과에 기초하여 초기 정보 설정부(140)에 기억된 초기 정보를 동적으로 변경하는 스킴을 채용한다.

소거 스킴

도 5는, 본 실시예의 소거 동작의 기능적인 구성을 나타내고 있다. 컨트롤러(150)는, 프로그램 혹은 스테이트 머신을 실행함으로써 소거 동작을 행한다. 소거 동작(200)은 감시용 소거 펄스 인가부(210), 감시용 베리파이부(220) 및 ISPE 조건 결정부(230)를 포함한다.

본 실시예에서는, ISPE에 의한 주요 소거 펄스를 인가하기 전에 감시용 메모리 셀의 문턱값의 시프트량(또는 소거 속도)의 감시를 행한다. 바람직하게는, 감시용 메모리 셀은, 소거시에 선택되는 블록 내의 사용자에 의해 사용되지 않는 영역의 복수의 메모리 셀 또는 전용의 플래그 셀이다. 감시용 메모리 셀은 모두 데이터 「0」을 기억하고 있다. 사용자에 의해 사용되지 않는 영역의 한정적인 수의 감시용 메모리 셀의 문턱값의 시프트량으로부터 선택 블록 내의 전체 메모리 셀의 문턱값의 시프트량을 판정한다. 예를 들어, 선택 블록이 64페이지를 포함하고 1페이지가 2KB이면, 하나의 블록에는 1Mb의 메모리 셀이 포함되게 되고, 이들 모든 메모리 셀의 문턱값의 시프트량을 감시하는 것은 매우 번잡하기 때문에, 사용자에 의해 사용되지 않는 영역의 일정수의 감시용 메모리 셀을 감시하고 연산 처리 등의 부하를 경감한다. 단, 이는 일례이며, 감시용 메모리는 선택 블록 내의 다른 영역의 메모리 셀이어도 된다.

감시용 소거 펄스 인가부(210)는, 도 6에 도시된 바와 같이, ISPE에 의한 주요 소거 펄스가 인가되기 전에, ISPE에 의해 인가되는 첫번째 소거 펄스(Vers0)보다 낮은 전압 레벨의 감시용 소거 펄스(MP)를 선택 블록에 인가한다. 감시용 소거 펄스(MP)의 전압 레벨 및 그 인가 시간은 미리 설정되어 있다. 도 7은, 감시용 소거 펄스(MP)가 인가되었을 때 감시용 메모리 셀의 문턱값 변화를 모식적으로 나타낸 도면이다. EV는 소거 베리파이(Erase Verify). 감시용 메모리 셀에 감시용 소거 펄스(MP)가 인가되면, 데이터 「0」의 문턱값 분포폭(MM_A)은 음의 방향으로 시프트하여 문턱값 분포폭(MM_B)이 된다.

감시용 베리파이부(220)는, 감시용 소거 펄스(MP)가 인가된 감시용 메모리 셀의 베리파이를 행한다. 문턱값 분포폭(MM_B)을 베리파이함으로써, 감시용 메모리 셀의 문턱값의 시프트량(또는 소거 속도)을 체크한다. 바람직한 예에서는, 감시용 베리파이에 의해 문턱값 분포폭(MM_B) 중에서 중앙값의 문턱값을 산출하고, 이를 감시용 메모리 셀의 문턱값의 시프트량 또는 소거 속도로 한다. 단, 이는 일례이며, 문턱값 분포폭(MM_B)의 문턱값의 평균값을 산출하도록 해도 된다.

도 8에 구체적인 중앙값의 산출예를 나타낸다. 여기서는 설명을 알기 쉽게 하기 위해 감시용 메모리 셀이 7개(M1~M7)로 한다. 감시용 베리파이부(220)는, 문턱값 분포폭(MM_B)을 예를 들어 전압이 낮은 쪽에서 높은 쪽으로 주사하여 중앙값을 검출한다. 도 8의 예에서는, 감시용 베리파이(MV1, MV2, MV3, MV4, MV5)에서 문턱값 분포폭(MM_B)을 주사하는 것을 나타내고 있고, 감시용 베리파이(MV1~MV5)는 각각 독출 전압(VR1, VR2, VR3, VR4, VR5)으로 베리파이를 행한다. 독출 전압의 차분은 ΔVR이고, VR2=VR1+ΔVR, VR3=VR1+2ΔVR, VR4=VR1+3ΔVR, VR5=VR1+4ΔVR이다.

감시용 메모리 셀은 7개이기 때문에, 4번째 문턱값이 전체 메모리 셀의 중앙값이 된다. 도 8의 예에서는, 감시용 베리파이(MV1, MV2)에서는 모든 메모리 셀의 문턱값이 VR1보다 크고 베리파이는 불합격이며, 감시용 베리파이(MV3)에서는 5개의 메모리 셀의 문턱값이 VR3보다 크고 아직 중앙값에 도달하지 못하였으므로 베리파이는 불합격이다. 감시용 베리파이(MV4)에서는, 3개의 메모리 셀의 문턱값이 VR4보다 커지고 중앙값에 도달하기 때문에 베리파이가 합격이 된다. 즉, 중앙값의 문턱값을 갖는 메모리 셀이 VR3과 VR4의 사이에 존재하고, 그 시점에서 최대 독출 전압(VR4)이 문턱값의 시프트량으로 결정된다. 감시용 베리파이부(220)는, 베리파이 결과를 ISPE 조건 결정부(230)에 제공한다. 또한, 감시용 베리파이(MV1~MV5)를 행한 결과 중앙값의 문턱값의 합격을 얻을 수 없었던 경우에는, 최종 단계의 감시용 베리파이의 독출 전압(본 예의 경우 VR5)이 문턱값의 시프트량으로 결정되고, 이 결과가 ISPE 조건 결정부(230)에 제공된다. 여기서 유의해야 할 것은, 감시용 베리파이부(220)는 메모리 셀의 문턱값이 음인 경우가 있고, 음의 문턱값 독출을 가능하게 하기 위해 소스라인 측으로부터 전압을 공급하는 이른바 리버스 리드를 행한다.

ISPE 조건 결정부(230)는, 감시용 베리파이부(220)에서 합격한 베리파이 전압(VR4)(문턱값의 중앙값)에 기초하여 선택 블록의 프로그램/소거의 사이클 횟수에 따른 최적의 ISPE 조건을 결정한다. 즉, 사이클 횟수가 증가하면, 소거 속도가 느려지고 문턱값의 시프트량이 작아지는 경향이 있다. 그 때문에, ISPE 조건 결정부(230)는, 사이클 횟수가 증가함에 따라 소거 전압을 크게 한다. 하나의 바람직한 예에서는, ISPE 조건 결정부(230)는, 경험칙 또는 이미 알고 있는 측정 데이터 등으로부터 얻어진 사이클 횟수와 문턱값 변화량의 관계(양자의 관계를 규정한 테이블 또는 양자의 관계를 규정한 함수 등)에 기초하여, 감시용 베리파이에서 판정된 메모리 셀의 문턱값의 시프트량에 대응하는 ISPE 조건, 즉 소거 전압의 초기값, 단계 전압, 소거 펄스의 최대 인가 횟수 등을 결정한다. ISPE 조건 결정부(230)는, 결정한 내용과 초기 정보 설정부(140)에 설정되어 있는 초기 정보를 비교하여 양자가 다른 것 같으면 초기 정보를 변경한다.

초기 정보 설정부(140)는, 도 6에 도시된 바와 같이, 소거 펄스의 초기값(Vint)과 그 단계 전압(Vs)과 소거 펄스의 최대 인가 횟수(도 6의 예에서는 Vers0~Vers3까지 4회)를 포함하고 있다. ISPE 조건 결정부(230)는, 감시용 베리파이부(220)의 감시 결과로부터 사이클 횟수를 추정하여 소거 속도가 느려지는 것 같으면, 소거 펄스의 초기값(Vint)에 최적의 보정값(ΔVint)을 더하여 초기 소거 전압을 Vint+ΔVint로 변경한다. 나아가 단계 전압(Vs)에 최적의 보정값(ΔVs)을 더하여 단계 전압을 Vs+ΔVs로 변경한다. 나아가 소거 펄스의 초기값 및 단계 전압을 높임으로써 메모리 셀에의 스트레스가 증가하기 때문에, 소거 펄스의 최대 인가 횟수를 줄이도록 해도 된다.

다음에, 본 실시예의 소거 동작의 흐름을 도 9에 나타낸다. 컨트롤러(150)는 외부로부터 소거 커맨드 및 어드레스를 수취하면, 그 소거 커맨드에 따른 소거 시퀀스를 실행한다. 컨트롤러(150)는, 소거 커맨드가 프로그램/소거의 사이클 횟수에 따른 동적 소거를 요구하는 것인지를 판정한다(S100). 동적 소거가 요구되지 않으면 통상적인 소거가 이루어진다.

동적 소거가 요구된 경우, 컨트롤러(150)는 행 어드레스의 리던던시 정보를 참조하여 불량 어드레스(예를 들어, 글로벌 비트라인의 오픈 불량의 어드레스 등)에 대응하는 페이지 버퍼/센스 회로(170)의 래치에 마스크 데이터를 세트한다(S110). 즉, 마스크 데이터로서 「1」이 래치에 세트되고, 감시용 베리파이시에 메모리 셀의 상태에 관계없이 합격(Pass)으로서 취급된다. 리던던시 어드레스를 강제적으로 「1」로 함으로써 불량에 의한 오판정을 회피할 수 있다.

다음에, 선택된 블록에 감시용 소거 펄스가 인가된다(S120). 감시용 소거 펄스가 인가될 때의 바이어스 조건은 소거 동작시와 동일하지만, P웰에 인가되는 감시용 소거 펄스의 전압은 통상적인 ISPE시에 인가되는 소거 펄스의 전압보다 작다. 다음에, 감시용 베리파이부(220)는 선택 블록의 첫번째 페이지를 베리파이하기 위해 PA=0을 세트한다(S130). 다음에, 감시용 베리파이부(220)는 첫번째 독출 전압(VR)을 VR1로 설정하고(S140), 도 8에 도시된 바와 같이 감시용 메모리 셀의 베리파이를 행한다(S150). 베리파이가 불합격(Fail)이면, 독출 전압(VR)을 VR=VR+ΔVR로 변경하고(S160), 미리 규정된 최대 인가 횟수에 도달하지 못하면 감시용 베리파이가 반복된다. 독출 전압(VR)의 변경이 최대 횟수에 도달하였을 때는(S170), 그 시점에서 감시용 베리파이를 종료하고 통상적인 소거 흐름으로 이행한다. 또한, 감시용 베리파이가 합격(Pass)일 때(S150), 선택 블록의 마지막 페이지인지가 판정되고(S190), 마지막 페이지가 아니면 PA=+1을 설정하고(S190) 다음 페이지의 감시용 베리파이가 반복된다. 또, 이 동작 시퀀스는 모든 페이지를 샘플링하는 예를 나타내고 있다. 만약 모든 페이지를 샘플링하기 전에 문턱값의 상한값에서 한 번이라도 베리파이의 불합격이 발생한 경우에는, 최대 독출 전압(도 8의 예에서는 VR5)을 기준으로 하여 시프트량이 결정되고, 만약 모든 페이지를 샘플링해도 한 번도 베리파이의 불합격이 발생하지 않은 경우에는, 전체 페이지의 검출된 문턱값 중에서 최대 독출 전압(도 8의 예에서는 VR1~VR5 중 어느 하나)을 기준으로 하여 시프트량이 결정된다.

다음에, 감시용 베리파이가 종료되었을 때 또는 동적 소거가 요구되지 않을 때, 선택된 블록의 소거가 실행된다. ISPE 조건 결정부(230)는, 초기 정보 설정부(140)에 설정된 초기 정보를 독출하고 ISPE 조건을 결정한다(S200). 동적 소거가 요구되지 않은 경우에는, ISPE 조건 결정부(230)는 설정되어 있는 초기 정보에 따라 ISPE 조건을 결정한다. 동적 소거가 요구되는 경우에는, 감시용 베리파이의 결과로부터 얻어진 문턱값의 중앙값에 기초하여 사이클 횟수에 따른 ISPE 조건을 결정한다. 이 조건이 설정되어 있는 초기 정보와 다른 경우에는 초기 정보를 변경한다.

다음에, 컨트롤러(150)는 단계 S110과 같이 불량 어드레스에 마스크 데이터를 세트하고, 불량 어드레스의 마스크 처리를 행한다(S210). 다음에, 결정된 ISPE 조건에 따라 ISPE에 의한 소거가 실시되고(S220), 그 후 통상적인 소거 베리파이가 실시된다(S230). 소거 베리파이에서 불합격이면, 다시 불량 어드레스에 마스크 데이터를 세트하여 소거 동작이 반복된다. 소거 베리파이가 합격되었을 때 소거가 종료된다.

프로그램 스킴

다음에, 본 발명의 프로그램 동작에 대해 설명한다. 도 10은, 본 실시예의 프로그램 동작(300)의 기능적인 구성을 나타내는 블록도이다. 프로그램 동작(300)은 감시용 프로그램 펄스 인가부(310), 감시용 베리파이부(320), ISPP 조건 결정부(330)를 포함한다.

감시용 프로그램 펄스 인가부(310)는, ISPP에 의한 주요 프로그램 펄스가 인가되기 전에, ISPP시에 인가되는 첫번째 프로그램 펄스(Vpgm0)보다 낮은 전압 레벨의 감시용 프로그램 펄스를 선택 페이지에 인가한다. 감시용 프로그램 펄스(MPP)의 전압 레벨 및 그 인가 시간은 미리 설정되어 있다. 도 11은, 감시용 프로그램 펄스(MPP)가 인가되었을 때 메모리 셀의 문턱값 변화를 모식적으로 나타낸 도면이다. 감시용 메모리 셀에는 데이터 「1」이 기억되어 있고, 이 감시용 메모리 셀에 감시용 프로그램 펄스(MPP)가 인가되면, 데이터 「1」의 문턱값 분포폭(MM_C)이 양의 방향으로 시프트하여 문턱값 분포폭(MM_D)이 된다.

감시용 베리파이부(320)는, 실질적으로 감시용 베리파이부(220)와 동일한 동작을 행한다. 즉, 복수의 베리파이 독출 전압에 의해 문턱값 분포폭(MM_D)을 주사하여 문턱값의 중앙값을 판별한다. 또, 이 감시용 베리파이에서도 음의 문턱값을 독출할 수 있도록 소스라인 측으로부터 전압을 공급하는 리버스 리드가 실시된다.

ISPP 조건 결정부(330)는, 감시용 베리파이부(320)의 베리파이 결과에 기초하여 프로그램/소거의 사이클 횟수에 따른 최적의 ISPP 조건을 결정한다. 즉, 사이클 횟수가 증가하면, 프로그램 속도가 빨라지고 문턱값의 시프트량이 커지므로, ISPP 조건 결정부(330)는 사이클 횟수가 증가함에 따라 프로그램 전압을 작게 한다. 하나의 바람직한 예에서는, ISPP 조건 결정부(330)는, 경험칙 또는 이미 알고 있는 측정 데이터 등으로부터 얻어진 사이클 횟수와 문턱값 변화량의 관계(양자의 관계를 규정한 테이블 또는 양자의 관계를 규정한 함수 등)에 기초하여, 감시용 베리파이에서 판정된 메모리 셀의 문턱값의 시프트량에 대응하는 ISPP 조건, 즉 프로그램 전압의 초기값, 단계 전압, 프로그램 펄스의 최대 인가 횟수 등을 결정한다. ISPP 조건 결정부(330)는, 결정한 내용과 초기 정보 설정부(140)에 설정되어 있는 초기 정보를 비교하여 양자가 다른 것 같으면 초기 정보를 변경한다.

초기 정보 설정부(140)는, 도 12에 도시된 바와 같이, 프로그램 펄스의 초기값(Vint)과 그 단계 전압(Vs)과 프로그램 펄스의 최대 인가 횟수(도 12의 예에서는 Vpgm0~Vpgm3까지 4회)를 포함하고 있다. ISPP 조건 결정부(330)는, 감시용 베리파이부(320)의 감시 결과로부터 사이클 횟수를 추정하여 프로그램 속도가 가속되고 있는 것 같으면, 프로그램 펄스의 초기값(Vint)으로부터 보정값(ΔVint)을 감산하여 초기 프로그램 전압을 Vint-ΔVint로 변경한다. 나아가 단계 전압(Vs)을 최적의 보정값(Vs-ΔVs(ΔVs<Vs))으로 변경한다.

다음에, 본 실시예의 프로그램 동작의 흐름을 도 13에 나타낸다. PV는 프로그램 베리파이(Program Verify). 컨트롤러(150)는 외부로부터 프로그램 커맨드, 어드레스 및 프로그램 데이터를 수취하면, 그 프로그램 커맨드에 따른 프로그램 시퀀스를 실행한다. 컨트롤러(150)는, 프로그램 커맨드가 프로그램/소거의 사이클 횟수에 따른 동적 소거를 요구하는 것인지를 판정한다(S300). 동적 프로그램이 요구되지 않으면 통상적인 프로그램이 이루어진다.

한편, 동적 프로그램이 요구된 경우, 컨트롤러(150)는 감시용 메모리 셀의 프로그램을 가능하게 하기 위해, 감시용 메모리 셀의 어드레스에 대응하는 페이지 버퍼/센스 회로(170)의 래치에 데이터 「0」을 세트한다(S310). 이 데이터 세트는 내부 회로에 의해 실시된다. 다음에, 선택된 페이지에 감시용 프로그램 펄스가 인가된다(S320). 감시용 프로그램 펄스가 인가될 때의 바이어스 조건은 프로그램 동작시와 동일하지만, 선택 워드라인에 인가되는 감시용 프로그램 펄스의 전압은 통상적인 ISPP시에 인가되는 프로그램 펄스의 전압보다 작다. 다음에, 감시용 베리파이부(320)는 첫번째 독출 전압 VR=VR1로 설정하고(S330), 감시용 메모리 셀의 베리파이를 행한다(S340). 베리파이가 불합격(Fail)이면, 독출 전압(VR)의 변경이 최대 횟수에 도달하였는지가 판정되고(S350), 도달하지 못하면 독출 전압(VR)을 VR=VR+ΔVR로 변경하고(S360), 감시용 프로그램 베리파이가 반복된다. 독출 전압(VR)의 변경이 최대 횟수에 도달하였을 때(S350) 또는 감시용 프로그램 베리파이에서 합격(Pass)하였을 때(S150), 선택 페이지의 통상적인 프로그램이 실행된다. 동적 프로그램이 요구되지 않을 때도 마찬가지이다.

ISPP 조건 결정부(330)는, 초기 정보 설정부(140)에 설정된 초기 정보를 독출하여 ISPP 조건을 결정한다(S370). 동적 프로그램이 요구되지 않은 경우에는, ISPP 조건 결정부(330)는 설정되어 있는 초기 정보에 따라 ISPP 조건을 결정한다. 동적 소거가 요구되는 경우에는, 감시용 프로그램 베리파이의 결과로부터 얻어진 중앙값의 문턱값에 기초하여 사이클 횟수에 따른 ISPP 조건을 결정한다. 이 조건이 설정되어 있는 초기 정보와 다른 경우에는 초기 정보를 변경한다. 다음에, 결정된 ISPP 조건에 따라 ISPP에 의한 프로그램이 실시되고(S380), 그 후 통상적인 프로그램 베리파이가 실시되고, 프로그램 베리파이에서 전체 메모리 셀이 합격하였을 때(S390) 프로그램이 종료된다.

이와 같이 본 실시예에 의하면, 소거 또는 프로그램을 행할 때마다 감시용 메모리 셀을 사용하여 문턱값의 변화량 또는 변화 속도를 감시하고, 그 감시 결과에 기초하여 동적으로 ISPE 또는 ISPP의 조건을 변경하여 사이클수의 증가에 따른 문턱값이 상승하지 않도록 하였으므로, 그 결과 메모리 셀의 고온 데이터 보유 특성을 종래보다 개선할 수 있다.

상기 실시예에서는, 감시용 베리파이에 기초하여 ISPE 또는 ISPP의 단계 전압을 일정하게 하였지만, 단계 전압은 반드시 일정할 필요는 없고, 예를 들어 소거 펄스의 횟수가 증가할 때마다 단계 전압이 작아지거나 커지도록 해도 된다. 나아가 상기 실시예에서는 NAND형 플래시 메모리를 예시하였지만, 본 발명은 NAND형에 한정하지 않고 NOR형 플래시 메모리에도 적용할 수 있다. 나아가 본 발명은, 프로그램/소거의 사이클수에 따라 문턱값이 변동하는 메모리 셀이면, 플래시 메모리 이외의 다른 비휘발성 메모리에도 적용할 수 있다.

나아가 본 발명은, 메모리 셀이 2치(binary) 데이터를 기억하는 플래시 메모리, 혹은 메모리 셀이 다치(multivaued) 데이터를 기억하는 플래시 메모리에 모두 적용하는 것이 가능하다. 나아가 본 발명은, 메모리 어레이의 NAND 스트링이 기판 표면에 형성되는 2차원 타입의 플래시 메모리, 혹은 NAND 스트링이 기판 표면 상의 도전층(예를 들어, 폴리실리콘층)에 형성되는 3차원 타입의 플래시 메모리에 모두 적용하는 것이 가능하다.

본 발명의 바람직한 실시형태에 대해 상술하였지만, 본 발명은 특정의 실시형태에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에서 여러 가지 변형·변경이 가능하다.

10: 플래시 메모리
100: 메모리 어레이
110: 입출력 버퍼
120: 어드레스 레지스터
130: 데이터 레지스터
140: 초기 정보 설정부
150: 컨트롤러
160: 워드라인 선택 회로
170: 페이지 버퍼/센스 회로
180: 열 선택 회로
190: 내부 전압 발생 회로

Claims

비휘발성의 메모리 셀 어레이와,
상기 메모리 셀 어레이의 선택된 메모리 셀을 소거하는 소거 수단을 포함하고,
상기 소거 수단은,
선택된 메모리 셀의 소거 동작을 개시하기 전에 감시용 메모리 셀의 문턱값 변화를 감시하는 감시 수단과,
상기 감시 수단의 감시 결과에 기초하여 소거 전압을 결정하는 결정 수단을 포함하는 반도체 메모리 장치.
청구항 1에 있어서,
상기 감시 수단은, 상기 소거 수단의 경우에 인가되는 소거 전압보다 작은 감시용 소거 전압을 감시용 메모리 셀에 인가하는 인가 수단과, 감시용 소거 전압이 인가된 감시용 메모리 셀을 베리파이하는 베리파이 수단을 포함하고,
상기 결정 수단은, 상기 베리파이 수단의 베리파이 결과에 기초하여 소거 전압을 결정하는 반도체 메모리 장치.
청구항 2에 있어서,
상기 결정 수단은, 상기 베리파이 수단의 베리파이 결과에 기초하여 프로그램/소거의 사이클수에 따른 소거 전압을 결정하는 반도체 메모리 장치.
청구항 3에 있어서,
상기 결정 수단은, 사이클수가 증가함에 따라 소거 전압을 크게 하는 반도체 메모리 장치.
청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
상기 결정 수단은, 소거 펄스의 초기 전압값 및 단계 전압을 결정하는 반도체 메모리 장치.
청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
상기 결정 수단은, 사이클수가 증가함에 따라 소거 펄스의 최대 인가 횟수를 줄이는 반도체 메모리 장치.
청구항 2 또는 청구항 3에 있어서,
상기 베리파이 수단은, 감시용 메모리 셀의 복수의 문턱값 중에서 중앙값의 문턱값을 판정하는 반도체 메모리 장치.
청구항 1 또는 청구항 2에 있어서,
상기 감시용 메모리 셀은, 상기 소거 수단에 의해 선택되는 블록의 메모리 셀인 반도체 메모리 장치.
청구항 8에 있어서,
상기 감시용 메모리 셀은, 상기 선택되는 블록의 사용자에 의해 사용되지 않는 영역의 메모리 셀인 반도체 메모리 장치.
비휘발성의 메모리 셀 어레이와,
상기 메모리 셀 어레이의 선택된 메모리 셀을 프로그램하는 프로그램 수단을 포함하고,
상기 프로그램 수단은,
선택된 메모리 셀의 프로그램 동작을 행하기 전에 감시용 메모리 셀의 문턱값 변화를 감시하는 감시 수단과,
상기 감시 수단의 감시 결과에 기초하여 프로그램 전압을 결정하는 결정 수단을 포함하는 반도체 메모리 장치.
청구항 10에 있어서,
상기 감시 수단은, 상기 프로그램 수단의 경우에 인가되는 프로그램 전압보다 작은 감시용 프로그램 전압을 감시용 메모리 셀에 인가하는 인가 수단과, 감시용 프로그램 전압이 인가된 감시용 메모리 셀을 베리파이하는 베리파이 수단을 포함하고,
상기 결정 수단은, 상기 베리파이 수단의 베리파이 결과에 기초하여 프로그램 전압을 결정하는 반도체 메모리 장치.
청구항 11에 있어서,
상기 결정 수단은, 상기 베리파이 수단의 베리파이 결과에 기초하여 프로그램/소거의 사이클수에 따른 프로그램 전압을 결정하는 반도체 메모리 장치.
청구항 12에 있어서,
상기 결정 수단은, 사이클수가 증가함에 따라 프로그램 전압을 작게 하는 반도체 메모리 장치.
청구항 10 내지 청구항 13 중 어느 한 항에 있어서,
상기 결정 수단은, 프로그램 펄스의 초기 전압값 및 단계 전압을 결정하는 반도체 메모리 장치.
청구항 10 또는 청구항 11에 있어서,
상기 베리파이 수단은, 감시용 메모리 셀의 복수의 문턱값 중에서 중앙값의 문턱값을 판정하는 반도체 메모리 장치.
청구항 10 또는 청구항 11에 있어서,
상기 감시용 메모리 셀은, 상기 프로그램 수단에 의해 선택되는 페이지의 메모리 셀인 반도체 메모리 장치.
청구항 16에 있어서,
상기 감시용 메모리 셀은, 상기 선택되는 페이지의 사용자에 의해 사용되지 않는 영역의 메모리 셀인 반도체 메모리 장치.