KR20160053845A - 3d 비휘발성 메모리를 위한 동적 소거 전압 스텝 사이즈 선택 - Google Patents

Abstract

프로그램-소거 사이클들의 누적으로 인해 소거 속도가 감소할 때 소거 시간을 늘어나는 것을 방지하는 방식으로 3D 적층된 비-휘발성 메모리 디바이스에서 메모리 셀들을 소거하는 기술들이 제공된다. 특히, 소거 펄스들의 스텝 크기는, 예를 들어, 프로그램-소거 사이클들의 카운트에 의해 표시되는 프로그램-소거 사이클들의 수의 함수의 세트, 프로그램이 속도의 함수인 프로그래밍 동안의 루프 카운트, 또는 프로그래밍 속도의 함수인 초기 프로그램 전압일 수 있다. 또한, 소거 동작은 서로 다른 워드 라인 층들에서 메모리 셀들의 서로 다른 소거 속도들을 카운트할 수 있다.

Description

3D 비휘발성 메모리를 위한 동적 소거 전압 스텝 사이즈 선택{DYNAMIC ERASE VOLTAGE STEP SIZE SELECTION FOR 3D NON-VOLATILE MEMORY}

본 발명은 3D 비휘발성 메모리 디바이스에서 메모리 셀들을 소거하는 기법들에 관한 발명이다.

최근에, Bit Cost Scslable(BiCS) 구조라 지칭되기도 하는 3D 적층 메모리 구조를 이용한 울트라 하이 덴서티 저장 디바이스들이 제안되었다. 예를 들어, 3D 낸드 적층 메모리 디바이스는 교번하는 전도층 및 유전층의 어레이로부터 형성될 수 있다. 메모리 홀이 상기 층들에 천공되어 수 많은 메모리 층들을 동시에 정의한다. 다음으로 메모리 홀을 적절한 물질들로 충전함으로써 낸드 스트링이 형성된다. 직선형 낸드 스트링은 하나의 메모리 홀로 연장되는 반면에, 파이프형 혹은 U-형상의 낸드 스트링(P-BiCS)은 메모리 셀들의 한쌍의 수직 컬럼들을 포함하며, 이들 수직 컬럼들은 2개의 메모리 홀들로 연장되며 그리고 바닥 백 게이트에 의해서 연결된다. 메모리 셀들의 제어 게이트들은 전도성 층들에 의해서 제공된다.하지만, 이러한 메모리 디바이스를 동작시키는데 있어 다양한 문제점들이 존재한다.

프로그램-소거 사이클들(p-e) 사이클들이 누적될 때 메모리 디바이스에서 변화들을 카운트하는 방식으로 3D 적층된 비-휘발성 메모리 디바이스에서 메모리 셀들을 소거하는 기술들이 제공된다. 상기 기술들은, p-e 사이클들의 누적으로 인해 소거 속도가 감소될 때 소거 시간이 증가하는 것을 방지하는 동안 과소거에 의해 야기될 수 있는 열화를 피하는 것이다.

그와 같은 메모리 디바이스에서, 메모리 셀들은, 스택 내의 교대하는 도전층들(워드 라인 층들) 및 유전층들을 통해 연장하는 메모리 홀들에 따라 형성된다. 상기 메모리 셀들은 통상적으로 NAND 스트링들에 배열된다. 각 NAND 스트링은 채널로서 개별적인 얇은 폴리시리콘 바디를 갖고, 상기 채널의 바이어스는 비트 라인(BL), 소스 라인(SL), 드레인-측 선택 게이트(SGD) 및 소스-측 선택 게이트(SGS) 전압들에 의해 제어될 수 있다. 소거 동작 동안, 상기 SGD 및/또는 SGS 트랜지스터들은 예를 들어, 전압을 상승시켜 바디를 충전하는 바디 내의 게이트-유도된 드레인 누설(GIDL) 전류를 야기하도록 바이어싱된다. 예를 들어, 소거 전압은 비트 라인 및/또는 소스 라인에 적용될 수 있다. 동시에, 도전층들의 전압은 플로팅된다. 상기 바디가 완전히 충전된 상태일 때, 도전층들의 전압은 메모리 셀의 바디로부터전하 트래핑 층으로 주입되는 홀들을 야기하는 터널 산화물에 걸친 전기장을 생성하도록 OV와 같은 낮은 레벨로 가파르게 떨어지도록 구동되어, 소거-식별 레벨쪽으로 큰 Vth 다운시프트를 야기한다. 이러한 프로세스는, 일부 어프로치들에서 소거-식별 상태가 충족될 때까지 연속적으로 반복될 수 있다. 더욱이, 상기 소거 전압은 각 연속적인 반복에서 스텝 크기 만큼 스텝업될 수 있다.

또한, 소거 동작으로 한 방향 또는 두 방향으로 실행될 수 있다. 2 방향으로의 소거에서, GIDL이 각 NAND 스트링의 드레인 및 소스 단부들에서 발생되도록 상기 소거 전압은 비트 라인 및 소스 라인 각각을 통해 SGD 및 SGS 트랜지스터에 적용된다. 1 방향 소거에서, GIDL이 각 NAND 스트링의 드레인 단부에서 발생되도록 상기 비트를 통해 SGD 트랜지스터들에 적용된다.

3D 적층된 비-휘발성 메모리 디바이스의 소거 동작은 따라서 2D NAND 구조와는 실질적으로 다르고, 소거 전압은 모든 NAND 스트링들에 공통인 P-웰 기판에 적용된다. 서로 다른 차이점은, 소거 펄스에서 3D NAND에서 채널의 충전하는데 필요한 시간으로 인해 2D NAND에 비해 3D NAND가 더 길다는 점이다.

메모리 셀 열화는 소거 깊이에 매우 민감한 것으로 밝혀졌다. 특히, 과도-소거는 메모리 셀들의 내구성을 상당히 감소시킬 수 있다. 상대적으로 작은 소거 전압 스텝 사이즈는 과도-소거를 방지하기 위해 이용될 수 있다. 이와 동시에, 다음이 입증되었는바, 과도한 프로그램-소거 사이클링 이후에 메모리 셀들의 소거 속도가 감소하며 그리고 소거 기울기(임계전압의 변화 대 소거 전압의 변화의 비율 혹은 dVth/dVerase)도 또한, 얕아진다. 이들 변화들은 소거 동작을 완료하는데 필요한 소거 루프들(혹은 소거-검증 이터레이션들)의 개수를 증가시킬 수 있다. 그 결과, 수용하지 못할 정도로 총 소거 시간이 길어질 수 있다.

본 명세서에 제공된 기술들은 메모리 디바이스가 사이클링됨에 따라, 소거 전압 스텝 사이즈(dVerase)를 조절함으로써 전술한 문제점을 해결한다. 일 접근법에서, p-e 사이클들의 개수를 나타내는 데이터가 유지된다. 예를 들어, 상기 데이터는 메모리 셀들의 블록, 혹은 다른 단위의 p-e 사이클들의 카운트(핫 카운트)가 될 수 있다. 상태 머신 등의 제어기는 상기 데이터를 이용하여 소거 동작의 시작시에 최적의 소거 전압 스텝 사이즈(dVerase)를 결정할 수 있다. p-e 사이클들의 카운트가 증가됨에 따라 스텝 사이즈가 동적으로 증가될 수 있다.

다른 접근법에서, p-e 사이클들의 개수를 나타내는 데이터는 프로그래밍 동작으로부터의 루프 카운트이거나 및/또는 초기 프로그램 전압, Vpgm_initial 인바, 이는 루프 카운트에 기초한다. 루프 카운트는, 메모리 셀들의 초기 세트내의 가장 빠른 메모리 셀들에 초기 분량을 프로그래밍하는데 필요한 프로그램 루프들의 개수이다. 메모리 셀들의 각각의 워드라인에 대해 혹은 공통인 메모리 홀 직경을 갖는 워드라인 층들의 그룹들에 대해, 개별 루프 카운트가 결정될 수 있으며 그리고 메모리 셀들 내의 특정한 비휘발성 위치에 혹은 별도의 데이터 레지스터에 저장될 수 있다. 메모리 디바이스가 계속 사용됨에 따라, 프로그래밍 속도는 증가하며 따라서 루프 카운트는 감소한다. 따라서, 상대적으로 낮은 루프 카운트, 또는 더 낮은 Vpgm_initial 은 상대적으로 더 높은 개수의 p-e 사이클들은 나타낸다. 축적된 p-e 사이클들로 인해 메모리 디바이스의 프로그래밍 속도가 증가함에 따라 Vpgm_initial 을 동적으로 업데이트하도록, 스마트 검증 체계의 일부로서 루프 카운트가 유지된다.

루프 카운트 및 Vpgm_initial이 이미 이용가능하기 때문에, 이들은 어떠한 비용도 필요없이 소거 동작 동안 사용될 수 있다. 루프 카운트 또는 Vpgm_initial, 혹은 이들로부터 도출되는 관련된 값들은 p-e 싸이클들의 수의 강한 표시자이다.

또 하나의 다른 접근법에서, 제어기는 초기 소거 전압(Verase_initial_a)이 NAND 스트링들에 인가된 이후, 소거 동작 동안 최적의 소거 전압 스텝 사이즈(dVerase2)를 결정한다. 이러한 스마트 소거 검증 방식에서, 초기 소거 전압이 인가된 이후 나오는 결과인 메모리 셀들의 Vth 분포에 대한 메트릭(metric)이 결정된다. 이러한 메트릭은 소거-검증 전압과 Vth 분포의 상위 테일 간의 볼트에서의 거리를 표시할 수 있다. 이러한 메트릭이 상대적으로 더 큰 경우, 메모리 셀들은 소거된 상태에 도달하기 위해 진함에 있어서 상대적으로 더 긴 경로를 갖는다. 이에 따라, 제 2 소거 전압은 상대적으로 더 커야만 한다. 더욱이, p-e 싸이클들의 수가 상대적으로 더 큰 경우 제 2 소거 전압은 여전히 상대적으로 더 커야만 한다. 이러한 것을 달성하기 위해, 제어는 p-e 싸이클들의 함수로서 슬로프 (dVth/dVerase)를 결정할 수 있고, 메트릭/슬로프로부터 p-e 싸이클들의 함수로서 스텝 사이즈(dVerase2)를 결정할 수 있고, 그리고 Verase_initial_a + dVerase2에 근거하여 제 2 소거 전압(Verase2_a)을 결정할 수 있다. 이것은 p-e 싸이클들의 수수를 고려함으로써 제 2 소거 전압의 정확도를 향상시킨다. 이러한 접근법이 없다면, 제 2 소거 전압은 최적치보다 더 낮아지게 된다.

다음의 논의는 앞서 언급된 문제들에 대처하는 메모리 디바이스의 구성 및 관련된 소거 기법들에 관한 세부사항을 제공한다.

여러 도면들에서 유사한 도면 부호들은 공통인 구성요소들을 참조한다.
도1a는 3D 적층 비휘발성 메모리의 투시도이다.
도1b는 도1a의 3D 적층 비휘발성 메모리의 기능 블록도이다.
도2a는 블록 200의 U-형상 낸드 실시예의 상면도로서, 도1a의 BLK0의 예시적인 구현으로서, 예시적인 SGD 라인 서브세트들 SGDL-SB0 및 SGDL-SB1를 도시한다.
도2b는 도2a의 블록 200을 도시하며, 예시적인 워드라인 서브세트들 WL23D-SB 및 WL23S-SB 및 예시적인 비트라인 서브세트들 BL-SB0 및 BL-SB1을 도시한다.
도2c는 도2a의 블록 200을 도시하며, 낸드 스트링들 210-215의 세트들을 보여준다.
도2d는 메모리 홀의 단면을 도시하며, 메모리 홀은 최상단 부근에서 가장 넓은 영역을 가지면 바닥으로 갈수록 좁아진다.
도2e는 도2d에 대응하는 워드라인 층들의 적층에서 메모리 홀 직경의 변화를 보여준다.
도2f는 도2c의 낸드 스트링 NS0을 도시하며, 여기서 메모리 셀들은 도2d에 기초하는 유사한 메모리 홀 직경을 갖는 그룹들로 배열된다.
도2g는 도2c의 예시적인 낸드 스트링 NS0, NS0-1, NS0-2,... NS0-14을 도시한다.
도2h는 스택(230)을 일례를 도시하며, 라인 220을 다른 도2a의 블록(200)의 부분(209)에 대한 단면을 보여준다.
도3a는 도2h의 컬럼 C0의 영역(26)에 대한 확대도이며, SG 층에 있는 드레인측 선택 게이트 트랜지스터 SGD 및 워드라인 층 WLL23에 있는 메모리 셀 MC를 보여준다.
도3b는 도3a의 컬럼 C0의 단면도이다.
도4는 도2a의 낸드 스트링 서브 블록들 NS-SB0 에서 NS-SB3에 대한 회로(301)의 일실시예를 도시한다.
도5a는 프로그램-소거 사이클들의 양에 기초하여 메모리 셀들을 소거하는 프로세스를 도시한다.
도5b는 도5a의 단계 502에 따른 프로그램-소거 사이클의 양을 나타내는 데이터를 유지하기 위한 프로세스의 일례를 도시한다.
도5c는 도5a의 단계 504에 따른 소거 프로세스의 일례를 도시하며, 여기서 스텝 사이즈는 프로그램-소거 사이클의 양을 나타내는 데이터에 기초하여 결정된다.
도5d는 도5a의 단계 504에 따른 소거 프로세스의 다른 일례를 도시하며, 여기서 후속 소거 펄스에 대한 스텝 사이즈는 초기 소거 펄스 이후의 임계 전압 분포에 기초하여 결정된다.
도6a는 예시적인 프로그래밍 동작의 순서도이며, 도5b의 단계 516에 따라 Vpgm_initial 이 최적화된다.
도6b는 데이터의 하위 페이지 및 상위 페이지를 프로그래밍할 때에 도6a의 프로그래밍 동작을 수행하는 예시적인 프로세스를 도시한다.
도6c는 도6b의 단계 610을 따른 예시적인 프로세스를 도시하며, 제 1 프로그래밍 패스에서, 데이터의 하위 페이지가 메모리 셀들의 초기 세트에 프로그래밍되며, 그리고 프로그램 루프 카운트가 결정된다.
도6d는 도6c의 단계 629를 따른 예시적인 프로세스를 도시하며, 여기서 데이터의 상위 페이지가 Vpgm_initial을 이용하여 메모리 셀들의 초기 세트에 프로그래밍되며, Vpgm_initial 는 제 2 프로그래밍 패스에서 프로그램 루프 카운트에 기초한다.
도6e는 도6b의 단계 612를 따른 예시적인 프로세스를 도시하며, 여기서 데이터의 상위 및 하위 페이지가 Vpgm_initial을 이용하여 메모리 셀들의 나머지 세트에 프로그래밍되며, Vpgm_initial 는 단일 프로그래밍 패스에서 프로그램 루프 카운트에 기초한다.
도7a 및 도7b는 4개의 데이터 상태들에 대한 원 패스 프로그래밍 동작을 도시한다.
도8a 내지 도8c는 4개의 데이터 상태들에 대한 투 패스 프로그래밍 동작을 도시한다.
도8d는 도6a의 단계 602를 따라 그리고 도8a 내지 도8b의 천이를 따라, 초기 분량의 메모리 셀들의 초기 세트에서 가장 빠른 메모리 셀들을 프로그래밍하는데 필요한 프로그램 루프들의 카운트를 결정하기 위한 프로세스를 도시한다
도9a는 도6c를 따라 메모리 셀들의 초기 세트에 데이터의 하위 페이지를 프로그래밍하기 위한 프로그램 및 검증 전압들을 도시하며, 여기서 상대적으로 낮은 초기 Vpgm, Vpgm_low 및 상대적으로 높은 Vpgm 스텝 사이즈, dVpgm_high 가 이용된다.
도9b는 도6d를 따라 제 2 프로그래밍 패스에서 데이터의 상위 페이지를 프로그래밍하기 위한 또는 도6e를 따라 단일 프로그래밍 패스에서 데이터의 하위 및 상위 페이지들을 동시에 프로그래밍하기 위한 프로그램 및 검증 전압들을 도시하는바, 여기서 Vpgm_initial 은 프로그램 루프 카운트에 기초하며 그리고 상대적으로 낮은 Vpgm 스텝 사이즈, dVpgm_low 가 이용된다.
도9c는 도5c를 따른 소거 동작에서의 일련의 소거 펄스들(941-945) 및 검증 펄스들(951-955)을 도시한다.
도9d는 도5d에 따른 소거 동작에서 일련의 소거 펄스 및 검증 펄스를 도시한다.
도10a는 4개의 데이터 상태들을 구비한 임계 전압(Vth) 분포를 도시하며, 판독 전압들과 검증 전압들이 도시된다.
도10b 내지 도10d는 도5d를 따른 소거 동작 동안 도10a의 Vth 분포에서의 변화를 도시한다.
도11a-11e는 도5c를 따른 소거 동작 동안에 도10a의 Vth 분포에서의 변화를 도시한다.
도12a-12e는 도9c 및 도9d에 상응하는, 소거 동작의 소거-검증 이터레이션의 소거 부분에서 전압들을 도시한다.
도13a-13c는 소거 동작의 소거-검증 이터레이션의 검증 부분에서 전압들을 도시한다.
도14a는 프레시 메모리 디바이스 및 싸이클 메모리 디바이스에 대하여 임계전압 대 소거 전압의 관측된 행동을 도시하는 플롯이다.
도14b는 도14a에 상응하며, 프로그램-소거 사이클들의 함수로서, 임계전압/소거전압의 기울기의 변화에 대한 제어 설정 및 관측된 행동을 도시한다.
도14c는 루프 카운트의 함수로서, 임계전압/소거전압의 기울기의 변화에 대한 제어 설정을 도시한다.
도14d는 Vpgm_initial 의 함수로서, 임계전압/소거전압의 기울기의 변화에 대한 제어 설정을 도시한다.
도14e는 프로그램-소거 사이클의 함수로서 소거 전압의 스텝 사이즈 dVerase에 대한 제어 설정을 도시한다.
도14f는 루프 카운트의 함수로서 소거 전압의 스텝 사이즈 dVerase에 대한 제어 설정을 도시하며, 이는 프로그램 동작 동안 결정된다.
도14g는 Vpgm_initial의 함수로서 소거 전압의 스텝 사이즈 dVerase에 대한 제어 설정을 도시하며, 이는 프로그램 동작 동안 결정된다.
도14h는 Vpgm_ref 의 관측된 행동 및 프로그래밍의 초기 분량을 수행하는데 필요한 프로그램 루프들의 개수의 함수로서 Vpgm_initial의 제어 설정을 도시한다.
도14i는 Dmh의 함수로서 프로그래밍의 초기 분량을 수행하는데 필요한 프로그램 루프들의 개수의 관측된 행동을 도시한다.
도14j는 프로그램-소거(p/e) 사이클들의 함수로서 프로그래밍의 초기 분량을 수행하는데 필요한 프로그램 루프들의 개수의 관측된 행동을 도시한다.

도 1a는 3D 적층된 비휘발성 메모리 디바이스의 투시도이다. 메모리 디바이스(100)는 기판(101)을 포함한다. 상기 기판상에, 메모리 셀들의 예시적인 블록들 BLK0 및 BLK1과 상기 블록들에 의해 사용되는 회로를 구비하는 주변 영역(104)을 포함한다. 상기 기판(101)은 또한, 상기 회로의 신호들을 전달하기 위한 도전성 경로들로 패터닝되는 하나 이상의 하부 금속 층들과 더불어, 상기 블록들 아래에 회로들을 가질 수 있다. 상기 블록들은 상기 메모리 디바이스의 중간 영역(102)에 형성된다. 상기 메모리 디바이스의 상부 영역(103)에서, 하나 이상의 상부 금속 층들은 상기 회로의 신호들을 전달하기 위해 도전성 경로들로 패터닝된다. 각 블록은 메모리 셀들의 스택 영역을 포함하고, 상기 스택의 교대 레벨들은 워드 라인들을 나타낸다. 하나의 가능한 어프로치에서, 각 블록은, 수직 접촉들이 도전 경로들에 접속들을 형성하기 위해 상부 금속 층으로 연장하는 대향의 배열된 측면들을 가진다. 2개의 블록들이 일 예로서 도시되지만, 추가적인 블록들이 x- 및/또는 y-방향으로 연장하여 사용될 수 있다.

하나의 가능한 어프로치에서, x-방향으로의 평면의 길이는, 워드 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장하는 방향(워드 라인 또는 SGD 라인 방향)을 나타내고, 그리고 y-방향으로의 평면의 폭은, 비트 라인들로의 신호 경로들이 하나 이상의 상부 금속 층들로 연장하는 방향(비트 라인 방향)을 나타낸다. z-방향은 메모리 디바이스의 높이를 나타낸다.

도 1b는 도 1a의 3D 적층된 비-휘발성 메모리 디바이스(100)의 기능적인 블록도이다. 상기 메모리 디바이스(100)는 하나 이상의 메모리 다이(108)를 포함할 수 있다. 메모리 다이(108)는, 예를 들어, 블록들 BLK0 및 BLK1, 제어 회로(110), 및 판독/기입 회로들(128)을 포함하는 메모리 셀들의 3D(3차원) 메모리 어레이(126)를 포함한다. 메모리 어레이(126)는 로우 디코더(124)를 통해 워드 라인들에 의해 어드레스가능하고 그리고 컬럼 디코더(132)를 통해 비트 라인들에 의해 어드레스가능하다. 판독/기입 회로들(128)은 다수의 센스 블록들(130)(센스 회로)을 포함하고, 그리고 메모리 셀들의 페이지는 병렬로 판독되거나 또는 프로그래밍될 수 있다. 통상적으로, 제어기(122)는 하나 이상의 메모리 다이(108)로서 동일한 메모리 메모리 디바이스(100)(예를 들어, 착탈가능한 스토리지 카드)에 포함된다. 명령들 및 데이터는, 라인들(120)을 통해 상기 호스트와 제어기(122) 사이에서 전송되고, 그리고 라인들(118)을 통해 상기 제어기와 상기 하나 이상의 메모리 다이(108) 사이에서 전송된다.

상기 제어 회로(110)는 상기 메모리 어레이(126) 상에서 메모리 동작들을 수행하기 위해 판독/기입 회로들(128)과 협력하고, 상태 머신(112), 온-칩 어드레스 디코더(114) 및 전력 제어 모듈(116)을 포함한다. 상기 상태 머신(112)은 메모리 동작들의 칩-레벨 제어를 제공한다. 온-칩 어드레스 디코더(114)는, 호스트에 의해 사용되는 것 사이의 어드레스 인터페이스 또는 디코더들(124 및 132)에 의해 사용되는 하드웨어 어드레스에 대한 메모리 제어기를 제공한다. 전력 제어 모듈(116)은 메모리 동작들 동안 워드 라인들 및 비트 라인들에 공급되는 전력 및 전압들을 제어한다. 전력 제어 모듈(116)은 WLL들 및 WLL 부분들에 대한 드라이버들, 드레인 측 및 소스 측 선택 게이트 드라이버들(예를 들어, NAND 스트링과 같은 메모리 셀들의 스트링의 드레인 측들 및 소스-측들 또는 단부들을 언급) 또는 소스 라인들을 포함한다. 센스 블록(130)은, 하나의 어프로치에서, 비트 라인 드라이버들을 포함할 수 있다.

프로그램-소거(p-e) 사이클들의 카운트에 대한 저장 위치(113)는 또한 제공될 수 있다. 상기 카운트는, 예를 들어, 소거 동작이 메모리 어레이(126)에서 수행되는 각 시간에 증분된다. 루프 카운트 및/또는 Vpgm_initial의 현재 값에 대한 저장 위치(115)이 존재하고, 이러한 파라미터들은, 메모리의 프로그래밍 성능이 증가하는 p-e 사이클들로 인해 변화하는 것처럼 동적으로 업데이트될 수 있다. 저장 위치들은, 예를 들어, 데이터 레지스터들을 사용할 수 있다.

일부 구현들에서, 컴포넌트들의 일부는 결합될 수 있다. 여러 설계들에서, 메모리 어레이(126)와 다른 하나 이상의 컴포넌트들(단독 또는 결합)은 적어도 하나의 제어 회로로 고려될 수 있다. 예를 들어, 제어 회로는, 제어 회로(110), 상태 기계(112), 디코더들(114/132), 전력 제어 모듈(116), 센스 블록들(130), 판독/기입 회로들(128), 및 제어기(122) 등의 하나 또는 결합을 포함할 수 있다.

다른 어프로치에서, 비-휘발성 메모리 시스템은 듀얼 로우/컬럼 디코더들 및 판독/기입 회로들을 사용한다. 각 측면 상에서의 액세스 라인들 및 회로의 밀도들이 절반으로 감소되도록, 여러 주변 회로들에 의한 메모리 어레이(126)에 의한 액세스는 상기 어레이의 대향의 측면들 상에서 대칭 형식으로 구현된다. 따라서, 로우 디코더는 2개의 로우 디코더들로 분할되고 그리고 컬럼 디코더는 2개의 컬럼 디코더들로 분할된다. 유사하게, 상기 판독/기입 회로들은, 하부로부터 비트 라인들에 접속하는 판독/기입 회로들로 분할되고 그리고 메모리 어레이(126)의 상부로부터 비트 라인들에 접속하는 판독/기입 회로들로 분할된다. 이러한 방식으로, 판독/기입 모듈들의 밀도는 절반으로 감소된다.

NAND 플레시 메모리에 부가되는 다른 타입들의 비-휘발성 메모리가 또한 사용될 수 있다.

도 2a는, 도 1a의 BLK0의 예시적인 구현으로서 예시적인 SGD 라인 서브세트들 SGDL-SB0 및 SGDL-SB1을 나타내는 블록(200)의 U-형태의 NAND 실시예의 상면도를 도시한다. 이 도면은 스택의 다수의 WLL들 사이의 대표적인 층이다. 또한 도 2h를 참조하면, 상기 스택은 교대하는 유전층 및 도전층을 포함한다. 유전층들은, 예를 들어, D0 내지 D25를 포함하고, 그리고 SiO₂로 만들어진다. 도전층들은, 백 게이트 층인 BG, 예를 들어, 상기 층들에서 메모리 셀들의 제어 게이트들로의 도전 경로들인 WLL들인 WLL0 내지 WLL23, 및 예를 들어, NAND 스트링들의 선택 게이트 트랜지스터들의 제어 게이트들로의 도전 경로인 선택 게이트 층인 SG이다. 도 2a의 워드 라인 층(WLL)은, 예를 들어, 24개의 WLL들을 갖는 예에서, WLL0 내지 WLL23 중 임의의 것을 나타낸다. 상기 도전층들은, 예를 들어, 도핑된 실리콘 또는 금속 실리사이드를 포함할 수 있다. 5V 내지 10V의 예시적인 전압은, 드레인 측 및 소스 측 칼럼에 접속하는 도전 상태를 유지하기 위해 백 게이트에 적용될 수 있다.

각 블록에 대해, WLL은 2개의 WLL 부분들(202 및 204)로 분할된다. 각 블록은 슬릿 패턴을 포함한다. 슬릿은, 상기 스택에 수직으로, 통상적으로 상기 바닥에서 에칭 정지층으로부터 상기 스택의 적어도 상부층으로 연장하는 간격이다. 상기 슬릿은 서로의 워드 라인 층 부분들을 절연하기 위해 절연체로 채워질 수 있다. 슬릿(206)은, 상기 블록이 서로 절연인 2개의 부분들(202 및 204)로 분할되도록 블록 내에서 지그-재그 패턴으로 연장하는 단일의 연속적인 슬릿이다. 이러한 어프로치는, WLL 부분들이 독립적으로 구동될 수 있기에 메모리 셀을 제어하는데 더 큰 유현성을 제공할 수 있다.

각 블록은 원주형, 예를 들어, 원들에 의해 표시된 수직의 메모리 홀들 또는 기둥들의 로우들을 포함한다. 각 로우는 도면에서 컬럼들의 수직 그룹을 나타낸다. 상기 메모리 홀들은 스택에서 수직으로 연장하고 그리고 수직 NAND 스트링에서 처럼 메모리 셀들을 포함한다. 라인(220)에 따른 메모리 셀들의 예시적인 컬럼들은 C0 내지 C11을 포함한다. 도면은, 메모리 홀들의 더 많은 로우들이 통상적으로 사용되는 것처럼 도면에서 좌 및 우로 연장되는 단순화를 나타낸다. 또한, 도면들은 반드시 비례적이지 않다. 상기 메모리 셀들의 칼럼들은 서브-블록들과 같은 서브세트들에서 배열될 수 있다.

메모리 셀들의 서브세트들은, WL 서브세트들, SGD 서브세트들 및 BL 서브세트들과 같은 서로 다른 타입들일 수 있다.

블록의 부분(209)는 도 2h와 접속하여 더 상세하게 도시된다.

도 2b는 도 2a의 블록(200)을 도시하고, 이는 예시적인 워드 라인 서브세트들 WL23D 내지 SB 및 WL23S 내지 SB를 나타내고 그리고 예시적인 비트 라인 서브세트들 BL 내지 SB0 및 BL 내지 SB1을 나타낸다. 이러한 예시는, WLL23 층이 도시됨을 가정한다. WLL23S 내지 SB는 각 U 형태의 NAND 스트링의 소스 측면에서 하나(예를 들어, 정확히 하나)의 메모리 셀과 통신하는 WLL 부분이고, 그리고 WLL23D 내지 SB는 각 U 형태의 NAND 스트링의 드레인 측면에서 하나(예를 들어, 정확히 하나)의 메모리 셀과 통신하는 WLL 부분이다.

U 형태의 NAND 스트링들이 사용될 때, 각 SGD 라인 서브세트는 메모리 셀들의 칼럼들의 2개의 인접한 로우들을 포함한다. 서브세트에서, 인접한 로우들은 상기 스플릿에 의해 분할된다. 상기 스플릿의 하나의 측면 상의 메모리 셀들의 컬럼들은 NAND 스트링들의 드레인-측 컬럼들(예를 들어, 도 2h에서의 C0, C3, C4 및 C7)이고, 그리고 상기 스플릿의 다른 측면 상에서의 메모리 셀들의 컬럼들은 NAND 스트링들의 소스-측 컬럼들(예를 들어, 도 2h에서의 C1, C2, C5 및 C6)이다. 2개의 드레인-측 컬럼들 사이에서의 2개의 소스-측 컬럼들의 패턴은 y-방향으로 반독됨을 알아야한다.

워드 라인 드라이버들은, WLL 부분들(202 및 204)로 전압 파형들을 독립적으로 제공할 수 있다.

상기 도면들은 비례적이지 않고 그리고 모든 메모리 컬럼들을 도시하지 않는다. 예를 들어, 더 현실적인 블록은 도시된 것처럼 y 방향으로 12 메모리 컬럼들을 가질 수 있지만, 블록에서 384k 메모리 컬럼들에 대해 x 방향으로 32k 메모리 컬럼들과 같은 매우 많은 수를 가질 수 있다. U-형태의 NAND 스트링들에서, 192k NAND 스트링들이 이러한 예에서 제공된다. 직선의 NAND 스트링들에서, 384k NAND 스트링들이 이러한 예에서 제공된다. 컬럼 당 24 메모리 셀들이 존재한다고 가정하면, 세트에서 384k x 24 = 9,616k 메모리 셀들이 존재한다.

블록(200)의 NAND 스트링들(210)의 세트는 도 2g와 관련하여 아래에서 또한 서술된다. 이것은, 공통의 SGD 라인에 의해 제어되는 SGD 트랜지스터들을 갖는 NAND 스트링들의 세트를 나타낸다. 하나의 어프로치에서, 이는, 프로그래밍되는 메모리 셀들의 유닛을 또한 나타낸다. NAND 스트링들(211 내지 215)의 추가적인 세트들이 또한 도시된다.

도 2c는 도 2a의 블록 200을 도시하고, 이는 NAND 스트링들(210 내지 215)의 예시적인 세트들을 나타낸다. NAND 스트링들(210)의 세트는, 도 2f에 도시된 것과 같은 예시적인 NAND 스트링(N50)을 포함하고, 도 2g에서 도시된 것과 같은 예시적인 메모리 셀들 MCD23-0, MCD23-1, MCD23-2,..., MCD23-14를 포함한다. 이러한 표기에서, "MC"는 메모리 셀을 나타내고, "D"는 NAND 스트링들의 드레인 측을 나타내며, 그리고 상기 수(01,2,...,14)는 스택에서 그것의 위치에 기초한 NAND 스트링의 수를 나타낸다. NAND 스트링들 NS1, NS2 및 NS3이 또한 도시된다(예를 들어, 도 2b 참조).

도 2d는, 상부 부근의 가장 넓은 영역에서 확 펼쳐지는 메모리 홀의 단면 폭을 도시하고, 이후, 하부쪽에서 가늘어진다. 메모리 홀 직경(Dmh)은 중심축 CA에 의해 표시된 것처럼 메모리 홀의 길이에 따라 변할 수 있다. 메모리 홀 직경들은 그것들을 생성하기 위해 사용되는 프로세스에 따른 방식들로 변할 수 있다. 이러한 예에서, 메모리 홀은 상부 근처의 가장 넓은 부분에서 확 펼쳐지고, 이후 하부 쪽에서 가늘어진다. 직경이 하나의 WLL 내에서 유사하지만, 서로 다른 WLL들에서 서로 다르도록 메모리 홀 직경들은 블록 내의 메모리 홀들의 세트에 대해 유사한 방식으로 변할 수 있다고 가정한다. 메모리 홀 직경은 스택에서 Z 축(상승 또는 높이)에 대한 함수이다. 다른 가능한 구성에서, 상기 메모리 홀은 상부에서 하부로 균일하게 가늘어진다.

도 2e는, 도 2d에 대응하는 WLL들의 스택에서 메모리 홀 직경(Dmh)에서의 변화를 도시한다. 일반적으로 Dmh는 수직 방향으로 WLL들의 스택에서 변화한다. 상기 수평 축은 하부 워드 라인에서 상부 워드 라인으로 변화하는 스택에서의 거리를 나타낸다. 언급된 것처럼, 직경은 스택의 하부쪽으로 감소하는 경향이 있다. Dmh는 최소 직경 Dmh_min 내지 최대 직경 Dmh_max의 범위를 갖는다. Dmh는 메모리 디바이스 내의 서로 다른 메모리 홀들 상이에서 일정하게 변화하도록 예측된다.

도 3a 및 도 3b에 관련하여 아래에서 또한 설명되었듯이, Dcore는 메모리 홀의 코어 영역의 직경이고, Dmh에 따라 변하는 경향이 있고, Wono+ch는 ONO 영역 및 채널 영역의 폭들의 합이다. Wono+ch는, 메모리 홀들이 형성된 후 이러한 물질들이 메모리 홀들의 측벽들에 증착되기에 메모리 홀에서 일정한 경향이 있다.

도 2f는 도 2c의 예시적인 NAND 스트링 NS0를 도시하고, 메모리 셀들은 도 2d에 기초한 유사한 메모리 홀 직경을 갖는 그룹들에 배치된다. 예시적인 NAND 스트링은, 비트 라인(BL)과 백 게이트(BG) 사이에서 연장하는 드레인 측(260) 및 소스 라인(SL)과 BG 사이에서 연장하는 소스 측(261)을 갖는다. 상기 드레인 측은, 제어 게이트들 CGD0 내지 CGD23에 의해 표시되는 SGD 트랜지스터 및 메모리 셀들을 포함한다. 소스 측은, 제어 게이트들 CGS0 내지 CGS23에 의해 표시되는 SGS 트랜지스터 및 메모리 셀들을 포함한다. 제어 게이트는, 각 워드 라인 층들에 의해 제공된다. 선택적으로, 하나 이상의 더미 트랜지스터들은 각 층상에 제공될 수 있다.

도 2g는 NAND 스트링들(210)의 세트 중 도 2c의 NAND 스트링들, NS0, NS0-1, NSO-2,...,NSO-14를 도시한다. 메모리 셀들의 세트 SetD-23은, MCD23-0, NCD23-1, MCD23-2,...,MCD23-14를 포함하는 WLL23에서 NAND 스트링들의 세트의 드레인 측들 상에 모든 메모리 셀들을 포함한다. 이러한 메모리 셀들은, 각 메모리 홀들 MH0, MHO-1, MHO-2,...,MH0-14의 부분들에 인접하고, 이러한 각 메모리 홀들은 상대적으로 넓은 직경을 갖고, 따라서, 프로그래밍 및 감지 동작들에서 유사하게 처리될 수 있다. 다른 예시적인 메모리 셀들의 세트 SetD-0는, MCD-0, MCD-1, MCD-2을 포함하는 WLL0-14를 포함하는 WLL0에서 NAND 스트링들의 드레인 측들 상에 메모리 셀들의 모든 것을 포함한다. 이러한 메모리 셀들은 상대적으로 좁은 직경을 갖는 각 메모리 홀들의 부분들에 인접하고 그 결과 프로그래밍 및 감지 동작들에서 유사하게 처리될 수 있다. 메모리 셀들의 추가적인 세트들은 WLL들의 각각에서 NAND 스트링의 세트로 정의될 수 있다.

메모리 홀들의 부분들은 도 2f의 그룹들과 일치하는 변화하는 직경들을 갖는 것으로 도시된다. 예를 들어, MH0는 부분들 286, 270, 274, 278 및 282를 포함하고, MH0-1는 부분들 287, 271, 275, 279 및 283을 포함하고, MHO-2는 부분들 288, 272, 276, 280 및 284을 포함하고, 그리고 MH0-14는 부분들 289, 273, 277, 281 및 285를 포함한다. G0는 부분들 282 내지 285를 포함하고, G1은 부분들 278 내지 281을 포함하고, G2는 274 내지 277 및 286 내지 289를 포함하고, 그리고 G3는 부분들 274 내지 277을 포함한다. 단순화로서, 메모리 홀 직경들(Dmh)은 일정한 단계들로 감소되는 것으로 도시된다. 실제로, 메모리 홀 직경들은 도 2d에서 도시된 것처럼 점진적으로 변하는 경향이 있다.

도 2h는, 라인 220을 따라 도 2a의 블록(200)의 부분(209)의 횡단면도를 도시하는 스택(230)의 일 실시예를 도시한다. 일 어프로치에서, WLL들은 균일한 두께를 갖고, 메모리 홀들 다른 균일한 두께를 갖는다. Lcg는, 각 WLL의 두께 또는 높이와 동일한 메모리 셀의 제어 게이트 길이를 나타낸다. 메모리 셀들 CO 내지 C7의 컬럼들은 다중-층 스택에 도시된다. 상기 스택(230)은 기판(101), 상기 기판상의 절연막(250), 및 상기 절연막 상의 도전층인 백 게이트 층 BG를 포함한다. 트렌치는 U-형태의 NAND 스트링의 메모리 셀들의 컬럼들의 쌍 아래에 백 게이트의 부분들에 제공된다. 메모리 셀들을 형성하기 위해 컬럼들에 제공되는 재료들의 층들은 또한 트렌치들에 제공되고, 그리고 상기 트렌치들 내의 나머지 공간은 상기 컬럼들에 접속하는 접속 부분들(263 내지 266)을 제공하기 위해 반도체 재료로 채워진다. 상기 백 게이트는 따라서 각 U-형태의 NAND 스트링의 2개의 컬럼들에 접속한다. 예를 들어, NS0(NS=NAND 스트링)은 컬럼들 C0 및 C1과 접속 부분들(230)을 포함하고, 그리고 드레인 단부(232) 및 소스 단부(240)를 갖는다. N1은 컬럼들 C2 및 C3와 접속 부분(264)을 포함하고, 그리고 드레인 단부(244) 및 소스 단부(242)를 갖는다. NS2는 컬럼들 C4 및 C5와 접속 부분(265)을 포함한다. NS3는 컬럼들 C6 및 C7과 접속 부분(266)을 포함한다.

CO에 대응하는 도 2g로부터의 MH0은 참조로서 도시된다. 상기 메모리 홀은, 상기 메모리 홀이 채워짐에도 불구하고 최종 메모리 디바이스로 표시되도록 고려된다. 도 2의 좁음-넓음-좁음 프로필의 단순화로서, 메모리 홀은 스택의 상부(237)로부터 하부(238)로 계속해서 그리고 점진적으로 더 좁아지는 것으로 도시된다. 상기 메모리 홀들은 원주형이고 그리고 복수의 WLL들의 상부 워드 라인 층(WLL23)으로부터 하부 워드 라인 층(WLL0)으로 연장된다.

소스 라인 SL0은 2개의 인접하는 메모리 스트링들 NS0 및 NS1의 소스 단부들(240 및 242)에 접속된다. SL0는 또한 X 방향으로 NS0 및 NS1 뒤의 메모리 스트링들의 다른 세트들에 접속된다. 스택(230) 내의 추가적인 NAND 스트링들(도 2g로부터의 NS0-1, NSO-2,...,NS0-14)은, 예를 들어, SGD 라인 방향으로 x-축을 따른 횡단면에 도시된 U-형태의 NAND 스트링들 뒤로 연장한다. U-형태의 NAND 스트링들 NS0 내지 NS3은 각각 서로 다른 SGD 라인 서브세트에 있지만, 공통의 BL 서브세트에 존재한다.

도 2a로부터의 슬릿(206)은 또한 일 예로서 도시된다. 횡단면에서, 다수의 슬릿 부분들이 도시되고, 각 슬릿 부분은 U-형태의 NAND 스트링의 드레인-측 컬럼 및 소스-측 컬럼 사이에 존재한다. 비트 라인 BL0의 부분이 또한 도시된다.

도 3a는, SG 층 내의 드레인-측 선택 게이트 트랜지스터 SGD 및 워드 라인 층 WLL23 내의 메모리 셀 MC를 도시하는, 도 2h의 컬럼 C0의 영역(236)의 근접도를 도시한다. 워드 라인 층들 WLL0 내지 WLL23 및 유전체 층들 D0 내지 D24는 스택에서 교대로 연장한다. SG 층은 D24와 D2 사이에 존재한다. 각 WLL은 드레인-측 부분 및 소스-측 부분을 갖는다. 예를 들어, WL23-SB는 WLL23의 소스-측 서브-블록이고, WL23D-SB는 도 2b와 동일하게 WLL23의 드레인-측 서브-블록이다. 각 WLL에서, 사선 패터닝된 영역은 소스-측 서브-블록을 나타내고, 그리고 패터닝되지 않은 영역은 드레인-측 서브-블록을 나타낸다.

상기 영역은 또한 유전체 층들 D23 내지 D25의 부분들을 도시한다. 각 컬럼은, 컬럼의 측벽들에 따라 도시되는 층들의 수를 포함한다. 이러한 층들은 산소-질소-산소(O-N-O) 및 예를 들어, 원자 층 배치를 사용하여 증착되는 폴리실리콘 층들을 포함할 수 있다. 예를 들어, 0-N-O 층들을 제공하기 위해, 블록 산화물(BOX)은 층(296)으로 증착될 수 있고, 전하 트랩핑 층(CTL)로서 SiN과 같은 질화물은 층(297)로서 증착될 수 있고, 그리고 터널 산화물(TNL)은 층(298)으로 증착될 수 있다. 또한, 폴리실리콘 바디 또는 채널(CH)은 층(299)로서 증착될 수 있고, 그리고 코어 필러 유전체는 영역(300)으로서 증착될 수 있다. 추가적인 메모리 셀들은 컬럼들을 통해 유사하게 형성된다. Dmh는 메모리 홀 직경을 나타내고, Dcore는 코어 직경을 나타내며, 둘 모두, 도 2e에 관련하여 논의된 것처럼, 메모리의 홀의 길이 또는 세로 축에 따라 변할 수 있다. Lcg3는 WLL23의 두께 및 WLL23에서의 각 메모리 셀에 대한 제어 게이트 길이를 나타낸다. 이전에 논의된 것처럼, Wono+ch가 또한 도시된다.

메모리 셀이 프로그래밍될 때, 전자들은 메모리 셀과 관련된 CTL의 부분에 저장된다. 예를 들어, 전자들은 MC에 대해 CTL(297)에서 "-" 기호들에 의해 표시된다. 이러한 전자들은, 채널로부터 그리고 TNL을 통해 CTL로 떨어진다. 메모리 셀의 Vth는 저장된 전하의 양에 비례하여 증가된다. 언급된 것처럼, 전하들은, 추가적인 p-e 사이클들이 경험되는 것처럼 CTL에 트래핑될 수 있다.

메모리 홀들의 각각은, 블록 산화물 층, 전하 트래핑 층, 터널링 층 및 채널 층을 포함하는 복수의 고리 모양 층들로 채워진다. 메모리 홀들 각각의 코어 영역은 바디 재료로 채워지고, 그리고 복수의 고리 모양 층들은 메모리 홀들 각각에서 코어 영역과 WLL들 사이에 존재한다. 또한, 메모리 홀의 직경(Dmh)은, Wono+ch가 고정되는 가정에 기초하여 코어 영역(Dcore)의 직경에서의 변화에 기초하여 메모리 홀에 따라 변화하고, 여기서 Dcore+Wono+ch = Dmh이다.

도 3b는 도 3a의 컬럼 C0의 횡단면도를 도시한다. 각 층은 실린더로 테이퍼되는 코어 필러를 제외하곤 하나의 가능한 어프로치에서 링-형태이다.

도 4는 도 2a의 NAND 스트링들(210 내지 215)의 예시적인 세트들(또는 서브-블록들)을 나타내는 회로(301)의 일 실시예를 도시한다. 간략화로서, 4개의 메모리 셀들은 컬럼 당 제공된다. 세트 NS-SBO는 NSO, ...,NS0A를 포함하고, 세트 NS-SB1은 NS1, ...,NS1A을 포함하고, 세트 NS-SB2는 NS2, ...,NS2A를 포함하며, 그리고 세트 NS-SB3은 NS3, ...,NS3A를 포함한다. 각 NAND 스트링은 각 메모리 홀에 따른 메모리 셀들을 갖는다. 예를 들어, NS-SBO는 메모리 홀들 MH0, ...,MH0A를 포함하고, NS-SB1은 MH1,...,MH1A를 포함하고, NS-SB2는 메모리 홀들 MH2, ...,MH2A를 포함하고 그리고 NS-SB3는 메모리 홀들 MH3, ..., MH3A를 포함한다.

NAND 스트링들 NS0, NS1, NS2 및 NS3는, BL-SB0(제1 비트 라인 서브-블록)에서 비트 라인 BL0(제1 비트 라인)과 통신하고, NAND 스트링들 NS0, NS1, NS2 및 NS3는 BL-SB1(제2 비트 라인 서브-블록)에서 비트 라인 BL1(제2 비트 라인)과 통신한다. 이러한 예에서, 각 NAND 스트링은, 4개의 메모리 셀들 및 SGD 트랜지스터를 갖는 드레인-측 컬럼과 4개의 메모리 셀들 및 SGS 트랜지스터를 갖는 소스-측 컬럼을 갖는다. 검은색 원은, 선택 트랜지스터의 제어 게이트들 및 NAND 스트링의 드레인 측상의 메모리 셀들을 나타낸다. 흰색 원은, 선택 트랜지스터의 제어 게이트들 및 NAND 스트링의 소스 측 상의 메모리 셀들을 나타낸다.

예를 들어, NS0는, 메모리 셀들 M00, M01, M02 및 M03과 SGD 트랜지스터 SGD0를 포함하는 드레인 측 컬럼 C0D, 및 메모리 셀들 M10, M11, M12 및 M13과 SGS 트랜지스터 SGS0을 포함하는 소스 측 컬럼 C0S를 갖는다. NS1는, 메모리 셀들 M30, M31, M32 및 M33과 SGD 트랜지스터 SGD1을 포함하는 드레인 측 컬럼 C1D, 및 메모리 셀들 M20, M21, M22 및 M23과 SGS 트랜지스터 SGS1을 포함하는 소스 측 컬럼 C1S를 갖는다. NS2는, 메모리 셀들 M40, M41, M42 및 M43과 SGD 트랜지스터 SGD2를 포함하는 드레인 측 컬럼 C2D, 및 메모리 셀들 M50, M51, M52 및 M53과 SGS 트랜지스터 SGS2를 포함하는 소스 측 컬럼 C2S를 갖는다. NS3는, 메모리 셀들 M70, M71, M72 및 M73과 SGD 트랜지스터 SGD3을 포함하는 드레인 측 컬럼 C3D, 및 메모리 셀들 M60, M61, M62 및 M63과 SGS 트랜지스터 SGS3을 포함하는 소스 측 컬럼 C3S를 갖는다.

유사하게 NS0A는, 메모리 셀들 M00A, M01A, M02A 및 M03A과 SGD 트랜지스터 SGD0A를 포함하는 드레인 측 컬럼 C0DA, 및 메모리 셀들 M10A, M11A, M12A 및 M13A과 SGS 트랜지스터 SGS0A를 포함하는 소스 측 컬럼 C0SA를 갖는다. NS1A는, 메모리 셀들 M30A, M31A, M32A 및 M33A과 SGD 트랜지스터 SGD1A을 포함하는 드레인 측 컬럼 C1DA, 및 메모리 셀들 M20A, M21A, M22A 및 M23A과 SGS 트랜지스터 SGS1A을 포함하는 소스 측 컬럼 C1SA를 갖는다. NS2A는, 메모리 셀들 M40A, M41A, M42A 및 M43A과 SGD 트랜지스터 SGD2A를 포함하는 드레인 측 컬럼 C2DA, 및 메모리 셀들 M50A, M51A, M52A 및 M53A과 SGS 트랜지스터 SGS2A를 포함하는 소스 측 컬럼 C2SA를 갖는다. NS3A는, 메모리 셀들 M70A, M71A, M72A 및 M73A와 SGD 트랜지스터 SGD3A를 포함하는 드레인 측 컬럼 C3DA, 및 메모리 셀들 M60A, M61A, M62A 및 M63A과 SGS 트랜지스터 SGS3A를 포함하는 소스 측 컬럼 C3SA를 갖는다.

각 NAND 스트링은 백 게이트(NS0에 대한 BGO, NS1에 대한 BG1, NS2에 대한 BG2, NS3에 대한 BG3, NSOA에 대한 BGOA, NS1A에 대한 BG1A, NS2A에 대한 BG2A, NS3A에 대한 BG3A)를 갖는다. 상기 회로 내의 모든 백 게이트들의 제어 게이트는 서로 접속될 수 있다.

하나의 어프로치에서, 각 SGS 트랜지스터의 소스 측은 상기 회로의 공통의 소스 라인에 접속된다.

상기 회로의 각 레벨에서, 드레인-측 메모리 셀들의 제어 게이트들은 공통 WLL에 의해 서로 접속된다. 예를 들어, M03, M03A, M33, M33A, M43, M43A, M73 및 M73A는 도 2b와 동일하게 워드 라인 층 WL3D에 의해 접속되는 제어 게이트들을 갖는다. M13, M13A, M23, M23A, M53, M53A, M63 및 M63A는 도 2b와 동일하게 워드 라인 층 WL3S에 의해 접속되는 제어 게이트들을 갖는다.

M02, M02A, M32, M32A, M42, M42A, M72 및 M72A는 워드 라인 층 WL2D에 의해 접속되는 제어 게이트들을 갖는다. M12, M12A, M22, M22A, M52, M52A, M62 및 M62A는 워드 라인 층 WL2S에 의해 접속되는 제어 게이트들을 갖는다.

M01, M01A, M31, M31A, M41, M41A, M71 및 M71A는 워드 라인 층 WL1D에 의해 접속되는 제어 게이트들을 갖는다. M11, M11A, M21, M21A, M51, M51A, M61 및 M61A는 워드 라인 층 WL1S에 의해 접속되는 제어 게이트들을 갖는다.

M00, M00A, M30, M30A, M40, M40A, M70 및 M70A는 워드 라인 층 WL0D에 의해 접속되는 제어 게이트들을 갖는다. M10, M10A, M20, M20A, M50, M50A, M60 및 M60A는 워드 라인 층 WL0S에 의해 접속되는 제어 게이트들을 갖는다.

추가적으로, SGD 트랜지스터들의 제어 게이트들은 각 NAND 스트링 서브-블록들에서 서로 접속된다. 예를 들어, NS-SB0에서, SGD0, ...,SGD0A의 제어 게이트들은 경로 390에 의해 접속된다. NS-SB1에서, SGD1, ...,SGD1A의 제어 게이트들은 경로 391에 의해 접속된다. NS-SB2에서, SGD2, ...,SGD2A의 제어 게이트들은 경로 392에 의해 접속된다. NS-SB3에서, SGD3, ...,SGD3A의 제어 게이트들은 경로 393에 의해 접속된다.

SGS 트랜지스터들의 제어 게이트들은 x-방향으로 서로 접속된다. SGS0,...,SGS0A의 제어 게이트들은 접속되고, SGS1,...,SGS1A의 제어 게이트들은 접속되고, SGS2,...,SGS2A의 제어 게이트들은 접속되고, 그리고 SGS3,...,SGS3A의 제어 게이트들은 접속된다.

선택적으로, 직선의 NAND 스트링 실시예에서, NAND 스트링은 단지 하나의 컬럼을 갖고, 소스-측 선택 게이트는, U-형태의 NAND 스트링에서처럼, 상부 대신 컬럼의 하부 상에 존재한다. 더욱이, 블록의 특정 레벨은, 상기 층의 메모리 셀들에 각각 접속되는 하나의 WLL을 갖는다.

도 5a는 p-e 사이클의 양에 기초하여 메모리 셀들을 소거하는 프로세스를 도시한다. 단계 500은 3D 적층된 비-휘발성 메모리 디바이스에서 NAND 스트링들의 세트에 대한 소거 동작을 시작하는 것을 포함한다. 예를 들어, 제어는 소거 명령을 발행한다. 또한, 상기 소거 명령은, 블록 또는 어레이 내의 메모리 셀들 및/또는 NAND 스트링들의 전부 또는 서브세트를 포함할 수 있다. 단계 502는 3D 적층된 비-휘발성 메모리 디바이스의 p-e 사이클들의 양을 나타내는 데이터를 액세스하는 것을 포함한다. 예를 들어, 이것은 p-e 사이클들, 루프 카운트 또는 초기 프로그램 전압일 수 있고, 이는 저장 위치에 저장된다. 이러한 데이터는 시간을 통해 유지될 수 있고, 소거 동작의 시작에서 이용가능하다. 상기 데이터를 액세스하는 것은, 예를 들어, 저장 위치로부터 데이터 판독하는 것을 포함한다. 단계 504는, 일련의 2개 이상의 소거 전압들(소거 펄스들)을 NAND 스트링들에 적용하는 것을 포함하고, 스텝 크기는 상기 데이터에 기초하여 설정된다. 하나의 어프로치에서, 상기 스텝 크기는 초기 소거가 적용되기 전에 설정된다. 다른 어프로치에서, 상기 스텝 크기는 초기 소거 전압이 메모리 셀들의 Vth 분포 및 dVth/dVerase의 메트릭에 기초하여 적용된 후 설정된다. 하나의 어프로치에서, 일정한 스텝 크기는 초기 소거 전압 후 각 후속의 소거 전압에 대해 사용된다.

도 5b는 도 5a의 단계 502에 따라 p-e 사이클의 양을 나타내는 데이터를 유지하기 위한 프로세스의 예를 도시한다. 단계 510은 3D 적층된 비-휘발성 메모리 디바이스의 p-e 사이클들의 양을 나타내는 데이터를 유지하는 것을 포함한다. 이는, 예를 들어, 하나 이상의 하기의 단계들을 포함할 수 있다. 단계 512는 p-e 사이클들의 카운트를 유지하는 것, 및 각 추가적인 프로그램-소거 사이클로 카운트를 증분시키는 것을 포함한다. 단계 514는 프로그래밍 동작에서 상기 메모리 셀들을 프로그래밍하기 위해 사용되는 프로그래밍 루프들의 카운트를 유지하는 것을 포함한다. 하나의 선택에서, 상기 카운트는 선택된 메모리 셀들의 세트의 적어도 하나의 서브 세트를 프로그래밍함으로써 획득된다. 단계 516은 프로그래밍 루프들의 카운트에 기초하여 조정되는 초기 프로그래밍 전압을 유지하는 것을 포함한다.

도 5c는 도 5a의 단계 504에 따라 소거 프로세스의 일 예를 도시하고, 여기서 상기 스텝 크기는 p-e 사이클들의 양을 나타내는 데이터에 기초하여 결정된다. 단계 520은 p-e 사이클들의 양을 나타내는 데이터에 기초하여 소거 스텝 크기(dVerase, 도 9c 참조)를 설정한다. 예를 들어, 상기 제어는, p-e 사이클들의 카운트를 사용하여 도 14e의 플롯을 판독함으로써, 루프 카운트를 사용하여 도 14f의 플롯을 판독함으로써, 또는 Vpgm_initial을 사용하여 도 14g의 플롯을 판독함으로써 dVerase1을 회득할 수 있다. 단계 521은, p-e 사이클들의 양에 선택적으로 기초하는 초기 소거 전압을 설정한다. 단계 522는 NAND 스트링들의 바디들을 충전하기 위해 소거되는 NAND 스트링들에 소거 전압을 적용한다.

일단 상기 바디들이 충전된 상태이면, 워드 라인 층들의 전압들은 드라이브 다운된다. 예를 들어, 더 상세한 것에 대하여 도 12a 내지 도 12e를 참조하라. 단계 523은 소거-식별 테스트를 수행한다. 예를 들어, 더 상세한 것에 대하여 도 13a 내지 도 13c를 참조하라. 메모리 셀들이 소거-식별 테스트를 통과하면, 소거 동작은 단계 526에서 완료된다. 소거되는 메모리 셀들의 모두 또는 거의 모두가 소거-식별 전압, Vv_Er 아래의 전압을 가질 때, 메모리 셀들은 소거-식별 테스트를 통과할 수 있다. 이것은 Vv_Er을 워드 라인 층들에 적용하고 그리고 상기 메모리 셀들을 감지함으로써 결정될 수 있다. 상기 메모리 셀들이 도전 상태가 아니면, Vth는 Vv_Er 아래이다. 메모리 셀들이 결정 단계 524에서 소거-식별 테스트를 통과하지 못하면, 상기 소거 동작이 완료되고, 소거 전압은 단계 526에서 스텝 크기 만큼 증분되고, 이후 상기 스텝 업된 소거 전압은 단계 522에서 적용된다.

도 5d는 도 5a의 단계 504에 따라 소거 프로세스의 다른 예를 도시하고, 후속 소거 펄스에 대한 스텝 크기는 초기 소거 펄스 이후 임계치 전압 분포에 기초하여 결정된다. 단계 530은 초기 소거 전압, Verase_initial_a을 설정한다. 이것은 예를 들어, 고정값이 될 수 있다. 단계 531은 NAND 스트링들의 바디들을 차지 업하기 위해 NAND 스트링들에 초기 소거 전압을 적용하고, 이후 워드 라인 층들의 전압들을 드라이브 다운한다. 이것은 초기 소거 반복이다.

단계 532는 소거-식별 테스트를 수행한다. 메모리 셀들이 소거-식별 테스트를 통과하면, 소거 동작은 단계 540에서 완료된다. 메모리 셀들이 결정 단계 533에서 소거-식별을 통과하지 못하면, 단계 534는 임계 전압 분포의 상부 테일을 식별하기 위해 하나 이상의 판독 동작들을 수행한다. 예를 들어, 더 상세한 것에 대하여 도 10b 내지 도 10c를 참조하라. 상기 상부 테일은 소거-식별 레벨로부터 가장 멀어지는 메모리 셀들의 Vth를 나타낸다. 이러한 메모리 셀들은 제2 소거 전압의 크기를 결정한다. 상부 테일이 소거-식별 레벨로부터 더 멀어질수록, 제2 소거 전압은 더 높아진다. 단계 535는 상부 테일과 Vv_Er 상이의 차를 결정한다. 이러한 것은 임계 전압 분포의 메트릭의 예이다. 상기 메트릭은, 상기 상부 테일이 소거-식별 레벨로부터 얼마나 먼지를 나타낸다. 상기 메트릭은 상기 상부 테일과 Vv_Er 사이의 차를 나타낸다.

단계(536)는 p-e 싸이클들의 함수인 dVth/dVerase의 슬로프를 예를 들어, 저장 위치로부터의 슬로프(slope)를 판독함으로써 결정한다. 예를 들어, p-e 싸이클들의 카운트(count)를 사용하여 도 14b의 플롯을 판독함으로써, 루프 카운트(loop count)를 사용하여 도 14c의 플롯을 판독함으로써(여기서, dVth/dVerase는 루프 카운트가 감소함에 따라 감소함), 혹은 Vpgm_initial을 사용하여 도 14d의 플롯을 판독함으로써(여기서, dVth/dVerase는 Vpgm_initial이 감소함에 따라 감소함), 제어는 슬로프를 결정할 수 있다. 제어 파라미터로서 슬로프는 Verase에서의 변화와 함께 Vth에서의 예측된 변화를 나타낸다.

단계(537)는 차이/슬로프(슬로프에 대한 차이의 비율)에 근거하여 스텝 사이즈(step size)(dVerase2)를 결정한다. 이것은 수정된 차이를 제공하기 위해서 p-e 싸이클들의 수를 표시하는 데이터에 근거하여 상위 테일(upper tail)과 Vv_Er 간의 차이를 수정하는 것을 포함한다. 스텝 사이즈는 수정된 차이와 동일하도록 설정될 수 있다. 수정된 차이는 p-e 싸이클들의 양이 상대적으로 더 높을 때 상대적으로 더 높다.

따라서, 스텝 사이즈는 차이가 더 클 때 그리고 슬로프의 크기가 더 작을 때 더 크다. 슬로프의 크기는 p-e 싸이클들의 수가 더 높을 때 더 작고, 이에 따라 스텝 사이즈는 p-e 싸이클들의 수가 더 높을 때 더 크게 된다. 단계(538)는 초기 소거 전압과 스텝 사이즈의 합(예를 들어, Verase2_a=Verase_initial_a + dVerase2)에 근거하여 후속(예를 들어, 제2의) 소거 전압(Verase2_a)을 결정한다. Verase2_a를 더 증가시키기 위해 추가적인 마진(margin)이 또한 더해질 수 있다. 따라서, 이러한 단계는 초기 소거 전압과 수정된 차이의 합에 근거하여 후속 소거 전압을 결정하는 것을 포함한다.

단계(539)는 NAND 스트링들의 바디(body)들을 충전시키기 위해 NAND 스트링들에 후속하는 소거 전압을 인가하고, 그 다음에 워드 라인 층들의 전압들을 강하시킨다. 이것은 후속의 소거 반복이다. 후속의 소거 전압의 크기는 메모리 셀들 모두 혹은 거의 모두에 대한 소거 동작을 완료하기에 충분하도록 설계된다. 후속의 소거 전압은 소거 전압의 함수로서 Vth에서의 예측된 움직임에 근거하고 있음을 상기해야 한다. Vth 분포의 상위 테일에서의 메모리 셀들의 Vth를 소거-검증 레벨까지 이동시키기에 충분한 소거 전압을 결정함으로써, 소거 동작은 제 2 소거 전압이 인가된 이후 완료될 수 있다. 하나의 접근법에서, 제 2 소거 전압이 인가된 이후 소거-검증 테스트를 수행함이 없이 소거 동작이 완료되어 소거 동작이 단계(540)에서 종료되는 것이 고려된다.

도 6a는 도 5b의 단계(516)에 따른 Vpgm_initial이 최적화된 예시적인 프로그래밍 동작의 흐름도를 도시한다. 단계(600)에서, 데이터를 프로그래밍하도록 하는 커맨드(command)가 수신된다. 예를 들어, 호스트 디바이스는 제어 회로(110)에 의해 수신된 커맨드를 발행할 수 있다. 전형적으로, 기입 커맨드(write command)는 기입(프로그래밍)될 페이지 데이터와 같은 데이터의 단위(unit)를 포함한다. 단계(601)는 NAND 스트링(string)들의 서브-블록(sub-block)과 같은 NAND 스트링들의 초기 세트 내의 워드 라인 층에서 메모리 셀들의 초기 세트에 데이터를 프로그래밍한다. 이것은 메모리 셀들의 초기 세트 내의 가장 빠른 메모리 셀들을 초기 양으로 프로그래밍하는 것을 포함한다. 프로그래밍은 Vpgm_low의 프로그램 전압으로 시작한다. 메모리 셀들의 초기 세트는 적어도 프로그래밍 혹은 소거 동작에서 그 선택된 메모리 셀들의 서브세트이다.

단계(602)에서는, 단계(601)의 프로그래밍에 근거하여, 메모리 셀들의 초기 세트 내의 가장 빠른 메모리 셀들을 초기 양으로 프로그래밍하기 위해 필요한 프로그램 루프들의 카운트가 결정된다. 단계(603)는 프로그램 루프들의 카운트를 루프 카운트(Loop Count, LC)로서 저장한다. 이것은 메모리 셀들의 초기 세트를 초기 양으로 프로그래밍하기 위해 필요한 프로그램 루프들의 최소 수이다. 예를 들어, 카운트는 메모리 셀들의 초기 세트의 여분의 메모리 셀들(spare memory cells)에 데이터의 바이트로 저장될 수 있다. 데이터의 이러한 바이트는 메모리 셀들의 초기 세트의 소정의 위치에 있을 수 있고, 이에 따라 메모리 셀들의 잔존 세트를 프로그래밍할 때 그리고 소정 동작을 수행할 때 데이터는 판독될 수 있게 된다.

예로서, 도 4에서, NS-SB0 내의 WL3에서의 메모리 셀들의 세트에서, 메모리 셀들의 서브세트는 M03 및 Ml3을 포함할 수 있다. NS-SB1 내의 WL3에서의 메모리 셀들의 세트에서, 메모리 셀들의 서브세트는 M23 및 M23을 포함할 수 있다. NS-SB2 내의 WL3에서의 메모리 셀들의 세트에서, 메모리 셀들의 서브세트는 M43 및 M53을 포함할 수 있다. NS-SB3 내의 WL3에서의 메모리 셀들의 세트에서, 메모리 셀들의 서브세트는 M63 및 M73을 포함할 수 있다. 유사하게, NS-SB0 내의 WL2에서의 메모리 셀들의 세트에서, 메모리 셀들의 서브세트는 M02 및 Ml2를 포함할 수 있는 등등이다.

또는, 카운트는 메모리 어레이(126) 외부에 저장될 수 있는바, 예를 들어, 저장 위치(113)에 저장될 수 있다. 또는, 카운트는 메모리 다이(108) 외부에 저장될 수 있다. 루프 카운트를 저장하는 데이터 레지스터 혹은 메모리 셀들이 저장 위치들이다. 메모리 어레이의 비휘발성 메모리 셀들 내에 루프 카운트를 저장함에 대한 장점은, 메모리 디바이스에서의 파워 공급 정지(power outage)가 있어도 혹은 또 하나의 다른 블록의 프로그래밍시 루프 카운트가 오버라이트(overwrite)되어도 루프 카운트가 소실되지 않을 것이라는 것이다. 이와 대조적으로, 데이터 레지스터는 전형적으로 RAM과 같은 휘발성 메모리를 사용하는바, 이러한 메모리에서의 데이터는 파워 공급 정지시 소실될 수 있다. 비휘발성 메모리 셀들 내에 루프 카운트를 저장함에 대한 또 하나의 다른 장점은 RAM보다 덜 비싸다는 것이다.

카운트는 가장 빠른 메모리 셀들을 초기 양으로 프로그래밍하기 위해 사용된 프로그램 루프들의 수를 식별시키는 일, 이, 삼...과 같은 수일 수 있다. 기준 프로그램 전압(Vpgm_ref)은 가장 빠른 메모리 셀들의 프로그래밍이 초기 양으로 프로그래밍된 경우 Vpgm의 레벨이다. Vpgm_initial은 Vpgm_ref로부터 도출될 수 있다. 따라서, 저장되는 데이터는 프로그램 루프들의 카운트, Vpgm_ref 또는 Vpgm_initial을 나타낼 수 있다.

단계(604)에서, 추가적인 데이터를 프로그래밍하도록 하는 커맨드가 수신된다. 단계(605)는 프로그래밍 루프들의 카운트를 검색한다. 예를 들어, 이것은 내부 데이터 로드(internal data load)의 일부로서 행해질 수 있는바, 이는 상위 페이지 프로그램 시퀀스의 일부분으로서, 그 시퀀스의 시작시 우측에서 행해진다. 단계(606)에서, Vpgm_initial은 프로그램 루프들의 카운트(LC)에 근거하여 설정된다. 이것은 메모리 셀들의 잔존 세트에 대한 각각의 시작 전압이다. 단계(608)에서, 하나의 접근법은 Vpgm_initial=Vpgm_ref - (VvINT - VvA)가 되도록 설정하는 것이다. 예를 들어, VvTNT=1.0 V라고 가정하면, VvA=0.5 V 및 Vpgm_ref= 17 V이다. 그 다음에, Vpgm_initial=17 - (1.0-0.5)=16.5 V이다. 단계(609)에서, 또 하나의 다른 접근법은 Vpgm_initial=(Vpgm_low+LCxdVpgm_high) - (VvTNT - VvA)가 되도록 설정하는 것이다. 예를 들어, Vpgm_low=14 V라고 가정하면, LC=3, dVpgm_high=1.0 V, VvTNT=1.0 V 및 VvA=0.5 V이다. 그 다음에, Vpgm_initial=(14+3x1.0) - (1.0-0.5)=16.5 V이다. 선택에 따라서는, 보존적 접근법(conservative approach)에서, Vpgm_initial을 더 감소시키기 위해 0.5-1.0 V와 같은 추가 오프셋(offset)이 인가될 수 있다. 이것은 Vpgm_initial의 레벨에서의 제 1 프로그램 펄스가 결과적으로 메모리 셀들의 잔존 세트를 오버-프로그래밍하지 않도록 보장한다.

상태 머신은 Vpgm_low, dVpgm_high, VvA 및 VvINT을 식별시키는 데이터를 저장할 수 있다. 일 접근법에서, 상태 머신은 메모리 셀들 혹은 데이터 레지스터로부터 Vpgm_ref의 값을 판독하고 단계(608)의 계산을 수행한다. 또 하나의 다른 접근법에서, 상태 머신은 메모리 셀들 혹은 데이터 레지스터로부터 LC의 값을 판독하고 단계(609)의 계산을 수행한다.

dVpgm_high는 데이터의 하위 페이지를 프로그래밍할 때 사용될 수 있는 상대적으로 높은 스텝 사이즈이고, 여기서 정확도 감소는 트레이드오프(tradeoff)로서 프로그래밍이 더 빠르게 되어 허용가능하다. 상대적으로 낮은 스텝 사이즈, dVpgm_low은 데이터의 상위 페이지를 프로그래밍할 때 사용될 수 있는데, 여기서는 정확도 증가가 더 중요하다.

단계(607)는 Vpgm_initial을 사용하여 워드 라인 층에서 메모리 셀들의 잔존 세트들을 프로그래밍한다. 효율성이 달성되는데, 왜햐하면 Vpgm_initial은 메모리 셀들의 초기 세트로부터 한번 결정되고 복수 번(메모리 셀들의 잔존 세트들 각각에 대해 한번) 사용되기 때문이다. 하위 페이지 프로그래밍시 사용된 시간은 상대적으로 낮은 초기 Vpgm, Vpgm_low의 사용으로 인해 약간 증가될 수 있다. 그러나, 메모리 셀들의 잔존 세트들 각각을 프로그래밍할 때 사용된 시간은 최소화되는데, 왜냐하면 Vpgm_initial이 메모리 셀들의 잔존 세트들의 프로그래밍 속도에 커스터마이징(customizing)되기 때문인바, 이것은 메모리 셀들의 초기 세트의 프로그래밍 속도와 동일한 것으로 고려된다. 즉, Vpgm_initial은 가장 높은 가능한 레벨로 설정될 수 있고, 이것은 오버-프로그래밍을 피하며, 아울러 프로그램 루프들의 수를 최소화시키고, 이에 따라 프로그래밍 시간을 최소화시킨다.

또 하나의 다른 덜 효율적인 접근법은 메모리 셀들의 각각의 세트의 하위 페이지 프로그래밍 동안 Vpgm_initial을 개별적으로 결정하는 것, 그리고 메모리 셀들의 각각의 세트의 하위 페이지 프로그래밍에 대해 Vpgm_initial을 사용하는 것이다. 그러나, 단일-패스 프로그래밍(single-pass programming)이 사용될 때 이것은 가능하지 않다. 도 6a의 접근법은 특히 이로운데, 왜냐하면 단일-패스 프로그래밍은 3D 적층 비-휘발성 메모리 디바이스들(3D stacked non-volatile memory devices)과 함께 일반적으로 사용될 것으로 예측되기 때문이다.

도 6b는 데이터의 하위 및 상위 페이지들를 프로그래밍할 때 도 6a의 프로그래밍 동작을 수행하기 위한 예시적인 프로세스를 도시한다. 이러한 접근법에서, 단계(610)는 제 1 프로그래밍 패스에서 메모리 셀들의 초기 세트에 데이터의 하위 페이지를 프로그래밍한다. 이들은 선택된 메모리 셀들이다. 도 8a 및 도 8b를 참조하기 바란다. 단계(611)는 제 2 프로그래밍 패스에서 메모리 셀들의 초기 세트에 데이터의 상위 페이지를 프로그래밍한다. 도 8c를 참조하기 바란다. 단계(612)는 단일 프로그래밍 패스에서 메모리 셀들의 잔존 세트들에 데이터의 하위 및 상위 페이지들(예를 들어, 데이터의 복수 페이지들)을 프로그래밍한다. 도 7a 및 도 7b를 참조하기 바란다.

도 6c는 도 6b의 단계(610)에 따른 예시적인 프로세스를 도시하며, 여기서 데이터의 하위 페이지는 메모리 셀들의 초기 세트에 프로그래밍되고 프로그램 루프 카운트가 결정된다(제 1 프로그래밍 패스에서). 단계(620)는 메모리 셀들의 초기 세트에 데이터의 하위 페이지를 프로그래밍하는 것을 시작한다. 단계(621)는 Vpgm을 상대적으로 낮은 레벨, Vpgm_low으로 초기화한다. 이 단계는 또한 프로그램 루프들의 카운트=1로 초기화한다. Vpgm_low는 프로그래밍의 초기 양이 완료될 때 메모리 셀들 대부분이 이미 정상 상태에 있도록 충분히 낮을 수 있는바, 여기서 메모리 셀들의 Vth는 Vpgm에서의 증가와 함께 지속적으로 예상대로 증가한다. 예를 들어, Vpgm_low는 다수의 p-e 싸이클들을 갖는 메모리 디바이스에 대해서도 두 개 혹은 세 개의 프로그램 루프들이 프로그래밍의 초기 양을 완료하는데 사용되도록 충분히 낮을 수 있다. 단계(622)는 비트 라인들의 비금지된 혹은 금지된 상태를 설정한다. 예를 들어, 소거된 상태에서 유지돼야할 메모리 셀을 갖는 NAND 스트링과 관련된 비트 라인은 금지된 상태를 가질 것이다. 더 높은 데이터 상태로 프로그래밍돼야할 메모리 셀을 갖는 NAND 스트링과 관련된 비트 라인은 비금지된 상태를 가질 것이며, 이것은 메모리 셀이 그 더 높은 데이터 상태에 도달할 때까지이며, 이때 상태는 금지됨으로 변한다.

단계(623)는 하나의 워드 라인 층을 통해 메모리 셀들의 초기 세트에 Vpgm을 인가하고, 아울러 각각의 비트 라인의 금지된 혹은 비금지된 상태에 근거하여 Vbl을 설정하며, 그리고 비선택된 워드 라인들의 층들 상에 Vpass를 설정한다. 단계(624)는 검증 레벨(예를 들어, VvINT)을 사용하여 메모리 셀들의 초기 세트에 대해 검증 테스트를 수행한다. 추가의 검증 동작이 피해지기 때문에 프로그래밍의 초기 양을 결정하기 위해 타겟 데이터 상태의 검증 레벨(예를 들어, INT)을 사용하는 것이 효율적이다. 그러나, 타겟 데이터 상태의 검증 레벨과는 다른 프로그래밍의 초기 양을 결정하기 위해 검증 레벨을 사용하는 것이 가능하다.

결정 단계(625)는 Vth가 검증 레벨을 초과하는 메모리 셀들의 수 N을 카운트한다. 결정 단계(626)는 제 1 시간에 대해 N>NL1인지를 결정하며, 여기서 NL1은 메모리 셀들의 특정된 수이다. 만약 결정 단계(626)가 참이면, 단계(627)는 프로그램 루프들의 카운트(LC)의 현재 값을 저장하고, 단계(629)가 이어진다. 결정 단계(626)이 거짓이라면, 결정 단계(628)는 N>NL2인지를 결정하고, NL2는 특정된 수이고, NL2>NL1이다. 예를 들어, NL1은 프로그래밍되는 모든 메모리 셀들의 작은 일부분(예를 들어, 6%)을 나타낼 수 있고, NL2는 프로그래밍되는 모든 메모리 셀들의 큰 일부분(예를 들어, 95%)을 나타낼 수 있다.

만약 결정 단계(626)가 참이면, 메모리 셀들의 초기 세트에 데이터의 하위 페이지를 프로그래밍하는 것은 완료되고, 단계(629)는 메모리 셀들의 초기 세트에 데이터의 상위 페이지를 프로그래밍하는 것을 시작한다. 도 6d를 참조하기 바란다. 만약 결정 단계(628)가 거짓이면, 단계(630)는 검증 테스트를 패스한 메모리 셀들의 비트 라인들에 대한 금지된 상태를 설정 혹은 유지한다. 단계(631)는 Vpgm을 dVpgm_high만큼 스텝업(step up)시키고, 단계(632)는 프로그램 루프들의 카운트를 증분시키며, 단계(623)에서 다음 프로그램 펄스가 인가된다.

일반적으로, 프로그래밍 패스에서, 프로그램 루프들의 수는 최대 허용가능 수로 한정될 수 있다.

도 6d는 도 6c의 단계(629)에 따른 예시적인 프로세스를 도시하며, 여기서 데이터의 상위 페이지는 프로그램 루프 카운트에 근거하는 Vpgm_initial을 사용하여 메모리 셀들의 초기 세트에 프로그래밍된다(제 2 프로그래밍 패스에서). 이러한 경우에, 데이터의 상위 페이지의 프로그래밍은 데이터의 하위 페이지를 프로그래밍하는 것으로부터의 결과들에 근거하여 최적화된다.

호스트가 기입 커맨드를 발행하고 메모리 디바이스에 상위 페이지 비트들을 전송할 때, 메모리의 제어 회로는 각각의 메모리 셀에 이제 막 프로그래밍된 하위 페이지 비트를 판독할 수 있고 비트 라인들과 관련된 래치들 내에 비트들을 저장할 수 있다. 상위 페이지 비트는 비트 라인들과 관련된 추가적인 래치들에 전송된다. 이때, 각각의 메모리 셀의 타겟 데이터 상태는 래치들 내의 상위 페이지 비트와 하위 페이지 비트의 조합으로부터 결정될 수 있다. 더욱이, 상위 페이지에 대한 기입 커맨드에 응답하여, 제어 회로는 루프 카운트 데이터를 판독할 수 있고 Vpgm_initial을 결정할 수 있다. 이때, 상위 페이지의 프로그래밍이 시작할 수 있다.

단계(640)는 메모리 셀들의 초기 세트에 데이터의 상위 페이지를 프로그래밍하는 것을 시작한다. 예를 들어, 도 6a의 단계들(608 및 609)과 연계되어 논의된 바와 같이, 단계(641)는 프로그램 루프들의 카운트에 근거하여 Vpgm=Vpgm_initial이도록 설정한다. 단계(642)는 비트 라인들에 대한 비금지된 혹은 금지된 상태를 설정한다. 단계(643)는 하나의 워드 라인 층을 통해 메모리 셀들의 초기 세트에 Vpgm을 인가하고, 금지된 혹은 비금지된 상태에 근거하여 Vbl을 설정하며, 그리고 비선택된 워드 라인들의 층들 상에 Vpass를 설정한다. 단계(644)는 검증 레벨들(예를 들어, 도 8b에서의 VvA, VvB, VvC)을 사용하여 메모리 셀들의 초기 세트에 대해 검증 테스트를 수행한다. 검증 테스트는 각각의 타겟 데이터 상태에 대한 하나 이상의 검증 레벨들을 사용할 수 있다. 하나의 접근법은 각각의 타겟 데이터 상태에 대해 더 낮은 그리고 더 높은 검증 레벨들을 사용한다.

단계(645)는 각각의 타겟 데이터 상태에 대해, Vth>verify 레벨인 메모리 셀들의 수(N)를 카운트한다. 결정 단계(646)는 각각의 타겟 데이터 상태에 대해 N>NU인지를 결정한다. 만약 결정 단계(646)가 참이면, 단계(624)는 메모리 셀들의 잔존 세트에 데이터의 하위 및 상위 페이지들을 프로그래밍하는 것을 시작한다. 도 6e를 참조하기 바란다. 만약 결정 단계(646)가 거짓이면, 단계(648)는 검증 테스트를 패스한 메모리 셀들의 비트 라인들에 대한 금지된 상태를 설정 혹은 유지한다. 단계(649)는 Vpgm을 dVpgm_low만큼 스텝업시키고, 단계(643)에서 다음 프로그램 펄스가 인가된다.

도 6e는 도 6b의 단계(612)에 따른 예시적인 프로세스를 도시하며, 여기서 데이터의 하위 및 상위 페이지들은 프로그램 루프 카운트에 근거하는 Vpgm_initial을 사용하여 메모리 셀들의 잔존 세트에 프로그래밍된다(단일 프로그래밍 패스에서). 단계(650)는 메모리 셀들의 잔존 세트에 데이터의 하위 및 상위 페이지들을 프로그래밍하는 것을 시작한다. 일반적으로, 메모리 셀들의 초기 세트가 프로그래밍된 이후, 선택된 메모리 셀들의 다수의 잔존 세트들이 존재할 것이다. 단계(651)는 프로그램 푸프들의 카운트에 근거하여 Vpgm=Vpgm_initial이 되도록 설정한다. 단계(652)는 비트 라인들에 대한 비금지된 혹은 금지된 상태를 설정한다. 단계(653)는 하나의 워드 라인 층을 통해, 선택된 메모리 셀들의 초기 세트에 Vpgm을 인가하고, 금지된 혹은 비금지된 상태에 근거하여 Vbl을 설정하며, 그리고 비선택된 워드 라인들의 층들 상에 Vpass를 설정한다. 단계(654)는 검증 레벨들(예를 들어, 도 8b에서의 VvA, VvB, VvC)을 사용하여 메모리 셀들의 잔존 세트에 대해 검증 테스트를 수행한다.

단계(655)는 각각의 타겟 데이터 상태에 대해, Vth>verify 레벨인 메모리 셀들의 수(N)를 카운트한다. 결정 단계(656)는 각각의 타겟 데이터 상태에 대해 N>NU인지를 결정한다. 만약 결정 단계(656)가 참이면, 프로그래밍은 단계(657)에서 종료된다. 만약 결정 단계(656)가 거짓이면, 단계(658)는 검증 테스트를 패스한 메모리 셀들의 비트 라인들에 대한 금지된 상태를 설정 혹은 유지한다. 단계(659)는 Vpgm을 dVpgm_low만큼 스텝업시키고, 단계(653)에서 다음 프로그램 펄스가 인가된다.

도 7a 및 도 7b는 네 개의 데이터 상태들을 갖는 일 패스 프로그래밍 동작을 도시한다. 일 패스 프로그래밍은 또한 "일-패스 기입(one-pass write)" 프로그래밍으로 지칭되며, 이것은 복수의 프로그램-검증 동작의 시퀀스를 포함하고, 이는 Vpgm_initial로부터 시작하여 수행되며 최종 Vpgm 레벨까지 진행하는바, 각각의 메모리 셀들의 세트의 임계 전압들이 각각의 타겟 데이터 상태들의 하나 이상의 각각의 검증 레벨들에 도달할 때까지 행해진다. 일 패스 프로그래밍에서, 모든 메모리 셀들은 초기에 소거된 상태에 있다. 메모리 셀들의 일부는 프로그래밍되지 않으며 소거된 상태에서 유지되고, 다른 것들은 더 높은 타겟 데이터 상태들로 프로그래밍된다.

각각의 메모리 셀이 데이터의 두 개의 비트들을 저장하는 경우에 대해 메모리 셀 어레이에 대한 예시적인 Vth 분포들이 제공된다. 각각의 그래프는 수평 축 상에 Vth를 도시하고, 수직 축 상에 Vth 분포에서의 메모리 셀들의 수 혹은 집합을 도시한다. 하나의 비트는 LP 데이터를 나타내고, 다른 비트는 UP 데이터를 나타낸다. 비트 조합은 UP 비트 이후 LP 비트에 의해 표시될 수 있는바, 예를 들어, 11은 UP=1 및 LP=1을 표시하고, 01은 UP=0 및 LP=1을 표시하고, 00은 UP=0 및 LP=0을 표시하고, 10은 UP=1 및 LP=0을 표시한다. 소거된(Er) 상태 메모리 셀들에 대한 제 1 Vth 분포(700)가 제공된다. 세 개의 Vth 분포들(704, 706 및 708)은, 메모리 셀들의 Vth가 공칭의 (더 높은) 검증 레벨(VvA, VvB 혹은 VvC)을 각각 초과할 때 메모리 셀들이 도달하는 타겟 데이터 상태들(A, B 및 C)을 각각 나타낸다. 이러한 경우에, 각각의 메모리 셀은 상태들(Er (혹은 E), A, B 및 C)로서 지칭되는 네 개의 가능한 Vth 범위들 중 하나에 데이터의 두 개의 비트들을 저장할 수 있다. 느린 프로그래밍 모드(slow programming mode)를 사용하는 프로그램 옵션은 "퀵 패스 기입(Quick Pass Write)"(QPW) 기법으로서 지칭될 수 있다. QPW는 복수 패스 프로그래밍 기법의 하나 이상의 패스들에서 독립적으로 사용될 수 있다. 하지만, 일반적으로, 정확도가 가장 중요할 때 최종 프로그래밍 패스에서의 QPW 사용은 충분하다. QPW 모드 및 느린 프로그래밍 모드는 본 명세서에서 상호교환가능하게 사용된다.

QPW가 사용될 때, 메모리 셀들의 Vth가 각각의 타겟 데이터 상태의 상위 검증 레벨과 하위 검증 레벨 사이에 있을 때 메모리 셀들이 느린 프로그래밍 모드 혹은 구역으로 진입하도록(예를 들어, 프로그램 동안 인가된 관련 비트 라인 전압들을 상승시킴으로써) 하위 검증 레벨들(VvAL, VvBL 또는 VvCL)이 정의된다. 하위 검증 레벨들은 일 구현예에서 각각의 상위 검증 레벨들 아래로 오프셋되어 있다. 구체적으로, 메모리 셀의 Vth가 메모리 셀의 타겟 데이터 상태와 관련된 하위 검증 레벨을 초과한다고 검증 테스트가 결정하는 경우, 메모리 셀에 대해 느린 프로그래밍 모드가 시작한다. 후속적으로, 메모리 셀의 Vth가 메모리 셀의 타겟 데이터 상태와 관련된 상위 검증 레벨을 초과한다고 검증 테스트가 결정하는 경우, 메모리 셀은 후속 프로그래밍으로부터 금지된다. 일부 경우들에서, QPW는 모든 타겟 데이터 상태들보다 더 적은 수에 관해 사용된다.

메모리 셀의 Vth 레벨과 메모리 셀에 프로그래밍된 데이터 간의 특정 관계는 메모리 셀들에 대해 채택된 데이터 인코딩 방식에 따라 다르다. 일 실시예에서, 데이터 값들은 그레이 코드 할당(Gray code assignment)을 사용하여 Vth 범위들에 할당되고, 이에 따라 만약 플로팅 게이트의 Vth가 그 이웃하는 물리적 상태로 잘못 시프트(shift)하여도 단지 하나의 비트만이 영향을 받게 될 것이다. 일 예는 "11", "01", "00" 및 "10"을 Er, A, B 및 C 상태들에 할당한다. 분포들 사이에 있는 판독 기준 전압들은 메모리 셀들로부터 데이터를 판독하기 위해 사용된다. 소정의 메모리 셀이 판독 기준 전압들 중 하나 이상의 판독 기준 전압들 위에 있는지 아니면 아래에 있는지를 테스트함으로써, 시스템은 메모리 셀이 나타내는 데이터 상태를 결정할 수 있다.

도 8a는 네 개의 데이터 상태들을 갖는 2 패스 프로그래밍 동작(two pass programming operation)을 도시한다. 각각의 패스는 데이터의 페이지를 프로그래밍하는데 사용될 수 있다. 예를 들어, 2-비트, 4-레벨 메모리 셀들에서의 하위 및 상위 페이지들의 프로그래밍이 제공된다. 프로그래밍은 한번에 하나의 로직 페이지(logical page)에 대해 수행될 수 있고, 하나의 로직 페이지는 하위 페이지 및 후속하는 상위 페이지를 갖는다. 초기에, 모든 메모리 셀들은 Er 상태에 있고, 이것은 도 8a에서 분포(800)로 나타나 있다.

도 8b는 데이터의 하위 페이지의 프로그래밍을 도시한다. 만약 하위 페이지가 비트=1을 갖는다면, 관련된 메모리 셀은 분포(800)에서 유지되고, 데이터는 x1에 의해 나타내지는바, 여기서 x는 아직 알려지지 않은 상위 페이지 비트이다. 만약 하위 페이지가 비트=0을 갖는다면, 메모리 셀은 분포(802)에 의해 나타내지는 바와 같이 검증 레벨(Vvl)을 사용하여 더 높은 Vth로 프로그래밍되는바, 이것은 중간 분포(INT)이다. 이러한 메모리 셀들의 데이터는 x0으로 나타나 있다. 중간 분포는 상대적으로 폭이 넓을 수 있는데 왜냐하면 이것은 최종 분포가 아니며 최종 데이터 상태를 나타내는 것이 아니기 때문임에 유의해야 한다.

도 8c는 데이터의 상위 페이지의 프로그래밍을 도시한다. 만약 UP/LP=11이면, 분포(800) 내의 관련된 메모리 셀은 분포(800) 내에서 유지되고, 데이터 비트들(11)을 저장한다. 만약 UP/LP=01이면, 분포(800) 내의 메모리 셀들은 분포(804)(상태 A)로 프로그래밍되고, Vth가 VvAL과 VvA 사이에 있을 때 느린 프로그래밍 모드가 사용된다. 만약 UP/LP=10이면, 분포(802) 내의 메모리 셀들은 분포(808)(상태 C)로 프로그래밍되고, Vth가 VvCL과 VvC 사이에 있을 때 느린 프로그래밍 모드가 사용된다. 만약 UP/LP=00이면, 분포(802) 내의 메모리 셀들은 분포(806)(상태 B)로 프로그래밍되고, Vth가 VvBL과 VvB 사이에 있을 때 느린 프로그래밍 모드가 사용된다.

프로그래밍은 메모리 셀 당 세 개 이상의 비트들로 유사하게 확장될 수 있다.

도8d는 도6a의 단계 602를 따라 그리고 도8a 내지 도8b의 천이를 따라, 초기 분량의 메모리 셀들의 초기 세트에서 가장 빠른 메모리 셀들을 프로그래밍하는데 필요한 프로그램 루프들의 카운트를 결정하기 위한 프로세스를 도시한다. Vth 분포(800)는 소거 동작 이후의 모든 메모리 셀들의 초기 분포이다. Vth 분포들(810, 811, 812, 813, 및 802)는 각각 1개, 2개, 3개, 4개, 및 5개의 프로그램-검증 이터레이션들(루프들) 이후에 발생한다. Vth 분포(812)에서, 분포의 일부분(814)은 VvINT 를 초과한다. 이것은 프로그래밍의 초기 분량의 완성을 나타낼 수 있다. 예를 들어, 이것은 도6c의 결정 단계 626에서 N > NL1 인 경우를 나타낼 수 있다. 5번째 프로그램-검증 이터레이션 이후에 Vth 분포(802)가 도달되는 때에 프로그래밍 패스(pass)가 완료된다. 그 결과, 루프 카운트 = 5 이다.

도9a는 도6c를 따라 메모리 셀들의 초기 세트에서 데이터의 하위 페이지를 프로그래밍하기 위한 프로그램 및 검증 전압들을 도시하며, 여기서 상대적으로 낮은 초기 Vpgm, Vpgm_low 및 상대적으로 높은 Vpgm 스텝 사이즈, dVpgm_high 가 이용된다. 프로그래밍 동작은 다수의 프로그램-검증 이터레이션들을 포함할 수 있으며, 여기서 각각의 프로그램-검증 이터레이션은 프로그램 펄스를 포함하는 프로그래밍 부분과 이에 후속하는 검증 동작을 포함하며, 검증 동작은 하나 이상의 검증 전압들을 포함한다. 프로그램 펄스와 검증 전압들은 예컨대, 선택된 워드라인 층 부분에 인가될 수 있다.

일 접근법에서, 프로그램 펄스들은 연속적인 이터레이션들에서 스텝-업된다. 또한, 각각의 프로그램 펄스는 패스 전압(Vpass) 레벨(즉, 6~8V)을 갖는 제 1 부분과 이에 후속하는 프로그램 레벨에서의 제 2 피크 진폭 부분(12 ~ 25V)을 포함한다. 예를 들어, 프로그래밍 패스는 프로그램 펄스들(901-905) 및 관련 검증 펄스들(911-915)을 포함한다. 본 일례에서, 프로그래밍의 초기 분량은, 세번째 프로그램 루프에서의 검증 펄스(913) 이후에 완료되며, 따라서 루프 카운트 = 3 이다. Vpgm_ref의 프로그램 전압이 세번째 프로그램 루프에서 인가된다. 5번째 프로그램 루프의 검증 펄스(915) 이후에 하위 페이지 프로그래밍이 완료된다.

도9b는 도6d를 따라 제 2 프로그래밍 패스에서 데이터의 상위 페이지를 프로그래밍하기 위한 또는 도6e를 따라 단일 프로그래밍 패스에서 데이터의 하위 및 상위 페이지들을 동시에 프로그래밍하기 위한 프로그램 및 검증 전압들을 도시하는바, 여기서 Vpgm_initial 은 프로그램 루프 카운트에 기초하며 그리고 상대적으로 낮은 Vpgm 스텝 사이즈, dVpgm_low 가 이용된다. 예를 들어, 이러한 프로그래밍 패스는 프로그램 펄스들(921-925) 및 관련된 검증 전압들(931-935)을 각각 포함한다. 각각의 검증 전압은 3개의 레벨들, VvA, VvB, VvC 을 포함한다. 본 일례에서, 여러 개의 프로그램 루프들이 이용되며, 프로그래밍의 완료는 도시되지 않는다.

도9c는 도5c를 따른 소거 동작에서의 일련의 소거 펄스들(941-945) 및 검증 펄스들(951-955)을 도시한다. 이러한 유형의 소거 동작은, 적은 개수의 소거 펄스들을 포함하도록 의도되며, 여기서 소거 프로세스는 각각의 소거 펄스 이후에 증분적으로 발생한다. 이와 달리, 도9d의 소거 동작은 2개의 소거 펄스들 이후에 완료하도록 의도된다(비록, 추가 펄스들이 선택적으로 이용될 수도 있지만). 따라서, 소거 펄스들의 크기 및/또는 지속기간은 도9d 보다 도9c에서 더 작을 수 있다.

소거 펄스들은 낸드 스트링들의 일측 혹은 양측 단부들에 인가되며 그리고 검증 펄스들은 워드라인 층들을 통하여 메모리 셀들의 제어 게이트들에 인가된다. 소거 동작은 다수의 소거-검증 이터레이션들을 포함할 수 있다. 각각의 소거-검증 이터레이션은 소거 부분 및 이에 후속하는 검증 부분을 포함할 수 있다. Vv_Er의 크기를 갖는 예시적인 검증 펄스(951)가 소거 펄스(452)를 후속한다. 소거 부분에서, 소거 펄스 혹은 전압이 낸드 스트링의 일측 혹은 양측 단부들에 인가된다. 각각의 소거 부분은, 준비 단계에서 인가되는 Vsg 크기의 제 1 부분 및 차지 업 및 소거 단계들에서 인가되는 Verase 크기의 제 2 부분을 가질 수 있는바 이에 대해서는 후술한다. Verase_initial 은 초기 소거 펄스(941)의 크기이다. 소거 펄스들(942, 943, 944, 945)은 Verase2, Verase3, Verase4, Verase5 의 크기를 각각 갖는다. 소거 펄스들은 dVerase1의 스텝 사이즈를 따라 증가된다. Verase2는 후속 소거 전압을 나타낼 수 있으며, 그리고 Verase3, Verase4, 및 Verase5는 적어도 하나의 추가 소거 전압을 나타낼 수 있다.

따라서, 일 접근법에서, 소거 펄스들은 각각의 이터레이션에서 크기가 스텝 업될 수 있다. 검증 부분에서는, 소거될 예정인 선택된 메모리 셀들의 Vth 가 Vv_Er 아래로 강하했는지의 여부가 판별된다. 이러한 것은, Vv_Er의 워드라인 전압이 선택된 메모리 셀들에 인가되는 때에, 선택된 메모리 셀들이 전도성 상태인지를 여부를 판별하는 것을 포함할 수 있다. 만일, 선택된 메모리 셀들이 전도성 상태라면, Vth < Vv_Er 이며 그리고 선택된 메모리 셀들은 완전히 소거된다. 만일 선택된 메모리 셀들이 비-도통 상태라면, Vth > Vv_Er 이며 그리고 선택된 메모리 셀들은 아직 완전히 소거된 것이 아니다.

도9d는 도5d를 따라 소거 동작에서 일련의 소거 펄스들(961, 962) 및 검증 펄스(963)를 도시한다. Verase_initial_a 은 초기(initial)(제 1) 소거 펄스의 크기이며 그리고 Verase2는 후속(제 2) 소거 펄스의 크기이다. 스텝 사이즈는 dVerase2 이다. 일례로서, 펄스 폭들은 도9c에 비해 더 큰데, 왜냐하면 소거 동적은 2개의 소거 펄스들로 완료하는 것이 목적이기 때문이다. 일 접근법에서, 제 2 소거 펄스 이후에는 그 어떤 검증 펄스도 인가되지 않는데, 왜냐하면 소거 동작이 성공적으로 완료되었다라고 가정되기 때문이다. 선택적으로는 적어도 하나의 추가 소거 전압에 후속하여 추가 검증 펄스들이 인가될 수 있다(소거 동작을 완료하는데 필요하다면).

도10a는 4개의 데이터 상태들을 구비한 임계 전압(Vth) 분포를 도시하며, 판독 전압들과 검증 전압들이 도시된다. 분포들(1001, 1002, 1003 및 1004)은 소거된(Er) 상태, A 상태, B 상태 및 C 상태를 각각 나타낼 수 있다. 검증 레벨들은, Vv_Er, Vva, Vvb 및 Vvc 이다. 판독 레벨들은 VrA, VrB 및 Vrb 이다. 이것은 메모리 셀들의 세트를 프로그래밍한 이후에 도달되는 분포이다

도10b 내지 도10d는 도5d를 따른 소거 동작 동안 도10a의 Vth 분포에서의 변화를 도시한다. 이 경우, 소거 동작은 2개의 소거 펄스들 이후에 완료되도록 의도되었다.

도10b에서, 초기 소거 펄스가 인가된 이후에, Vth 분포(1005)는 A,, B, 및 C 상태를 나타낸다. Vth 분포는 상대적으로 넓다. 몇몇 메모리 셀들은 Vv_Er 보다 아래인 Vth 를 가질 수 있는 반면에, 다른 것들은 Vv_Er 보다 높은 Vth 를 가질 수 있다. 후속하는 소거 펄스의 최적의 크기를 적응적으로 판별하기 위하여, 가장 느리게 소거되는 메모리 셀들의 Vth 와 Vv_Er 사이의 거리가 고려된다. 이를 위하여, 워드라인 층들에 인가되는 Vr1, Vr2, 및 Vr3와 같은 판독 비교 레벨들을 이용하여, 하나 이상의 판독 동작들이 수행될 수 있다. Vth 분포(1005)의 상부 꼬리를 식별하는 것이 목적이다. Vr2를 이용하여 판독이 수행되는 때, 많은 메모리 셀들이 Vth > Vr2 를 갖는 것으로 결론된다. 하지만, Vr3를 이용하여 판독이 수행되는 경우, 전무(no)하거나 혹은 아주 적은(few) 메모리 셀들이 Vth > Vr3 를 갖는 것으로 결론된다. 따라서, 이들 2개의 판독 레벨들 사이에는 상부 꼬리가 존재한다. 일례로서, Vr3은 상부 꼬리를 나타낼 수 있으며, 그리고 상부 꼬리와 Vv_Er 사이의 거리는 V3 - Vv_Er 이다. 후속 소거 펄스의 최적의 크기는 dVth/dVerase의 기울기 및 V3 - Vv_Er 에 기초하여 결정될 수 있다.

일 접근법에서, 판독 전압들은 상대적으로 낮은 레벨에서 시작할 수 있으며 그리고 상부 꼬리가 구별될 때까지 증분적으로 증가될 수 있다. 다른 접근법에서, 판독 전압들은 상부 꼬리에 근접한 것으로 여겨지는 레벨에서 시작할 수 있다. 다음으로, 각각의 판독 결과에 기초하여, 다음번 판독 레벨이 더 높게 혹은 더 낮게 동적으로 조절될 수 있다.

도10c는 프레시(fresh) 메모리 디바이스에 대한 Vth 분포(1005) 및 싸이클(cycled) 메모리 디바이스에 대한 Vth 분포(1006)를 나타낸다. 싸이클(cycled) 메모리 디바이스의 경우, Vth 는 프레시 메모리 디바이스의 경우와 같이 깊지는 않다. 따라서, 싸이클(cycled) 메모리 디바이스의 상부 꼬리는 프레시 메모리 디바이스의 경부 보다 높다. 이 경우, Vr5가 상부 꼬리를 나타내는지를 판별하도록, Vr4 및 Vr5를 이용하여 추가적인 판독 동작들이 수행된다.

도10d는 후속 소거 펄스가 인가된 이후의 프레시 메모리 디바이스에 대한 Vth 분포(1007)를 도시한다. 이 경우, 후속 소거 펄스의 최적의 크기로 인하여, 실질적으로 모든 메모리 셀들이 Vv_Er 보다 아래인 Vth 를 갖는다. 선택적으로는, 가장 깊숙히 소거된 메모리 셀들의 Vth 를 증가시키도록, Vv_sp 의 검증 레벨을 이용하여 소프트 프로그래밍 프로세스가 수행될 수 있으며, 그 결과 Vth 분포(1001)이 얻어질 수 있다.

도11a-11e는 도5c를 따른 소거 동작 동안에 도10a의 Vth 분포에서의 변화를 도시한다. 전술한 바와 같이, 상기 프로세스는 통상적으로 다수의 소거-검증 이터레이션들을 수반하며, 여기서 Vth 는 증분적으로 감소된다.

도11a는 제 1 소거 펄스 이후에 A, B, C 상태 메모리 셀들 각각에 대한 Vth 분포들(1101, 1102, 1103)을 도시한다.

도11b는 제 2 소거 펄스 이후에 A, B, C 상태 메모리 셀들 각각에 대한 Vth 분포들(1111, 1112, 1113)을 도시한다.

도11c는 제 3 소거 펄스 이후에 A, B, C 상태 메모리 셀들 각각에 대한 Vth 분포들(1121, 1122, 1123)을 도시한다.

도11d는 제 4 소거 펄스 이후에 A, B, C 상태 메모리 셀들 각각에 대한 Vth 분포들(1131, 1132, 1133)을 도시한다.

도11e는 제 5 소거 펄스(최종 소거 펄스) 이후에 A, B, C 상태 메모리 셀들 각각에 대한 Vth 분포들(1141, 1142, 1143)을 도시한다. 마지막으로, 소프트 프로그래밍 이후에 Vth 분포(1001)이 얻어진다.

도12a-12e는 도9c 및 도9d에 상응하는, 소거 동작의 소거-검증 이터레이션의 소거 부분에서 전압들을 도시한다. 수평축 상의 시간 대 수직축 상의 전압 변화를 보여주는 다른 플롯들이 제공된다. 상기 플롯들은 시간-정렬되지만, 반드시 축척대로 그려진 것은 아니다. 범용성을 위해, 전체 블록 혹은 일부 블록이 소거될 수 있다. 일부 블록은 하나 이상의 서브-블록들(각각의 서브-블록은 낸드 스트링들의 세트를 포함함) 및 하나 이상의 워드라인 층들을 포함할 수 있다. "선택된" 이라는 용어는, 서브-블록들, 낸드 스트링들 혹은 워드라인 층들과 관련되며 그리고 소거되는 메모리 셀들을 나타낸다. 이와 유사하게, "선택되지 않은" 이라는 용어는 서브-블록들, 낸드 스트링들 혹은 워드라인 층들과 관련되며 그리고 소거되지 않는 메모리 셀들을 나타낸다. 또한, 소거 동작은 일측형(one-sided)(여기서 Verase는 비트라인을 통해 낸드 스트링들의 드레인 단부들에 인가됨) 혹은 양측형(two-sided)(여기서 Verase는 소스라인을 통해 낸드 스트링들의 소스 단부들에도 또한 인가됨)일 수 있다.

소거 동작은 3개의 단계들을 포함할 수 있다. 준비 단계(PP), 차지 업 단계(CUP), 및 소거 단계(EP)가 그것이다. 시간 간격 t0-t3의 준비 단계에서 전압들의 설정은 다음과 같다. Vbl(낸드 스트링들의 선택된 세트들): Vss에서 Vsg로 증가함(파형 1200), Vsl(블록내의 모든 낸드 스트링들에 공통임): Vss에서 Vsg로 증가함(파형 1200), Vsgs(비선택 서브-블록): 플로팅(파형 1204), Vsgd(선택된 서브-블록): Vss에서 Vsg로 증가함(파형 1206), Vsgd(비선택 서브-블록): 플로팅(파형 1204), 선택된 워드라인들: 플로팅(파형 1214, 및 비선택 워드라인들: 플로팅(파형 1216). 만일, 블록 내의 모든 낸드 스트링들이 소거를 위해 선택된다면, 양측형 소거 동안에 금지된 낸드 스트링들이 존재하지 않을 것이다.

선택된 서브-블록은 하나 이상의 선택된 낸드 스트링들을 구비한 서브-블록이며, 그리고 비선택 서브-블록은 모든 비선택 낸드 스트링들을 구비한 서브-블록이다.

긴 점선은 도12a - 도12c 및 도12e 에서 플로팅 전압을 나타내며 그리고 직선 혹은 짧은 점선은 구동 전압을 나타낸다.

시간 간격 t3-t6의 차지 업 단계(CUP)에서 전압들의 설정은 다음과 같다.Vbl(낸드 스트링들의 선택된 세트들): Verase 로 상승함(파형 1200), Vsl: Verase로 상승함(파형 1200), Vsgs(선택된 서브-블록), Vsg(파형 1206), Vsgs(비선택 서브-블록): 플로팅(파형 1204), Vsgd(선택된 서브-블록), Vsg(파형 1206), Vsgd(비선택 서브-블록): 플로팅(파형 1204), 선택된 워드라인: 플로팅(파형 1214), 및 비선택 워드라인들: 플로팅(파형 1216).

시간 간격 t6-t9 의 소거 단계(EP)에서 전압들의 설정은 다음과 같다.

Vbl(낸드 스트링들의 선택된 세트들): Verase(파형 1200), Vsl: Verase(파형 1200), Vsgs (선택된 서브-블록): Vsg(파형 1206), Vsgs (비선택 서브-블록): 플로팅(파형 1204), Vsgd (선택된 서브-블록): Vsg(파형 1206), Vsgd (비선택 서브-블록): 플로팅(파형 1204), 선택된 워드라인: 0V로 구동됨(파형 1214) 및 비선택 워드라인들: 플로팅 (파형 1216).

Vsgs는 소스-측 선택 게이트 전압이며 Vsgd는 드레인-측 선택 게이트 전압이다.

예를 들면, Vsg는 약 5-15V일 수 있으며 그리고 Verase는 약 15-25V 이다. 준비 단계에서, 만일 Vsl 이 대략적으로 Vsgs 와 같다면, 본질적으로 그 어떤 GIDL도 SGS 트랜지스터로부터 생성되지 않을 것이다. SGS 트랜지스터로부터 GIDL을 생성하기 위해서는, Vsl 은 가령, 수 볼트(적어도 약 4-6 볼트) 정도의 충분한 마진 만큼 Vsgs를 초과할 필요가 있다. 이와 유사하게, Vbl 은 대략적으로 Vsgd와 같으므로, 본질적으로 그 어떤 GIDL도 SGD 트랜지스터로부터 생성되지 않을 것이다. SGD 트랜지스터로부터 GIDL을 생성하기 위해서는, Vbl 은 충분한 마진 만큼 Vsgd를 초과할 필요가 있다.

Vbody(도12c의 파형 1208)는 선택된 낸드 스트링의 보디(예컨대, 폴리실리콘 보디)의 전위를 나타낸다. 상기 보디는 준비 단계에서 초기 레벨까지 빠르게 차지 업된다. 차지 업 단계에서 더 높은 레벨의 GIDL 이 생성되며 그리고 보디는 더 높은 레벨로 차지 업된다. 비선택 낸드 스트링의 경우, Vbody는 이처럼 많이 차지 업되지 않으며 그리고 약 0V와 선택된 낸드 스트링들에 대한 초기 레벨 사이에 있을 것이다.

Vth (도12d의 파형 1212)는 선택된 메모리 셀의 임계전압이다. 이것은 소정의 비-제로 레벨 예컨대, 0V 보다 위, 아마도 A, B, C 상태에서 1-6V 일 것이다. Vwl_selected(도12e의 파형 1214)은 소거될 하나 이상의 선택된 메모리 셀들과 통신하는 선택된 워드라인(예컨대, 워드라인 층 혹은 부분)의 전압이다. Vwl_unselected (도12e의 파형 1216)은 소거가 금지되는, 하나 이상의 비선택 메모리 셀들과 통신하는 비선택된 워드라인(예컨대, 워드라인 층 혹은 부분)의 전압이다.

차지 업 단계에서, 양측형 소거의 경우, Vsl 및 Vbl 은 Verase 로 스텝 업된다(파형 1200). 그 결과, Vgd(SGD 혹은 SGS 선택 게이트들의 드레인-게이트 전압)가 충분히 높게 증가하며 따라서 GIDL이 SGS 및 SGD 선택 게이트들에서 생성되어, 보디(Vbody)를 차지 업한다. Verase는 소거 전압이 되는 것을 간주되는바, 이것은 Vsg 보다 충분히 높아서, 상당한 양의 GIDL이 원하는 시간 동안 원하는 양 만큼 보디를 차지업하게 할 수 있다. 실제적으로, 전술한 바와 같이, Verase는 Vsg를 적어도 대략 4-6V 만큼 초과할 수 있으며 아마도 대략 10-15V 이다. Verase는 15-25V의 범위를 가질 수 있다.

Vbody는 Verase와 유사한 크기, 아마도 0-2V 낮은 크기를 가질 수 있다. Vbody에서의 상승은 플로팅 워드라인들에 커플링되며 따라서 Vwl_selected 및 Vwl_unselected 는 Vbody 와 함께 상승한다. Vwl_selected 및 Vwl_unselected 는 Vbody 와 유사한 크기를 가질 수 있거나 아마도 약간 낮을 수 있다.

소거 단계에서, Vwl_selected 는 전하 포획층 내부로 홀들을 부가하도록 t6-t7 에서 0V 등의 낮은 레벨로 구동되며, 선택된 메모리 셀들의 Vth 를 낮춘다(파형 1212 참조). Vwl_unselected 는 계속해서 플로팅되며 따라서 비선택 메모리 셀들의 경우 홀들은 전하 포획층에 부가되지 않는다.

일측형 소거에서, 준비 단계의 전압 설정들은 다음과 같다. Vbl (낸드 스트링들의 선택된 세트들): Vss 에서 Vsg 로 상승함 (파형 1200); Vbl (낸드 스트링들의 금지된 세트들): Vsg+Δ (파형 1202); Vsl (모든 낸드 스트링들에 공통): Vsg+Δ (파형 1202); Vsgs (선택된 서브-블록): Vsg (파형 1206); Vsgs (비선택 서브-블록): 플로팅 (파형 1204); Vsgd (선택된 서브-블록): Vss 에서 Vsg 로 상승함 (파형 1206); Vsgd (비선택 서브-블록): 플로팅 (파형 1204); 선택된 워드라인들: 플로팅 (파형 1214); 및 비선택 워드라인들: 플로팅 (파형 1216).

차지 업 단계에서 전압 설정들은 다음과 같다. Vbl (낸드 스트링들의 선택된 세트들): Verase 로 상승함 (파형 1200); Vbl (낸드 스트링들의 금지된 세트들): Vsg+Δ (파형 1202); Vsl: Vsg+Δ (파형 1202); Vsgs (선택된 서브-블록): Vsg (파형 1206); Vsgs (비선택 서브-블록): 플로팅 (파형 1204); Vsgd (선택된 서브-블록): Vsg (파형 1206); Vsgd (비선택 서브-블록): 플로팅 (파형 1204); 선택된 워드라인들: 플로팅 (파형 1214); 및 비선택 워드라인들: 플로팅 (파형 1216).

소거 단계에서 전압 설정들은 다음과 같다. Vbl (낸드 스트링들의 선택된 세트들): Verase (파형 1200); Vbl (낸드 스트링들의 금지된 세트들): Vsg+Δ (파형 1202); Vsl: Vsg+Δ (파형 1202); Vsgs (선택된 서브-블록): Vsg (파형 1206); Vsgs (비선택 서브-블록): 플로팅 (파형 1204); Vsgd (선택된 서브-블록): Vsg (파형 1206); Vsgd (비선택 서브-블록): 플로팅 (파형 1204); 선택된 워드라인들: 0 V 로 다운 구동됨(파형 1214); 및 비선택 워드라인들: 플로팅 (파형 1216).

일 측면의 소거에서, 파형 1202에서 표시된 것처럼,

이다. 또한, NAND 스트링들의 금지된 세트들에 대해

(파형 1202)이다.

이거나 또는 일부 다른 하부 전압은 소거-금지 전압으로 고려된다-극그것은 DL의 충분한 양이 바디를 차지 업하도록 Vsg보다 충분히 더 높지 않다.

를 적용함으로써(여기서, △(델타)는 금지된 비트 라인들 및 소스 라인들 모두에 대해 약 0 내지 2V이다), 여러 이점들이 달성된다. 먼저, 어떤 GIDL도 상기 금지된 비트 라인 및 NAND 스트링 상의 소스 라인 측들 모두에서 결코 발생되지 않을 것이다. 더 양호한 선택 게이트 오프가 달성된다. 둘째, 금지된 NAND 스트링들에 대해,

는, SGD 및 SGS 모두 컷 오프되고, 누설이 최소화되도록

는 충분히 높다. 셋째,

는 금지된 NAND 스트링들에서 어떤 소거를 발생시키는 것을 피하기 위해 충분히 낮다. 다른 어프로치들은 가능할 수 있지만 덜 유리할 수 있다. 예를 들어, 금지된 비트 라인에 낮은 전압, 예를 들어, OV를 적용하는 동안 소스 라인 및 SGS 선택 게이트를 플로팅하는 것은, 선택된 비트 라인으로부터 금지된 비트 라인에 직접적인 누설 경로를 초래할 수 있다.

GIDL이 한 측면의 소거에서 선택된 NAND 스트링들의 드레인 단부에서만 발생기에, Vbody는, GIDL이 선택된 NAND 스트링들의 드레인 단부 및 소스 단부에서 발생되는 것과 비교하여 약간 더 느리게 차지 업 할 수 있지만, 이는 소거 동작을 명확하게 손상시키지 않는다.

도 13a 내지 도 13c는 도 9c 및 도 9d와 같이, 소거 동작의 소거-식별 반복의 식별 부분에서의 전압들을 도시한다. 서로 다른 플롯들은, 수평축에서의 시간 대 수직축들에서의 전압에서의 변화들을 나타내는 것으로 제공된다. 상기 프롯들은 시간-조정되지만 반드시 비례하지는 않는다. 식별 부분 동안, 상기 선택된 메모리 셀들의 임계 전압들이 소거-식별 테스트를 통과하는지 여부를 결정하기 위해 NAND 스트링들의 선택된 세트들이 감지 회로를 사용하여 감지되는 것으로 소거-식별 테스트가 수행된다. 소거-식별 테스트는, 선택된 메모리 셀들의 임계 전압이 Vv_Er 아래에 존재할 때 통과된다.

감지 동안, Vbl은, 감지 전압인 Vsense(도 13a에서의 파형 1300)으로 설정된다. Vsgs 및 Vsgd(도 13b에서의 파형 1302)은 자신들을 도전성으로 렌더링하는 Vsg와 같은 레벨로 설정된다. Vsgs 및 Vsgd는 동일하거나 서로 다른 레벨들로 설정될 수 있다. Vwl_unselected(도 13c에서 파형1304)는, 선택되지 않은 메모리 셀들을 도전성 상태로 렌더링하기 위해 충분히 높은 레벨, 예를 들어, 8V로 설정된다. Vwl_selected(도 13c에서 파형 1306)는 Vv_Er로 설정된다.

하나의 어프로치에서, 상기 식별 부분은 한번에 하나의 서브-블록에서 선택된 NAND 스트링들에 대해 소거-식별 테스트를 수행하는 것을 포함한다. 통상적으로, 각 NAND 스트링은 다른 NAND 스트링들로부터 개별적으로 식별되고, 그리고 상기 식별하는 것은 서브-블록에서 서로 다른 NAND 스트링들에 대해 동시에 발생한다.

도 14a는 플레시 메모리 디바이스(라인 1402) 및 사이클링된 메모리 디바이스(라인 1400)에 대해 임계치 전압 대 소거 전압의 관측된 행동을 나타내는 플롯이다. 각 라인의 기울기는 dVth/dVerase이다. 이러한 시나리오에서, 소거 펄스 Verase는 메모리 셀들의 세트에 적용되고, 발생된 Vth가 측정된다. 이는, Verase의 서로 다른 값들에 대해, 그리고 플레시 메모리 디바이스 및 사이클링된 메모리 디바이스에 대해, 행해진다. 상기 플레시 디바이스에 대해, 상대적으로 낮은 Vth가 달성되도록 상기 소거 속도는 상대적으로 높다. 사이클링된 디바이스에 대해, 상대적으로 높은 Vth가 달성되도록 상기 소거 속도는 상대적으로 높다. 더욱이, 상기 기울기는 상기 사이클링된 메모리 디바이스에 대해 더 낮다. 언급된 것처럼, 이렇나 변화들이 고려되지 않으면, 소거 루프들의 수는 증가할 수 있고, 증가된 소거 시간을 초래한다.

도 14b는, 도 14a와 동일하게 p-e 사이클들의 함수로서, 임계치 전압/소거 전압의 기울기에서 변화의 관측된 행동을 나타내는 플롯이다. 플레시 메모리 디바이스는 점 1403에 대응하고, 사이클링된 메모리 디바이스는 점 1401에 대응한다. 언급된 것처럼, 슬로프의 크기는 p-e 사이클들의 수가 증가할수록 더 낮아진다.

도 14c는 루프 카운트의 함수로서, 임계치 전압/소거 전압의 기울기에서의 변화의 제어 설정을 나타내는 플롯이다. 루프 카운트가 증가할수록 상기 기울기가 증가한다.

도 14d는 Vpgm_initial의 함수로서, 임계치 전압/소거 전압의 기울기에서 변화의 제어 설정을 나타내는 플롯이다. Vpgm_initial이 증가할수록 기울기가 증가한다.

도 14e는 p-e 사이클들의 함수로서 소거 전압인, dVerase의 스텝 크기의 제어 설정을 나타내는 플롯이다. p-e 사이클들의 카운트가 증가할수록, dVerase는 감소될 수 있다. 하나의 어프로치에서, 초기 소거 전압은, dVerase가 감소할 때조차 고정된다. 대안으로, 초기 소거 전압은 또한 p-e 사이클들의 함수로서 증가할 수 있다.

일반적으로, p-e 사이클들의 단일 카운트는 메모리 셀들의 전체 블록 또는 어레이에 대해 유지될 수 있다. 하지만, 소거 동작은 하나 이상의 선택된 워드 라인 층들을 포함할 수 있고, 그리고 대안으로 p-e 사이클들의 개별 카운트는 각 워드 라인 층에 대해 또는 공통의 메모리 홀 직경을 갖는 워드 라인들을 층들의 그룹들에 대해 유지될 수 있다. 또한, 하나(예를 들어, 단지 하나)의 워드 라인 층의 메모리 셀들이 소거되면, 상기 워드 라인 층의 p-e 사이클들의 카운트는 dVerase로 설정하기 위해 사용될 수 있다. 다수의 선택된 워드 라인 층들(모든 워드 라인층들 또는 모든 워드 라인 층들보다 적은)의 메모리 셀들이 소거되면, p-e 사이클들의 표시된 카운트는 예를 들어, 다수의 워드 라인 층들의 카운트들의 평균 또는 중간값에 기초하여 결정될 수 있다. 이러한 방식으로, 소거 동작은 특정 메모리 셀들의 특성들이 소거되는 것으로 맞춰질 수 있다.

도 14f는, 프로그래밍 동작 동안 결정되는 루프 카운트의 함수로서, 소거 전압 dVerase의 스텝 크기의 제어 설정을 나타내는 플롯이다. 루프 카운트가 감소되면, 상기 소거 전압에 대한 대응하는 스텝 크기는 증가한다.

단일 루프 카운트는 메모리 셀들의 전체 블록 또는 어레이에 대해 사용될 수 있다. 또는, 개별 루프 카운트는 서로 다른 워드 라인 층들에 대해 유지될 수 있다. 사실, 서로 다른 워드 라인 층들의 메모리 셀들은 메모리 홀 직경에서 변화들에 기초하여 서로 다른 프로그램 속도들을 가질 수 있다. 프로그래밍 속도는 메모리 홀들의 더 좁은 부분에 인접하는 메모리 셀들에 대해 더 빨라진다(그리고 루프 카운트가 더 낮아질 수 있다). 소거 속도는, 프로그래밍 속도가 더 빨라질 때 더 느려질 것이다.

하나(예를 들어, 단 하나)의 워드 라인 층의 메모리 셀들이 소거되면, 상기 워드 라인 층의 루프 카운트는 dVerase를 설정하기 위해 사용될 수 있다. 다수의 선택된 워드 라인 층들(모든 워드 라인 층들 또는 모든 워드 라인 층들보다 더 적은)의 메모리 셀들이 소거되면, 대표적인 루프 카운트는 예를 들어, 다수의 워드 라인 층들의 루프 카운트들의 평균 또는 중간값을 사용하는 것을 기초로 결정될 수 있다.

도 14g는, 프로그래밍 동작 동안 결정되는 Vpgm_intial의 함수로서, 소거 전압 dVerase의 스텝 크기의 제어 설정을 나타내는 플롯이다. p-e 사이클들의 높은 카운트를 나타내는 Vpgm_initial이 감소할 때, dVerase는 다르게 발생하는 더 느린 소거를 보상하도록 증가될 수 있다.

단일의 Vpgm_initial은 메모리 셀들의 전체 블록 또는 어레이에 대해 사용될 수 있다. 또는, 개별 Vpgm_initial은, 서로 다른 워드 라인 층들이 메모리 홀 직경에서 변화들에 기초한 서로 다른 프로그램 속도들을 가지기 때문에, 서로 다른 라인 층들에 대해 유지될 수 있다. 하나(예를 들어, 단 하나)의 워드 라인 층의 메모리 셀들이 소거되면, 그러한 워드 라인 층의 Vpgm_initial은 dVerase을 설정하기 위해 사용될 수 있다. 다수의 선택된 워드 라인 층들(모든 워드 라인 층들 또는 모든 워드 라인 층들보다 더 적은)의 메모리 셀들이 소거되면, 대표적인 Vpgm_initial은 예를 들어, 다수의 워드 라인 층들의 초기 전압들의 평균 또는 중간값을 사용하는 것을 기초로 결정될 수 있다.

도 14h는 프로그래밍의 초기 양을 수행하기 위해 요구되는 프로그램 루프들의 수의 함수로서 Vpgm_ref(실선)의 관측된 행동 및 Vpgm_initial(점선)의 제어 설정을 나타내는 플롯이다. 프로그램 루프들의 더 높은 수는 더 낮은 프로그래밍 속도를 갖는 메모리 셀들과 연관된다. 이러한 것은, 메모리 홀의 상대적으로 더 넓은 부분들에서의 메모리 셀들이고, 그리고 상대적으로 더 작은 수의 p-e 사이클들을 경험하는 메모리 셀들이다. 더 낮은 수의 프로그램 루프들은 더 빠른 프로그램 속도를 갖는 메모리 셀들과 연관된다. 이러한 것은, 메모리 홀의 상대적으로 더 좁은 부분들에서의 메모리 셀들이고(도 14i 참조), 그리고 상대적으로 더 많은 수의 p-e 사이클들을 경험하는 메모리 셀들이다. 이러한 예에서, Vpgm_ref와 Vpgm_initial 사이에서 고정된 오프셋이 존재한다. 또한, Vpgm_ref > Vpgm_initial이다.

이러한 오프셋은, 프로그래밍의 초기 양을 결정하기 위해 사용되는 식별 레벨(예를 들어, VvINT) 및 Vpgm_initial로부터의 프로그램 패스를 시작할 때 사용되는 가장 낮은 타겟 데이터 상태의 식별 레벨(예를 들어, VvA)의 함수이다. VvINT > VvA라면, 메모리 셀들의 Vth가 VvINT에 도달하도록 하기 위해 사용되는 프로그래밍의 양은, 메모리 셀들의 Vth가 VvA에 도달하도록 하는데 요구되는 프로그램보다 더 많다. 따라서, Vpgm_initial은 도시된 것처럼, 오프셋만큼 Vpgm_ref보다 작아야한다. VvINT < VvA라면, 메모리 셀들의 Vth가 VvINT에 도달하도록 하기 위해 사용되는 프로그래밍의 양은, 메모리 셀들의 Vth가 VvA에 도달하도록 하는데 요구되는 프로그램보다 더 적다. 따라서, Vpgm_initial은 Vpgm_ref보다 더 크다.

다른 어프로치에서, Vpgm_initial이 루프 카운트 및 Vpgm_ref의 비선형 함수가 되도록 루프 카운트의 함수로서 변할 수 있다.

도 14i는 Dmh의 함수로서 프로그래밍의 초기 양을 수행하도록 요구되는 다수의 프로그램 루프들의 관측된 행동을 나타내는 플롯이다.

도 14j는 프로그램-소거(p/e) 사이클들의 함수로서 프로그래밍의 초기 양을 수행하는데 요구되는 다수의 프로그램 루프들의 의 관측된 행동을 나타내는 플롯이다. 루프 카운트(LC)는 p-e 사이클의 수가 감소할수록 증가한다.

따라서, 일 실시예에서, 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법은: 상기 3D 적층된 비-휘발성 메모리 디바이스에서 프로그램-소거 사이클들의 양을 나타내는 데이터를 액세스하는 단계 - 상기 3D 적층된 비-휘발성 메모리 디바이스는 교대하는 워드 라인 및 유전체 층들과 상기 층들을 통해 연장하는 메모리 홀들에서 형성되는 메모리 셀들의 복수의 NAND 스트링들을 포함하며, 각 메모리 셀은 상기 워드 라인 층들 중 하나에 의해 형성되는 제어 게이트를 갖고, 그리고 각 NAND 스트링은 드레인 단부 및 소스 단부를 포함하고 - 와; 하나 이상의 선택된 워드 라인 층들의 선택된 메모리 셀들의 소거 동작에 관련하여, 상기 NAND 스트링들의 드레인 단부들 또는 소스 단부들의 적어도 하나에 차례로 복수의 소거 전압들을 적용하는 단계를 포함하고, 상기 선택된 메모리 셀들의 임계 전압들이 더 낮게 구동되도록, 하나 이상의 선택된 워드 라인 층들의 전압이 더 낮게 구동된 후, 각 소거 전압은 충전된 상태로 상기 NAND 스트링들의 각 바디들을 충전하고, 상기 복수의 소거 전압들은 초기 소거 전압 및 상기 데이터에 기초하여 스텝 크기만큼 초기 소거 전압으로부터 스텝 업된 후속의 소거 전압을 포함하며, 그리고 프로그램-소거 사이클들의 양이 상대적으로 높을 때 상기 스텝 크기는 상대적으로 높다.

다른 실시예에서, 3D 적층된 비-휘발성 메모리 디바이스는: 교대하는 워드 라인 및 유전체 층들과 상기 층들을 통해 연장하는 메모리 홀들에서 형성되는 메모리 셀들의 복수의 NAND 스트링들 - 각 메모리 셀은 상기 워드 라인 층들 중 하나에 의해 형성되는 제어 게이트를 갖고, 그리고 각 NAND 스트링은 드레인 측 및 소스 측을 포함하고 - 과; 그리고 상기 스택에 관련된 제어 회로를 포함한다. 상기 제어 회로는: 3D 적층된 비-휘발성 메모리 디바이스에서 프로그램-소거 사이클들의 양을 나타내는 데이터를 액세스하고, 하나 이상의 선택된 워드 라인 층들의 선택된 메모리 셀들의 소거 동작에 관련하여, 상기 NAND 스트링들의 드레인 단부들 또는 소스 단부들의 적어도 하나에 차례로 복수의 소거 전압들을 적용하고, 상기 선택된 메모리 셀들의 임계 전압들이 더 낮게 구동되도록, 하나 이상의 선택된 워드 라인 층들의 전압이 더 낮게 구동된 후, 각 소거 전압은 충전된 상태로 상기 NAND 스트링들의 각 바디들을 충전하고, 상기 복수의 소거 전압들은 초기 소거 전압 및 상기 데이터에 기초하여 스텝 크기만큼 초기 소거 전압으로부터 스텝 업된 후속의 소거 전압을 포함하며, 프로그램-소거 사이클들의 양이 상대적으로 높을 때 상기 스텝 크기는 상대적으로 높다.

다른 실시예에서, 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법은: 상기 3D 적층된 비-휘발성 메모리 디바이스에서 프로그램-소거 사이클들의 양을 나타내는 데이터를 유지하는 단계 - 상기 3D 적층된 비-휘발성 메모리 디바이스는 교대하는 워드 라인 및 유전체 층들과 상기 층들을 통해 연장하는 메모리 홀들에서 형성되는 메모리 셀들의 복수의 NAND 스트링들을 포함하며, 각 메모리 셀은 상기 워드 라인 층들 중 하나에 의해 형성되는 제어 게이트를 갖고, 그리고 각 NAND 스트링은 드레인 단부 및 소스 단부를 포함하고 - 와; NAND 스트링들의 각 바디들을 충전하기 위해 NAND 스트링들의 드레인 단부들 또는 소스 단부들 중 적어도 하나에 초기 소거 전압을 적용하고, 그리고 상기 NAND 스트링들의 각 바디들이 충전 상태에 있을 때 하나 이상의 선택된 워드 라인 층들의 전압들을 구동함으로써 하나 이상의 선택된 워드 라인들 층들의 선택된 메모리 셀들에 대해 초기 소거 반복을 수행하는 단계 - 상기 초기 소거 반복은 선택된 메모리 셀들의 임계 전압이 임계 전압 분포보다 낮게 구동되도록 하고 - 와; 상기 임계 전압 분포의 상부 테일을 결정하기 위해 복수의 판독 동작들의 수행하는 단계와; 상기 임계치 전압 분파의 상위 테일과 소거-식별 전압 사이의 차이를 결정하는 단계와; 수정된 차이를 제공하도록 상기 데이터에 기초하여 상기 차이를 수정하는 단계 - 프로그램-소거 사이클들의 양이 상대적으로 높을 때 상기 수정된 차이는 상대적으로 높으며 - 와; 상기 초기 소거 전압과 상기 수정된 차이의 합에 기초하여 후속 소거 전압을 결정하는 단계와; 그리고 NAND 스트링들의 각 바디들을 충전하기 위해 NAND 스트링들의 드레인 단부들 또는 소스 단부들 중 적어도 하나에 후속 소거 전압을 적용하고, 그리고 상기 NAND 스트링들의 각 바디들이 충전된 상태에 있을 때 상기 하나 이상의 선택된 워드 라인 층들의 전압들을 더 낮게 구동함으로써 상기 선택된 메모리 셀들에 대한 후속 소거 반복을 수행하는 단계를 포함한다.

본 발명의 이전의 상세한 설명은 설명 및 서술의 목적으로 표현된다. 개시된 정확한 형태로 본 발명을 제한하거나 또는 배타적으로 의도되지 않는다. 많은 수정들 및 변형들은 상기의 교시의 관점에서 가능하다. 본 발명의 원리들 및 실제적인 애플리케이션들으 가장 잘 설명하기 위해 서술된 실시예들이 선택되고, 그 결과 통상의 기술자들은 고려된 특정의 사용에 가장 적합한 여러 실시예들 및 여러 수정들로 본 발명을 가장 잘 이용할 수 있다. 본 발명의 범위는 첨부된 청구범위들에 의해 정의되도록 의도된다.

Claims (15)

1. 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법으로서,
   상기 3D 적층된 비-휘발성 메모리 디바이스에서 프로그램-소거 사이클들의 양을 나타내는 데이터를 액세스하는 단계 - 상기 3D 적층된 비-휘발성 메모리 디바이스(100)는 교대하는 워드 라인 층들(WLL0-WLL23) 및 유전체 층들(D0-D24)과 상기 층들을 통해 연장하는 메모리 홀들(MH0, MH0-1, MHO-2,...,MH0-14)에서 형성되는 메모리 셀들의 복수의 NAND 스트링들(NS0, NS0-1, NSO-2,...,NS0-14)을 포함하며, 각 메모리 셀은 상기 워드 라인 층들 중 하나에 의해 형성되는 제어 게이트를 갖고, 그리고 각 NAND 스트링은 드레인 단부(232) 및 소스 단부(242)를 포함하고 - 와;
   하나 이상의 선택된 워드 라인 층들의 선택된 메모리 셀들의 소거 동작에 관련하여, 상기 NAND 스트링들의 드레인 단부들 또는 소스 단부들의 적어도 하나에 차례로 복수의 소거 전압들(Verase_initial, Verase2, Verase3, Verase4, Verase5)을 적용하는 단계를 포함하고,
   상기 선택된 메모리 셀들의 임계 전압들이 더 낮게 구동되도록, 상기 하나 이상의 선택된 워드 라인 층들의 전압이 더 낮게 구동된 후, 각 소거 전압은 충전된 상태로 상기 NAND 스트링들의 각 바디들을 충전(CH)하고, 상기 복수의 소거 전압들은 초기 소거 전압(Verase_initial) 및 상기 데이터에 기초하여 스텝 크기(dVerase1)만큼 초기 소거 전압으로부터 스텝 업된 후속의 소거 전압(Verase2)을 포함하며, 그리고 프로그램-소거 사이클들의 양이 상대적으로 높을 때 상기 스텝 크기는 상대적으로 높은 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법.
2. 제1항에 있어서,
   상기 초기 소거 전압이 상기 NAND 스트링들의 드레인 단부들 또는 소스 단부들 중 적어도 하나에 적용된 후 그리고 상기 후속의 소거 전압이 상기 NAND 스트링들의 드레인 단부들 또는 소스 단부들 중 적어도 하나에 적용되기 전에, 상기 선택된 메모리 셀들의 임계 전압 분포의 메트릭이 결정되고, 그리고 상기 스텝 크기는 상기 메트릭 및 상기 데이터에 기초하여 결정되며; 그리고
   상기 메트릭이 상대적으로 클 때, 상기 스텝 크기는 상대적으로 높은 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법.
3. 제2항에 있어서,
   상기 임계 전압 분포의 메트릭이, 상기 임계 전압 분포의 상부 테일과 소거-식별 전압 사이의 차에 기초하여 결정되는 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법.
4. 제2항 또는 제3항에 있어서,
   상기 스텝 크기는 기울기(dVth/dVerase)에 의해 분할된 상기 임계 전압 분포의 메트릭으로부터 결정되고, 상기 기울기는 상기 소거 전압에서의 변화에 대한 상기 선택된 메모리 셀들의 임계치 전압의 예측된 변화의 크기이고, 프로그램-소거 사이클들의 양이 상대적으로 높을 때 상기 기울기는 상대적으로 낮은 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법.
5. 제1항 내지 제4항 중 어느 한 항에 있어서,
   상기 프로그램-소거 사이클들의 양을 나타내는 데이터는 상기 프로그램-소거 사이클들의 카운트를 포함하고; 그리고
   상기 프로그램-소거 사이클들의 카운트가 상대적으로 높을 때 상기 스텝 크기는 상대적으로 높은 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법.
6. 제1항 내지 제5항 중 어느 한 항에 있어서,
   상기 프로그램-소거 사이클들의 양을 나타내는 데이터는, 프로그래밍 동작에서 상기 선택된 메모리 셀들의 적어도 하나의 서브 세트를 프로그래밍하기 위해 사용되는 프로그래밍 루프들의 카운트를 포함하고; 그리고
   상기 프로그래밍 루프들의 카운트가 상대적으로 낮을 때 상기 스텝 크기는 상대적으로 높은 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법.
7. 제1항 내지 제6항 중 어느 한 항에 있어서,
   상기 프로그램-소거 사이클들의 양을 나타내는 데이터는 초기 프로그램 전압(Vpgm_initial)을 포함하고, 상기 초기 프로그램 전압(Vpgm_initial)은 프로그래밍 동작에서 상기 선택된 메모리 셀들의 적어도 하나의 서브세트를 프로그래밍하기 위해 사용되는 프로그래밍 루프들의 카운트에 기초하여 조정되며; 그리고
   상기 프로그래밍 루프들의 카운트가 상대적으로 낮을 때 상기 스텝 크기는 상대적으로 높은 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법.
8. 제1항 내지 제7항 중 어느 한 항에 있어서,
   상기 하나 이상의 선택된 워드 라인 층들은 다수의 선택된 워드 라인 층들을 포함하고; 그리고
   상기 프로그램-소거 사이클들의 양을 나타내는 데이터는 상기 다수의 선택된 워드 라인 층들의 각 선택된 워드 라인 층에 대해 개별적으로 유지되는 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법.
9. 제8항에 있어서,
   상기 3D 적층된 비-휘발성 메모리 디바이스에서 상기 프로그램-소거 사이클들의 양을 나타내는 데이터는, 각 선택된 워드 라인 층에 대해 개별적으로 유지되는 데이터의 평균 또는 중간값에 기초하는 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법.
10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 복수의 소거 전압들은, 상기 후속의 소거 전압 이후 상기 스텝 크기만큼 스텝 업되는 적어도 하나의 추가적인 소거 전압(Verase3)을 포함하는 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스에서 소거하는 방법.
11. 3D 적층된 비-휘발성 메모리 디바이스로서,
    교대하는 워드 라인 층들(WLL0-WLL23) 및 유전체 층들(D0-D24)과 상기 층들을 통해 연장하는 메모리 홀들(MH0, MH0-1, MHO-2,...,MH0-14)에서 형성되는 메모리 셀들의 복수의 NAND 스트링들(NS0, NS0-1, NSO-2,...,NS0-14) - 각 메모리 셀은 상기 워드 라인 층들 중 하나에 의해 형성되는 제어 게이트를 갖고, 그리고 각 NAND 스트링은 드레인 단부(232) 및 소스 단부(242)를 포함하고 - 과; 그리고
    상기 스택에 관련된 제어 회로(110, 112, 114, 116, 122, 128, 130, 132)를 포함하며,
    상기 제어 회로는: 상기 3D 적층된 비-휘발성 메모리 디바이스에서 프로그램-소거 사이클들의 양을 나타내는 데이터를 액세스하고, 하나 이상의 선택된 워드 라인 층들의 선택된 메모리 셀들의 소거 동작에 관련하여, 상기 NAND 스트링들의 드레인 단부들 또는 소스 단부들의 적어도 하나에 차례로 복수의 소거 전압들(Verase_initial, Verase2, Verase3, Verase4, Verase5)을 적용하고, 상기 선택된 메모리 셀들의 임계 전압들이 더 낮게 구동되도록, 하나 이상의 선택된 워드 라인 층들의 전압이 더 낮게 구동된 후, 각 소거 전압은 충전된 상태로 상기 NAND 스트링들의 각 바디들을 충전하고(CH), 상기 복수의 소거 전압들은 초기 소거 전압(Verase_initial) 및 상기 데이터에 기초하여 스텝 크기(dVerase1)만큼 초기 소거 전압으로부터 스텝 업된 후속의 소거 전압(Verase2)을 포함하며, 상기 프로그램-소거 사이클들의 양이 상대적으로 높을 때 상기 스텝 크기는 상대적으로 높은 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스.
12. 제11항에 있어서,
    상기 초기 소거 전압이 상기 NAND 스트링들의 드레인 단부들 또는 소스 단부들 중 적어도 하나에 적용된 후 그리고 상기 후속의 소거 전압이 상기 NAND 스트링들의 드레인 단부들 또는 소스 단부들 중 적어도 하나에 적용되기 전에, 상기 선택된 메모리 셀들의 임계 전압 분포의 메트릭이 결정되고, 그리고 상기 스텝 크기는 상기 메트릭 및 상기 데이터에 기초하여 결정되며; 그리고
    상기 메트릭이 상대적으로 클 때, 상기 스텝 크기는 상대적으로 높은 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스.
13. 제11항 또는 제12항에 있어서,
    상기 프로그램-소거 사이클들의 양을 나타내는 데이터는 상기 프로그램-소거 사이클들의 카운트를 포함하고; 그리고
    상기 프로그램-소거 사이클들의 카운트가 상대적으로 높을 때 상기 스텝 크기는 상대적으로 높은 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스.
14. 제11항 또는 제12항에 있어서,
    상기 프로그램-소거 사이클들의 양을 나타내는 데이터는, 프로그래밍 동작에서 상기 선택된 메모리 셀들의 적어도 하나의 서브 세트를 프로그래밍하기 위해 사용되는 프로그래밍 루프들의 카운트를 포함하고; 그리고
    상기 프로그래밍 루프들의 카운트가 상대적으로 낮을 때 상기 스텝 크기는 상대적으로 높은 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스.
15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 복수의 소거 전압들은, 상기 후속의 소거 전압 이후 상기 스텝 크기만큼 스텝 업되는 적어도 하나의 추가적인 소거 전압(Verase3)을 포함하는 것을 특징으로 하는 3D 적층된 비-휘발성 메모리 디바이스.

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