KR102545044B1 - 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치 - Google Patents
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Abstract
비휘발성 메모리 장치의 데이터 소거 방법에서, 비휘발성 메모리 장치는 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함한다. 미리 정해진 주기마다 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단한다. 데이터 소거 특성이 열화된 것으로 판단된 경우에, 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 레벨을 변경하여 데이터 소거 동작을 수행한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치의 데이터 소거 방법 및 상기 데이터 소거 방법을 수행하는 비휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치는 전원 공급이 중단될 때 저장된 데이터를 상실하는지 여부에 따라 휘발성 메모리 장치(volatile memory device)와 비휘발성 메모리 장치(nonvolatile memory device)로 구분될 수 있다. 휘발성 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 또한, 최근에는 반도체 메모리 장치의 집적도를 향상시키기 위하여 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다.
본 발명의 일 목적은 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치에서 데이터 소거 동작의 특성 및 신뢰성을 향상시킬 수 있는 데이터 소거 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 데이터 소거 방법을 수행하는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서, 상기 비휘발성 메모리 장치는 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함한다. 미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단한다. 상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 레벨을 변경하여 데이터 소거 동작을 수행한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서, 상기 비휘발성 메모리 장치는 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함한다. 미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단한다. 상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 인가 시간을 변경하여 데이터 소거 동작을 수행한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 메모리 블록 및 제어 회로를 포함한다. 상기 메모리 블록은 복수의 메모리 셀들이 수직 방향으로 배치된다. 상기 제어 회로는 미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단하고, 상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 레벨을 변경하는 제1 변경 동작 및 상기 선택 트랜지스터들에 인가되는 상기 전압의 인가 시간을 변경하는 제2 변경 동작 중 적어도 하나를 수행하여 데이터 소거 동작을 수행한다.
상기와 같은 본 발명의 실시예들에 따른 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치에서는, 데이터 소거 특성이 열화된 것으로 판단된 경우에, 선택 트랜지스터들에 인가되는 전압의 레벨을 변경하는 제1 변경 동작 및 전압의 인가 시간을 변경하는 제2 변경 동작 중 적어도 하나를 수행하여 데이터 소거 동작을 수행함으로써, 데이터 소거 동작의 특성 및 신뢰성이 향상되고, 비휘발성 메모리 장치의 수명이 연장될 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 2, 3a 및 3b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 5는 도 4의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 6은 도 5를 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 7은 본 발명의 실시예들에 따른 메모리 블록을 나타내는 회로도이다.
도 8은 도 1의 데이터 소거 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 9a 및 9b는 도 8의 데이터 소거 동작을 설명하기 위한 도면들이다.
도 10은 도 1의 데이터 소거 동작을 수행하는 단계의 다른 예를 나타내는 순서도이다.
도 11a 및 11b는 도 10의 데이터 소거 동작을 설명하기 위한 도면들이다.
도 12는 도 1의 데이터 소거 동작을 수행하는 단계의 또 다른 예를 나타내는 순서도이다.
도 13a 및 13b는 도 12의 데이터 소거 동작을 설명하기 위한 도면들이다.
도 14, 15 및 16은 도 1의 데이터 소거 동작을 수행하는 단계의 또 다른 예를 나타내는 순서도들이다.
도 17은 도 1의 데이터 소거 특성이 열화되었는지 판단하는 단계의 일 예를 나타내는 순서도이다.
도 18은 도 17의 데이터 소거 특성의 열화 정도를 판단하는 단계의 일 예를 나타내는 순서도이다.
도 19는 도 1의 데이터 소거 특성이 열화되었는지 판단하는 단계의 다른 예를 나타내는 순서도이다.
도 20은 도 19의 데이터 소거 특성의 열화 정도를 판단하는 단계의 일 예를 나타내는 순서도이다.
도 21 및 22는 도 1의 데이터 소거 특성이 열화되었는지 판단하는 단계의 또 다른 예를 나타내는 순서도들이다.
도 23 및 24는 본 발명의 실시예들에 따른 메모리 블록을 나타내는 회로도들이다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 26은 도 25의 데이터 소거 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 27a 및 27b는 도 26의 데이터 소거 동작을 설명하기 위한 도면들이다.
도 28은 도 25의 데이터 소거 동작을 수행하는 단계의 다른 예를 나타내는 순서도이다.
도 29는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 30은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 31은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 2, 3a 및 3b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 5는 도 4의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 6은 도 5를 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 7은 본 발명의 실시예들에 따른 메모리 블록을 나타내는 회로도이다.
도 8은 도 1의 데이터 소거 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 9a 및 9b는 도 8의 데이터 소거 동작을 설명하기 위한 도면들이다.
도 10은 도 1의 데이터 소거 동작을 수행하는 단계의 다른 예를 나타내는 순서도이다.
도 11a 및 11b는 도 10의 데이터 소거 동작을 설명하기 위한 도면들이다.
도 12는 도 1의 데이터 소거 동작을 수행하는 단계의 또 다른 예를 나타내는 순서도이다.
도 13a 및 13b는 도 12의 데이터 소거 동작을 설명하기 위한 도면들이다.
도 14, 15 및 16은 도 1의 데이터 소거 동작을 수행하는 단계의 또 다른 예를 나타내는 순서도들이다.
도 17은 도 1의 데이터 소거 특성이 열화되었는지 판단하는 단계의 일 예를 나타내는 순서도이다.
도 18은 도 17의 데이터 소거 특성의 열화 정도를 판단하는 단계의 일 예를 나타내는 순서도이다.
도 19는 도 1의 데이터 소거 특성이 열화되었는지 판단하는 단계의 다른 예를 나타내는 순서도이다.
도 20은 도 19의 데이터 소거 특성의 열화 정도를 판단하는 단계의 일 예를 나타내는 순서도이다.
도 21 및 22는 도 1의 데이터 소거 특성이 열화되었는지 판단하는 단계의 또 다른 예를 나타내는 순서도들이다.
도 23 및 24는 본 발명의 실시예들에 따른 메모리 블록을 나타내는 회로도들이다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 26은 도 25의 데이터 소거 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 27a 및 27b는 도 26의 데이터 소거 동작을 설명하기 위한 도면들이다.
도 28은 도 25의 데이터 소거 동작을 수행하는 단계의 다른 예를 나타내는 순서도이다.
도 29는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다.
도 30은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 31은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다. 도 2, 3a 및 3b는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 설명하기 위한 도면들이다.
도 1, 2, 3a 및 3b를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법은, 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함하는 비휘발성 메모리 장치에 의해 수행된다. 비휘발성 메모리 장치 및 메모리 블록의 구체적인 구조는 도 4 내지 6을 참조하여 상세하게 후술하도록 한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서, 미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단한다(단계 S100). 상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 레벨을 변경하여 데이터 소거 동작을 수행한다(단계 S200).
상기 데이터 소거 동작은 GIDL(gate induced drain leakage) 방식에 기초하여 수행될 수 있다. 예를 들어, 상기 선택 트랜지스터들의 제1 전극(예를 들어, 드레인 전극)에 상대적으로 높은 전압을 인가하고 상기 선택 트랜지스터들의 제어 전극(예를 들어, 게이트 전극)에 상대적으로 낮은 전압을 인가함으로써, GIDL 현상을 발생시킬 수 있다. 상기 선택 트랜지스터들은 GIDL 주입(injection) 트랜지스터들로 부를 수 있다.
상기 데이터 소거 특성이 열화되었다는 것은 상기 GIDL 주입 트랜지스터들의 특성이 열화된 것을 나타낼 수 있다. 예를 들어, 상기 GIDL 주입 트랜지스터들의 특성이 열화되었다는 것은 상기 GIDL 주입 트랜지스터들의 문턱 전압이 감소한 것을 나타낼 수 있다. 상기 GIDL 주입 트랜지스터들의 문턱 전압이 감소한 경우에, 도 2에 도시된 것처럼 상기 GIDL 주입 트랜지스터들의 I-V 곡선(curve)이 CASEA에서 CASEB로 변할 수 있다. 이에 따라, 상기 GIDL 주입 트랜지스터들의 게이트 전극의 전압(Vg)이 동일 레벨(예를 들어, Vgidl)로 유지되더라도 드레인 전극의 전류(Id)가 감소할 수 있다. 다시 말하면, 동일 전압 조건에서의 GIDL 발생량이 감소하며, 따라서 상기 GIDL 주입 트랜지스터들의 문턱 전압이 감소한 경우에 상기 데이터 소거 동작이 정상적으로 수행되지 않을 수 있다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서 상기 데이터 소거 동작을 수행하는데 있어서(단계 S200), 구조적 변경 없이 상기 선택 트랜지스터들에 인가되는 상기 전압의 레벨을 변경하여 GIDL 발생량을 조절함으로써(즉, 상기 GIDL 주입 트랜지스터들에 대한 전압 가변을 통해 GIDL 발생량을 조절함으로써), 상기 데이터 소거 동작의 특성 및 신뢰성을 향상시킬 수 있다.
일 실시예에서, 상기 선택 트랜지스터들(즉, 상기 GIDL 주입 트랜지스터들)의 드레인 전극과 게이트 전극의 전압 차이를 조절하여 GIDL 발생량을 조절할 수 있다. 예를 들어, 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이가 증가할수록 상기 GIDL 발생량은 증가할 수 있다.
구체적으로, 상기 GIDL 주입 트랜지스터들의 드레인 전극의 전압을 증가시키는 경우에, 도 3a에 도시된 것처럼 상기 GIDL 주입 트랜지스터들의 I-V 곡선이 CASEB에서 CASEC로 변할 수 있다. 이 경우, 상기 GIDL 주입 트랜지스터들의 게이트 전극의 전압(Vg)이 동일 레벨(예를 들어, Vgidl)로 유지되더라도 드레인 전극의 전류(Id)가 증가하며, 이에 따라 상기 GIDL 발생량이 증가할 수 있다. 또한, 상기 GIDL 주입 트랜지스터들의 게이트 전극의 전압을 감소시키는 경우에, 예를 들어 도 3b에 도시된 것처럼 게이트 전극의 전압(Vg)을 Vgidl에서 Vgidl'로 감소시키는 경우에, 드레인 전극의 전류(Id)가 증가하며, 이에 따라 상기 GIDL 발생량이 증가할 수 있다. 추가적으로, 상기 GIDL 주입 트랜지스터들의 드레인 전극의 전압을 증가시키고 이와 함께 게이트 전극의 전압을 감소시키는 경우에도, 상기 GIDL 발생량이 증가할 수 있다. 상기 GIDL 주입 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이를 조절하는 구체적인 방식은 도 7 내지 16을 참조하여 상세하게 후술하도록 한다.
일 실시예에서, 상기 데이터 소거 특성이 열화되었는지 판단하는 상기 미리 정해진 주기는 상기 데이터 소거 동작의 수행 횟수(즉, 프로그램/소거 사이클의 수행 횟수)와 관련될 수 있다. 상기 데이터 소거 동작의 수행 횟수가 증가할수록 상기 데이터 소거 특성의 열화(즉, 상기 GIDL 주입 트랜지스터들의 문턱 전압의 감소)는 심해지며, 따라서 상기 데이터 소거 동작이 I(I는 2 이상의 자연수)회 수행될 때마다 상기 데이터 소거 특성이 열화되었는지 판단할 수 있다. 예를 들어, I=100인 경우에, 상기 데이터 소거 동작이 100회, 200회, 300회 ... 수행될 때마다 상기 데이터 소거 특성이 열화되었는지 판단할 수 있다.
다른 실시예에서, 상기 데이터 소거 특성이 열화되었는지 판단하는 상기 미리 정해진 주기는 상기 비휘발성 메모리 장치의 동작 환경의 온도 및/또는 구동 시간과 관련될 수 있다. 상기 동작 환경의 온도가 상대적으로 낮은 저온 환경 또는 상대적으로 높은 고온 환경에서 상기 데이터 소거 특성의 열화(즉, 상기 GIDL 주입 트랜지스터들의 문턱 전압의 감소)는 심해지며, 상기 저온 환경 또는 상기 고온 환경에서의 구동 시간이 J(J는 양의 실수)시간 경과할 때마다 상기 데이터 소거 특성이 열화되었는지 판단할 수 있다.
또 다른 실시예에서, 상기 데이터 소거 특성이 열화되었는지 판단하는 상기 미리 정해진 주기는 상기 데이터 소거 특성의 열화를 유발하는 다양한 요인들 중 적어도 하나와 관련될 수 있다.
한편, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법은 데이터 소거 동작을 수행하기 위한 커맨드 및 어드레스에 기초하여(예를 들어, 커맨드 및 어드레스가 수신되면) 수행될 수 있다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4를 참조하면, 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130), 데이터 입출력 회로(140), 전압 발생기(150) 및 제어 회로(160)를 포함한다.
메모리 셀 어레이(110)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 로우 디코더(120)와 연결된다. 또한, 메모리 셀 어레이(110)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(130)와 연결된다. 메모리 셀 어레이(110)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(110)는 각각 메모리 셀들을 포함하는 복수의 메모리 블록들(BLK1, BLK2, ..., BLKz)로 구분될 수 있다.
일 실시예에서, 도 5 및 6을 참조하여 후술하는 것처럼, 메모리 셀 어레이(110)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(110)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 셀 스트링들, 예를 들어 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(160)는 메모리 컨트롤러(예를 들어, 도 30의 600)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 비휘발성 메모리 장치(100)의 소거 루프, 프로그램 루프 및 독출 동작을 제어한다.
예를 들어, 제어 회로(160)는 커맨드(CMD)에 기초하여 전압 발생기(150)를 제어하기 위한 제어 신호들(CON) 및 페이지 버퍼 회로(130)를 제어하기 위한 제어 신호들(PBC)을 발생하고, 어드레스(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 발생할 수 있다. 제어 회로(160)는 로우 어드레스(R_ADDR)를 로우 디코더(120)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(140)에 제공할 수 있다.
또한, 제어 회로(160)는 본 발명의 실시예들에 따른 데이터 소거 방법을 수행하도록 로우 디코더(120), 페이지 버퍼 회로(130), 데이터 입출력 회로(140) 및 전압 발생기(150)를 제어할 수 있다.
로우 디코더(120)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결된다.
예를 들어, 소거/프로그램/독출 동작 시에, 로우 디코더(120)는 로우 어드레스(R_ADDR)에 응답하여, 복수의 워드 라인들(WL) 중 적어도 하나를 선택 워드 라인으로 결정하고, 복수의 워드 라인들(WL) 중에서 상기 선택 워드 라인을 제외한 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다. 또한, 복수의 스트링 선택 라인들(SSL) 중 적어도 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다. 추가적으로, 복수의 접지 선택 라인들(GSL) 중 적어도 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.
전압 발생기(150)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 비휘발성 메모리 장치(100)의 동작에 필요한 워드 라인 전압들(VWL)을 발생할 수 있다. 워드 라인 전압들(VWL)은 로우 디코더(120)를 통해 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인들(GSL)에 인가될 수 있다. 또한, 전압 발생기(150)는 전원 전압(PWR) 및 제어 신호들(CON)에 기초하여 소거 동작에 필요한 소거 전압(VERS)을 발생할 수 있다.
예를 들어, 소거 동작 시에, 전압 발생기(150)는 메모리 블록들(BLK1~BLKz)의 공통 소스 라인(CSL) 및/또는 비트 라인들(BL)에 소거 전압(VERS)을 인가하고, 로우 디코더(120)를 통해 하나의 메모리 블록의 모든 워드 라인들 또는 일부의 서브 블록에 해당하는 워드 라인들에 소거 허용 전압(예를 들어, 접지 전압)을 인가할 수 있다. 소거 검증 동작 시에, 전압 발생기(150)는 하나의 메모리 블록의 모든 워드 라인들에 소거 검증 전압을 인가하거나 워드 라인 단위로 소거 검증 전압을 인가할 수 있다.
페이지 버퍼 회로(130)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(130)는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(130)는 메모리 셀 어레이(110)에 프로그램 될 기입 데이터(DAT)를 저장하거나 혹은 메모리 셀 어레이(110)로부터 감지된 독출 데이터(DAT)를 저장할 수 있다. 즉, 페이지 버퍼 회로(130)는 비휘발성 메모리 장치(100)의 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작할 수 있다.
데이터 입출력 회로(140)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(130)와 연결될 수 있다. 데이터 입출력 회로(140)는 컬럼 어드레스(C_ADDR)에 응답하여, 기입 데이터(DAT)를 페이지 버퍼 회로(130)를 거쳐서 메모리 셀 어레이(110)에 제공하거나 혹은 메모리 셀 어레이(110)로부터 페이지 버퍼 회로(130)를 거쳐서 출력되는 독출 데이터(DAT)를 외부(예를 들어, 도 30의 메모리 컨트롤러(600))에 제공할 수 있다.
도 5는 도 4의 비휘발성 메모리 장치의 메모리 셀 어레이에 포함되는 메모리 블록의 일 예를 나타내는 사시도이다.
도 5를 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들어, 기판(111)은 붕소(B, boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있다. 이하에서, 기판(111)은 P-웰인 것으로 가정한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, 제1 방향(D1)을 따라 복수의 도핑 영역들(311, 312, 313, 314)이 형성된다. 예를 들어, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 N-타입의 도전체로 형성될 수 있다. 이하에서, 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로 가정한다. 그러나 복수의 도핑 영역들(311~314)은 N-타입을 갖는 것으로만 한정되지 않는다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제2 방향(D2)을 따라 신장되는 복수의 절연 물질들(112)이 제3 방향(D3)을 따라 순차적으로 제공된다. 예를 들어, 복수의 절연 물질들(112)은 제3 방향(D3)을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예를 들어, 복수의 절연 물질들(112)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 기판(111) 상에, 제2 방향(D2)을 따라 순차적으로 배치되며 제3 방향(D3)을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113)이 형성된다. 예를 들어, 복수의 필라들(113)은 복수의 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 또한, 복수의 필라들(113)은 도핑 영역들(312, 313) 사이의 기판 상에, 및 도핑 영역들(313, 314) 사이의 기판 상에도 형성된다.
일 실시예에서, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들어, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 가정한다. 그러나 각 필라(113)의 표면층(114)은 P-타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들어, 각 필라(113)의 내부층(115)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들어, 각 필라(113)의 내부층(115)은 에어 갭(air gap)을 포함할 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 복수의 절연 물질들(112), 복수의 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예를 들어, 제3 방향(D3)을 따라 제공되는 마지막 절연 물질(112)의 제3 방향(D3) 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.
도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 복수의 제1 도전 물질들(211, 221, 231, 241, 251, 261, 271, 281, 291)이 제공된다. 예를 들어, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제2 방향(D2)을 따라 신장되는 제1 도전 물질(211)이 제공될 수 있다. 구체적으로, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, 제2 방향(D2)으로 신장되는 제1 도전 물질(211)이 제공될 수 있다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, 제2 방향(D2)을 따라 신장되는 제1 도전 물질이 제공된다. 예를 들어, 절연 물질들(112) 사이에, 제2 방향(D2)으로 신장되는 제1 도전 물질들(221~281)이 제공될 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 금속 물질일 수 있다. 예를 들어, 제1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도핑 영역들(312, 313) 사이의 영역에서, 도핑 영역들(311, 312) 사이의 영역 상의 구조물과 동일한 구조물이 제공될 수 있다. 또한, 도핑 영역들(313, 314) 사이의 영역에서, 도핑 영역들(311, 312) 사이의 영역 상의 구조물과 동일한 구조물이 제공될 수 있다.
복수의 필라들(113) 상에 복수의 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, 제1 방향(D1)으로 신장된 복수의 제2 도전 물질들(331, 332, 333)이 제공된다. 제2 도전 물질들(331~333)은 제2 방향(D2)을 따라 순차적으로 배치된다. 제2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인(320)과 연결된다. 예를 들어, 드레인들(320) 및 제1 방향(D1)으로 신장된 제2 도전 물질들(331~333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예를 들어, 제2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
도 5의 예에서, 제1 도전 물질들(211~291)은 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 형성할 수 있다. 제1 도전 물질들(211~291) 중에서 워드 라인들(WL)을 형성하는 일부(예를 들어, 231~271)는 동일한 층에 속한 것들은 상호 연결될 수 있다. 제2 도전 물질들(331~333)은 비트 라인들(BL)을 형성할 수 있다.
도 6은 도 5를 참조하여 설명된 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 6에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11, NS12, NS13, NS21, NS22, NS23, NS31, NS32, NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 복수의 스트링 선택 트랜지스터들(SST1, SST2), 복수의 메모리 셀들(MC1, MC2, MC3, MC4, MC5, MC6) 및 복수의 접지 선택 트랜지스터들(GST1, GST2)을 포함할 수 있다. 예를 들어, 비트 라인들(BL1~BL3)은 도 5의 제2 도전 물질들(331~333)에 대응할 수 있고, 도 5의 도핑 영역들(311~314)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 수 있다.
스트링 선택 트랜지스터들(SST1, SST2)은 상응하는 스트링 선택 라인들(SSL11, SSL12, SSL13, SSL21, SSL22, SSL23)에 연결될 수 있다. 복수의 메모리 셀들(MC1~MC6)은 각각 상응하는 워드 라인(WL1, WL2, WL3, WL4, WL5, WL6)에 연결될 수 있다. 접지 선택 트랜지스터들(GST1, GST2)은 상응하는 접지 선택 라인들(GSL11, GSL21, GSL22, GSL23)에 연결될 수 있다. 가장 상단의 스트링 선택 트랜지스터(SST2)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 가장 하단의 접지 선택 트랜지스터(GST1)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일한 층의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL11)은 공통으로 연결되며, 접지 선택 라인들(GSL21, GSL22, GSL23) 및 스트링 선택 라인들(SSL11, SSL12, SSL13, SSL21, SSL22, SSL23)은 각각 분리될 수 있다. 동일한 반도체 층의 메모리 셀들은 워드 라인을 공유하고, 동일한 행의 셀 스트링들은 스트링 선택 라인을 공유하며, 공통 소스 라인(CSL)은 모든 셀 스트링들에 공통으로 연결될 수 있다.
수직형(또는 3차원) 메모리 셀 어레이에 대한 자세한 설명은 본 명세서에 참고 문헌으로 결합된 미국 등록 번호 7,679,133; 8,553,466; 8,654,587; 8,559,235 및 미국 공개 번호 2011/0233648에 기술되어 있다.
한편, NAND 플래시 메모리 장치에 기초하여 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 메모리 셀 어레이 및 메모리 블록을 설명하였으나, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 임의의 비휘발성 메모리 장치일 수 있다.
도 7은 본 발명의 실시예들에 따른 메모리 블록을 나타내는 회로도이다.
도 7에는 편의상 하나의 비트 라인(BL)에 연결되는 복수의 셀 스트링들(STR1, STR2, STR3, STR4)이 도시되어 있다. 도 5 및 6을 참조하여 전술한 바와 같이, 제2 방향(D2)으로 신장된 복수의 비트 라인들이 제1 방향(D1)으로 배열될 수 있다.
도 7을 참조하면, 비휘발성 메모리 장치의 메모리 블록은 복수의 셀 스트링들(STR1~STR4)을 포함하고, 복수의 셀 스트링들(STR1~STR4)의 각각은 수직 방향 또는 제3 방향(D1)으로 배치되는 복수의 메모리 셀들을 포함한다.
복수의 게이트 라인 층들에는 스트링 선택 라인들(SSL0u, SSL1u, SSL2u, SSL3u, SSL0d, SSL1d, SSL2d, SSL3d), 워드 라인들(WL0, WL1, WL2, ..., WL(K-1), WLK) 및 접지 선택 라인들(GSLd, GSL0u, GSL1u, GSL2u, GSL3u)이 형성될 수 있다. 실시예에 따라서, 인접한 워드 라인들 사이에 적어도 하나의 더미 워드 라인이 배치될 수도 있고, 하부 스트링 선택 라인들(SSL0d~SSL3d) 및 상부 접지 선택 라인들(GSL0u~GSL3u) 중 적어도 하나는 생략될 수도 있다.
일 실시예에서, 도 8 내지 13b를 참조하여 후술하는 것처럼, 소거 전압(VERS)은 공통 소스 라인(CSL)에 인가될 수 있으며, 이 경우 공통 소스 라인(CSL)과 직접 연결되고 하부 접지 선택 라인(GSLd)과 연결된 접지 선택 트랜지스터들이 도 1의 단계 S200에서의 상기 선택 트랜지스터들에 대응할 수 있다. 다른 실시예에서, 도 14 내지 16을 참조하여 후술하는 것처럼, 소거 전압(VERS)은 비트 라인(BL)에 인가될 수 있으며, 이 경우 비트 라인(BL)과 직접 연결되고 상부 스트링 선택 라인들(SSL0u~SSL3u)과 연결된 스트링 선택 트랜지스터들이 도 1의 단계 S200에서의 상기 선택 트랜지스터들에 대응할 수 있다.
도 8은 도 1의 데이터 소거 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 9a 및 9b는 도 8의 데이터 소거 동작을 설명하기 위한 도면들이다.
도 7, 8, 9a 및 9b를 참조하면, 상기 데이터 소거 동작을 수행하는데 있어서, 메모리 블록의 공통 소스 라인(CSL)에 정상 소거 레벨(VERSN)을 가지는 소거 전압(VERS)을 인가할 수 있다(단계 S210).
예를 들어, 도 9a에 도시된 것처럼, 공통 소스 라인(CSL)에 인가되는 소거 전압(VERS)의 레벨은 시간 T1에서 정상 소거 레벨(VERSN)보다 낮은 정상 GIDL 소거 레벨(VGERSN)을 가지고, 시간 T2에서 증가하여 시간 T3에서 정상 소거 레벨(VERSN)을 가질 수 있다. 다른 예에서, 도 9b에 도시된 것처럼, 공통 소스 라인(CSL)에 인가되는 소거 전압(VERS)의 레벨은 시간 TA에서 증가하여 시간 TB에서 정상 소거 레벨(VERSN)을 가질 수 있다. 도 9a의 시간 T3 및 도 9b의 시간 TB가 상기 데이터 소거 동작이 실제로 수행되는 구간을 나타낼 수 있다.
공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에, 공통 소스 라인(CSL)과 직접 연결되고 하부 접지 선택 라인(GSLd)과 연결된 상기 접지 선택 트랜지스터들의 게이트 전극(즉, 하부 접지 선택 라인(GSLd))에 정상 게이트 레벨(VGN)보다 낮은 제1 게이트 레벨(VGN-ΔVG)을 가지는 게이트 전압을 인가할 수 있다(단계 S225).
예를 들어, 도 9a 및 9b에 점선으로 도시된 것처럼, 상기 데이터 소거 특성이 열화되지 않은 경우에 하부 접지 선택 라인(GSLd)에 인가되는 상기 게이트 전압의 레벨은 시간 T2 및 TA에서 증가하여 시간 T3 및 TB에서 정상 게이트 레벨(VGN)을 가질 수 있다. 도 9a 및 9b에 실선으로 도시된 것처럼, 상기 데이터 소거 특성이 열화된 경우에 하부 접지 선택 라인(GSLd)에 인가되는 상기 게이트 전압의 레벨은 시간 T2 및 TA에서 증가하여 시간 T3 및 TB에서 제1 게이트 레벨(VGN-ΔVG)을 가질 수 있다. 이 때, 도 9a 및 9b에 도시된 것처럼 상기 게이트 전압의 증가량(즉, 증가되는 기울기)을 동일하게 유지하면서 상기 게이트 전압의 인가 시점을 지연시키는 방식으로 상기 게이트 전압의 레벨을 감소시킬 수도 있고, 도시하지는 않았지만 상기 게이트 전압의 인가 시점을 동일하게 유지하면서 상기 게이트 전압의 증가량을 변경(예를 들어, 감소)하는 방식으로 상기 게이트 전압의 레벨을 감소시킬 수도 있다.
일 실시예에서, 상기 게이트 전압의 변화량(ΔVG)은 상기 데이터 소거 특성의 열화 정도에 따라 결정되고, 상기 열화 정도가 심할수록 증가할 수 있으며, 이에 대해서는 도 17 내지 22를 참조하여 후술하도록 한다.
시간 T3 및 TB 동안 공통 소스 라인(CSL)에 정상 소거 레벨(VERSN)을 가지는 소거 전압(VERS)을 인가하고 하부 접지 선택 라인(GSLd)에 제1 게이트 레벨(VGN-ΔVG)을 가지는 상기 게이트 전압을 인가함에 따라, 상기 접지 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이가 증가하며, 따라서 상기 데이터 소거 동작이 효과적으로 수행될 수 있다. 다시 말하면, 도 8, 9a 및 9b의 실시예는 GIDL 주입 트랜지스터들의 게이트 전압을 감소시켜 GIDL 발생량을 증가시키는 도 3b의 예에 대응할 수 있다.
이 때, 상기 접지 선택 트랜지스터들은 하나의 하부 접지 선택 라인(GSLd)과 공통적으로 연결되어 있으므로, 모든 셀 스트링들(STR1~STR4)에 대하여 동일한 전압 조건으로 상기 데이터 소거 동작이 수행될 수 있다.
상술한 데이터 소거 동작이 완료되면 시간 T4 및 TC에서 소거 전압(VERS) 및 상기 게이트 전압이 감소할 수 있다.
한편, 상기 데이터 소거 동작이 수행되는 동안에, 워드 라인들(WL)에는 소거 허용 전압(VERSWL)을 인가할 수 있고, 채널(CH) 내의 전압 변화 파형은 소거 전압(VERS)의 파형과 실질적으로 동일할 수 있다.
도 10은 도 1의 데이터 소거 동작을 수행하는 단계의 다른 예를 나타내는 순서도이다. 도 11a 및 11b는 도 10의 데이터 소거 동작을 설명하기 위한 도면들이다. 이하 도 8, 9a 및 9b와 중복되는 설명은 생략한다.
도 7, 10, 11a 및 11b를 참조하면, 상기 데이터 소거 동작을 수행하는데 있어서, 메모리 블록의 공통 소스 라인(CSL)에 정상 소거 레벨(VERSN)보다 높은 제1 소거 레벨(VERSN+ΔVE)을 가지는 소거 전압(VERS)을 인가할 수 있다(단계 S215).
예를 들어, 도 11a에 점선으로 도시된 것처럼, 상기 데이터 소거 특성이 열화되지 않은 경우에 공통 소스 라인(CSL)에 인가되는 소거 전압(VERS)의 레벨은 시간 T1에서 정상 GIDL 소거 레벨(VGERSN)을 가지고, 시간 T2에서 증가하여 시간 T3에서 정상 소거 레벨(VERSN)을 가질 수 있다. 도 11a에 실선으로 도시된 것처럼, 상기 데이터 소거 특성이 열화된 경우에 공통 소스 라인(CSL)에 인가되는 소거 전압(VERS)의 레벨은 시간 T1에서 정상 GIDL 소거 레벨(VGERSN)보다 높은 제1 GIDL 소거 레벨(VGERSN+ΔVE)을 가지고, 시간 T2에서 증가하여 시간 T3에서 제1 소거 레벨(VERSN+ΔVE)을 가질 수 있다.
다른 예에서, 도 11b에 점선으로 도시된 것처럼, 상기 데이터 소거 특성이 열화되지 않은 경우에 공통 소스 라인(CSL)에 인가되는 소거 전압(VERS)의 레벨은 시간 TA에서 증가하여 시간 TB에서 정상 소거 레벨(VERSN)을 가질 수 있다. 도 11b에 실선으로 도시된 것처럼, 상기 데이터 소거 특성이 열화된 경우에 공통 소스 라인(CSL)에 인가되는 소거 전압(VERS)의 레벨은 시간 TA에서 증가하여 시간 TB에서 제1 소거 레벨(VERSN+ΔVE)을 가질 수 있다.
이 때, 도 11a 및 11b에 도시된 것처럼 소거 전압(VERS)의 증가량(즉, 증가되는 기울기)을 동일하게 유지하면서 소거 전압(VERS)의 인가 시점을 앞당기는 방식으로 소거 전압(VERS)의 레벨을 증가시킬 수도 있고, 도시하지는 않았지만 소거 전압(VERS)의 인가 시점을 동일하게 유지하면서 소거 전압(VERS)의 증가량을 변경(예를 들어, 증가)하는 방식으로 소거 전압(VERS)의 레벨을 증가시킬 수도 있다.
일 실시예에서, 소거 전압(VERS)의 변화량(ΔVE)은 상기 데이터 소거 특성의 열화 정도에 따라 결정되고, 상기 열화 정도가 심할수록 증가할 수 있으며, 이에 대해서는 도 17 내지 22를 참조하여 후술하도록 한다.
공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에, 공통 소스 라인(CSL)과 직접 연결되고 하부 접지 선택 라인(GSLd)과 연결된 상기 접지 선택 트랜지스터들의 게이트 전극에 정상 게이트 레벨(VGN)을 가지는 게이트 전압을 인가할 수 있다(단계 S220).
예를 들어, 도 11a 및 11b에 도시된 것처럼, 하부 접지 선택 라인(GSLd)에 인가되는 상기 게이트 전압의 레벨은 시간 T2 및 TA에서 증가하여 시간 T3 및 TB에서 정상 게이트 레벨(VGN)을 가질 수 있다.
시간 T3 및 TB에서 공통 소스 라인(CSL)에 제1 소거 레벨(VERSN+ΔVE)을 가지는 소거 전압(VERS)을 인가하고 하부 접지 선택 라인(GSLd)에 정상 게이트 레벨(VGN)을 가지는 게이트 전압을 인가함에 따라, 상기 접지 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이가 증가하며, 따라서 상기 데이터 소거 동작이 효과적으로 수행될 수 있다. 다시 말하면, 도 10, 11a 및 11b의 실시예는 GIDL 주입 트랜지스터들의 드레인 전압을 증가시켜 GIDL 발생량을 증가시키는 도 3a의 예에 대응할 수 있다.
도 12는 도 1의 데이터 소거 동작을 수행하는 단계의 또 다른 예를 나타내는 순서도이다. 도 13a 및 13b는 도 12의 데이터 소거 동작을 설명하기 위한 도면들이다. 이하 도 8, 9a, 9b, 10, 11a 및 11b와 중복되는 설명은 생략한다.
도 7, 12, 13a 및 13b를 참조하면, 도 12의 단계 S215는 도 10의 단계 S215와 실질적으로 동일하며, 이에 따라 도 13a 및 13b의 공통 소스 라인(CSL)의 전압 변화는 도 11a 및 11b와 실질적으로 동일할 수 있다. 도 12의 단계 S225는 도 8의 단계 S225와 실질적으로 동일하며, 이에 따라 도 13a 및 13b의 하부 접지 선택 라인(GSLd)의 전압 변화는 도 9a 및 9b와 실질적으로 동일할 수 있다. 도 12, 13a 및 13b의 실시예는 GIDL 주입 트랜지스터들의 드레인 전압을 증가시키고 동시에 게이트 전압을 감소시켜 GIDL 발생량을 증가시키는 도 3a 및 3b를 조합한 예에 대응할 수 있다.
도 14, 15 및 16은 도 1의 데이터 소거 동작을 수행하는 단계의 또 다른 예를 나타내는 순서도들이다. 이하 도 8, 9a, 9b, 10, 11a, 11b, 12, 13a 및 13b와 중복되는 설명은 생략한다.
도 7 및 14를 참조하면, 상기 데이터 소거 동작을 수행하는데 있어서, 메모리 블록의 비트 라인들(BL)에 정상 소거 레벨(VERSN)을 가지는 소거 전압(VERS)을 인가할 수 있다(단계 S230). 비트 라인들(BL)에 소거 전압(VERS)을 인가하는 동안에, 비트 라인들(BL)과 직접 연결되고 상부 스트링 선택 라인들(SSL0u~SSL3u)과 연결된 상기 스트링 선택 트랜지스터들의 게이트 전극(즉, 상부 스트링 선택 라인들(SSL0u~SSL3u))에 정상 게이트 레벨(VGN)보다 낮은 제1 게이트 레벨(VGN-ΔVG)을 가지는 게이트 전압을 인가할 수 있다(단계 S245).
도 7 및 15를 참조하면, 상기 데이터 소거 동작을 수행하는데 있어서, 메모리 블록의 비트 라인들(BL)에 정상 소거 레벨(VERSN)보다 높은 제1 소거 레벨(VERSN+ΔVE)을 가지는 소거 전압(VERS)을 인가할 수 있다(단계 S235). 비트 라인들(BL)에 소거 전압(VERS)을 인가하는 동안에, 비트 라인들(BL)과 직접 연결되고 상부 스트링 선택 라인들(SSL0u~SSL3u)과 연결된 상기 스트링 선택 트랜지스터들의 게이트 전극에 정상 게이트 레벨(VGN)을 가지는 게이트 전압을 인가할 수 있다(단계 S240).
도 7 및 16을 참조하면, 도 16의 단계 S235는 도 15의 단계 S235와 실질적으로 동일하며, 도 16의 단계 S245는 도 14의 단계 S245와 실질적으로 동일할 수 있다.
공통 소스 라인(CSL)이 비트 라인들(BL)로 변경되고 상기 접지 선택 트랜지스터들이 상기 스트링 선택 트랜지스터들로 변경되는 것을 제외하면, 도 14, 15 및 16의 실시예들은 도 8, 10 및 12의 실시예들과 각각 실질적으로 동일할 수 있으며, 비트 라인들(BL) 및 상부 스트링 선택 라인들(SSL0u~SSL3u)의 전압 파형 역시 도 9a, 9b, 11a, 11b, 13a 및 13b에 도시된 공통 소스 라인(CSL) 및 하부 접지 선택 라인(GSLd)의 전압 파형과 실질적으로 동일할 수 있다.
다시 말하면, 도 8, 10 및 12의 실시예들은 GSL 측(side) GIDL 방식 또는 하단 GIDL 방식을 예시하고 있으며, 도 14, 15 및 16의 실시예들은 SSL 측 GIDL 방식 또는 상단 GIDL 방식을 예시하고 있다.
한편, 도시하지는 않았으나, 상술한 두 가지 방식을 혼합하여 데이터 소거 동작을 수행할 수도 있다. 구체적으로, GIDL 현상을 상/하단 모두에서 발생시킬 수 있으며, 이 때 GIDL 주입 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이가 증가하도록 소거 전압(VERS)의 레벨 및 상기 게이트 전압의 레벨 중 적어도 하나를 조절할 수 있다.
일 실시예에서, 상기 스트링 선택 트랜지스터들은 상부 스트링 선택 라인들(SSL0u~SSL3u)과 각각 연결되어 있으므로, 셀 스트링들(STR1~STR4) 각각에 대하여 서로 다른 전압 조건으로 상기 데이터 소거 동작이 수행될 수 있다. 다시 말하면, 상기 스트링 선택 트랜지스터들에 인가되는 상기 전압의 레벨을 셀 스트링마다 다르게 설정하여(즉, SSL별로 개별 제어하여) 상기 데이터 소거 동작이 수행될 수 있다.
도 17은 도 1의 데이터 소거 특성이 열화되었는지 판단하는 단계의 일 예를 나타내는 순서도이다.
도 17을 참조하면, 상기 데이터 소거 특성이 열화되었는지 판단하는데 있어서, 상기 선택 트랜지스터들(즉, 상기 GIDL 주입 트랜지스터들)의 문턱 전압의 산포를 측정할 수 있다(단계 S110). 예를 들어, 도 8, 10 및 12의 실시예에서는 상기 접지 선택 트랜지스터들의 문턱 전압의 산포를 측정할 수 있고, 도 14, 15 및 16의 실시예에서는 상기 스트링 선택 트랜지스터들의 문턱 전압의 산포를 측정할 수 있다.
상기 선택 트랜지스터들 중 문턱 전압이 제1 기준 전압보다 낮게 센싱되는 제1 선택 트랜지스터들의 개수를 카운트할 수 있고(단계 S120), 상기 제1 선택 트랜지스터들의 개수에 기초하여 상기 데이터 소거 특성의 열화 정도를 판단할 수 있다(단계 S130).
도 18은 도 17의 데이터 소거 특성의 열화 정도를 판단하는 단계의 일 예를 나타내는 순서도이다.
도 17 및 18을 참조하면, 상기 데이터 소거 특성의 열화 정도를 판단하는데 있어서, 상기 선택 트랜지스터의 문턱 전압이 상기 제1 기준 전압보다 낮다는 것은 상기 선택 트랜지스터가 열화되었다는 것을 의미할 수 있다. 따라서, 상기 제1 선택 트랜지스터들의 개수가 증가할수록 상기 데이터 소거 특성의 열화 정도가 심한 것으로 판단되며, 이를 보상하기 위해 상기 데이터 소거 동작 시에 상기 선택 트랜지스터들에 인가되는 상기 전압의 레벨 변화량(즉, 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이)을 증가시킬 수 있다.
구체적으로, 상기 제1 선택 트랜지스터들의 개수(n1)가 제1 개수(N1)보다 작거나 같은 경우에(단계 S131: 아니오), 상기 데이터 소거 특성이 열화되지 않은 것으로 판단하고, 이에 따라 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)를 초기값(VDG_INIT)으로 설정할 수 있다(단계 S132).
상기 제1 선택 트랜지스터들의 개수(n1)가 제1 개수(N1)보다 크고(단계 S131: 예) 제2 개수(N2)보다 작거나 같은 경우에(단계 S133: 아니오), 상기 데이터 소거 특성이 열화된 것으로 판단할 수 있다. 이 때, 열화 정도가 상대적으로 적으므로, 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)를 초기값(VDG_INIT)보다 ΔV1만큼 증가시킬 수 있다(단계 S134).
이와 유사하게, 상기 제1 선택 트랜지스터들의 개수(n1)가 제2 개수(N2)보다 크고(단계 S133: 예) 제X(X는 3 이상의 자연수) 개수(NX)보다 작거나 같은 경우에(단계 S135: 아니오), 상기 데이터 소거 특성이 열화된 것으로 판단하고, 이 때 열화 정도가 상대적으로 크므로, 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)를 초기값(VDG_INIT)보다 ΔV(X-1)만큼 증가시킬 수 있다(단계 S136).
상기 제1 선택 트랜지스터들의 개수(n1)가 제X 개수(NX)보다 큰 경우에(단계 S135: 예), 상기 데이터 소거 특성이 가장 심하게 열화된 것으로 판단하고, 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)를 초기값(VDG_INIT)보다 ΔVX만큼 증가시킬 수 있다(단계 S137).
상술한 것처럼, 제1 선택 트랜지스터들의 개수(n1)가 증가할수록 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)를 증가시키므로, 제1 개수(N1), 제2 개수(N2), ..., 제X 개수(NX)의 순서로 값이 증가할 수 있고(즉, N1<N2<...<NX), ΔV1, ..., ΔV(X-1), ΔVX의 순서로 값이 증가할 수 있다(즉, ΔV1<ΔV(X-1)<...<ΔVX).
일 실시예에서, 도 8 및 14를 참조하여 상술한 것처럼 상기 선택 트랜지스터들의 게이트 전극에 인가되는 상기 게이트 전압의 레벨을 감소시키는 방식으로 상기 데이터 소거 특성의 열화를 보상하는 경우에, 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)의 변화량(즉, ΔV1~ΔVX)은 도 9a 및 9b에 도시된 상기 게이트 전압의 변화량(ΔVG)에 대응할 수 있다. 다른 실시예에서, 도 10 및 15를 참조하여 상술한 것처럼 상기 선택 트랜지스터들의 드레인 전극(즉, 공통 소스 라인(CSL) 및 비트 라인들(BL))에 인가되는 소거 전압(VERS)의 레벨을 증가시키는 방식으로 상기 데이터 소거 특성의 열화를 보상하는 경우에, 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)의 변화량(즉, ΔV1~ΔVX)은 도 11a 및 11b에 도시된 소거 전압(VERS)의 변화량(ΔVE)에 대응할 수 있다.
도 19는 도 1의 데이터 소거 특성이 열화되었는지 판단하는 단계의 다른 예를 나타내는 순서도이다. 이하 도 17과 중복되는 설명은 생략한다.
도 19를 참조하면, 상기 데이터 소거 특성이 열화되었는지 판단하는데 있어서, 상기 선택 트랜지스터들의 문턱 전압의 산포를 측정할 수 있다(단계 S110).
상기 선택 트랜지스터들 중 문턱 전압이 제2 기준 전압보다 높게 센싱되는 제2 선택 트랜지스터들의 개수를 카운트할 수 있고(단계 S125), 상기 제2 선택 트랜지스터들의 개수에 기초하여 상기 데이터 소거 특성의 열화 정도를 판단할 수 있다(단계 S140). 상기 제2 기준 전압은 도 17의 상기 제1 기준 전압과 동일할 수도 있고 서로 다를 수도 있다.
도 20은 도 19의 데이터 소거 특성의 열화 정도를 판단하는 단계의 일 예를 나타내는 순서도이다. 이하 도 18과 중복되는 설명은 생략한다.
도 19 및 20을 참조하면, 상기 데이터 소거 특성의 열화 정도를 판단하는데 있어서, 상기 선택 트랜지스터의 문턱 전압이 상기 제2 기준 전압보다 높다는 것은 상기 선택 트랜지스터가 열화되지 않았다는 것을 의미할 수 있다. 따라서, 상기 제2 선택 트랜지스터들의 개수가 감소할수록 상기 데이터 소거 특성의 열화 정도가 심한 것으로 판단되며, 이를 보상하기 위해 상기 데이터 소거 동작 시에 상기 선택 트랜지스터들에 인가되는 상기 전압의 레벨 변화량을 증가시킬 수 있다.
구체적으로, 상기 제2 선택 트랜지스터들의 개수(n2)가 제1 개수(NA)보다 크거나 같은 경우에(단계 S141: 아니오), 상기 데이터 소거 특성이 열화되지 않은 것으로 판단하고, 이에 따라 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)를 초기값(VDG_INIT)으로 설정할 수 있다(단계 S142).
상기 제2 선택 트랜지스터들의 개수(n2)가 제1 개수(NA)보다 작고(단계 S141: 예) 제2 개수(NB)보다 크거나 같은 경우에(단계 S143: 아니오), 상기 데이터 소거 특성이 열화된 것으로 판단하고, 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)를 초기값(VDG_INIT)보다 ΔVA만큼 증가시킬 수 있다(단계 S144).
상기 제2 선택 트랜지스터들의 개수(n2)가 제2 개수(NB)보다 작고(단계 S143: 예) 제Y(Y는 3 이상의 자연수) 개수(NY)보다 크거나 같은 경우에(단계 S145: 아니오), 상기 데이터 소거 특성이 더욱 열화된 것으로 판단하고, 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)를 초기값(VDG_INIT)보다 ΔV(Y-1)만큼 증가시킬 수 있다(단계 S146).
상기 제2 선택 트랜지스터들의 개수(n2)가 제Y 개수(NY)보다 작은 경우에(단계 S145: 예), 상기 데이터 소거 특성이 가장 심하게 열화된 것으로 판단하고, 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)를 초기값(VDG_INIT)보다 ΔVY만큼 증가시킬 수 있다(단계 S147).
상술한 것처럼, 제2 선택 트랜지스터들의 개수(n2)가 감소할수록 상기 선택 트랜지스터들의 드레인 전극과 게이트 전극의 전압 차이(VDG)를 증가시키므로, 제1 개수(NA), 제2 개수(NB), ..., 제Y 개수(NY)의 순서로 값이 감소할 수 있고(즉, NA>NB>...>NY), ΔVA, ..., ΔV(Y-1), ΔVY의 순서로 값이 증가할 수 있다(즉, ΔVA<ΔV(Y-1)<...<ΔVY). 도 20의 개수들(NA~NY) 및 변화량들(ΔVA~ΔVY)은 도 18의 개수들(N1~NX) 및 변화량들(ΔV1~ΔVX)과 동일할 수도 있고 서로 다를 수도 있다.
도 21 및 22는 도 1의 데이터 소거 특성이 열화되었는지 판단하는 단계의 또 다른 예를 나타내는 순서도들이다. 이하 도 17 및 19와 중복되는 설명은 생략한다.
도 21을 참조하면, 상기 데이터 소거 특성이 열화되었는지 판단하는데 있어서, 상기 복수의 메모리 셀들 중 소거 상태를 가지는 소거 메모리 셀들의 문턱 전압의 산포를 측정할 수 있다(단계 S150). 도 17 및 19의 실시예에서는 상기 선택 트랜지스터들을 이용하여 상기 데이터 소거 특성의 열화 정도를 판단하였으나, 도 21의 실시예에서는 상기 소거 메모리 셀들을 이용하여 상기 데이터 소거 특성의 열화 정도를 판단할 수 있다.
상기 소거 메모리 셀들 중 문턱 전압이 제1 기준 전압보다 높게 센싱되는 제1 소거 메모리 셀들의 개수를 카운트할 수 있고(단계 S160), 상기 제1 소거 메모리 셀들의 개수에 기초하여 상기 데이터 소거 특성의 열화 정도를 판단할 수 있다(단계 S170). 도 21의 상기 제1 기준 전압은 도 17의 상기 제1 기준 전압과 다를 수 있다.
상기 데이터 소거 특성의 열화 정도를 판단하는데 있어서, 상기 소거 메모리 셀의 문턱 전압이 상기 제1 기준 전압보다 높다는 것은 상기 소거 메모리 셀이 정상적인 소거 상태가 아닌 것을 의미할 수 있다. 따라서, 상기 제1 소거 메모리 셀들의 개수가 증가할수록 상기 데이터 소거 특성의 열화 정도가 심한 것으로 판단되며, 이를 보상하기 위해 상기 데이터 소거 동작 시에 상기 선택 트랜지스터들에 인가되는 상기 전압의 레벨 변화량을 증가시킬 수 있다. 다시 말하면, 도 21의 단계 S170은 도 17의 단계 S130 및 도 18과 유사하게 구현될 수 있다.
도 22를 참조하면, 상기 데이터 소거 특성이 열화되었는지 판단하는데 있어서, 상기 소거 메모리 셀들의 문턱 전압의 산포를 측정할 수 있다(단계 S150). 상기 소거 메모리 셀들 중 문턱 전압이 제2 기준 전압보다 낮게 센싱되는 제2 소거 메모리 셀들의 개수를 카운트할 수 있고(단계 S165), 상기 제2 소거 메모리 셀들의 개수에 기초하여 상기 데이터 소거 특성의 열화 정도를 판단할 수 있다(단계 S180). 도 22의 상기 제2 기준 전압은 도 19의 상기 제2 기준 전압과 다를 수 있다.
상기 데이터 소거 특성의 열화 정도를 판단하는데 있어서, 상기 소거 메모리 셀의 문턱 전압이 상기 제2 기준 전압보다 낮다는 것은 상기 소거 메모리 셀이 정상적인 소거 상태인 것을 의미할 수 있다. 따라서, 상기 제2 소거 메모리 셀들의 개수가 감소할수록 상기 데이터 소거 특성의 열화 정도가 심한 것으로 판단되며, 이를 보상하기 위해 상기 데이터 소거 동작 시에 상기 선택 트랜지스터들에 인가되는 상기 전압의 레벨 변화량을 증가시킬 수 있다. 다시 말하면, 도 22의 단계 S180은 도 19의 단계 S140 및 도 20과 유사하게 구현될 수 있다.
도 23 및 24는 본 발명의 실시예들에 따른 메모리 블록을 나타내는 회로도들이다.
도 23을 참조하면, 비휘발성 메모리 장치의 메모리 블록은 하부 접지 선택 라인들(GSL0d, GSL1d)이 두 개로 분리된 것을 제외하면 도 7의 메모리 블록과 실질적으로 동일할 수 있다. 도 7의 실시예와 다르게, GSL 측 GIDL 방식으로 데이터 소거 동작을 수행하는 경우에, 하부 접지 선택 라인(GSL0d)과 연결되는 제1 그룹의 셀 스트링들(STR1, STR2) 및 하부 접지 선택 라인(GSL1d)과 연결되는 제2 그룹의 셀 스트링들(STR3, STR4)에 대하여 서로 다른 전압 조건으로(즉, GSL별로 전압 레벨을 개별 제어하여) 상기 데이터 소거 동작이 수행될 수 있다.
도 24를 참조하면, 비휘발성 메모리 장치의 메모리 블록은 하부 접지 선택 라인들(GSL0d, GSL1d, GSL2d, GSL3d)이 네 개로 분리된 것을 제외하면 도 7의 메모리 블록과 실질적으로 동일할 수 있다. GSL 측 GIDL 방식으로 데이터 소거 동작을 수행하는 경우에, 셀 스트링들(STR1~STR4) 각각에 대하여 서로 다른 전압 조건으로 상기 데이터 소거 동작이 수행될 수 있다.
한편, 도시하지는 않았으나, 접지 선택 라인들과 유사하게 스트링 선택 라인들이 두 개 이상의 셀 스트링들과 연결되도록 구현될 수도 있다.
도 25는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다. 이하 도 1과 중복되는 설명은 생략한다.
도 25를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서, 미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단한다(단계 S100). 상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 인가 시간을 변경하여 데이터 소거 동작을 수행한다(단계 S300).
본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서 상기 데이터 소거 동작을 수행하는데 있어서(단계 S300), 구조적 변경 없이 상기 선택 트랜지스터들에 인가되는 상기 전압의 인가 시간을 변경하여 GIDL 발생량을 조절함으로써, 상기 데이터 소거 동작의 특성 및 신뢰성을 향상시킬 수 있다. 예를 들어, 상기 전압의 인가 시간이 증가할수록 상기 GIDL 발생량은 증가할 수 있다.
도 26은 도 25의 데이터 소거 동작을 수행하는 단계의 일 예를 나타내는 순서도이다. 도 27a 및 27b는 도 26의 데이터 소거 동작을 설명하기 위한 도면들이다. 이하 도 8, 9a 및 9b와 중복되는 설명은 생략한다.
도 7, 26, 27a 및 27b를 참조하면, 상기 데이터 소거 동작을 수행하는데 있어서, 메모리 블록의 공통 소스 라인(CSL)에 소거 전압(VERS)을 정상 시간(예를 들어, 도 9a 및 9b의 시간 T3 및 TB)보다 긴 제1 시간(T3' 및 TB') 동안 인가할 수 있다(단계 S310). 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하는 동안에, 공통 소스 라인(CSL)과 직접 연결되고 하부 접지 선택 라인(GSLd)과 연결된 상기 접지 선택 트랜지스터들의 게이트 전극에 게이트 전압을 제1 시간(T3' 및 TB') 동안 인가할 수 있다(단계 S320).
예를 들어, 공통 소스 라인(CSL)에 인가되는 소거 전압(VERS)의 레벨은 도 27a에 도시된 것처럼 정상 GIDL 소거 레벨(VGERSN)을 거쳐 정상 소거 레벨(VERSN)로 증가하거나, 도 27b에 도시된 것처럼 바로 정상 소거 레벨(VERSN)로 증가할 수 있다. 하부 접지 선택 라인(GSLd)에 인가되는 상기 게이트 전압의 레벨은 정상 게이트 레벨(VGN)로 증가할 수 있다.
정상 시간(T3 및 TB)보다 긴 제1 시간(T3' 및 TB') 동안 공통 소스 라인(CSL)에 소거 전압(VERS)을 인가하고 상기 접지 선택 트랜지스터들의 게이트 전극(즉, 하부 접지 선택 라인(GSLd))에 상기 게이트 전압을 인가함에 따라, GIDL 발생량이 증가하며, 따라서 상기 데이터 소거 동작이 효과적으로 수행될 수 있다.
도 28은 도 25의 데이터 소거 동작을 수행하는 단계의 다른 예를 나타내는 순서도이다.
도 7 및 28을 참조하면, 상기 데이터 소거 동작을 수행하는데 있어서, 메모리 블록의 비트 라인들(BL)에 소거 전압(VERS)을 정상 시간(T3 및 TB)보다 긴 제1 시간(T3' 및 TB') 동안 인가할 수 있다(단계 S330). 비트 라인들(BL)에 소거 전압(VERS)을 인가하는 동안에, 비트 라인들(BL)과 직접 연결되고 상부 스트링 선택 라인들(SSL0u~SSL3u)과 연결된 상기 스트링 선택 트랜지스터들의 게이트 전극에 게이트 전압을 제1 시간(T3' 및 TB') 동안 인가할 수 있다(단계 S340).
공통 소스 라인(CSL)이 비트 라인들(BL)로 변경되고 상기 접지 선택 트랜지스터들이 상기 스트링 선택 트랜지스터들로 변경되는 것을 제외하면, 도 28의 실시예는 도 25의 실시예와 실질적으로 동일할 수 있다.
도 29는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법을 나타내는 순서도이다. 이하 도 1 및 25와 중복되는 설명은 생략한다.
도 29를 참조하면, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 데이터 소거 방법에서, 미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단한다(단계 S100). 상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 레벨 및 상기 전압의 인가 시간을 모두 변경하여 데이터 소거 동작을 수행한다(단계 S400). 상기 전압의 레벨을 변경하는 동작은 도 1 및 7 내지 16을 참조하여 상술한 것과 실질적으로 동일하고, 상기 전압의 인가 시간을 변경하는 동작은 도 7 및 25 내지 28을 참조하여 상술한 것과 실질적으로 동일할 수 있다.
상술한 것처럼, 상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 선택 트랜지스터들에 인가되는 상기 전압의 레벨을 변경하는 제1 변경 동작 및 상기 전압의 인가 시간을 변경하는 제2 변경 동작 중 적어도 하나를 수행하여 데이터 소거 동작을 수행함으로써, 상기 데이터 소거 동작의 특성 및 신뢰성이 향상되고, 수명이 연장될 수 있다.
도 30은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 30을 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(600) 및 적어도 하나의 비휘발성 메모리 장치(700)를 포함한다.
비휘발성 메모리 장치(700)는 본 발명의 실시예들에 따른 비휘발성 메모리 장치이며, 메모리 컨트롤러(600)의 제어에 따라 도 1 내지 29를 참조하여 상술한 데이터 소거 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(700)는 입출력 라인을 통해 메모리 컨트롤러(600)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(600)와 프로그램 동작 또는 독출 동작을 위한 데이터(DAT)를 송수신할 수 있다. 또한, 비휘발성 메모리 장치(700)는 제어 라인을 통해 메모리 컨트롤러(600)로부터 제어 신호(CTRL)를 수신하고, 전원 라인을 통해 메모리 컨트롤러(600)로부터 전원 전압(PWR)을 제공받을 수 있다.
도 31은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 저장 장치를 나타내는 블록도이다.
도 31을 참조하면, 저장 장치(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 컨트롤러(1200)를 포함한다. 실시예에 따라서, 저장 장치(1000)는 eMMC(embedded multimedia card), UFS(universal flash storage), SSD(solid state drive) 등으로 구현될 수 있다.
컨트롤러(1200)는 복수의 채널들(CH1, CH2, CH3, ..., CHi)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. 컨트롤러(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(error correction circuit; ECC)(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 컨트롤러(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링해 놓을 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다. 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)는 외부의 장치 및 비휘발성 메모리 장치(1100)와 인터페이스 기능을 제공할 수 있다.
비휘발성 메모리 장치들(1100)은 본 발명의 실시예들에 따른 비휘발성 메모리 장치이며, 옵션적으로 외부 고전압(VPP)을 제공받을 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 컴퓨터, 노트북, 핸드폰, 스마트 폰, MP3 플레이어, PDA, PMP, 디지털 TV, 디지털 카메라, 포터블 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, IoE 기기, e-북, VR 기기, AR 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
Claims (20)
- 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함하는 비휘발성 메모리 장치의 데이터 소거 방법으로서,
미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단하는 단계; 및
상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 레벨을 변경하여 데이터 소거 동작을 수행하는 단계를 포함하고,
상기 데이터 소거 동작을 수행하는 단계는,
상기 메모리 블록의 공통 소스 라인에 정상 소거 레벨을 가지는 소거 전압을 인가하는 단계; 및
상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안에 상기 공통 소스 라인과 연결된 접지 선택 트랜지스터들의 게이트 전극에 정상 게이트 레벨보다 낮은 제1 게이트 레벨을 가지는 게이트 전압을 인가하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 소거 방법. - 삭제
- 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함하는 비휘발성 메모리 장치의 데이터 소거 방법으로서,
미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단하는 단계; 및
상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 레벨을 변경하여 데이터 소거 동작을 수행하는 단계를 포함하고,
상기 데이터 소거 동작을 수행하는 단계는,
상기 메모리 블록의 공통 소스 라인에 정상 소거 레벨보다 높은 제1 소거 레벨을 가지는 소거 전압을 인가하는 단계; 및
상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안에 상기 공통 소스 라인과 연결된 접지 선택 트랜지스터들의 게이트 전극에 정상 게이트 레벨을 가지는 게이트 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법. - 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함하는 비휘발성 메모리 장치의 데이터 소거 방법으로서,
미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단하는 단계; 및
상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 레벨을 변경하여 데이터 소거 동작을 수행하는 단계를 포함하고,
상기 데이터 소거 동작을 수행하는 단계는,
상기 메모리 블록의 공통 소스 라인에 정상 소거 레벨보다 높은 제1 소거 레벨을 가지는 소거 전압을 인가하는 단계; 및
상기 공통 소스 라인에 상기 소거 전압을 인가하는 동안에 상기 공통 소스 라인과 연결된 접지 선택 트랜지스터들의 게이트 전극에 정상 게이트 레벨보다 낮은 제1 게이트 레벨을 가지는 게이트 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법. - 삭제
- 삭제
- 삭제
- 삭제
- 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함하는 비휘발성 메모리 장치의 데이터 소거 방법으로서,
미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단하는 단계; 및
상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 레벨을 변경하여 데이터 소거 동작을 수행하는 단계를 포함하고,
상기 데이터 소거 특성이 열화되었는지 판단하는 단계는,
상기 선택 트랜지스터들의 문턱 전압의 산포를 측정하는 단계;
상기 선택 트랜지스터들 중 문턱 전압이 제1 기준 전압보다 낮게 센싱되는 제1 선택 트랜지스터들의 개수를 카운트하는 단계; 및
상기 제1 선택 트랜지스터들의 개수에 기초하여 상기 데이터 소거 특성의 열화 정도를 판단하는 단계를 포함하며,
상기 제1 선택 트랜지스터들의 개수가 증가할수록 상기 데이터 소거 특성의 열화 정도가 심한 것으로 판단되며,
상기 제1 선택 트랜지스터들의 개수가 증가할수록 상기 선택 트랜지스터들에 인가되는 상기 전압의 레벨 변화량을 증가시키는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법. - 삭제
- 삭제
- 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함하는 비휘발성 메모리 장치의 데이터 소거 방법으로서,
미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단하는 단계; 및
상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 레벨을 변경하여 데이터 소거 동작을 수행하는 단계를 포함하고,
상기 데이터 소거 특성이 열화되었는지 판단하는 단계는,
상기 복수의 메모리 셀들 중 소거 상태를 가지는 소거 메모리 셀들의 문턱 전압의 산포를 측정하는 단계;
상기 소거 메모리 셀들 중 문턱 전압이 제1 기준 전압보다 높게 센싱되는 제1 소거 메모리 셀들의 개수를 카운트하는 단계; 및
상기 제1 소거 메모리 셀들의 개수에 기초하여 상기 데이터 소거 특성의 열화 정도를 판단하는 단계를 포함하며,
상기 제1 소거 메모리 셀들의 개수가 증가할수록 상기 데이터 소거 특성의 열화 정도가 심한 것으로 판단되며,
상기 제1 소거 메모리 셀들의 개수가 증가할수록 상기 선택 트랜지스터들에 인가되는 상기 전압의 레벨 변화량을 증가시키는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법. - 삭제
- 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함하는 비휘발성 메모리 장치의 데이터 소거 방법으로서,
미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단하는 단계; 및
상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 레벨을 변경하여 데이터 소거 동작을 수행하는 단계를 포함하고,
상기 선택 트랜지스터들에 인가되는 상기 전압의 레벨을 변경하면서 상기 전압의 인가 시간을 함께 변경하여 상기 데이터 소거 동작을 수행하는 것을 특징으로 하는 비휘발성 메모리 장치의 데이터 소거 방법. - 삭제
- 삭제
- 복수의 메모리 셀들이 수직 방향으로 배치되는 메모리 블록을 포함하는 비휘발성 메모리 장치의 데이터 소거 방법으로서,
미리 정해진 주기마다 상기 메모리 블록에 대한 데이터 소거 특성이 열화되었는지 판단하는 단계;
상기 데이터 소거 특성이 열화된 것으로 판단된 경우에, 상기 메모리 블록을 소거 대상 블록으로 선택하기 위한 선택 트랜지스터들에 인가되는 전압의 인가 시간을 변경하여 데이터 소거 동작을 수행하는 단계를 포함하는 비휘발성 메모리 장치의 데이터 소거 방법. - 삭제
- 삭제
- 삭제
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