KR102442337B1 - 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 - Google Patents

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 Download PDF

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Abstract

복수의 셀 스트링들을 포함하고 상기 복수의 셀 스트링들의 각각은 복수의 멀티 레벨 셀들을 포함하는 비휘발성 메모리 장치의 동작을 위해, 상기 복수의 멀티 레벨 셀들의 문턱 전압 상태들을 판별하기 위한 복수의 독출 전압들을 순차적으로 갖도록 선택 워드 라인의 전압을 순차적으로 변경한다. 상기 선택 워드 라인의 전압 변경 시점에 동기하여 상기 선택 워드 라인에 인접한 인접 워드 라인의 전압을 순차적으로 변경한다. 선택 워드 라인의 전압 변화와 인접 워드 라인의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인의 부하 감소를 통하여 선택 워드 라인의 전압 셋업 시간을 감소하고 메모리 장치의 동작 속도를 향상시킨다.

Description

비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법{Nonvolatile memory device and method of operating the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법에 관한 것이다.
데이터를 저장하기 위한 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 대별될 수 있다. 셀 커패시터의 충전 또는 방전에 의해 데이터가 저장되는 디램(DRAM: Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 전원이 인가되는 동안에는 저장된 데이터가 유지되지만 전원이 차단되면 저장된 데이터가 손실된다. 한편, 비휘발성 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 휘발성 메모리 장치는 주로 컴퓨터 등의 메인 메모리로 사용되고, 비휘발성 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용 기기에서 프로그램 및 데이터를 저장하는 대용량 메모리로 사용되고 있다.
최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 수직형(vertical) 낸드 메모리 장치와 같이 메모리 셀들이 3차원으로 적층되는 비휘발성 메모리 장치가 활발히 연구되고 있다. 메모리 장치의 고밀도화 및 대용량화에 따라서 신호 라인의 부하가 증가하여 메모리 장치의 동작 속도가 저하된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 비휘발성 메모리 장치의 동작 속도를 향상하기 위한 비휘발성 메모리 장치의 동작 방법을 제공하는 것이다.
또한 본 발명의 일 목적은, 동작 속도가 향상된 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 복수의 셀 스트링들을 포함하고 상기 복수의 셀 스트링들의 각각은 복수의 멀티 레벨 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법이 제공된다. 상기 동작 방법은 상기 복수의 멀티 레벨 셀들의 문턱 전압 상태들을 판별하기 위한 복수의 독출 전압들을 순차적으로 갖도록 선택 워드 라인의 전압을 순차적으로 변경하는 단계 및 상기 선택 워드 라인의 전압 변경 시점에 동기하여 상기 선택 워드 라인에 인접한 인접 워드 라인의 전압을 순차적으로 변경하는 단계를 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 복수의 셀 스트링들을 포함하고 상기 복수의 셀 스트링들의 각각은 복수의 멀티 레벨 셀들을 포함하는 적어도 하나의 메모리 블록 및 상기 복수의 멀티 레벨 셀들의 문턱 전압 상태들을 판별하기 위한 복수의 독출 전압들을 순차적으로 갖도록 선택 워드 라인의 전압을 순차적으로 변경하고, 상기 선택 워드 라인의 전압 변경 시점에 동기하여 상기 선택 워드 라인에 인접한 인접 워드 라인의 전압을 순차적으로 변경하도록 독출 동작을 제어하는 제어 회로를 포함하는 비휘발성 메모리 장치.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른, 복수의 셀 스트링들이 수직 방향으로 각각 배치되는 복수의 셀 스트링들의 각각은 복수의 멀티 레벨 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법은 최상위의 워드 라인부터 하부 방향으로 또는 최하위의 워드 라인부터 상부 방향으로 순차적으로 프로그램하는 단계, 선택 워드 라인에 프로그램 전압이 인가된 후 상기 복수의 멀티 레벨 셀들의 문턱 전압 상태들을 판별하기 위한 복수의 검증 독출 전압들을 순차적으로 갖도록 상기 선택 워드 라인의 전압을 순차적으로 변경하는 단계 및 상기 선택 워드 라인의 전압 변경 시점에 동기하여 상기 선택 워드 라인의 상부 방향으로 인접한 상부 인접 워드 라인 또는 하부 방향으로 인접한 하부 인접 워드 라인의 전압을 순차적으로 변경하는 단계를 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 동작 방법은, 선택 워드 라인의 전압 변화와 인접 워드 라인의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인의 부하를 감소할 수 있다. 선택 워드 라인의 전압이 상승하는 경우에는 인접 워드 라인의 전압을 함께 상승하고 선택 워드 라인의 전압이 하강하는 경우에는 인접 워드 라인의 전압을 함께 하강함으로써 선택 워드 라인의 부하를 감소할 수 있다. 이와 같은 선택 워드 라인의 부하 감소를 통하여 선택 워드 라인의 전압 셋업 시간을 감소하고 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2 및 3은 비휘발성 메모리 장치의 프로그램 동작의 일 예를 나타내는 도면들이다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 타이밍도이다.
도 5 및 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 선택 워드 라인의 전압 셋업 타임의 감소를 설명하기 위한 도면들이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 타이밍도이다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 10은 도 9의 메모리 셀 어레이를 나타내는 블록도이고, 도 11은 도 10의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 12는 도 11을 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 13은 3차원 낸드 플래시 메모리 장치의 예시적인 독출 바이어스 조건을 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 하나의 셀 스트링의 구조의 일 예를 나타내는 도면이다.
도 15는 도 14의 셀 스트링에 포함되는 하나의 메모리 셀의 구조의 일 예를 나타내는 도면이다.
도 16 및 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 동작을 나타내는 도면이다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법이 적용될 수 있는 멀티 레벨 셀의 상태들의 일 예를 나타내는 도면이다.
도 19 내지 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 타이밍도들이다.
도 24 및 25는 본 발명의 실시예들에 따른 동작 방법이 적용될 수 있는 독출 시퀀스를 설명하기 위한 도면들이다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 타이밍도이다.
도 27은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 1에는 복수의 셀 스트링들을 포함하고 상기 복수의 셀 스트링들의 각각은 복수의 멀티 레벨 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법이 도시되어 있다. 실시예들에 따라서, 상기 비휘발성 메모리 장치는 3차원 낸드 플래시 메모리 장치 또는 수직형 낸드 플래시 메모리 장치를 포함할 수 있다.
도 1을 참조하면, 복수의 멀티 레벨 셀들의 문턱 전압 상태들을 판별하기 위한 복수의 독출 전압들을 순차적으로 갖도록 선택 워드 라인의 전압을 순차적으로 변경한다(S100). 일 실시예에서, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법은 프로그램 방법에 해당할 수 있고, 이 경우 도 3을 참조하여 후술하는 바와 같이, 상기 복수의 독출 전압들은 프로그램 동작에서 상기 선택 워드 라인에 프로그램 전압이 인가된 후 상기 선택 워드 라인에 인가되는 복수의 검증 독출 전압들에 해당할 수 있다. 다른 실시예에서, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법은 통상의 독출 방법일 수 있고, 이 경우 도 25 및 26을 참조하여 후술하는 바와 같이, 상기 복수의 독출 전압들은 통상의 독출 동작에서 상기 선택 워드 라인에 인가되는 복수의 노말 독출 전압들일 수 있다.
상기 선택 워드 라인의 전압 변경 시점에 동기하여 상기 선택 워드 라인에 인접한 인접 워드 라인의 전압을 순차적으로 변경한다(S200). 도 5 및 6을 참조하여 후술하는 바와 같이, 상기 선택 워드 라인 및 상기 인접 워드 라인의 용량성 결합에 의한 커패시턴스가 감소하도록 상기 선택 워드 라인의 전압 변경 방향과 동일한 방향으로 상기 인접 워드 라인의 전압을 변경한다. 일 실시예에서, 상기 인접 워드 라인은 상기 선택 워드 라인의 일 방향으로 인접한 적어도 하나의 워드 라인을 포함할 수 있다. 다른 실시예에서, 상기 인접 워드 라인은 상기 선택 워드 라인의 양쪽 일 방향으로 인접한 적어도 하나의 워드 라인 및 상기 일 방향과 반대 방향으로 인접한 적어도 하나의 워드 라인을 포함할 수 있다.
종래에는 복수의 독출 전압들을 순차적으로 갖도록 선택 워드 라인의 전압을 순차적으로 변경할 때, 상기 선택 워드 라인의 인접 워드 라인들은 고정된 전압 레벨을 유지하였다. 이와는 다르게 본 발명의 실시예들에 따른 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법은 선택 워드 라인의 전압 변화와 인접 워드 라인의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인의 부하를 감소할 수 있다. 선택 워드 라인의 부하 감소를 통하여 선택 워드 라인의 전압 셋업 시간을 감소하고 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 2 및 3은 비휘발성 메모리 장치의 프로그램 동작의 일 예를 나타내는 도면들이다.
도 2에는 각 메모리 셀이 2 비트의 데이터를 저장하는 멀티 레벨 셀(multiple level cell)의 제1 내지 제4 상태들(S1~S4)이 도시되어 있다. 도 2에서 가로축은 메모리 셀의 문턱 전압(VTH)을 나타내고 가로축은 문턱 전압(VTH)에 상응하는 메모리 셀의 개수를 나타낸다. 프로그램 동작시 제1 내지 제4 상태들(S1~S4)에 대한 프로그램 수행 결과는 제1 내지 제3 검증 독출 전압들(VVR1~VVR3)을 선택 워드 라인에 순차적으로 인가함으로써 판별될 수 있다.
도 3은 본 발명의 실시예들에 따른 증가형 스텝 펄스 프로그래밍(ISPP, incremental step pulse programming)을 위한 복수의 프로그램 루프들을 나타내는 도면이다.
도 2 및 3을 참조하면, ISPP에 따라서 프로그램이 완료될 때까지 복수의 프로그램 루프들(LOOP(1), LOOP(2), LOOP(3), )을 순차적으로 수행할 수 있다. 프로그램 루프가 반복될수록 프로그램 전압들(VPGM1, VPGM2, VPGM3, )이 단계적으로 증가할 수 있다.
각각의 프로그램 구간(LOOP(i))은 선택 메모리 셀들을 프로그램하기 위하여 선택 워드 라인에 프로그램 전압들(VPGM1, VPGM2, VPGM3, )을 인가하는 프로그램 구간 및 프로그램의 성공 여부를 검증하기 위해 선택 워드 라인에 검증 독출 전압들(VV1, VVR2, VVR3)을 인가하는 검증 구간을 포함할 수 있다. 도 3에는 편의상 검증 구간에서 검증 독출 전압들(VV1, VVR2, VVR3) 순차적으로 감소하는 예가 도시되어 있으나, 이에 한정되는 것은 아니며 검증 구간에서 선택 워드 라인에 인가되는 검증 독출 전압들(VV1, VVR2, VVR3)은 순차적으로 증가할 수도 있다. 한편, 설명 및 도시의 편의를 위하여 2 비트의 데이터를 저장하는 멀티 레벨 셀에 대해서 설명하였으나, 본 발명의 실시예들에 따른 실시예들은 3비트 이상의 데이터를 저장하는 멀티 레벨 셀에 대해서도 동일한 방식으로 적용될 수 있다.
도 4는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 타이밍도이다.
도 2, 3 및 4를 참조하면, 시구간(T1~T2)에서 선택 워드 라인(WLs)에 제3 검증 독출 전압(VVR3)을 인가하여 제3 센싱 동작이 수행되고, 시구간(T3~T4)에서 선택 워드 라인(WLs)에 제2 검증 독출 전압(VVR2)을 인가하여 제2 센싱 동작이 수행되고, 시구간(T5~T6)에서 선택 워드 라인(WLs)에 제1 검증 독출 전압(VVR1)을 인가하여 제1 센싱 동작이 수행될 수 있다. 이러한 순차적인 센싱 동작들을 위해, 선택 워드 라인(WLs)의 전압을 제(L+1) 센싱 동작(L은 자연수)을 수행하기 위한 제(L+1) 독출 전압에서 상기 제(L+1) 독출 전압보다 낮은 제L 센싱 동작을 수행하기 위한 제L 독출 전압으로 감소한다. 선택 워드 라인(WLs)의 전압을 상기 제(L+1) 독출 전압에서 상기 제L 독출 전압으로 감소할 때, 인접 워드 라인(WLad)의 전압을 제(L+1) 전압 레벨에서 상기 제(L+1) 전압 레벨보다 낮은 제L 전압 레벨로 감소한다. 즉, 선택 워드 라인(WLs)의 전압을 제3 검증 독출 전압(VVR3)에서 제2 독출 검증 전압(VVR2)으로 감소하는 시점(T2)에서 인접 워드 라인(WLad)의 전압을 제3 전압 레벨(LV3)에서 제2 전압 레벨(LV2)로 감소하고, 선택 워드 라인(WLs)의 전압을 제2 검증 독출 전압(VVR2)에서 제1 독출 검증 전압(VVR1)으로 감소하는 시점(T4)에서 인접 워드 라인(WLad)의 전압을 제2 전압 레벨(LV2)에서 제1 전압 레벨(LV1)로 감소한다. 일 실시예에서, 상기 제(L+1) 독출 전압과 상기 제(L+1) 전압 레벨의 차이와 상기 제L 독출 전압과 상기 제L 전압 레벨의 차이가 동일하게 되도록 인접 워드 라인(WLad)의 전압을 감소할 수 있다. 다시 말해서, 제3 검증 독출 전압(VVR3)과 제2 검증 독출 전압(VVR2)의 차이(d11)와 제3 전압 레벨(LV3)과 제2 전압 레벨(LV2)의 차이(d21)를 동일하게 설정할 수 있고, 마찬가지로 제2 검증 독출 전압(VVR2)과 제1 검증 독출 전압(VVR1)의 차이(d12)와 제2 전압 레벨(LV2)과 제1 전압 레벨(LV1)의 차이(d22)를 동일하게 설정할 수 있다.
이와 같이, 선택 워드 라인(WLs)의 전압 변화와 인접 워드 라인(WLad)의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인(WLs)의 부하를 감소할 수 있다. 결과적으로 선택 워드 라인(WLs)의 부하 감소를 통하여 선택 워드 라인(WLs)의 전압 셋업 시간들(tSU1, tSU2)을 감소할 수 있다.
도 5 및 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 선택 워드 라인의 전압 셋업 타임의 감소를 설명하기 위한 도면들이다.
도 5에는 편의상 복수의 비트 라인들(BL1~BLm)과 공통 소스 라인(CSL) 사이에 연결된 복수의 셀 스트링들(STR1~STRm) 또는 낸드 스트링들의 2차원 구조를 도시하고 있으나, 도 11 및 12를 참조하여 후술하는 바와 같이, 복수의 셀 스트링들은 3차원 구조를 가질 수도 있다.
셀 스트링들(STR1~STRm)의 각각은 스트링 선택 라인(SSL)에 의해 제어되는 스트링 선택 트랜지스터들, 워드 라인들(WL0~WLk)에 의해 제어되는 메모리 셀들 및 접지 선택 라인(GSL)에 의해 제어되는 접지 선택 트랜지스터들을 포함할 수 있다.
제n 워드 라인(WLn)이 선택 워드 라인이라고 가정하면, 선택 워드 라인(WLn)은 일 방향의 인접 워드 라인들(WLn+1, WLn+2)과의 용량성 결합에 의한 상호 커패시턴스들(Cu1, Cu2), 반대 방향의 인접 워드 라인들(WLn-1, WLn-2)과의 용량성 결합에 의한 상호 커패시턴스들(Cd1, Cd2) 및 셀프 커패시턴스(Cs)를 부하로 갖는다. 본 발명의 실시예들에 따라서, 인접 워드 라인들(WLn+1, WLn-1, WLn+2, WLn-2)의 전압 제어를 통하여 선택 워드 라인(WLn)의 부하로 작용하는 상호 커패시턴스들을 감소함으로써 선택 워드 라인(WLn)의 전압 셋업 시간을 감소할 수 있다. 실시예들에 따라서, 선택 워드 라인(WLn)에 바로 인접한 워드 라인들(WLn+1, WLn-1)에 의한 상호 커패시턴스들(Cu1, Cd1)만을 고려할 수도 있고, 이보다 영향이 작은 그 다음으로 인접한 워드 라인들(WLn+2, WLn-2)에 의한 상호 커패시턴스들(Cu2, Cd2)까지 고려할 수도 있다.
도 6에는 선택 워드 라인의 전압이 제3 검증 독출 전압(VVR3)에서 제2 검증 독출 전압(VVR2)으로 감소하는 경우의 전압 셋업 시간들(tSUc, tSUp)이 도시되어 있다. 제1 경우(CASEc)는 인접 워드 라인들의 전압이 고정된 경우에 해당하고, 제2 경우(CASEp)는 본 발명의 실시예들에 따라서, 적어도 하나의 인접 워드 라인의 전압이 선택 워드 라인의 전압에 연동하여 변화하는 경우를 나타낸다. 도 6에 도시된 빗금들은 전압 감소시 선택 워드 라인으로부터 방전되는 전하량들(Qc, Qp)을 나타낸다. 도 6에 도시된 바와 같이, 제2 경우(CASEp)의 전하량(Qp)은 인접 워드 라인과의 상호 커패시턴스의 감소에 따라서 제1 경우(CASEc)의 전하량(Qc)보다 감소하고, 결과적으로 제2 경우(CASEp)의 전압 셋업 시간(tSUp)은 제1 경우(CASEc)의 전압 셋업 시간(tSUc)보다 감소한다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 타이밍도이다.
도 2, 3 및 7을 참조하면, 시구간(T1~T2)에서 선택 워드 라인(WLs)에 제1 검증 독출 전압(VVR1)을 인가하여 제1 센싱 동작이 수행되고, 시구간(T3~T4)에서 선택 워드 라인(WLs)에 제2 검증 독출 전압(VVR2)을 인가하여 제2 센싱 동작이 수행되고, 시구간(T5~T6)에서 선택 워드 라인(WLs)에 제3 검증 독출 전압(VVR3)을 인가하여 제3 센싱 동작이 수행될 수 있다. 이러한 순차적인 센싱 동작들을 위해, 선택 워드 라인(WLs)의 전압을 제L 센싱 동작(L은 자연수)을 수행하기 위한 제L 독출 전압에서 상기 제L 독출 전압보다 높은 제(L+1) 센싱 동작을 수행하기 위한 제(L+1) 독출 전압으로 증가한다. 선택 워드 라인(WLs)의 전압을 상기 제L 독출 전압에서 상기 제(L+1) 독출 전압으로 증가할 때, 인접 워드 라인(WLad)의 전압을 제L 전압 레벨에서 상기 제L 전압 레벨보다 높은 제(L+1) 전압 레벨로 증가한다. 즉, 선택 워드 라인(WLs)의 전압을 제1 검증 독출 전압(VVR1)에서 제2 독출 검증 전압(VVR2)으로 증가하는 시점(T2)에서 인접 워드 라인(WLad)의 전압을 제1 전압 레벨(LV1)에서 제2 전압 레벨(LV2)로 증가하고, 선택 워드 라인(WLs)의 전압을 제2 검증 독출 전압(VVR2)에서 제3 독출 검증 전압(VVR3)으로 증가하는 시점(T4)에서 인접 워드 라인(WLad)의 전압을 제2 전압 레벨(LV2)에서 제3 전압 레벨(LV3)로 증가한다. 일 실시예에서, 상기 제L 독출 전압과 상기 제L 전압 레벨의 차이와 상기 제(L+1) 독출 전압과 상기 제(L+1) 전압 레벨의 차이가 동일하게 되도록 인접 워드 라인(WLad)의 전압을 증가할 수 있다. 다시 말해서, 제2 검증 독출 전압(VVR2)과 제1 검증 독출 전압(VVR1)의 차이(d12)와 제2 전압 레벨(LV2)과 제1 전압 레벨(LV1)의 차이(d22)를 동일하게 설정할 수 있고, 마찬가지로 제3 검증 독출 전압(VVR3)과 제2 검증 독출 전압(VVR2)의 차이(d11)와 제3 전압 레벨(LV3)과 제2 전압 레벨(LV2)의 차이(d21)를 동일하게 설정할 수 있다.
이와 같이, 선택 워드 라인(WLs)의 전압 변화와 인접 워드 라인(WLad)의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인(WLs)의 부하를 감소할 수 있다. 결과적으로 선택 워드 라인(WLs)의 부하 감소를 통하여 선택 워드 라인(WLs)의 전압 셋업 시간들(tSU1', tSU2')을 감소할 수 있다.
도 8은 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 8을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(20) 및 적어도 하나의 메모리 장치(30)를 포함할 수 있다.
도 3에 도시된 메모리 장치(30)는 비휘발성 메모리 장치일 수 있고, 메모리 시스템(10)은 메모리 카드, USB 메모리, SSD 등과 같은 플래시 메모리를 기반으로 하는 데이터 저장 매체를 포함할 수 있다.
비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)의 제어에 따라 소거, 기입 또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(30)는 입출력 라인을 통해 메모리 컨트롤러(20)로부터 커맨드(CMD), 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(20)와 프로그램 동작 또는 독출 동작을 위한 데이터(DATA)를 송수신한다. 또한, 비휘발성 메모리 장치(30)는 제어 라인을 통하여 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 장치(30)는 메모리 컨트롤러(20)로부터 파워(PWR)를 제공받을 수 있다.
도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 일 실시예를 나타내는 블록도이다.
도 9를 참조하면, 비휘발성 메모리 장치(30)는 메모리 셀 어레이(100), 어드레스 디코더(430), 페이지 버퍼 회로(410), 데이터 입출력 회로(420), 제어 회로(450) 및 전압 생성기(460)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(430)와 연결될 수 있다. 또한, 메모리 셀 어레이(100)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다.
메모리 셀 어레이(100)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(100)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(100)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(450)는 메모리 컨트롤러(20)로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(450)는 커맨드 신호(CMD)에 기초하여 전압 생성기(460)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(410)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(450)는 로우 어드레스(R_ADDR)를 어드레스 디코더(430)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(420)에 제공할 수 있다. 어드레스 디코더(430)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 어드레스 디코더(430)는 제어 회로(450)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
전압 생성기(460)는 제어 회로(450)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(460)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(430)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(460)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(460)는 선택 워드 라인에 검증 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다.
또한, 통상의 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 노말 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작시, 전압 생성기(460)는 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 선택 워드 라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(410)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(100)와 연결될 수 있다. 페이지 버퍼 회로(410)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(410)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터 또는 기입 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(420)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(410)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(420)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(410)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(420)는 제어 회로(450)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(410)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(410)와 입출력 회로(420)는 메모리 셀 어레이(100)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(100)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(410)와 입출력 회로(420)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(410)와 입출력 회로(420)는 제어 회로(450)에 의하여 제어될 수 있다.
이하, 기판 상면에 실질적으로 수직한 방향을 제1 방향(D1), 상기 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제2 방향(D2) 및 제3 방향(D3)으로 정의한다. 예를 들면, 제2 방향(D2) 및 제3 방향(D3)은 실질적으로 서로 수직하게 교차할 수 있다. 제1 방향(D1)은 수직 방향, 제2 방향(D2)은 행 방향, 제3 방향(D3)은 열 방향이라 칭할 수도 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 10은 도 9의 메모리 셀 어레이를 나타내는 블록도이고, 도 11은 도 10의 메모리 셀 어레이에 포함되는 메모리 블록의 일 실시예를 나타내는 사시도이다.
도 10에 도시된 바와 같이, 메모리 셀 어레이(100)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(430)에 의해 선택된다. 예를 들면, 어드레스 디코더(430)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 11을 참조하면, 메모리 블록(BLKi)은 3차원 구조 또는 수직 구조로 형성되는 낸드 스트링들 또는 셀 스트링들을 포함한다. 메모리 블록(BLKi)은 복수의 방향들(D1, D2, D3)을 따라 신장된 구조물들을 포함한다.
메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.
기판(111) 상에, D1 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, D2 방향을 따라 신장되는 복수의 절연 물질들(112)이 D1 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 D3 방향을 따라 특정 거리만큼 이격되어 형성될 수 있다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연물질을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 채널 홀 또는 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 수 있다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314)사이의 기판 상부에도 형성된다.
예시적으로, 각 필라(113)는 복수의 물질들로 구성될 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 낸드 스트링의 채널이 형성되는 영역으로 기능할 수 있다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 수 있다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.
각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다.
제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 D2 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, D2 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.
절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, D2 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, D1 방향으로 신장되는 복수의 제 1 도전 물질들(221~291)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 수 있다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 수 있다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, D2 방향으로 신장되는 복수의 절연 물질들(112), D2 방향을 따라 순차적으로 배치되며 D1 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 D2 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.
복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 드레인들(320) 상에, D3 방향으로 신장된 제 2 도전물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 D2 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 D1 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 수 있다.
상기 제1 도전 물질들이 형성되는 층은 게이트 층들에 해당하고, 상기 제1 도전 물질들은 스트링 선택 라인(SSL), 워드 라인(WL), 중간 스위칭 라인(MSL, USL, BSL), 접지 선택 라인(GSL)과 같은 게이트 라인들을 형성할 수 있다. 상기 제2 도전 물질들은 비트 라인들을 형성할 수 있다.
도 12는 도 11을 참조하여 설명한 메모리 블록의 등가 회로를 나타내는 회로도이다.
전술한 메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 도 12에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D1)으로 형성될 수 있다.
도 12를 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 12에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 게이트 라인(GTL1, GTL2, ..., GTL8)에 연결될 수 있다. 게이트 라인(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 또한 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 중간 스위칭 라인에 해당할 수 있으며, 중간 스위칭 라인에 결합된 메모리 셀들은 중간 스위칭 트랜지스터들이라 칭할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 한편, 도면에 도시하지는 않았으나 중간 스위칭 라인에 해당하는 게이트 라인은 후술하는 바와 같이 분리될 수 있다. 도 12에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 13은 3차원 낸드 플래시 메모리 장치의 예시적인 독출 바이어스 조건을 나타내는 도면이다.
도 13에는 편의상 하나의 메모리 블록(BLK)에 포함되는 복수의 낸드 스트링들 중에서 제 1 비트 라인(BL1)에 연결된 낸드 스트링(NS11, NS21)과 제 2 비트 라인(BL2)에 연결된 낸드 스트링(NS12, NS22)만이 도시되어 있다.
독출 동작시 제 1 비트 라인(BL1) 및 제 2 비트 라인(BL2)은 프리차지 전압(예를 들어, 약 0.5V)으로 프리차지(precharge) 된다. 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11, NS21) 및 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12, NS22) 중에서, 독출 동작 시에 낸드 스트링 NS21 및 낸드 스트링 NS22가 선택된다고 가정하면, 제 1 스트링 선택 라인(SSL1)에는 예를 들어, 접지 전압(0V)이 인가되고, 제 2 스트링 선택 라인(SSL2)에는, 예를 들어, 전원 전압(Vcc)이 인가된다. 또한, 제 1 접지 선택 라인(GSL1)에는 예를 들어, 접지 전압(0V)이 인가되고, 제 2 접지 선택 라인(GSL2)에는 전원 전압(Vcc)이 인가된다. 선택 워드 라인(예를 들면, WL5)에는 선택 독출 전압(VR)이 인가되고, 비선택 워드 라인(예를 들면, WL4, WL6)에는 비선택 독출 전압(VPS)이 인가된다.
이러한 독출 바이어스 조건에서는, 선택된 메모리 셀들(A, B)의 드레인 및 소스의 전압은 각각, 예를 들어, 0.5V와 0V이며, 게이트에는 선택 독출 전압(VR)이 인가된다. 그리고 선택 독출 전압(VR)의 전압 레벨을 변화시킴에 따라, 메모리 셀에 저장된 데이터를 판별하는 독출 동작이 수행된다. 선택 워드 라인((WL5)에 연결되지만 비선택 낸드 스트링들(NS11, NS12)에 포함되는 메모리 셀들(C, D)의 채널은 플로팅(floating) 상태에 있다.
본 발명의 실시예들에 따라서 독출 동작시 선택 워드 라인(WL5)의 전압 변화와 인접한 워드 라인들(예를 들어, WL4, WL6)의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인(WL5)의 부하를 감소할 수 있다. 여기서 독출 동작은 프로그램 동작에서 메모리 셀들의 프로그램 여부를 판별하기 위한 검증 독출 동작일 수도 있고, 메모리 셀들에 저장된 데이터를 판별하기 위한 통상의 독출 동작일 수도 있다.
도 14는 본 발명의 실시예들에 따른 하나의 셀 스트링의 구조의 일 예를 나타내는 도면이고, 도 15는 도 14의 셀 스트링에 포함되는 하나의 메모리 셀의 구조의 일 예를 나타내는 도면이다.
도 11, 12, 14 및 15를 참조하면, 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 에 도시된 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL), 워드 라인들(WLs), 그리고 스트링 선택 라인들(SSL)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다. 또한, 워드 라인들(WLs)은 데이터 저장에 사용되지 않는 더미(dummy) 워드 라인을 포함할 수 있다. 더미 워드 라인은 다양한 용도로 사용될 수 있다.
도 15는 도 14의 절단 선(A-A')에 따른 단면도를 보여준다. 예시적으로, 하나의 워드 라인에 대응하는 메모리 셀(MC)의 단면도가 도시될 수 있다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다. 바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다. 필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다. 하나의 워드 라인 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 하나의 워드 라인은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 메모리 셀(MC)과 동일한 구조를 가질 수 있다.
예시적으로, 셀 스트링(CS)의 제조 공정에서, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 기판(SUB)과의 거리가 감소할수록 작게 형성될 수 있다. 따라서, 접지 선택 트랜지스터(GST), 메모리 셀들(MCs) 및 스트링 선택 트랜지스터들(SSTs)의 바디들에 동일한 전압이 인가되고 그리고 접지 선택 라인(GSL), 워드 라인들(WL) 및 스트링 선택 라인들(SSL)에 동일한 전압이 인가될 때에, 기판(SUB)에 인접한 메모리 셀 또는 접지 선택 트랜지스터(GST)에 형성되는 전기장은 기판(SUB)과 먼 메모리 셀 또는 스트링 선택 트랜지스터(SST)에 형성되는 전기장보다 크다. 이러한 특징은 프로그램 동작이 수행되는 동안에 발생하는 프로그램 교란에 영향을 준다. 다만, 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 이것에 제한되지 않는다. 필라(PL)의 폭 또는 기판(SUB)의 상부 면과 평행한 단면적은 식각 공정에 따라 기판(SUB)과의 거리에 대응하여 서로 다르게 형성될 수 있다.
도 16 및 17은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 프로그램 동작을 나타내는 도면이다.
도 16 및 17에는 예시적으로 스트링 선택 라인(SSL)에 연결된 스트링 선택 트랜지스터(SST)와 접지 선택 라인(GSL)에 연결된 접지 선택 트랜지스터(GST) 사이에 12개의 워드 라인들(WL1~WL12)에 연결된 메모리 셀들(MC1~MC12)을 포함하는 하나의 셀 스트링 및 그 상태가 도시되어 있다. 셀 스트링은 비트 라인(BL) 및 공통 소스 라인(CSL)/기판 전압(SUB)에 연결된다. 또한, 도 16 및 17에는 예시적으로 2비트를 저장하는 멀티 레벨 셀의 문턱 전압(Vth)의 상태를 도시하고 있다. 이러한 워드 라인들의 개수, 메모리 셀에 저장되는 비트 수는 다양하게 결정될 수 있으며, 도 16의 예시에 한정되지 않는다.
도 16을 참조하면, 비휘발성 메모리 장치의 운영 시나리오에 따라서, 최상위의 워드 라인부터 하부 방향으로 순차적으로 프로그램하는 제1 프로그램 동작이 수행될 수 있다. 즉, 도 16의 제1 프로그램 동작에서는, 메모리 블록에 저장된 데이터가 증가할수록 위에서 아래로(T2B, top-to-bottom-) 데이터가 채워지는 프로그램 순서(program order)를 갖는다.
소거된 워드 라인의 메모리 셀들(MC1~MC7)은 모두 소거 상태(E0)에 있고, 프로그램된 워드 라인의 메모리 셀들(MC8~MC12)은 저장된 데이터에 따라서, 소거 상태(E0) 또는 각각의 프로그램 상태들(P1, P2, P3)을 가질 수 있다.
도 14에 도시된 바와 같이 3차원 낸드 플래시 장치의 채널 홀의 사이즈 또는 홀의 CD(critical dimension)이 작을수록 프로그램 교란(program disturb)에 취약하다. MLC(Multi Level Cell)의 경우 하나의 메모리 셀에 프로그램되는 상태의 수의 증가한다. 이 경우 프로그램 루프의 수가 증가하게 되고, 프로그램 루프의 수가 증가할수록 프로그램 교란에 따른 성능 열화가 더 크다. 따라서, 도 16에 도시된 바와 같이 채널 홀의 사이즈가 감소하는 방향으로 프로그램을 수행할 수 있다.
도 17을 참조하면, 비휘발성 메모리 장치의 운영 시나리오에 따라서, 최하위의 워드 라인부터 상부 방향으로 순차적으로 프로그램하는 제2 프로그램 동작이 수행될 수 있다. 즉, 제2 프로그램 동작에서는, 메모리 블록에 저장된 데이터가 증가할수록 아래에서 위로(B2T, bottom-to-top) 데이터가 채워지는 프로그램 순서(program order)를 갖는다.
소거된 워드 라인의 메모리 셀들(MC5~MC12)은 모두 소거 상태(E0)에 있고, 프로그램된 워드 라인의 메모리 셀들(MC1~MC4)은 저장된 데이터에 따라서, 소거 상태(E0) 또는 각각의 프로그램 상태들(P1, P2, P3)을 가질 수 있다.
도 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법이 적용될 수 있는 멀티 레벨 셀의 상태들의 일 예를 나타내는 도면이다.
도 18에는 각 메모리 셀이 3 비트의 데이터를 저장하는 TLC(triple level cell)의 제1 내지 제8 상태들(S1~S8)이 도시되어 있다. 도 18에서 가로축은 메모리 셀의 문턱 전압(VTH)을 나타내고 가로축은 문턱 전압(VTH)에 상응하는 메모리 셀의 개수를 나타낸다. 프로그램 동작시 제1 내지 제8 상태들(S1~S8)에 대한 프로그램 수행 결과는 제1 내지 제7 검증 독출 전압들(VVR1~VVR7)을 선택 워드 라인에 순차적으로 인가함으로써 판별될 수 있다. 또한, 프로그램 동작시 제1 내지 제8 상태들(S1~S8)은 도 24 및 25를 참조하여 후술하는 바와 같이 노말 독출 전압들(VR1~VR7)의 일부를 선택 워드 라인에 순차적으로 인가함으로써 판별될 수 있다.
도 19 내지 23은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 타이밍도들이다.
도 19, 20 및 21은 복수의 워드 라인들이 수직 방향으로 적층되는 수직형 낸드 플래시 장치에서 도 18의 TLC에 대한 프로그램 검증 구간에서의 동작 방법에 관한 실시예들을 나타낸다. 도 19 및 20은 복수의 워드 라인들이 수직 방향으로 적층되는 수직형 낸드 플래시 장치에서 최상위의 워드 라인부터 하부 방향으로 순차적으로 프로그램하는 도 16의 제1 프로그램 동작에 상응하는 실시예를 나타내다. 도 21은 복수의 워드 라인들이 수직 방향으로 적층되는 수직형 낸드 플래시 장치에서 최상위의 워드 라인부터 하부 방향으로 순차적으로 프로그램하는 도 17의 제2 프로그램 동작에 상응하는 실시예를 나타낸다.
도 19를 참조하면, 최상위의 워드 라인부터 하부 방향으로 순차적으로 프로그램하는 제1 프로그램 동작에서, 전술한 바와 같이 순차적으로 전압을 변경하는 인접 워드 라인은 선택 워드 라인(WLn)의 하부 방향으로 인접한 하부 인접 워드 라인(WLn-1)을 포함할 수 있다. 예를 들어, 도 18의 TLC의 문턱 전압 상태들(S1~S8)을 판별하기 위한 복수의 검증 독출 전압들(VVR1~VVR7)을 순차적으로 갖도록 선택 워드 라인(WLn)의 전압을 순차적으로 감소할 수 있다. 본 발명의 실시예들에 따라서, 선택 워드 라인(WLn)의 전압 변경 시점들(T2~T8)에 동기하여 복수의 전압 레벨들(LV1~LV7)을 순차적으로 갖도록 선택 워드 라인(WLn)의 하부 인접 워드 라인(WLn-1)의 전압을 순차적으로 순차적으로 감소할 수 있다. 선택 워드 라인(WLn)의 상부 인접 워드 라인(WLn+1)의 전압은 다른 비선택 워드 라인들과 마찬가지로 패스 전압(VPS)을 유지할 수 있다.
상기 제1 프로그램 방식에 따라서, 하부 인접 워드 라인(WLn-1)에 연결된 멀티 레벨 셀들은 소거 상태, 예를 들어, 도 18의 제1 상태(S1)에 있다. 따라서, 하부 인접 워드 라인(WLn-1)에 연결된 소거 상태(S1)의 멀티 레벨 셀들을 턴온시킬 수 있도록 소거 상태(S1)의 문턱 전압보다 높은 범위에서 하부 인접 워드 라인(WLn-1)의 전압을 순차적으로 변경할 수 있다. 다시 말해, 도 19의 제1 전압 레벨(LV1)은 적어도 소거 상태(S1)의 문턱 전압보다 크게 설정될 수 있다.
한편, 상기 제1 프로그램 방식에 따라서, 상부 인접 워드 라인(WLn+1)에 연결된 멀티 레벨 셀들은 프로그램 동작이 수행된 상태, 예를 들어 도 18의 제1 내지 제8 상태(S1~S8) 중 하나에 있다. 따라서, 상부 인접 워드 라인(WLn+1)에 연결된 멀티 레벨 셀들을 모두 턴온시킬 수 있도록 문턱 전압 상태들(S1~S8) 중 최상위 상태(S8)의 문턱 전압보다 높은 범위에서 인접 워드 라인의 전압을 순차적으로 변경할 수 있다. 다시 말해, 도 19의 패스 전압(VPS)은 적어도 최상위 상태(S8)의 문턱 전압보다 크게 설정될 수 있다.
도 20은 선택 워드 라인(WLn)에 인가되는 검증 독출 전압들(VVR1~VVR7) 및 하부 인접 워드 라인(WLn-1)에 인가되는 전압 레벨들(LV1~LV7)을 순차적으로 증가하는 것을 제외하고는 도 19와 실질적으로 동일하므로 중복되는 설명을 생략한다.
도 21을 참조하면, 최하위의 워드 라인부터 상부 방향으로 순차적으로 프로그램하는 제2 프로그램 동작에서, 전술한 바와 같이 순차적으로 전압을 변경하는 인접 워드 라인은 선택 워드 라인(WLn)의 상부 방향으로 인접한 상부 인접 워드 라인(WLn+1)을 포함할 수 있다. 예를 들어, 도 18의 TLC의 문턱 전압 상태들(S1~S8)을 판별하기 위한 복수의 검증 독출 전압들(VVR1~VVR7)을 순차적으로 갖도록 선택 워드 라인(WLn)의 전압을 순차적으로 증가할 수 있다. 본 발명의 실시예들에 따라서, 선택 워드 라인(WLn)의 전압 변경 시점들(T2~T8)에 동기하여 복수의 전압 레벨들(LV1~LV7)을 순차적으로 갖도록 선택 워드 라인(WLn)의 하부 인접 워드 라인(WLn-1)의 전압을 순차적으로 증가할 수 있다. 선택 워드 라인(WLn)의 하부 인접 워드 라인(WLn-1)의 전압은 다른 비선택 워드 라인들과 마찬가지로 패스 전압(VPS)을 유지할 수 있다.
상기 제2 프로그램 방식에 따라서, 상부 인접 워드 라인(WLn+1)에 연결된 멀티 레벨 셀들은 소거 상태, 예를 들어, 도 18의 제1 상태(S1)에 있다. 따라서, 상부 인접 워드 라인(WLn+1)에 연결된 소거 상태(S1)의 멀티 레벨 셀들을 턴온시킬 수 있도록 상기 소거 상태(S1)의 문턱 전압보다 높은 범위에서 상부 인접 워드 라인(WLn+1)의 전압을 순차적으로 변경할 수 있다. 다시 말해, 도 21의 제1 전압 레벨(LV1)은 적어도 소거 상태(S1)의 문턱 전압보다 크게 설정될 수 있다.
한편, 상기 제2 프로그램 방식에 따라서, 하부 인접 워드 라인(WLn11)에 연결된 멀티 레벨 셀들은 프로그램 동작이 수행된 상태, 예를 들어 도 18의 제1 내지 제8 상태(S1~S8) 중 하나에 있다. 따라서, 하부 인접 워드 라인(WLn-1)에 연결된 멀티 레벨 셀들을 모두 턴온시킬 수 있도록 문턱 전압 상태들(S1~S8) 중 최상위 상태(S8)의 문턱 전압보다 높은 범위에서 하부 인접 워드 라인(WLn-1)의 전압을 순차적으로 변경할 수 있다. 다시 말해, 도 21의 패스 전압(VPS)은 적어도 최상위 상태(S8)의 문턱 전압보다 크게 설정될 수 있다.
도 22 및 23에는 선택 워드 라인의 전압 셋업 시간을 더욱 감소하기 위하여 독출 전압을 인가하기 전에 옵셋 펄스들을 인가하는 실시예들이 도시되어 있다. 상기 옵셋 펄스들은 독출 전압을 변경하는 초기 구간에서 타겟 전압보다 과도한 전압을 미리 인가하기 위한 것으로서, 도 22 및 23에서 V1~V6으로 표시된 펄스들에 해당하고, V1'~V6'는 선택 워드 라인의 옵셋 전압들에 상응하는 인접 워드 라인의 옵셋 레벨들에 해당한다. 도 22 및 23에서 선택 워드 라인(WLs)에 인가되는 검증 독출 전압들(VVR1, VVR2, VVR3) 및 인접 워드 라인(WLad)에 인가되는 전압 레벨들(LV1, LV2, LV3)은 도 4 및 7을 참조하여 설명한 바와 같고, 도시의 편의상 전압 셋업 시간은 그 도시를 생략하였다.
도 22를 참조하면, 선택 워드 라인(WLs)의 전압을 제L 센싱 동작(L은 자연수)을 수행하기 위한 제L 독출 전압에서 옵셋 전압으로 증가하고, 선택 워드 라인(WLs)의 전압을 상기 옵셋 전압에서 상기 옵셋 전압보다 낮고 상기 제L 독출 전압보다 높은 제(L+1) 센싱 동작을 수행하기 위한 제(L+1) 독출 전압으로 감소할 수 있다. 이러한 선택 워드 라인(WLs)의 전압 변경에 동기하여, 선택 워드 라인(WLs)의 전압을 상기 제L 독출 전압에서 상기 옵셋 전압으로 증가할 때, 인접 워드 라인(WLad)의 전압을 제L 전압 레벨에서 옵셋 레벨로 증가하고, 선택 워드 라인(WLs)의 전압을 상기 옵셋 전압에서 상기 제(L+1) 독출 전압으로 감소할 때, 인접 워드 라인(WLad)의 전압을 상기 옵셋 레벨에서 상기 옵셋 레벨보다 낮고 상기 제L 전압 레벨보다 높은 제(L+1) 전압 레벨로 감소할 수 있다. 예를 들어, 선택 워드 라인(WLs)의 전압을 제1 검증 독출 전압(VVR1)에서 옵셋 전압(V2)으로 증가하는 시점(T3)에서, 인접 워드 라인(WLad)의 전압을 제1 전압 레벨(LV1)에서 옵셋 레벨(V2')로 증가하고, 선택 워드 라인(WLs)의 전압을 옵셋 전압(V2)에서 제2 검증 독출 전압(VVR2)으로 감소하는 시점(T4)에서, 인접 워드 라인(WLad)의 전압을 옵셋 레벨(V2')에서 제2 전압 레벨(LV2)로 감소할 수 있다.
도 23을 참조하면, 선택 워드 라인(WLs)의 전압을 제(L+1) 센싱 동작(L은 자연수)을 수행하기 위한 제(L+1) 독출 전압에서 옵셋 전압으로 감소하고, 선택 워드 라인(WLs)의 전압을 상기 옵셋 전압에서 상기 옵셋 전압보다 높고 상기 제(L+1) 독출 전압보다 낮은 제L 센싱 동작을 수행하기 위한 제L 독출 전압으로 증가할 수 있다. 이러한 선택 워드 라인(WLs)의 전압 변경에 동기하여, 선택 워드 라인(WLs)의 전압을 상기 제(L+1) 독출 전압에서 상기 옵셋 전압으로 감소할 때, 인접 워드 라인(WLad)의 전압을 제(L+1) 전압 레벨에서 옵셋 레벨로 감소하고, 선택 워드 라인(WLs)의 전압을 상기 옵셋 전압에서 상기 제L 독출 전압으로 증가할 때, 인접 워드 라인(WLad)의 전압을 상기 옵셋 레벨에서 상기 옵셋 레벨보다 높고 상기 제(L+1) 전압 레벨보다 낮은 제L 전압 레벨로 증가할 수 있다. 예를 들어, 선택 워드 라인(WLs)의 전압을 제3 검증 독출 전압(VVR3)에서 옵셋 전압(V5)으로 감소하는 시점(T3)에서, 인접 워드 라인(WLad)의 전압을 제3 전압 레벨(LV3)에서 옵셋 레벨(V5')로 감소하고, 선택 워드 라인(WLs)의 전압을 옵셋 전압(V5)에서 제2 검증 독출 전압(VVR2)으로 증가하는 시점(T4)에서, 인접 워드 라인(WLad)의 전압을 옵셋 레벨(V5')에서 제2 전압 레벨(LV2)로 증가할 수 있다.
도 24 및 25는 본 발명의 실시예들에 따른 동작 방법이 적용될 수 있는 독출 시퀀스를 설명하기 위한 도면들이다.
도 24에는 도 18의 제1 내지 제8 상태들(S1~S8)의 예시적인 비트 값들이 도시되어 있다. 제1 내지 제8 상태들(S1~S8)은 제1, 제2 및 제3 비트들(BT1, BT2, BT3)로 이루어진 서로 다른 값 'BT3 BT2 BT2'으로 구별될 수 있다. 예를 들어, 도 15에 예시된 바와 같이 제1 상태(S1)는 '111'에 상응하고, 제2 상태(S2)는 '110'에 상응하고, 제3 상태(S3)는 '100'에 상응하고, 제4 상태(S4)는 '000'에 상응하고, 제5 상태(S5)는 '010'에 상응하고, 제6 상태(S6)는 '011'에 상응하고, 제7 상태(S7)는 '001'에 상응하고, 제8 상태(S1)는 '101'에 상응할 수 있다.
이 경우, 제1 비트(BT1)를 판독하기 위해서는 제1 노말 독출 전압(VR1) 및 제5 노말 독출 전압(VR5)이 이용되고, 제2 비트(BT2)를 판독하기 위해서는 제2 노말 독출 전압(VR2), 제4 노말 독출 전압(VR4) 및 제6 노말 독출 전압(VR6)이 이용되고, 제3 비트(BT3)를 판독하기 위해서는 제3 노말 독출 전압(VR3) 및 제7 노말 독출 전압(VR7)이 이용될 수 있다.
도 25는 도 24의 예에 상응하는 하이-투-로우(high-to-low) 독출 시퀀스를 나타내는 도면이다.
제1 비트(BT1)의 독출 동작의 경우에는 제5 노말 독출 전압(VR5) 및 제1 노말 독출 전압(VR1)이 순차적으로 선택 워드 라인에 인가될 수 있다.
제2 비트(BT2)의 독출 동작의 경우에는 제6 노말 독출 전압(VR6), 제4 노말 독출 전압(VR4) 및 제2 노말 독출 전압(VR2)이 순차적으로 선택 워드 라인에 인가될 수 있다.
제3 비트(BT3)의 독출 동작의 경우에는 제7 노말 독출 전압(VR7) 및 제3 노말 독출 전압(VR3)이 순차적으로 선택 워드 라인에 인가될 수 있다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 동작 방법을 나타내는 타이밍도이다. 도 26에는 도 25의 제2 비트(BT2)의 독출 동작에 상응하는 인접 워드 라인의 제어 방법이 예시적으로 도시되어 있다.
도 26을 참조하면, 통상의 독출 동작을 위해, 복수의 노말 독출 전압들(VR6, VR4, VR2)을 순차적으로 갖도록 선택 워드 라인(WLn)의 전압을 순차적으로 변경할 수 있다. 이러한 선택 워드 라인(WLn)의 전압 변경 시점(T1~T4)에 동기하여, 복수의 전압 레벨들(LV6, LV4, LV2)을 순차적으로 갖도록 선택 워드 라인(WLn)의 상부 방향으로 인접한 적어도 하나의 상부 인접 워드 라인(WLn+1)의 전압 및 하부 방향으로 인접한 적어도 하나의 하부 인접 워드 라인(WLn-1)의 전압을 순차적으로 변경할 수 있다.
상부 인접 워드 라인(WLn+1) 및 하부 인접 워드 라인(WLn-1)에 연결된 멀티 레벨 셀들은 프로그램 동작이 수행된 상태, 예를 들어 도 2의 제1 내지 제4 상태(S1~S4) 중 하나에 있다. 따라서, 상부 인접 워드 라인(WLn+1) 및 하부 인접 워드 라인(WLn-1)에 연결된 멀티 레벨 셀들을 모두 턴온시킬 수 있도록 문턱 전압 상태들(S1~S4) 중 최상위 상태(S4)의 문턱 전압보다 높은 범위에서 상부 인접 워드 라인(WLn+1) 및 하부 인접 워드 라인(WLn-1)의 전압을 순차적으로 변경할 수 있다. 다시 말해, 도 26의 가장 낮은 전압 레벨(VR2)은 적어도 최상위 상태(S4)의 문턱 전압보다 크게 설정될 수 있다.
도 27은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 27을 참조하면, SSD(1000)는 복수의 비휘발성 메모리 장치들(1100) 및 SSD 제어기(1200)를 포함한다.
비휘발성 메모리 장치들(1100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(1100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(1100)은 선택 워드 라인이 전압 변화 및 인접 워드 라인의 전압 변화를 동일한 방향으로 연동시킴으로써 선택 워드 라인의 전압 셋업 시간을 감소하고 비휘발성 메모리 장치들(1100)의 동작 속도를 향상시킬 수 있다.
SSD 제어기(1200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(1100)에 연결된다. SSD 제어기(1200)는 적어도 하나의 프로세서(1210), 버퍼 메모리(1220), 에러 정정 회로(1230), 호스트 인터페이스(1250) 및 비휘발성 메모리 인터페이스(1260)를 포함한다. 버퍼 메모리(1220)는 메모리 제어기(1200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(1230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(1100)로부터 복구된 데이터의 에러를 정정할 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 복수의 셀 스트링들을 포함하고 상기 복수의 셀 스트링들의 각각은 복수의 멀티 레벨 셀들을 포함하는 비휘발성 메모리 장치의 동작 방법으로서,
    상기 복수의 멀티 레벨 셀들의 문턱 전압 상태들을 판별하기 위한 복수의 독출 전압들을 순차적으로 갖도록 선택 워드 라인의 전압을 순차적으로 변경하는 단계; 및
    상기 선택 워드 라인의 전압 변경 시점에 동기하여 상기 선택 워드 라인에 인접한 인접 워드 라인의 전압을 순차적으로 변경하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제1 항에 있어서,
    상기 선택 워드 라인 및 상기 인접 워드 라인의 용량성 결합에 의한 커패시턴스가 감소하도록 상기 선택 워드 라인의 전압 변경 방향과 동일한 방향으로 상기 인접 워드 라인의 전압을 변경하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  3. 제1 항에 있어서,
    상기 선택 워드 라인의 전압을 순차적으로 변경하는 단계는,
    상기 선택 워드 라인의 전압을 제(L+1) 센싱 동작(L은 자연수)을 수행하기 위한 제(L+1) 독출 전압에서 상기 제(L+1) 독출 전압보다 낮은 제L 센싱 동작을 수행하기 위한 제L 독출 전압으로 감소하는 단계를 포함하고,
    상기 인접 워드 라인의 전압을 순차적으로 변경하는 단계는,
    상기 선택 워드 라인의 전압을 상기 제(L+1) 독출 전압에서 상기 제L 독출 전압으로 감소할 때, 상기 인접 워드 라인의 전압을 제(L+1) 전압 레벨에서 상기 제(L+1) 전압 레벨보다 낮은 제L 전압 레벨로 감소하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  4. 제3 항에 있어서,
    상기 제(L+1) 독출 전압과 상기 제(L+1) 전압 레벨의 차이와 상기 제L 독출 전압과 상기 제L 전압 레벨의 차이가 동일하게 되도록 상기 인접 워드 라인의 전압을 감소하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  5. 제1 항에 있어서,
    상기 선택 워드 라인의 전압을 순차적으로 변경하는 단계는,
    상기 선택 워드 라인의 전압을 제L 센싱 동작(L은 자연수)을 수행하기 위한 제L 독출 전압에서 상기 제L 독출 전압보다 높은 제(L+1) 센싱 동작을 수행하기 위한 제(L+1) 독출 전압으로 증가하는 단계를 포함하고,
    상기 인접 워드 라인의 전압을 순차적으로 변경하는 단계는,
    상기 선택 워드 라인의 전압을 상기 제L 독출 전압에서 상기 제(L+1) 독출 전압으로 증가할 때, 상기 인접 워드 라인의 전압을 제L 전압 레벨에서 상기 제L 전압 레벨보다 높은 제(L+1) 전압 레벨로 증가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  6. 제1 항에 있어서,
    상기 복수의 독출 전압들은 프로그램 동작에서 상기 선택 워드 라인에 프로그램 전압이 인가된 후 상기 선택 워드 라인에 인가되는 복수의 검증 독출 전압들인 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  7. 제6 항에 있어서,
    상기 인접 워드 라인에 연결된 상기 멀티 레벨 셀들은 소거 상태에 있고,
    상기 인접 워드 라인에 연결된 소거 상태의 상기 멀티 레벨 셀들을 턴온시킬 수 있도록 상기 소거 상태의 문턱 전압보다 높은 범위에서 상기 인접 워드 라인의 전압을 순차적으로 변경하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  8. 제6 항에 있어서,
    복수의 워드 라인들이 수직 방향으로 적층되는 수직형 낸드 플래시 장치에서 최상위의 워드 라인부터 하부 방향으로 순차적으로 프로그램하는 단계를 더 포함하고,
    순차적으로 전압을 변경하는 상기 인접 워드 라인은 상기 선택 워드 라인의 하부 방향으로 인접한 적어도 하나의 하부 인접 워드 라인을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  9. 제1 항에 있어서,
    상기 선택 워드 라인의 전압을 순차적으로 변경하는 단계는,
    상기 선택 워드 라인의 전압을 제L 센싱 동작(L은 자연수)을 수행하기 위한 제L 독출 전압에서 옵셋 전압으로 증가하는 단계; 및
    상기 선택 워드 라인의 전압을 상기 옵셋 전압에서 상기 옵셋 전압보다 낮고 상기 제L 독출 전압보다 높은 제(L+1) 센싱 동작을 수행하기 위한 제(L+1) 독출 전압으로 감소하는 단계를 포함하고,
    상기 인접 워드 라인의 전압을 순차적으로 변경하는 단계는,
    상기 선택 워드 라인의 전압을 상기 제L 독출 전압에서 상기 옵셋 전압으로 증가할 때, 상기 인접 워드 라인의 전압을 제L 전압 레벨에서 옵셋 레벨로 증가하는 단계; 및
    상기 선택 워드 라인의 전압을 상기 옵셋 전압에서 상기 제(L+1) 독출 전압으로 감소할 때, 상기 인접 워드 라인의 전압을 상기 옵셋 레벨에서 상기 옵셋 레벨보다 낮고 상기 제L 전압 레벨보다 높은 제(L+1) 전압 레벨로 감소하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
  10. 제1 항에 있어서,
    상기 선택 워드 라인의 전압을 순차적으로 변경하는 단계는,
    상기 선택 워드 라인의 전압을 제(L+1) 센싱 동작(L은 자연수)을 수행하기 위한 제(L+1) 독출 전압에서 옵셋 전압으로 감소하는 단계; 및
    상기 선택 워드 라인의 전압을 상기 옵셋 전압에서 상기 옵셋 전압보다 높고 상기 제(L+1) 독출 전압보다 낮은 제L 센싱 동작을 수행하기 위한 제L 독출 전압으로 증가하는 단계를 포함하고,
    상기 인접 워드 라인의 전압을 순차적으로 변경하는 단계는,
    상기 선택 워드 라인의 전압을 상기 제(L+1) 독출 전압에서 상기 옵셋 전압으로 감소할 때, 상기 인접 워드 라인의 전압을 제(L+1) 전압 레벨에서 옵셋 레벨로 감소하는 단계; 및
    상기 선택 워드 라인의 전압을 상기 옵셋 전압에서 상기 제L 독출 전압으로 증가할 때, 상기 인접 워드 라인의 전압을 상기 옵셋 레벨에서 상기 옵셋 레벨보다 높고 상기 제(L+1) 전압 레벨보다 낮은 제L 전압 레벨로 증가하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 동작 방법.
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