CN115579030A - 三维存储器及其控制方法 - Google Patents

Abstract

本发明涉及一种三维存储器的控制方法，所述三维存储器包括多个存储串，每个所述存储串包括多个存储单元，所述存储单元包括第一存储单元，所述方法包括：在执行读操作时，向选中的第一存储单元提供第一读感测电流，其中，所述第一读感测电流小于编程验证阶段时提供给所述选中的第一存储单元的验证感测电流；以及向所述选中的第一存储单元提供第一读取电压，其中，所述第一读取电压包括在所述选中的第一存储单元的第一读电压水平上施加第一偏置电压。根据本发明的三维存储器及其控制方法，可以有效地减小BPD效应引起的阈值电压分布展宽和漂移，增大读窗口，避免读干扰，提高了三维存储器的可靠性。

Description

三维存储器及其控制方法

本申请是针对申请日为2021年01月25日，申请号为202110096756.0，发明名称为三维存储器及其控制方法的专利的分案申请。

技术领域

本发明涉及集成电路的制造领域，尤其涉及一种三维存储器及其控制方法。

背景技术

为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3D)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。随着多值存储技术的发展，三维存储器件的叠层层数越来越多，其所面临的结构和电学特性问题也越来越多。其中，BPD(Background Pattern Dependency)是层数增多后所面临的一个问题。BPD指先编程的存储单元在编程验证阶段和读阶段时，漏端电阻变化对存储单元的阈值电压(Vt)造成的正向移动。由于不同存储串的编程模式(Pattern)之间有差异，因此漏端电阻变化造成的Vt变化也有不同，造成阈值电压的分布展宽，从而使读窗口减小。

发明内容

本发明所要解决的技术问题是提供一种改善BPD效应影响的三维存储器及其控制方法。

本发明为解决上述技术问题而采用的技术方案是一种三维存储器的控制方法，所述三维存储器包括多个存储串，每个所述存储串包括多个存储单元，所述存储单元包括第一存储单元，所述方法包括：在执行读操作时，向选中的第一存储单元提供第一读感测电流，其中，所述第一读感测电流小于编程验证阶段时提供给所述选中的第一存储单元的验证感测电流；以及向所述选中的第一存储单元提供第一读取电压，其中，所述第一读取电压包括在所述选中的第一存储单元的第一读电压水平上施加第一偏置电压。

在本发明的一实施例中，所述存储单元还包括第二存储单元，其中在编程操作中所述第一存储单元先于所述第二存储单元被编程，所述方法还包括：在执行读操作时，向选中的第二存储单元提供第二读感测电流，其中，所述第二读感测电流小于所述验证感测电流；以及向所述选中的第二存储单元提供第二读取电压，所述第二读取电压包括在所述第二存储单元的第二读电压水平上施加第二偏置电压。

在本发明的一实施例中，所述存储单元还包括第二存储单元，其中在编程操作中所述第一存储单元先于所述第二存储单元被编程，所述方法还包括：在执行读操作时，向选中的第二存储单元提供第二读感测电流，其中，所述第二读感测电流等于所述验证感测电流；以及向所述选中的第二存储单元提供第二读取电压，所述第二读取电压包括在所述第二存储单元的第二读电压水平上施加第二偏置电压。

在本发明的一实施例中，根据所述选中的第一存储单元的阈值电压分布计算所述第一偏置电压，以及根据所述选中的第二存储单元的阈值电压分布计算所述第二偏置电压。

在本发明的一实施例中，所述多个第一存储单元包括一个或多个第一子存储单元和一个或多个第二子存储单元，其中在编程操作中所述第一子存储单元先于所述第二子存储单元被编程，所述方法还包括：在执行读操作时，向选中的第一子存储单元提供第三读感测电流，向选中的第二子存储单元提供第四读感测电流，其中，所述第三读感测电流小于所述第四读感测电流，并且，所述第三读感测电流和所述第四读感测电流都小于所述验证感测电流。

在本发明的一实施例中，所述读操作是在所述多个存储单元编程结束后执行。

本发明为解决上述技术问题还提出一种三维存储器，包括：存储单元阵列，包括多个存储串，每个所述存储串在衬底上方竖直延伸并且包括竖直串联布置的多个存储单元，所述存储单元包括第一存储单元；控制器，配置为：在执行读操作时，向选中的第一存储单元提供第一读感测电流，其中，所述第一读感测电流小于编程验证阶段时提供给所述选中的第一存储单元的验证感测电流；以及向所述选中的第一存储单元提供第一读取电压，其中，所述第一读取电压包括在所述选中的第一存储单元的第一读电压水平上施加第一偏置电压。

在本发明的一实施例中，所述存储单元还包括第二存储单元，其中在编程操作中所述第一存储单元先于所述第二存储单元被编程，所述控制器还配置为：在执行读操作时，向选中的第二存储单元提供第二读感测电流，其中，所述第二读感测电流小于所述验证感测电流；以及向所述选中的第二存储单元提供第二读取电压，所述第二读取电压包括在所述第二存储单元的第二读电压水平上施加第二偏置电压。

在本发明的一实施例中，所述控制器还配置为：在执行读操作时，向选中的第二存储单元提供第二读感测电流，其中，所述第二读感测电流等于所述验证感测电流；以及向所述选中的第二存储单元提供第二读取电压，所述第二读取电压包括在所述第二存储单元的第二读电压水平上施加第二偏置电压。

在本发明的一实施例中，所述控制器还配置为：根据所述选中的第一存储单元的阈值电压分布计算所述第一偏置电压，以及根据所述选中的第二存储单元的阈值电压分布计算所述第二偏置电压。

在本发明的一实施例中，所述多个第一存储单元包括一个或多个第一子存储单元和一个或多个第二子存储单元，其中在编程操作中所述第一子存储单元先于所述第二子存储单元被编程，所述控制器还配置为：在执行读操作时，向选中的第一子存储单元提供第三读感测电流，向选中的第二子存储单元提供第四读感测电流，其中，所述第三读感测电流小于所述第四读感测电流，并且，所述第三读感测电流和所述第四读感测电流都小于所述验证感测电流。

在本发明的一实施例中，所述控制器还配置为：在所述多个存储单元编程结束后执行所述读操作。

在本发明的一实施例中，还包括与所述存储单元连接的位线和字线，所述控制器还配置为：通过所述位线向所述存储单元提供读感测电流，通过所述字线向所述存储单元提供读取电压。

在本发明的一实施例中，所述第一存储单元位于靠近所述三维存储器的衬底的位置，所述第二存储单元位于远离所述衬底的位置。

在本发明的一实施例中，所述三维存储器是3D NAND闪存。

根据本发明的三维存储器及其控制方法，对受BPD影响较大的先编程的存储单元提供小于验证感测电流I_verify的第一读感测电流I_read1，可以有效地减小BPD效应引起的阈值电压分布展宽和漂移，增大了读窗口，并且由于不需要不需要增加非选择的存储单元的读导通电压，避免了进一步地读干扰，提高了三维存储器的可靠性。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A是一种三维存储器中的存储串的结构示意图；

图1B是一种三维存储器中的存储串的结构示意图；

图1C是由于BPD效应带来的阈值电压分布展宽的示意图；

图2A是对图1A所示的存储串中的存储单元执行读操作的示意图；

图2B是对图1A所示的存储串中的存储单元执行读操作的示意图；

图2C是经过图2B的读操作之后的阈值电压分布示意图；

图3是本发明一实施例的三维存储器的控制方法的示例性流程图；

图4是三维存储器的Id-Vg曲线；

图5是本发明另一实施例的三维存储器的控制方法的示例性流程图；

图6是本发明一实施例的三维存储器的控制方法的效果示意图；

图7是本发明一实施例的三维存储器的模块图；

图8是一种可用于本发明实施例的存储器块的电路示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。

在本文中所使用的术语“三维(3D)存储器件”是指在横向取向的衬底上具有竖直取向的存储单元晶体管串(在文中被称为“存储器串”，例如NAND串)从而存储器串相对于衬底在竖直方向上延伸的半导体器件。如在本文中所使用的，术语“竖直/竖直地”表示标称垂直于衬底的横向表面。

在本文中所使用的属于“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底的顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

在本申请中所使用的术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或其处的任何一对水平平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下方具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有触点、互连线和/或通孔)以及一个或多个电介质层。

本申请中使用了流程图用来说明根据本申请的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

图1A是一种三维存储器中的存储串的结构示意图。参考图1A所示，存储串110对应于三维存储器中的沟道结构，沿着该存储串的延伸方向具有多个存储单元120，不同位置的存储单元120对应于三维存储器中的不同层。在三维存储器中，字线与每个存储单元120对应的栅极层相连接，向该存储单元120所对应的晶体管的栅极施加字线电压。参考图1A所示，该存储串的顶部是位线选择器开关BLS，与存储单元的漏极相连接；底部是阵列共源极ACS，与存储单元的源极相连接。图1A示出了对一个存储单元121进行编程操作时的示例，表示存储单元121的椭圆形中的字母P标示该存储单元121经过编程操作。位于存储单元121上方的多个存储单元122则处于擦除态(Erase)。

图1B是一种三维存储器中的存储串的结构示意图。参考图1B所示，存储串110中的存储单元121和位于其上方的其他存储单元122都已处于编程态，表示这些存储单元都经过了编程阶段。

图1C是由于BPD效应带来的阈值电压分布展宽的示意图。参考图1C所示，该横坐标表示存储单元的阈值电压Vt，纵轴表示存储单元数量。图1C以多级存储单元(MLC)技术为例，示出了存储单元的四种阈值电压分布范围，分别是E态、P1态、P2态和P3态。其中，E态为对应于擦除动作的擦除态，对应的数据格式为11；P1态、P2态和P3态都是对应于编程动作的编程态，分别对应的数据格式为00、01和10。

如图1C所示，黑色实线131对应于图1A所示的仅对存储单元121编程，存储单元122处于擦除态时，存储单元121的阈值电压分布曲线，黑色虚线132对应于图1B所示的存储单元121、122都处于编程态时，存储单元121的阈值电压分布曲线。可以理解，相邻态的阈值电压分布曲线之间具有一定的间距，该间距表示对相邻态中较低态的读取空间，如果该间距较大，则读取空间大，不易出错；若该间距较小，则读取空间小，容易出错。在存储单元121、122都处于编程态时，由于BPD效应造成了阈值电压的平移和展宽，使读取空间变小，容易造成读干扰。

图2A是对图1A所示的存储串中的存储单元执行读操作的示意图。参考图2A所示，在对存储串上的所有存储单元执行完编程操作之后，在对选择的存储单元221执行读操作时，会向该存储单元221施加读电压Vread，而向其他的非选择的存储单元222施加读导通电压Vread_pass。

图2B是对图1A所示的存储串中的存储单元执行读操作的示意图。为了改善BPD效应对阈值电压的影响，参考图2B所示，在向存储单元221施加读电压Vread时，向非选择的存储单元222施加大于读导通电压Vread_pass的电压，如图2B所示，该电压为Vread_pass+△，也就是该电压比读导通电压Vread_pass大△。

图2C是经过图2B的读操作之后的阈值电压分布示意图。其中，黑色实线231对应于经过图1A所示的读操作之后的存储单元121的阈值电压分布曲线，黑色虚线232对应于经过图1B所示的读操作之后的存储单元121的阈值电压分布曲线。显然，经过图2B的读操作处理之后，阈值电压分布展宽的问题得到了一定的改善。然而，由于读操作中的读导通电压对非选择存储单元会造成弱编程效应，当该读导通电压增大时，该弱编程效应会更加明显，在经过多次读操作之后，会造成严重的读干扰。

图3是本发明一实施例的三维存储器的控制方法的示例性流程图。该三维存储器包括多个存储串，每个存储串包括多个存储单元，多个存储单元包括一个或多个第一存储单元。参考图3所示，该实施例的控制方法包括：

步骤S310：在执行读操作时，向选中的第一存储单元提供第一读感测电流，其中，第一读感测电流小于编程验证阶段时提供给选中的存储单元的验证感测电流；以及

步骤S320：向选中的第一存储单元提供第一读取电压，其中，第一读取电压包括在选中的存储单元的第一读电压水平上施加第一偏置电压。

在一些实施例中，步骤S310中的读操作是在多个存储单元编程结束后执行。也就是全部的存储单元都编程结束之后，再对该已经编程的存储单元执行读操作。

图4是三维存储器的Id-Vg曲线。其中，Id表示在存储串的位线所提供的漏端电流，Vg表示从三维存储器的字线提供的栅极电压。结合图1A、1B和图4所示，其中第一曲线410对应于图1A所示的情况，即存储单元121经过编程操作，而存储单元121上方的多个存储单元122则处于擦除态。第二曲线420对应于图1B所示的情况，即存储单元121和位于其上方的其他存储单元122都已处于编程态。第一曲线410和第二曲线420之间的差异是由于BPD效应所引起的。

如图4所示，在编程验证阶段和读取阶段，向选中的存储单元提供读感测电流I_read1，此时，对应于第一曲线410的阈值电压为Vt11，对应于第二曲线420的阈值电压为Vt12，则由于BPD效应引起的阈值电压展宽为Vt12-Vt11。同样参考图4所示，向选中的存储单元提供读感测电流I_read2，I_read2<I_read1，此时，对应于第一曲线410的阈值电压为Vt21，对应于第二曲线420的阈值电压为Vt22，则由于BPD效应引起的阈值电压展宽为Vt22-Vt21。显然，Vt12-Vt11>Vt22-Vt21。也就是说，当所提供的读感测电流较小时，由于BPD效应引起的阈值电压展宽也较小。

假设在编程验证阶段时提供给选中的存储单元的为验证感测电流I_verify。

根据图4所示的原理，本发明在步骤S310向选中的第一存储单元提供第一读感测电流I_read1，该第一读感测电流I_read1小于验证感测电流I_verify。这样，可以减小由于BPD效应对该存储单元造成的阈值电压展宽的程度。并且，在读操作的过程中，对于未选中的存储单元，仍然提供正常的导通电压，而不用提高该导通电压，从而避免弱编程效应。

同时，在步骤S320调整对该选中的第一存储单元的第一读取电压。设该第一存储单元的正常的第一读电压水平为V_read10，则在步骤S320向该第一存储单元提供的第一读取电压V_read11＝V_read10+V_offset1。其中，V_offset1是第一偏置电压。由于BPD效应或其他的原因，造成存储单元的阈值电压展宽或漂移，如果继续使用原来的第一读电压水平V_read10来读取该存储单元中的数据，会造成失败位计数(FBC,Fail bit count)的增加。因此，原来的第一读电压水平V_read10已经不适用于该第一存储单元。本发明采用第一偏置电压对原来的第一读电压水平V_read10加以调整，使第一读取电压V_read11更加适于经过编程之后的第一存储单元，减小FBC。

本发明对于第一偏置电压V_offset1的正负不做限制，通过施加第一偏置电压V_offset1可以使第一读取电压V_read11高于第一读电压水平V_read10，也可以使第一读取电压V_read11低于第一读电压水平V_read10。

在一些实施例中，根据选中的第一存储单元的阈值电压分布计算第一偏置电压V_offset1。通过测量获得第一存储单元的实际阈值电压分布，根据该阈值电压分布确定合适的第一读取电压V_read11，并根据该合适的第一读取电压V_read11和原来的第一读电压水平V_read10之间的差值来确定第一偏置电压V_offset1。

在一些实施例中，存储单元还包括第二存储单元，其中在编程操作中第一存储单元先于第二存储单元被编程。也就是说，第一存储单元相对于第二存储单元来说是先编程的存储单元。在这些实施例中，第一存储单元表示先编程存储单元，第二存储单元表示后编程存储单元。

根据图3所示的实施例，对先编程的第一存储单元提供小于验证感测电流I_verify的第一读感测电流I_read1。对提供给后编程的第二存储单元的第二读感测电流的大小不做限制。

在一些实施例中，提供给第二存储单元的第二读感测电流小于等于验证感测电流I_verify。

参考图3所示，在一些实施例中，本发明的控制方法还包括：

步骤S330：在执行读操作时，向选中的第二存储单元提供第二读感测电流，其中，第二读感测电流小于验证感测电流；以及

步骤S340：向选中的第二存储单元提供第二读取电压，第二读取电压包括在第二存储单元的第二读电压水平上施加第二偏置电压。

在这些实施例中，第一读感测电流I_read1和第二读感测电流I_read2都小于验证感测电流I_verify。从而使选中的第一存储单元和第二存储单元的阈值电压展宽都减小。

本发明对第一读感测电流I_read1和第二读感测电流I_read2的相对大小不做限制。第一读感测电流I_read1可以大于、等于或小于第二读感测电流I_read2。

与步骤S320类似地，经过多次编程之后的第二存储单元的阈值电压也会发生漂移或展宽，因此在步骤S340调整其读取电压，使第二读取电压V_read21在第二存储单元的第二读电压水平V_read20的基础上施加第二偏置电压V_offset2，即V_read21＝V_read20+V_offset2。

本发明对于第二偏置电压V_offset2的正负不做限制，通过施加第二偏置电压V_offset2可以使第二读取电压V_read21高于第二读电压水平V_read20，也可以使第二读取电压V_read21低于第二读电压水平V_read20。

在一些实施例中，根据选中的第二存储单元的阈值电压分布计算第二偏置电压V_offset2。通过测量获得第二存储单元的实际阈值电压分布，根据该阈值电压分布确定合适的第二读取电压V_read21，并根据该合适的第二读取电压V_read21和原来的第二读电压水平V_read20之间的差值来确定第二偏置电压V_offset2。

在一些实施例中，提供给第二存储单元的第二读感测电流等于验证感测电流I_verify。

对于三维存储器来说，先编程的存储单元受到BPD效应的影响较大，后编程的存储单元受到BPD效应的影响相对先编程的存储单元较小。因此，可以将先编程的存储单元和后编程的存储单元分开来控制。

图5是本发明另一实施例的三维存储器的控制方法的示例性流程图。参考图5所示，该实施例的控制方法还包括：

步骤S510：在执行读操作时，向选中的第一存储单元提供第一读感测电流，其中，第一读感测电流小于编程验证阶段时提供给选中的存储单元的验证感测电流；

步骤S520：向选中的第一存储单元提供第一读取电压，其中，第一读取电压包括在选中的存储单元的第一读电压水平上施加第一偏置电压；

步骤S530：在执行读操作时，向选中的第二存储单元提供第二读感测电流，其中，第二读感测电流等于验证感测电流；以及

步骤S540：向选中的第二存储单元提供第二读取电压，第二读取电压包括在第二存储单元的第二读电压水平上施加第二偏置电压。

其中，步骤S510、S520分别与图3所示实施例的步骤S310、S320相同。

在这些实施例中，将第一存储单元和第二存储单元区别对待。由于后编程的第二存储单元受到BPD效应的影响较小，因此，在步骤S530中采用正常的验证感测电流作为第二读感测电流，即I_read2＝I_verify。相应地，在步骤S540调整选中的第二存储单元的第二读取电压V_read2，使其在第二存储单元的第二读电压水平V_read20的基础上施加第二偏置电压V_offset2，即V_read21＝V_read20+V_offset2。

在一些实施例中，根据选中的第二存储单元的阈值电压分布计算第二偏置电压V_offset2。通过测量获得第二存储单元的实际阈值电压分布，根据该阈值电压分布确定合适的第二读取电压V_read21，并根据该合适的第二读取电压V_read21和原来的第二读电压水平V_read20之间的差值来确定第二偏置电压V_offset2。

需要说明，图3和图5所示的实施例中的第二读取电压V_read21根据实际测量结果来确定，也就是步骤S340和步骤S540中的第二读取电压V_read21可以相等也可以不等。

在一些实施例中，多个第一存储单元包括一个或多个第一子存储单元和一个或多个第二子存储单元，其中在编程操作中第一子存储单元先于第二子存储单元被编程，本发明的控制方法还包括：

在执行读操作时，向选中的第一子存储单元提供第三读感测电流I_read3，向选中的第二子存储单元提供第四读感测电流I_read4，其中，第三读感测电流I_read3小于第四读感测电流I_read4，并且，第三读感测电流I_read3和第四读感测电流I_read4都小于验证感测电流I_verify。

在这些实施例中，对第一存储单元进行了进一步地划分，其中，在编程过程中第一子存储单元先被编程，受到BPD效应的影响较大；第二子存储单元后被编程，受到BPD效应的影响较小。

根据该实施例，分别向第一子存储单元和第二子存储单元提供不同的读感测电流，可以根据存储单元所受BPD效应影响的程度不同来精确控制存储单元。

在一些实施例中，通过控制位线的放电时间来控制感应电流的大小。放电时间长，感测电流小；放电时间短，感测电流大。通过精确控制提供给不同存储单元的感应电流的大小，可以避免浪费不必要的时间，提高效率。

在一些实施例中，可以将第一子存储单元和/或第二子存储单元再进行细分，从而可以将多个第一存储单元划分为多个存储单元组，这些存储单元组的编程顺序各不相同，按照被编程的顺序，提供给先编程的存储单元的读感应电流较小，提供给后编程的存储单元的读感应电流较大，并且该读感应电流都小于验证感测电流I_verify。

图6是本发明一实施例的三维存储器的控制方法的效果示意图。

其中示出了三种情况下存储单元的阈值电压分布曲线，其中，第一曲线610是存储单元没有受到BPD影响的情况下的正常阈值电压分布曲线；第二曲线620是存储单元受到了BPD影响，并且所提供给存储单元的读感应电流等于验证感测电流I_verify时的阈值电压分布曲线；第三曲线630是存储单元受到了BPD影响，并且所提供给存储单元的读感应电流小于验证感测电流I_verify时的阈值电压分布曲线。第三曲线630是采用了本发明的控制方法之后存储单元的阈值电压分布曲线。

参考图6中位于上方的坐标图，其横轴是阈值电压Vt，纵轴表示存储单元的个数(图未示)。该图适于比较第一曲线610和第二曲线620，显然，第二曲线620相对于第一曲线610发生了展宽和平移。

参考图6中位于下方的坐标图，其横轴是阈值电压Vt，纵轴表示存储单元的个数(图未示)。该图适于比较第一曲线610和第三曲线630，显然，第三曲线630相对于第一曲线610也发生了平移，第三曲线630展宽的程度相对第二曲线620较小。

参考图6中的左边第二曲线620和第三曲线630的迭加图可见，第三曲线630展宽的程度显然小于第二曲线620。

因此，根据本发明的控制方法，对受BPD影响较大的先编程的存储单元提供小于验证感测电流I_verify的第一读感测电流I_read1，可以有效地减小BPD效应引起的阈值电压分布展宽和漂移，增大了读窗口，并且由于不需要增大非选择的存储单元的读导通电压，避免了进一步地读干扰。

图7是本发明一实施例的三维存储器的模块图。本发明前文所述的三维存储器的控制方法可以用于控制该实施例的三维存储器，因此前文的附图和说明内容都可以用于说明本发明的三维存储器。

参考图7所示，该三维存储器包括存储单元阵列710和控制器720。该存储单元阵列710包括多个存储串，每个存储串在衬底上方竖直延伸并且包括竖直串联布置的多个存储单元。所述多个存储单元包括一个或多个第一存储单元。控制器720配置为在执行读操作时，向选中的第一存储单元提供第一读感测电流，其中，第一读感测电流小于编程验证阶段时提供给选中的第一存储单元的验证感测电流；以及向所述选中的第一存储单元提供第一读取电压，其中，所述第一读取电压包括在所述选中的第一存储单元的第一读电压水平上施加第一偏置电压。

在一些实施例中，存储单元还包括第二存储单元，其中在编程操作中第一存储单元先于第二存储单元被编程，控制器720还配置为：在执行读操作时，向选中的第二存储单元提供第二读感测电流，其中，第二读感测电流小于验证感测电流；以及向选中的第二存储单元提供第二读取电压，第二读取电压包括在第二存储单元的第二读电压水平上施加第二偏置电压。

在一些实施例中，控制器720还配置为：在执行读操作时，向选中的第二存储单元提供第二读感测电流，其中，第二读感测电流等于验证感测电流；以及向选中的第二存储单元提供第二读取电压，第二读取电压包括在第二存储单元的第二读电压水平上施加第二偏置电压。

在一些实施例中，控制器720还配置为：根据选中的第一存储单元的阈值电压分布计算第一偏置电压，以及根据选中的第二存储单元的阈值电压分布计算第二偏置电压。

在一些实施例中，多个第一存储单元包括一个或多个第一子存储单元和一个或多个第二子存储单元，其中在编程操作中第一子存储单元先于第二子存储单元被编程，控制器720还配置为：在执行读操作时，向选中的第一子存储单元提供第三读感测电流，向选中的第二子存储单元提供第四读感测电流，其中，第三读感测电流小于第四读感测电流，并且，第三读感测电流和第四读感测电流都小于验证感测电流。

在一些实施例中，控制器还配置为：在多个存储单元编程结束后执行读操作。

在一些实施例中，本发明的三维存储器包括与存储单元连接的位线和字线，控制器还配置为：通过位线向所述存储单元提供读感测电流，通过字线向存储单元提供读取电压。这里的读感测电流包括第一读感测电流和第二读感测电流，读取电压包括第一读取电压和第二读取电压。

控制器720可以采用本发明的三维存储器的控制方法来实现上述的功能，因此前文的附图和说明内容都可以用于说明本发明的三维存储器的控制器720的具体功能，相同的内容将不再展开。

在本实施例中，存储单元阵列710中包括的每个存储单元可以是其中存储1位数据的单极存储单元SLC，或者是其中可以存储2位或更多位数据的多级存储单元(MLC)，如MLC、TLC和QLC等，或者是单级存储单元和多级存储单元的任意组合。

在本实施例中，存储单元阵列710中的存储单元可以连接到字线WL和位线BL。同时，存储单元阵列710还可以连接到其他的选择线如串选择线SSL、地选择线GSL等。具体地，存储单元阵列710可以经由字线WL或者选择线(SSL和/或GSL)连接到字线解码器750，并进一步地的连接到电压发生器760。存储单元阵列710可以经由位线BL连接到位线解码器730，并进一步地的连接到输入输出(I/O)电路740。控制器720分别与位线解码器730、I/O电路740、字线解码器750和电压发生器760相连接。

当需要对某一个或多个存储单元进行擦除、编程、读写或验证操作时，控制器720可以将该一个或多个存储单元的地址发送到位线解码器730和字线解码器750，再经由位线解码器730通过位线BL寻址，以及经由字线解码器750通过字线WL寻址。

在一些实施例中，位线解码器730和字线解码器750的功能可以由一个统一的地址解码器来实现。该地址解码器还可包括地址缓冲器等组件。

I/O电路740一方面可以从控制器720和/或外部接收数据并将所接收的数据存储到存储单元阵列710中以进行写操作，另一方面可以从存储单元阵列710中读取数据并将所读取的数据输出到控制器720和/或外部以进行读操作。

电压发生器760可以响应于来自控制器720的控制信号，生成用于对存储单元阵列710执行擦除、编程、读写和验证等操作的各种电压。具体地，电压发生器760可以生成字线电压，例如编程电压(或写入电压)、编程抑制电压、读取电压和验证电压等。电压发生器760可以生成位线电压，例如位线强制电压或禁止电压。在本发明的实施例中，电压发生器760可以生成前文所述的第一读感测电流I_read1、第二读感测电流I_read2、验证感测电流I_verify、第一读电压水平为V_read10、第一读取电压V_read11、第二读电压水平V_read20、第二读取电压V_read21等。

控制器720可以输出控制信号到位线解码器730、I/O电路740、字线解码器750和电压发生器760。例如，控制器720可以输出电压控制信号到电压发生器760，将字线地址输出到字线解码器750，将位线地址输出到位线解码器730，将写数据输出到I/O电路740并且从I/O电路740接收读出的数据。

在一些实施例中，控制器720控制位线解码器730选择某些位线BL，并控制字线解码器750选择某些位线WL，通过电压发生器760对这些位线BL和字线WL施加一定的电压。例如，在读取操作期间，可以将读取电压施加到所选的字线WL，对于禁止读取的存储单元，将读取禁止电压施加到未选择的位线BL。在编程操作期间，可以将编程电压和验证电压施加到所选的字线WL，并将编程抑制电压施加到未选择的位线BL。

本发明实施例的控制器720还可以包括处理器、I/O接口等组件。控制器720对位线解码器730、I/O电路740、字线解码器750和电压发生器760的控制逻辑并不限于上述内容。该控制器720还可以实现其他任何本领域技术人员可以理解的用于非易失性存储器的逻辑控制功能。

在一些实施例中，控制器720可以基于软件来指示存储单元阵列710执行所需的存储器操作。

在本发明的实施例中，存储串在衬底上方竖直延伸。该衬底可以是硅衬底(Si)、锗衬底(Ge)、锗化硅衬底(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。在一些实施例中，该衬底还可以为包括其他元素半导体或化合物半导体的衬底，如GaAs、InP或SiC等。还可以是叠层结构，例如Si/SiGe等。还可以包括其他外延结构，例如绝缘体上锗硅(SGOI)等。在一些实施例中，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆等。衬底可以已经经过了一些必要的处理，例如已形成公共有源区以及已经经过了必要的清洗等。

在该衬底上方包括堆叠结构，该堆叠结构可为第一材料层和第二材料层交替层叠的叠层。第一材料层和第二材料层可以是选自以下材料并且至少包括一种绝缘介质，例如氮化硅、氧化硅、非晶碳、类金刚石无定形碳、氧化锗、氧化铝等及其组合。第一材料层和第二材料层具有不同的刻蚀选择性。例如可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。堆栈结构的第一材料层和第二材料层的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等其各种方法。在本发明的实施例中，第一材料层可为栅极层，第二材料层为介质层。栅极层可以在去除伪栅极层之后形成。作为栅极牺牲层的材料可以是例如氮化硅层。作为栅极层的材料可以是导电材料例如金属钨、钴、铜、镍等，也可以是多晶硅、掺杂硅或其任何组合。作为介质层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。

在本发明的实施例中，衬底的材料例如是硅。第一材料层和第二材料层例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底上交替沉积氮化硅和氧化硅形成堆叠结构。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。栅极层还可以是其它导电层，例如金属钨，钴，镍等。第二材料层还可以是其它介电材料，例如氧化铝，氧化铪，氧化钽等。

对应于存储单元的沟道结构可以形成在垂直穿过堆叠结构的沟道孔中，因此沟道结构可以是圆柱状。沟道结构可以包括沟道层和存储器层。整体来看，沿沟道结构的径向从外向内依次设置的是存储器层和沟道层。存储器层可以包括沿沟道结构的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。沟道层内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。沟道结构的形成可以采用一个或多个薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。

图8是一种可用于本发明实施例的存储器块的电路示意图。图7所示的存储单元阵列710可以包括若干个存储器块。参考图7所示，其中MC(Memory Cell)表示一个存储单元，每个存储单元都具有对应的单元深度。例如图7中的存储单元MC处于字线WL8所耦接的栅极层。存储串STR沿着字线WL1-WL8层数渐增的方向将多个存储单元串联起来。处于同一单元深度的存储单元处于同一页(PAGE)。控制器720根据设定控制电压发生器760产生电压施加在各个字线上，从而控制施加到每个存储单元上的电压。

每个串STR还可以包括分别连接到串联连接的存储单元MC的两端的串选择晶体管SST和地选择晶体管GST。CSL为公共源极线。存储串STR的数量、字线WL的数量和位线BL的数量可以根据实施例改变。

图8所示仅为示例，不用于限制本发明的三维存储器的具体结构、字线的层数等。

本发明对第一存储单元和第二存储单元的具体数量不做限制。可以根据实际情况来确定。

在一些实施例中，本发明的多个存储单元中的第一存储单元位于靠近三维存储器的衬底的位置，第二存储单元位于远离衬底的位置。

在一些实施例中，对三维存储器的编程操作按照字线的排列顺序执行。例如，编程可以从靠近衬底处的字线开始，并且继续到存储块的漏极侧处的字线。因此，第一存储单元靠近衬底，第二存储单元远离衬底。

在一些实施例中，本发明的三维存储器是3D NAND闪存。

本发明的三维存储器，对受BPD影响较大的先编程的存储单元提供小于验证感测电流I_verify的第一读感测电流I_read1，可以有效地减小BPD效应引起的阈值电压分布展宽和漂移，增大了读窗口，并且由于不需要增加非选择的存储单元的读导通电压，避免了进一步地读干扰，提高了三维存储器的可靠性。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (14)

1.一种三维存储器的控制方法，所述三维存储器包括多个存储串，每个所述存储串包括多个存储单元，所述多个存储单元包括第一存储单元，所述方法包括：

在对所述第一存储单元执行读操作时，基于所述第一存储单元对应的第一读感测电流确定对所述第一存储单元读取的结果，其中，所述第一读感测电流小于编程验证阶段时用于验证所述第一存储单元编程成功对应的验证感测电流；以及

向与所述第一存储单元耦接的字线提供第一读取电压。

2.根据权利要求1所述的控制方法，其特征在于，所述多个存储单元还包括第二存储单元，其中，在编程操作中，所述第一存储单元先于所述第二存储单元被编程，所述方法还包括：

在对所述第二存储单元执行读操作时，基于所述第二存储单元对应的第二读感测电流确定对所述第二存储单元读取的结果，其中，所述第二读感测电流小于或等于所述验证感测电流。

3.根据权利要求2所述的控制方法，其特征在于，所述第一存储单元包括一个或多个第一子存储单元和一个或多个第二子存储单元，其中，在编程操作中，所述第一子存储单元先于所述第二子存储单元被编程，所述方法还包括：

在对所述第一子存储单元执行读操作时，基于所述第一子存储单元对应的第三读感测电流确定对所述第一子存储单元读取的结果，在对所述第二子存储单元执行读操作时，基于所述第二子存储单元对应的第四读感测电流确定对所述第二子存储单元读取的结果，其中，所述第三读感测电流小于所述第四读感测电流，并且，所述第三读感测电流和所述第四读感测电流均小于所述验证感测电流。

4.根据权利要求1所述的控制方法，其特征在于，所述第一读取电压包括第一读电压水平与第一偏置电压之和，所述第一偏置电压是根据所述第一存储单元的阈值电压分布计算得到。

5.根据权利要求2所述的控制方法，其特征在于，所述方法还包括：

在对所述第二存储单元执行所述读操作时，向与所述第二存储单元耦接的字线施加第二读取电压，所述第二读取电压包括第二读电压水平与第二偏置电压之和，所述第二偏置电压是根据所述第二存储单元的阈值电压分布计算得到。

6.根据权利要求1所述的控制方法，其特征在于，所述读操作是在所述多个存储单元编程结束后执行。

7.一种三维存储器，包括：

存储单元阵列，包括多个存储串，每个所述存储串在衬底上方竖直延伸并且包括竖直串联布置的多个存储单元，所述多个存储单元包括第一存储单元；

控制器，配置为：在对所述第一存储单元执行读操作时，基于所述第一存储单元对应的第一读感测电流确定对所述第一存储单元读取的结果，其中，所述第一读感测电流小于编程验证阶段时用于验证所述第一存储单元编程成功对应的验证感测电流；以及，向与所述第一存储单元耦接的字线提供第一读取电压。

8.根据权利要求7所述的三维存储器，其特征在于，所述多个存储单元还包括第二存储单元，其中，在编程操作中，所述第一存储单元先于所述第二存储单元被编程，所述控制器还配置为：在对所述第二存储单元执行读操作时，基于所述第二存储单元对应的第二读感测电流确定对所述第二存储单元读取的结果，其中，所述第二读感测电流小于或等于所述验证感测电流。

9.根据权利要求8所述的三维存储器，其特征在于，所述多个第一存储单元包括一个或多个第一子存储单元和一个或多个第二子存储单元，其中，在编程操作中，所述第一子存储单元先于所述第二子存储单元被编程，所述控制器还配置为：

在对所述第一子存储单元执行读操作时，基于所述第一子存储单元对应的第三读感测电流确定对所述第一子存储单元读取的结果，在对所述第二子存储单元执行读操作时，基于所述第二子存储单元对应的第四读感测电流确定对所述第二子存储单元读取的结果，其中，所述第三读感测电流小于所述第四读感测电流，并且，所述第三读感测电流和所述第四读感测电流均小于所述验证感测电流。

10.根据权利要求7所述的三维存储器，其特征在于，所述第一读取电压包括第一读电压水平与第一偏置电压之和，所述第一偏置电压是根据所述第一存储单元的阈值电压分布计算得到。

11.根据权利要求8所述的三维存储器，其特征在于，所述控制器还配置为：在对所述第二存储单元执行所述读操作时，向与所述第二存储单元耦接的字线施加第二读取电压，所述第二读取电压包括第二读电压水平与第二偏置电压之和，所述第二偏置电压是根据所述第二存储单元的阈值电压分布计算得到。

12.根据权利要求7所述的三维存储器，其特征在于，所述控制器还配置为：在所述多个存储单元编程结束后执行所述读操作。

13.根据权利要求7所述的三维存储器，其特征在于，还包括与所述多个存储单元连接的位线和多个字线，所述控制器还配置为：通过所述位线向所述存储单元提供读感测电流，通过所述多个字线分别向所述存储单元提供读取电压。

14.根据权利要求8所述的三维存储器，其特征在于，所述第一存储单元位于靠近所述三维存储器的衬底的位置，所述第二存储单元位于远离所述衬底的位置。

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