KR20210118462A - 다중 레벨 셀 nand 플래시 메모리 장치를 프로그램하는 방법 및 mlc nand 플래시 메모리 장치 - Google Patents

다중 레벨 셀 nand 플래시 메모리 장치를 프로그램하는 방법 및 mlc nand 플래시 메모리 장치 Download PDF

Info

Publication number
KR20210118462A
KR20210118462A KR1020217027688A KR20217027688A KR20210118462A KR 20210118462 A KR20210118462 A KR 20210118462A KR 1020217027688 A KR1020217027688 A KR 1020217027688A KR 20217027688 A KR20217027688 A KR 20217027688A KR 20210118462 A KR20210118462 A KR 20210118462A
Authority
KR
South Korea
Prior art keywords
verify
programming voltage
predetermined page
controller
flash memory
Prior art date
Application number
KR1020217027688A
Other languages
English (en)
Inventor
웨이 준 완
Original Assignee
양쯔 메모리 테크놀로지스 씨오., 엘티디.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 양쯔 메모리 테크놀로지스 씨오., 엘티디. filed Critical 양쯔 메모리 테크놀로지스 씨오., 엘티디.
Publication of KR20210118462A publication Critical patent/KR20210118462A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Abstract

NAND 플래시 메모리 장치를 프로그램하는 방법은, 프로그래밍 전압 생성 회로가 NAND 플래시 메모리의 미리 결정된 페이지에 초기 프로그래밍 전압 펄스를 인가하는 단계; 제어기가 미리 결정된 페이지의 복수의 검증 레벨을 검증하는 단계 ― 복수의 검증 레벨은 미리 결정된 페이지의 가장 낮은 프로그램 상태를 검증하는 제1 상태 검증 전압보다 작음 ―; 제어기가, 미리 결정된 페이지의 복수의 검증 레벨 중 하나가 검증을 통과하면 후속 프로그래밍 전압 펄스의 크기를 결정하는 단계; 및 프로그래밍 전압 생성 회로가 미리 결정된 페이지에 후속 프로그래밍 전압 펄스를 인가하는 단계를 포함한다.

Description

다중 레벨 셀 NAND 플래시 메모리 장치를 프로그램하는 방법 및 MLC NAND 플래시 메모리 장치
본 발명은 반도체 장치에 관한 것으로, 구체적으로는 다중 레벨 셀(multilevel cell, MLC) NAND 플래시 메모리 장치를 프로그램하는 방법 및 MLC NAND 플래시 메모리 장치에 관한 것이다.
NAND 플래시 메모리는 모바일 장치 및 소비자 전자 장치의 비휘발성 데이터 저장에 널리 채택되고 있으며, 메모리 셀을 다양한 프로그램 상태로 프로그램하여 메모리 셀의 어레이에 데이터를 저장한다. 단일 레벨 셀(single level cell, SLC) 플래시 메모리에서, 메모리 셀은 두 개의 가능한 프로그램 상태를 가지며, 2비트 다중 레벨 셀(multi-level cell, MLC) 플래시 메모리에서, 메모리 셀은 네 개의 가능한 프로그램 상태를 갖는다. 플래시 메모리는 메모리 셀로부터 데이터를 읽기 위해 상이한 프로그램 상태에 대응하는 여러 읽기 레벨을 사용할 수 있다.
일반적으로, 메모리 셀은 대응하는 프로그래밍 전압을 인가함으로써 다양한 프로그램 상태로 설정될 수 있다. 그러나, 메모리 셀은 시간이 지남에 따라 열화될 수 있고 프로그래밍 전압의 시프트가 발생할 수 있다. 따라서, 프로그래밍 전에 프로그래밍 전압, 특히 플래시 메모리의 시작 프로그래밍 펄스를 결정하는 것이 중요하다.
증분 단계 펄스 프로그래밍(Incremental Step Pulse Programming, ISPP)은 프로그래밍 전압을 식별하는 데 자주 사용되는 방법 중 하나이다. ISPP에서, 메모리 셀을 선택하기 위해 일련의 프로그래밍 펄스가 인가되어 메모리 셀의 임계값 전압을 특정 임계값 레벨 이상으로 점진적으로 높이고, 특정 임계값 레벨에 도달하면 프로그래밍 전압이 식별될 수 있다. 그러나, 프로그래밍 전압의 시프트가 큰 경우, 필요한 임계값 전압을 구축하기 위해 많은 수의 프로그래밍 펄스가 메모리 셀에 인가되어야 하므로 ISPP가 프로그래밍 전압을 검출하는 데 오랜 시간이 걸릴 수 있다.
시작 프로그래밍 전압 및 기타 프로그래밍 전압을 결정하는 시간을 단축할 수 있는 플래시 메모리 장치 및 방법을 제공하는 것이 바람직하다.
본 발명의 일 실시예에서, NAND 플래시 메모리 장치를 프로그램하는 방법은, 프로그래밍 전압 생성 회로가 NAND 플래시 메모리의 미리 결정된 페이지에 초기 프로그래밍 전압 펄스를 인가하는 단계; 제어기가 상기 미리 결정된 페이지의 복수의 검증 레벨을 검증하는 단계 ― 상기 복수의 검증 레벨은 상기 미리 결정된 페이지의 가장 낮은 프로그램 상태를 읽는 제1 상태 검증 전압보다 작음 ―; 상기 제어기가, 상기 미리 결정된 페이지의 복수의 검증 레벨 중 하나가 검증을 통과하면 후속 프로그래밍 전압 펄스의 크기를 결정하는 단계; 및 상기 프로그래밍 전압 생성 회로가 상기 미리 결정된 페이지에 상기 후속 프로그래밍 전압 펄스를 인가하는 단계를 포함한다.
본 발명의 다른 실시예에서, NAND 플래시 메모리 장치는 NAND 플래시 메모리, 프로그래밍 전압 생성 회로 및 제어기를 포함한다. NAND 플래시 메모리는 미리 결정된 페이지 및 다른 페이지를 포함한다. 상기 프로그래밍 전압 생성 회로는 상기 NAND 플래시 메모리에 결합되고 상기 미리 결정된 페이지에 초기 프로그래밍 전압 펄스를 인가하는 데 사용된다. 상기 제어기는 상기 NAND 플래시 메모리 및 상기 프로그래밍 전압 생성 회로에 결합되며, 상기 미리 결정된 페이지의 복수의 검증 레벨을 검증하고, 상기 미리 결정된 페이지의 복수의 검증 레벨 중 하나가 검증을 통과하면 후속 프로그래밍 전압 펄스의 크기를 결정하는 데 사용된다. 상기 복수의 검증 레벨은 상기 미리 결정된 페이지의 가장 낮은 프로그램 상태를 검증하는 제1 상태 검증 전압보다 작다. 상기 프로그래밍 전압 생성 회로는 상기 미리 결정된 페이지에 상기 후속 프로그래밍 전압 펄스를 인가하는 데 추가로 사용된다.
본 발명의 이들 및 다른 목적은 다양한 도면에 예시된 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 당업자에게 의심할 여지없이 명백해질 것이다.
도 1은 본 발명의 실시예에 따른 다중 레벨 셀(MLC) NAND 플래시 메모리 장치의 블록도이다.
도 2는 도 1의 MLC NAND 플래시 메모리 장치의 시작 프로그래밍 전압을 결정하는 방법의 흐름도이다.
도 3은 도 2의 방법에서 사용하기 위한 후속 프로그래밍 전압 펄스를 결정하는 방법의 흐름도이다.
도 4는 본 발명의 실시예에 따른 2 레벨 검증을 사용하는 시작 프로그래밍 전압 결정 방법의 개략도를 도시한다.
도 5는 도 1의 MLC NAND 플래시 메모리 장치의 더 높은 상태 프로그래밍 전압을 결정하는 방법의 흐름도이다.
도 6은 메모리 셀의 4개의 임계값 전압 분포를 도시한다.
도 1은 본 발명의 실시예에 따른 다중 레벨 셀(MLC) NAND 플래시 메모리 장치(1)의 블록도이다. MLC NAND 플래시 메모리 장치(1)는 프로그래밍 전압 생성 회로(10), 제어기(12) 및 NAND 플래시 메모리(14)를 포함한다. 프로그래밍 전압 생성 회로(10)는 NAND 플래시 메모리(14)에 결합되고, 제어기(12)는 프로그래밍 전압 생성 회로(10) 및 NAND 플래시 메모리(14)에 결합되어 그들의 작동을 제어한다. NAND 플래시 메모리(14)는 복수의 페이지(140 내지 14m)를 포함하며, 여기서 m은 양의 정수이다. 각각의 페이지(140 내지 14m)는 어레이로 배열된 복수의 메모리 셀을 포함하고, 각각의 메모리 셀은 N개의 가능한 프로그램 상태 중 하나로 프로그램될 수 있으며, 여기서 N은 8일 수 있다. 구체적으로, 각각의 메모리 셀은 시작 프로그래밍 전압(Vpg(1))을 사용하여 가장 낮은 프로그램 상태로 프로그램될 수 있고, 더 높은 상태 프로그래밍 전압(Vpg(n))을 사용하여 더 높은 프로그램 상태로 프로그램될 수 있으며, 여기서 n은 2 내지 8의 양의 정수이다. 시작 프로그래밍 전압(Vpg(1)) 및 더 높은 상태 프로그래밍 전압(Vpg(n))이 시간이 지남에 따라 시프트될 수 있기 때문에, MLC NAND 플래시 장치(1)는 필요한 경우 시작 프로그래밍 전압(Vpg(1)) 및 더 높은 프로그래밍 전압(Vpg(n))을 결정하기 위해 다중 레벨 검증을 수행할 수 있다. 보다 구체적으로, MLC NAND 플래시 메모리 장치(1)는 미리 결정된 페이지가 미리 정해진 횟수의 프로그램 사이클, 예를 들어, 매 100개의 프로그램 사이클을 거친 후 프로그래밍 전압(Vpg(1) 내지 Vpg(N))을 결정할 수 있으므로, 프로그래밍 전압(Vpg(1) 내지 Vpg(n))의 시프트를 정정할 수 있다. 미리 결정된 페이지, 예를 들어, 페이지(140)에서 선택된 메모리 셀의 시작 프로그래밍 전압(Vpg(1)) 및 더 높은 프로그래밍 전압(Vpg(n))이 검출될 수 있고, 미리 결정된 페이지(140)의 선택된 위치(1400, 140n, 140N)에 저장될 수 있다. 이어서, 제어기(12)는 NAND 플래시 메모리(14)의 미리 결정된 페이지(140) 또는 다른 페이지(140m)를 프로그램하기 위해 시작 프로그래밍 전압(Vpg(1)) 및 더 높은 상태 프로그래밍 전압(Vpg(n))을 사용할 수 있다.
프로그래밍 전압 생성 회로(10)는 미리 결정된 페이지(140)에 초기 프로그래밍 전압 펄스를 인가할 수 있다. 특히, 프로그래밍 전압 생성 회로(10)는 워드 라인을 통해 미리 결정된 페이지(140)의 선택된 메모리 셀의 게이트 단자에 초기 프로그래밍 전압 펄스를 인가할 수 있다. 초기 프로그래밍 전압 펄스는 빠른 메모리 셀 변동, 페이지 대 페이지 변동 및 블록 대 블록 변동을 수용하기 위해 보수적으로 선택된 기본 공장 설정일 수 있다.
제어기(12)는 미리 결정된 페이지(140)의 복수의 검증 레벨을 검증하고, 미리 결정된 페이지(140)의 복수의 검증 레벨 중 하나가 검증을 통과하면 후속 프로그래밍 전압 펄스의 크기를 결정할 수 있다. 후속 프로그래밍 전압 펄스의 결정은 동적 시작 전압(dynamic start voltage, DSV) 프로세스로 지칭된다. 그 다음, 프로그래밍 전압 생성 회로(10)는 후속 프로그래밍 전압 펄스를 미리 결정된 페이지(140)에 추가로 인가할 수 있다. 복수의 검증 레벨은 미리 결정된 페이지(140)의 가장 낮은 프로그램 상태를 검증하는 제1 상태 검증 전압(PV(1))보다 작다. 특히, 제어기(12)는 미리 결정된 페이지(140)의 검증 레벨을 검증하고, 검증 레벨이 실패한 것으로 검증되는 경우 더 낮은 검증 레벨을 생성하기 위해 검증 레벨을 낮춤으로써 복수의 검증 레벨을 검증할 수 있고, 검증 레벨이 통과된 것으로 검증된 경우 검증 레벨과 제1 상태 검증 전압 사이의 차이에 따라 후속 프로그래밍 전압 펄스의 크기를 결정함으로써 후속 프로그래밍 전압 펄스의 크기를 결정할 수 있다. 또한, 제어기(12)는 더 낮은 검증 레벨을 생성하기 위해 검증 레벨을 고정된 양만큼 감소시킴으로써 검증 레벨을 낮출 수 있다. 검증될 제1 검증 레벨은 제1 상태 검증 전압(PV(1))일 수 있다. 예를 들어, 제1 상태 검증 전압(PV(1))은 -0.8V일 수 있다. 고정된 양은 프로그래밍 전압 생성 회로(10)에 의해 생성된 단계 펄스와 등가인 단계 전압일 수 있다. 예를 들어, 고정된 양은 0.4V일 수 있다.
제어기(12)는 미리 결정된 페이지(140)의 선택된 메모리 셀 중 하나 이상이 검증 레벨을 사용하여 성공적으로 읽혀지는 경우 검증 레벨을 통과한 것으로 검증하고, 미리 결정된 페이지(140)의 선택된 메모리 셀 중 어느 것도 검증 레벨을 사용하여 성공적으로 읽혀지지 않은 경우 검증 레벨이 실패된 것으로 검증할 수 있다. 특히, 제어기(12)는 프로그램 상태를 읽고 성공적으로 읽혀진 메모리 셀의 카운트를 필 비트 카운트(fill bit count, FBC)로 결정하기 위해 미리 결정된 페이지(140)의 선택된 셀의 워드 라인에 검증 레벨을 적용함으로써 검증 레벨을 검증할 수 있다.
제어기(12)는 제1 상태 검증 전압(PV(1))을 추가로 검증하고, 제1 상태 검증 전압(PV(1))이 통과된 것으로 검증되는 경우 초기 프로그래밍 전압 펄스 및 후속 프로그래밍 전압 펄스에 따라 미리 결정된 페이지(140)의 시작 프로그래밍 전압(Vpg(1))을 결정하고, 시작 프로그래밍 전압(Vpg(1))을 미리 결정된 페이지(140)의 메모리 위치(1400)에 저장할 수 있다. 보다 구체적으로, 시작 프로그래밍 전압(Vpg(1))은 초기 프로그래밍 전압 펄스와 후속 프로그래밍 전압 펄스를 합산함으로써 결정될 수 있다. 일 실시예에서, 미리 결정된 페이지(140) 또는 다른 미리 결정된 페이지(14n)의 메모리 셀을 가장 낮은 프로그램 상태로 프로그램할 필요가 있는 경우, 제어기(12)는 메모리 위치(1400)로부터 시작 프로그래밍 전압(Vpg(1))을 읽고, 시작 프로그래밍 전압(Vpg(1))을 사용하여 메모리 셀을 프로그램하기 위해 프로그래밍 전압 생성 회로(10)를 제어할 수 있다.
또한, 제어기(12)는 더 높은 상태 검증 전압(PV(n))의 검증에 따라 더 높은 상태 프로그래밍 전압(Vpg(n))을 결정하고, 미리 결정된 페이지(140)의 복수의 검증 레벨의 실패한 검증의 개수에 따라 더 높은 상태 검증 전압(PV(n))을 검증할 시기를 조정할 수 있으며, 여기서 n은 2 내지 8의 양의 정수이다. 더 높은 상태 프로그래밍 전압(Vpg(n))은 선택된 메모리 셀을 더 높은 프로그램 상태(n)로 프로그램하는 데 사용되고, 더 높은 상태 검증 전압(PV(n))은 더 높은 프로그램 상태(n)를 검증하는 검증 레벨이다. 일반적으로 말해서, 더 높은 상태 프로그래밍 전압(Vpg(n))의 결정은 증분 단계 펄스 프로그래밍(ISPP) 절차를 사용하여 수행될 수 있으며, 여기서 미리 결정된 페이지(140)의 선택된 메모리 셀은 선택된 메모리 셀의 임계 전압을 단계적으로 증가시키기 위해 프로그래밍 전압 생성 회로(10)에 의해 생성된 고정된 크기의 단계 펄스를 사용하여 프로그램된다. 제어기(12)는 선택된 메모리 셀의 임계 전압이 점진적으로 상승함에 따라 대응하는 더 높은 상태 검증 전압(PV(n))을 정기적으로 검증하고, 대응하는 더 높은 상태 검증 전압(PV(n))이 통과된 것으로 검증되면 더 높은 상태 프로그래밍 전압(Vpg(n))을 모든 프로그래밍 펄스의 합으로 식별할 수 있다. 또한, 더 높은 상태 프로그래밍 전압(Vpg(2) 내지 Vpg(8))이 점진적으로 더 높은 전압 레벨을 갖기 때문에, 더 높은 상태 프로그래밍 전압(Vpg(2) 내지 Vpg(8))의 결정은 시작 프로그래밍 전압(Vpg(1))의 결정 후에 더 높은 상태 프로그래밍 전압(Vpg(2))이 첫 번째이고 더 높은 상태 프로그래밍 전압(Vpg(8))이 마지막이 되도록 순차적으로 시작할 수 있다. 예를 들어, 더 높은 상태 프로그래밍 전압(Vpg(2))의 결정은 ISPP 절차의 제5 단계 펄스에서 시작할 수 있고, 더 높은 상태 프로그래밍 전압(Vpg(3))의 결정은 ISPP 절차의 제10 단계 펄스에서 시작할 수 있다.
실시예에서, 제어기(12)는 더 높은 상태 검증 전압(PV(n))의 검증을 시작하기 위한 시작 단계 펄스 카운트를 구성하고 검증 레벨이 실패한 것으로 검증되는 경우 시작 단계를 증분함으로써 더 높은 상태 검증 전압(PV(n))을 검증할 시기를 조정할 수 있다. 특히, 제어기(12)는 1 단계 펄스와 같은 단계 펄스의 고정 카운트만큼 시작 단계 펄스 카운트를 증가시킬 수 있다. 미리 결정된 페이지(140)의 선택된 메모리 셀에 인가되는 누적된 단계 펄스의 카운트가 시작 단계 펄스 카누트를 초과하는 경우, 제어기(12)는 더 높은 상태 검증 전압(PV(n))의 검증을 시작할 수 있고, 반면에, 누적된 카운트가 시작 단계 펄스 카운트보다 작은 경우, 제어기(12)는 더 높은 상태 검증 전압(PV(n))을 검증하지 않을 수 있다. 더 높은 상태 검증 전압(PV(n))이 통과된 것으로 검증되는 경우, 제어기(12)는 메모리 위치(140n)에 더 높은 상태 프로그래밍 전압(Vpg(n))으로서 단계 펄스의 누적을 저장할 수 있다. 나중에, 메모리 셀을 프로그램 상태(n)로 프로그램할 필요가 있을 때, 제어기(12)는 메모리 위치(140n)로부터 더 높은 상태 프로그램 전압(Vpg(n))을 읽고, 더 높은 상태 프로그래밍 전압(Vpg(n))을 사용하여 메모리 셀을 프로그램하기 위해 프로그래밍 전압 생성 회로(10)를 제어할 수 있다.
MLC NAND 플래시 메모리 장치(1)는 MLC 접근 방식으로 제한되지 않고 8개의 프로그램 상태, 단일 레벨 셀(SLC) 접근 방식 또는 다른 개수의 프로그램 상태가 채택될 수 있다. MLC NAND 플래시 메모리 장치(1)는 시작 프로그래밍 전압(Vpg(1))을 결정하기 위해 미리 결정된 페이지(140)에 인가될 프로그래밍 전압 펄스의 개수를 줄이기 위해 다중 레벨 검증을 활용함으로써, 큰 시작 프로그래밍 전압 시프트를 위한 시작 프로그래밍 전압(Vpg(1)) 결정 프로세스의 속도를 상당히 높일 수 있다.
도 2는 도 1의 MLC NAND 플래시 메모리 장치(1)의 시작 프로그래밍 전압(Vpg(1))을 결정하는 방법(2)의 흐름도이다. 이 방법(2)은 단계 S200 내지 단계 S210을 포함한다. 합리적인 기술 변경 또는 단계 조정은 개시 범위 내에 있다. 단계 S200 내지 단계 S210은 다음과 같이 설명된다.
단계 S200: 프로그래밍 전압 생성 회로(10)는 NAND 플래시 메모리(14)의 미리 결정된 페이지(140)에 초기 프로그래밍 전압 펄스를 인가한다.
단계 S202: 제어기(12)는 미리 결정된 페이지(140)의 복수의 검증 레벨을 검증한다.
단계 S204: 제어기(12)는 미리 결정된 페이지(140)의 복수의 검증 레벨 중 하나가 검증을 통과하면 후속 프로그래밍 전압 펄스의 크기를 결정한다.
단계 S206: 프로그래밍 전압 생성 회로(10)는 미리 결정된 페이지(140)에 후속 프로그래밍 전압 펄스를 인가한다.
단계 S208: 제어기(12)는 제1 상태 프로그래밍 전압(PV(1))이 통과된 것으로 검증되었는지 여부를 결정한다. 통과되었다면, 단계 S210으로 이동하고, 그렇지 않다면, 단계 S202로 이동한다.
단계 S210: 제어기(12)는 시작 프로그래밍 전압(Vpg(1))을 저장한다.
시작 시, 프로그래밍 전압 생성 회로(10)는 미리 결정된 페이지(140)에 초기 프로그래밍 전압 펄스를 인가하고(S200), 제어기(12)는 미리 결정된 페이지(140)의 복수의 검증 레벨을 순차적으로 검증함으로써 다중 레벨 검증을 채용한다(S202). 복수의 검증 레벨은 제1 상태 검증 전압 PV(1)으로 시작하고 하나 이상의 내림차순 검증 레벨이 뒤따를 수 있다. 결국, 복수의 검증 레벨 중 하나가 통과된 것으로 검증되고 시작 프로그래밍 전압(Vpg(1)) 및 이를 생성하는 후속 프로그래밍 전압 펄스를 결정하는 데 사용될 수 있다. 따라서, 제어기(12)는 검증 레벨의 성공적인 검증에 따라 후속 프로그래밍 전압 펄스의 크기를 결정하고(S204), 프로그래밍 전압 생성 회로(10)는 미리 결정된 페이지(140)에 후속 프로그래밍 전압 펄스를 인가하며(S206), 그 다음, 제어기(12)는 제1 상태 프로그래밍 전압(PV(1))을 검증한다(S208). 제1 상태 프로그래밍 전압(PV(1))이 통과된 것으로 검증되면, 초기 프로그래밍 전압 펄스와 후속 프로그래밍 전압 펄스의 조합이 시작 프로그래밍 전압(Vpg(1))으로 간주될 수 있으며, 제어기(12)는 시작 프로그래밍 전압(Vpg(1))을 메모리 위치(1400)에 저장한다(S210). 제1 상태 프로그래밍 전압(PV(1))이 실패한 것으로 검증되면, 제1 상태 프로그래밍 전압(PV(1))이 통과된 것으로 검증될 때까지 단계 S202 내지 단계 S208이 반복된다. 단계 S202 및 단계 S204는 후속 프로그래밍 전압 펄스의 결정이 설명되는 도 3의 방법(3)에 의해 상세화될 수 있다.
방법(3)은 단계 S300 내지 단계 S306을 포함하고 복수의 검증 레벨(Vvi)을 검증하는데 사용되며, i는 양의 정수이다. 합리적인 기술 변경 또는 단계 조정은 본 개시의 범위 내에 있다. 단계 S300 내지 단계 S306은 다음과 같이 설명된다.
단계 S300: 제어기(12)는 초기 검증 레벨(Vv1)을 검증한다.
단계 S302: 제어기(12)는 검증 레벨(Vvi)이 통과된 것으로 검증되었는지 여부를 결정한다. 통과되었다면, 단계 S304로 진행하고, 그렇지 않다면, 단계 S306으로 이동한다.
단계 S304: 제어기(12)는 더 낮은 검증 레벨(Vvi)을 생성하기 위해 검증 레벨(Vvi)을 낮추고 더 낮은 검증 레벨(Vvi)을 검증한 후, 단계 S302로 이동한다.
단계 S306: 제어기(12)는 검증 레벨(Vvi)과 제1 상태 검증 전압(PV(1)) 사이의 차이에 따라 후속 프로그래밍 전압 펄스의 크기를 결정한다.
시작 시, 제어기(12)는 제1 상태 검증 전압(PV(1))의 초기 검증 레벨(Vv1)을 검증하고(S300), 제어기(12)는 검증 레벨(Vv1)이 통과된 것으로 검증되었는지 여부를 결정한다(S302). 만약 그렇다면, MLC NAND 플래시 메모리 장치(1)가 새로 제조될 수 있고 초기 프로그래밍 전압 펄스가 시작 프로그래밍 전압(Vpg(1))일 수 있으며, 제어기(12)는 초기 검증 레벨(Vv1)과 제1 상태 검증 전압(PV(1)) 사이의 차이에 따라 후속 프로그래맹 전압 펄스의 크기를 결정하고(S306), 그럼으로써 초기 프로그래밍 전압 펄스가 이미 시작 프로그래밍 전압(Vpg(1))이기 때문에 후속 프로그래밍 전압 펄스가 미리 결정된 페이지(1400)에 인가되지 않을 것이다. 검증 레벨(Vv1)이 통과된 것으로 검증되지 않은 경우, 제어기(12)는 더 낮은 검증 레벨(Vv2)을 생성하기 위한 감소량만큼 검증 레벨(Vv1)을 낮추고 더 낮은 검증 레벨(Vv2)을 검증하며(S304), 검증 레벨(Vv2)이 통과된 것으로 검증되었는지 여부를 결정한다(S302). 감소량은 프로그래밍 전압 생성 회로(10)에 의해 생성된 단계 펄스에 대응하는 고정된 양일 수 있다. 검증 레벨(Vv2)이 통과된 것으로 검증되면, 시작 프로그래밍 전압(Vpg(1))은 초기 프로그래밍 전압 펄스와 단계 펄스의 조합일 수 있으며, 제어기(12)는 검증 레벨(Vv2)과 제1 상태 검증 전압(PV(1)) 사이의 차이에 따라 후속 프로그래밍 전압 펄스의 크기를 결정한다(S306). 차이가 고정된 감소량이므로, 후속 프로그래밍 전압 펄스는 고정된 감소량에 대응하는 하나의 단계 펄스일 것이다. 검증 레벨(Vv2)이 통과된 것으로 검증되지 않은 경우, 제어기(12)는 더 낮은 검증 레벨(Vv3)을 생성하기 위해 검증 레벨(Vv2)을 다른 감소량만큼 낮춘다(S304). 검증 레벨(Vvi)이 성공적으로 검증되고 후속 프로그래밍 전압 펄스의 크기가 결정될 수 있을 때까지 단계 S302 및 단계 S304가 연속적으로 반복된다.
도 4는 본 발명의 실시예에 따른 2 레벨 검증을 사용하는 시작 프로그래밍 전압 결정 방법(4)의 개략도를 도시한다. 시작 프로그래밍 전압 결정 방법(4)은 프로세스 400 내지 프로세스 422를 포함하며, 여기서 프로세스 400 내지 프로세스 406은 초기 프로그래밍 전압 펄스 검사를 수행하는 데 사용되고, 프로세스 408 내지 프로세스 418은 시작 프로그래밍 전압(Vpg(1))을 결정하기 위해 2 레벨 검증을 수행하는 데 사용되며, 프로세스 420 및 프로세스 422는 시작 프로그래밍 전압(Vpg(1))을 확인하는 데 사용된다. 전압 펄스 프로세스 400은 초기 프로그래밍 전압 펄스를 사용하고 전압 펄스 프로세스 420은 후속 프로그래밍 전압 펄스를 사용한다. 시작 프로그래밍 전압 결정 방법(4)은 2개의 전압 펄스(400, 420)만을 사용하여 시작 프로그래밍 전압(Vpg(1))의 결정을 달성할 수 있어, 시작 프로그래밍 전압(Vpg(1))을 결정하는 데 필요한 시간을 줄일 수 있다.
도 5는 도 1의 MLC NAND 플래시 메모리 장치(1)의 더 높은 상태 프로그래밍 전압(Vpg(n))을 결정하는 방법(5)의 흐름도이다. 방법(5)은 단계 S500 내지 단계 S512를 포함한다. 단계 S500 및 단계 S502는 다중 레벨 검증을 수행하는 데 사용되고, 이에 대한 세부사항은 단계 S200 및 단계 S202에서 제공되며 간결함을 위해 여기에서 반복되지 않을 것이다. 단계 S504 내지 단계 S512는 더 높은 상태 프로그래밍 전압(Vpg(n))을 결정하는 데 사용되며, 여기서 n은 2 내지 8의 양의 정수이다. 임의의 합리적인 기술 변경 또는 단계 조정은 본 개시의 범위 내에 있다. 단계 S500 내지 단계 S512는 다음과 같이 제공된다.
단계 S500: 프로그래밍 전압 생성 회로는 NAND 플래시 메모리의 미리 결정된 페이지에 초기 프로그래밍 전압 펄스를 인가한다.
단계 S502: 제어기는 미리 결정된 페이지의 복수의 검증 레벨을 검증한다.
단계 S504: 제어기는 미리 결정된 페이지의 복수의 검증 레벨의 실패된 검증 개수에 따라 더 높은 상태 검증 전압(PV(n))을 검증할 시기를 결정한다.
단계 S506: 제어기는 더 높은 상태 검증 전압(PV(n))이 통과된 것으로 검증되었는지 여부를 결정한다. 그렇다면, 단계 S508로 이동하고, 그렇지 않다면, 단계 S512로 이동한다.
단계 S508: 제어기는 더 높은 상태 프로그래밍 전압(Vpg(n))을 저장한다.
단계 S510: 제어기는 가장 높은 상태 프로그래밍 전압(PV(8))이 통과된 것으로 검증되었는지 여부를 결정한다. 그렇다면, 방법(5)을 종료하고, 그렇지 않으면, 단계 S512로 이동한다.
단계 S512: 제어기는 미리 결정된 페이지에 대한 ISPP 절차를 수행한 후, 단계 S506으로 이동한다.
제어기는 미리 결정된 페이지의 복수의 검증 레벨의 실패된 검증 횟수에 따라 더 높은 상태 검증 전압(PV(n))을 검증하는 시점을 결정한다(S504). 구체적으로, 더 높은 상태 프로그래밍 전압(Vpg(n))은 시작 프로그래밍 전압(Vpg(1))과 거의 동일한 양만큼 시프트될 수 있으므로, 제어기는 더 높은 상태 검증 전압(PV(n))의 검증을 스킵(skip)하고 미리 결정된 페이지의 검증 레벨이 실패로 검증되는 경우 한 단계 펄스만큼 검증을 푸시백(push back)한다. 마찬가지로, 제어기는 단계 S502에서 미리 결정된 페이지의 동일한 개수의 검증 레벨이 실패한 것으로 검증되는 경우 더 높은 상태 검증 전압(PV(n))의 검증 횟수를 스킵하고 동일한 개수의 단계 펄스만큼 검증을 연기할 수 있다. 더 높은 검증 전압(PV(n))을 검증할 시점이 되는 경우, 제어기는 더 높은 상태 검증 전압(PV(n))이 통과된 것으로 검증되었는지 여부를 결정하고(S506), 그렇다면, 제어기는 미리 결정된 페이지에 인가된 누적된 단계 펄스를 더 높은 상태 프로그래밍 전압(Vpg(n))으로 저장하고, 가장 높은 상태 검증 전압(PV(8)이 통과된 것으로 검증되었는지 여부를 결정하며, 가장 높은 상태 검증 전압(PV(8))이 통과된 것으로 검증되는 경우 방법(5)을 종료한다. 더 높은 상태 검증 전압(PV(n))이 통과된 것으로 검증되지 않은 경우, 제어기는 미리 결정된 페이지에 단계 펄스를 인가함으로써 미리 결정된 페이지에 대한 ISPP 절차를 수행하고(S512), 가장 높은 상태 검증 전압(PV(8))이 통과된 것으로 검증될 때까지 단계 S506 내지 단계 S5가 반복된다. 가장 높은 상태 검증 전압(PV(8))이 통과된 것으로 검증되지 않은 경우, 제어기는 미리 결정된 페이지에 대한 ISPP 절차를 계속 수행하고(S512), 가장 높은 상태 검증 전압(PV(8))이 통과된 것으로 검증될 때까지 단계 S506 내지 단계 S5가 반복된다.
도 6은 초기 프로그래밍 전압 펄스가 인가된 후의 메모리 셀의 4개의 임계 전압 분포(60, 62, 64, 66)를 나타내며, 여기서 x축은 임계 전압(Vt)을 볼트로 나타내고, y축은 메모리 셀의 개수로 양을 나타낸다. 제1 상태 검증 전압(PV(1))은 -0.8에 위치된다. 도 6은 또한 프로그래밍 전압 생성 회로에 의해 생성된 단계 펄스에 대응하는 고정된 전압 차이에 의해 분리된, -0.8, -1.2, -1.6 및 -2.0에서의 4개의 전압 분할을 도시한다. [표 1]은 종래 기술의 ISPP 방식과 비교하여 본 발명에 의해 절약된 시간을 나타낸 것으로, 여기서 dVPGM은 1 단계 펄스를 나타내고, P는 프로그래밍 전압 펄스에 대한 시간을 나타내며, V는 검증에 대한 시간을 나타내고, FBC는 필 비트 체크(fill bit check)에 대한 시간을 나타내며, MLV는 다중 레벨 검증에 대한 시간을 나타낸다. 임계 전압 분포(60, 62, 64, 66) 각각은 임계 전압 분포의 상부에 위치한 더 빠른 메모리 셀을 포함한다. 구체적으로, 임계 전압 분포(60, 62, 64, 66)의 더 빠른 메모리 셀은 각각 범위(C1, C2, C3, C4)에 위치한다. 그 결과, 임계 전압 분포(60, 62, 64, 66)의 더 빠른 메모리 셀의 임계 전압(Vt)은 각각 제1 상태 검증 전압(PV(1))보다 낮은 0, 1, 2, 3 전압차이고, 이에 상응하여, 임계 전압 분포(60, 62, 64, 66)의 시작 프로그래밍 전압(Vpg(1))은 각각 초기 프로그래밍 전압 펄스보다 더 높은 0, 1, 2, 3 단계 펄스이다. [표 1]의 마지막 열에 나타난 바와 같이, ISPP 방법과 비교되는 본 발명에 의해 절약되는 시간은 임계 전압 분포가 좌측으로 이동할수록 상당히 증가한다. 예를 들어, 임계 전압 분포(62)에서 절약된 시간은 6번의 검증 시간이고, 임계 전압 분포(62)에서 절약된 시간은 2 펄스 20번의 검증 시간이다.
Figure pct00001
이전 섹션에서 논의된 바와 같이, MLC NAND 플래시 메모리 장치(1) 및 도 2 내지 도 5에서의 다양한 방법은 프로그래밍 전압의 결정을 가속화하기 위해 다중 레벨 검증을 사용한다.
당업자는 본 발명의 교시를 유지하면서 장치 및 방법의 수많은 수정 및 변경이 이루어질 수 있음을 쉽게 관찰할 것이다. 따라서, 상기 개시는 첨부된 청구범위의 범위에 의해서만 제한되는 것으로 해석되어야 한다.

Claims (20)

  1. NAND 플래시 메모리 장치의 시작 프로그래밍 전압을 결정하는 방법으로서,
    프로그래밍 전압 생성 회로가 NAND 플래시 메모리의 미리 결정된 페이지에 초기 프로그래밍 전압 펄스를 인가하는 단계;
    제어기가 상기 미리 결정된 페이지의 복수의 검증 레벨을 검증하는 단계 ― 상기 복수의 검증 레벨은 상기 미리 결정된 페이지의 가장 낮은 프로그램 상태를 검증하는 제1 상태 검증 전압보다 작음 ―;
    상기 제어기가, 상기 미리 결정된 페이지의 복수의 검증 레벨 중 하나가 검증을 통과하면 후속 프로그래밍 전압 펄스의 크기를 결정하는 단계; 및
    상기 프로그래밍 전압 생성 회로가 상기 미리 결정된 페이지에 상기 후속 프로그래밍 전압 펄스를 인가하는 단계
    를 포함하는 시작 프로그래밍 전압을 결정하는 방법.
  2. 제1항에 있어서,
    상기 제어기가 상기 미리 결정된 페이지의 복수의 검증 레벨을 검증하는 단계는,
    상기 제어기가 상기 복수의 검증 레벨 중 하나의 검증 레벨을 검증하는 단계; 및
    상기 제어기가, 상기 검증 레벨이 실패된 것으로 검증되는 경우 상기 복수의 검증 레벨 중 더 낮은 검증 레벨을 생성하기 위해 상기 검증 레벨을 낮추는 단계
    를 포함하는, 시작 프로그래밍 전압을 결정하는 방법.
  3. 제2항에 있어서,
    상기 제어기가 상기 제1 검증 레벨을 낮추는 단계는,
    상기 제어기가, 상기 검증 레벨이 실패된 것으로 검증되는 경우 상기 더 낮은 검증 레벨을 생성하기 위해 고정된 양만큼 상기 검증 레벨을 감소시키는 단계
    를 포함하는, 시작 프로그래밍 전압을 결정하는 방법.
  4. 제1항에 있어서,
    상기 제어기가 상기 미리 결정된 페이지의 복수의 검증 레벨을 검증하는 단계는,
    상기 제어기가 상기 미리 결정된 페이지의 검증 레벨을 검증하는 단계
    를 포함하고,
    상기 제어기가 상기 후속 프로그래밍 전압 펄스의 크기를 결정하는 단계는,
    상기 제어기가, 상기 검증 레벨이 통과된 것으로 검증되는 경우 상기 검증 레벨과 상기 제1 상태 검증 전압 사이의 차이에 따라 상기 후속 프로그래밍 전압 펄스의 크기를 결정하는 단계
    를 포함하는, 시작 프로그래밍 전압을 결정하는 방법.
  5. 제4항에 있어서,
    상기 검증 레벨은 상기 미리 결정된 페이지의 하나 이상의 메모리 셀이 상기 검증 레벨을 사용하여 성공적으로 읽혀지는 경우 통과된 것으로 검증되는,
    시작 프로그래밍 전압을 결정하는 방법.
  6. 제1항에 있어서,
    상기 제어기가 상기 제1 상태 검증 전압을 검증하는 단계;
    상기 제1 상태 검증 전압이 통과된 것으로 검증되는 경우, 상기 제어기가 상기 초기 프로그래밍 전압 펄스 및 상기 후속 프로그래밍 전압 펄스에 따라 상기 미리 결정된 페이지의 가장 낮은 프로그램 상태를 프로그램하는 시작 프로그래밍 전압을 결정하는 단계; 및
    상기 제어기가 상기 미리 결정된 페이지에 상기 시작 프로그래밍 전압을 저장하는 단계
    를 더 포함하는 시작 프로그래밍 전압을 결정하는 방법.
  7. 제6항에 있어서,
    상기 프로그래밍 전압 생성 회로가 상기 시작 프로그래밍 전압을 사용하여 상기 NAND 플래시 메모리의 미리 결정된 페이지 또는 다른 미리 결정된 페이지에 대해 상기 가장 낮은 프로그램 상태를 프로그램하는 단계
    를 더 포함하는 시작 프로그래밍 전압을 결정하는 방법.
  8. 제1항에 있어서,
    상기 제어기가 상기 미리 결정된 페이지의 복수의 검증 레벨의 실패된 검증 개수에 따라 더 높은 상태 검증 전압을 검증할 시기를 조정하는 단계
    를 더 포함하는 시작 프로그래밍 전압을 결정하는 방법.
  9. 제8항에 있어서,
    상기 제어기가 상기 더 높은 상태 검증 전압을 검증할 시기를 조정하는 단계는,
    상기 제어기가 상기 더 높은 상태 검증 전압의 검증을 시작하기 위한 시작 단계 펄스 카운트를 구성하는 단계; 및
    상기 제어기가, 상기 검증 레벨이 실패된 것으로 검증되는 경우 상기 시작 단계 펄스 카운트를 증가시키는 단계
    를 포함하는, 시작 프로그래밍 전압을 결정하는 방법.
  10. 제1항에 있어서,
    상기 미리 결정된 페이지는 8개의 프로그램 상태를 갖는,
    시작 프로그래밍 전압을 결정하는 방법.
  11. NAND 플래시 메모리 장치로서,
    미리 결정된 페이지 및 다른 페이지를 포함하는 NAND 플래시 메모리;
    상기 NAND 플래시 메모리에 결합되고 상기 미리 결정된 페이지에 초기 프로그래밍 전압 펄스를 인가하도록 구성된 프로그래밍 전압 생성 회로; 및
    상기 NAND 플래시 메모리 및 상기 프로그래밍 전압 생성 회로에 결합되며, 상기 미리 결정된 페이지의 복수의 검증 레벨을 검증하고 상기 미리 결정된 페이지의 복수의 검증 레벨 중 하나가 검증을 통과하면 후속 프로그래밍 전압 펄스의 크기를 결정하도록 구성된 제어기 ― 상기 복수의 검증 레벨은 상기 미리 결정된 페이지의 가장 낮은 프로그램 상태를 검증하는 제1 상태 검증 전압보다 작음 ―
    를 포함하며,
    상기 프로그래밍 전압 생성 회로는 상기 미리 결정된 페이지에 상기 후속 프로그래밍 전압 펄스를 인가하도록 추가로 구성되는,
    NAND 플래시 메모리 장치
  12. 제11항에 있어서,
    상기 제어기는, 상기 미리 결정된 페이지의 검증 레벨을 검증하고, 상기 검증 레벨이 실패된 것으로 검증되는 경우 상기 복수의 검증 레벨의 더 낮은 검증 레벨을 생성하기 위해 상기 검증 레벨을 낮춤으로써 상기 미리 결정된 페이지의 복수의 검증 레벨을 검증하도록 구성되는,
    NAND 플래시 메모리 장치
  13. 제12항에 있어서,
    상기 제어기는, 상기 검증 레벨이 실패된 것으로 검증되는 경우 상기 더 낮은 검증 레벨을 생성하기 위해 상기 미리 결정된 페이지의 검증 레벨을 고정된 양만큼 감소시킴으로써 상기 미리 결정된 페이지의 검증 레벨을 낮추도록 구성되는,
    NAND 플래시 메모리 장치
  14. 제11항에 있어서,
    상기 제어기는, 상기 미리 결정된 페이지의 검증 레벨을 검증함으로써 상기 미리 결정된 페이지의 복수의 검증 레벨을 검증하고, 상기 검증 레벨이 통과된 것으로 검증되는 경우 상기 검증 레벨과 상기 제1 상태 검증 전압 사이의 차이에 따라 상기 후속 프로그래밍 전압 펄스의 크기를 결정함으로써 상기 후속 프로그래밍 전압 펄스의 크기를 결정하도록 구성되는,
    NAND 플래시 메모리 장치
  15. 제14항에 있어서,
    상기 제어기는, 상기 미리 결정된 페이지의 하나 이상의 메모리 셀이 상기 검증 레벨을 사용하여 성공적으로 읽혀지는 경우 상기 검증 레벨을 통과된 것으로 검증하도록 구성되는,
    NAND 플래시 메모리 장치
  16. 제11항에 있어서,
    상기 제어기는, 상기 제1 상태 검증 전압을 검증하고, 상기 제1 상태 검증 전압이 통과된 것으로 검증되는 경우 상기 초기 프로그래밍 전압 펄스 및 상기 후속 프로그래밍 전압 펄스에 따라 상기 미리 결정된 페이지의 가장 낮은 프로그램 상태를 프로그램하는 시작 프로그래밍 전압을 결정하며, 상기 미리 결정된 페이지에 상기 시작 프로그래밍 전압을 저장하도록 추가로 구성되는,
    NAND 플래시 메모리 장치
  17. 제16항에 있어서,
    상기 프로그래밍 전압 생성 회로는 상기 시작 프로그래밍 전압을 사용하여 상기 NAND 플래시 메모리의 미리 결정된 페이지 또는 다른 미리 결정된 페이지에 대한 가장 낮은 프로그램 상태를 프로그램하도록 추가로 구성되는,
    NAND 플래시 메모리 장치
  18. 제11항에 있어서,
    상기 제어기는, 상기 미리 결정된 페이지의 복수의 검증 레벨 중 실패된 검증 개수에 따라 더 높은 상태 검증 전압을 검증하는 시기를 조정하도록 추가로 구성되는,
    NAND 플래시 메모리 장치
  19. 제18항에 있어서,
    상기 제어기는, 상기 더 높은 상태 검증 전압의 검증을 시작하기 위한 시작 단계 펄스 카운트를 구성하고, 상기 검증 레벨이 실패된 것으로 검증되는 경우 상기 시작 단계 펄스 카운트를 증가시킴으로써 상기 더 높은 상태 검증 전압을 검증할 시기를 조정하도록 추가로 구성되는,
    NAND 플래시 메모리 장치
  20. 제11항에 있어서,
    상기 미리 결정된 페이지는 8개의 프로그램 상태를 갖는,
    NAND 플래시 메모리 장치.
KR1020217027688A 2019-05-22 2019-05-22 다중 레벨 셀 nand 플래시 메모리 장치를 프로그램하는 방법 및 mlc nand 플래시 메모리 장치 KR20210118462A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/087903 WO2020232658A1 (en) 2019-05-22 2019-05-22 Method of programming multilevel cell nand flash memory device and mlc nand flash memory device

Publications (1)

Publication Number Publication Date
KR20210118462A true KR20210118462A (ko) 2021-09-30

Family

ID=68150187

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217027688A KR20210118462A (ko) 2019-05-22 2019-05-22 다중 레벨 셀 nand 플래시 메모리 장치를 프로그램하는 방법 및 mlc nand 플래시 메모리 장치

Country Status (7)

Country Link
US (1) US10937514B2 (ko)
EP (1) EP3909050A4 (ko)
JP (1) JP7295267B2 (ko)
KR (1) KR20210118462A (ko)
CN (2) CN112530497B (ko)
TW (1) TWI717781B (ko)
WO (1) WO2020232658A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112967746B (zh) * 2020-08-13 2022-09-16 长江存储科技有限责任公司 用于对存储器系统进行编程的方法、装置及存储器系统
CN112634968A (zh) * 2021-01-08 2021-04-09 长江存储科技有限责任公司 编程脉冲的方法、装置、计算机可读存储介质和处理器
CN112802507B (zh) * 2021-01-25 2022-11-29 长江存储科技有限责任公司 三维存储器及其控制方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319286A (ja) * 2001-04-19 2002-10-31 Hitachi Ltd 不揮発性記憶装置および記憶システム
JP4086583B2 (ja) * 2002-08-08 2008-05-14 シャープ株式会社 不揮発性半導体メモリ装置およびデータ書き込み制御方法
US7453731B2 (en) * 2006-09-12 2008-11-18 Sandisk Corporation Method for non-volatile memory with linear estimation of initial programming voltage
KR100780773B1 (ko) * 2006-11-03 2007-11-30 주식회사 하이닉스반도체 플래시 메모리소자의 프로그램 시작 바이어스 설정방법 및이를 이용한 프로그램 방법
KR20080060799A (ko) * 2006-12-27 2008-07-02 삼성전자주식회사 테스트 시간을 감소할 수 있는 멀티 레벨 셀 낸드 플래시메모리 장치 및 그것의 테스트 방법
US8085591B2 (en) * 2008-05-20 2011-12-27 Micron Technology, Inc. Charge loss compensation during programming of a memory device
KR100953045B1 (ko) * 2008-05-23 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US8854887B2 (en) * 2008-07-10 2014-10-07 Hynix Semiconductor Inc. Nonvolatile memory device and method of programming the same
KR100965071B1 (ko) * 2008-07-10 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US8254177B2 (en) 2008-10-24 2012-08-28 Sandisk Technologies Inc. Programming non-volatile memory with variable initial programming pulse
KR100996108B1 (ko) * 2009-01-21 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR101074539B1 (ko) * 2009-02-04 2011-10-17 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
US8223555B2 (en) 2009-05-07 2012-07-17 Micron Technology, Inc. Multiple level program verify in a memory device
JP2011258260A (ja) 2010-06-07 2011-12-22 Toshiba Corp 不揮発性半導体記憶装置
KR102016041B1 (ko) * 2012-10-11 2019-08-30 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR20150061098A (ko) * 2013-11-25 2015-06-04 삼성전자주식회사 메모리 시스템 및 상기 메모리 시스템의 프로그래밍 방법
KR20150094129A (ko) * 2014-02-10 2015-08-19 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9171628B2 (en) * 2014-03-13 2015-10-27 Macronix International Co., Ltd. Incremental step pulse programming (ISPP) scheme capable of determining a next starting pulse based on a current program-verify pulse for improving programming speed
US9576673B2 (en) * 2014-10-07 2017-02-21 Sandisk Technologies Llc Sensing multiple reference levels in non-volatile storage elements
US20160300620A1 (en) * 2015-04-08 2016-10-13 Sandisk Technologies Inc. Multiple bit line voltage sensing for non-volatile memory
TWI550616B (zh) 2015-07-03 2016-09-21 力晶科技股份有限公司 快閃記憶體裝置及其程式化動作的初始化方法
US9792999B2 (en) * 2015-10-30 2017-10-17 SK Hynix Inc. Adaptive scheme for incremental step pulse programming of flash memory
KR102458918B1 (ko) 2016-02-24 2022-10-25 삼성전자주식회사 메모리 장치 및 메모리 시스템
TWI604449B (zh) 2016-08-31 2017-11-01 旺宏電子股份有限公司 記憶體裝置與其程式化方法
CN109408402B (zh) * 2018-10-09 2021-06-01 长江存储科技有限责任公司 一种闪存器的数据写入方法及闪存器

Also Published As

Publication number Publication date
TWI717781B (zh) 2021-02-01
TW202044253A (zh) 2020-12-01
JP2022528898A (ja) 2022-06-16
US10937514B2 (en) 2021-03-02
JP7295267B2 (ja) 2023-06-20
CN112530497B (zh) 2022-08-12
US20200372963A1 (en) 2020-11-26
EP3909050A4 (en) 2022-08-24
CN110337694B (zh) 2020-12-18
WO2020232658A1 (en) 2020-11-26
EP3909050A1 (en) 2021-11-17
CN112530497A (zh) 2021-03-19
CN110337694A (zh) 2019-10-15

Similar Documents

Publication Publication Date Title
KR101222063B1 (ko) 불휘발성 메모리 장치 및 그 동작방법
US7116581B2 (en) Nonvolatile semiconductor memory device and method of programming in nonvolatile semiconductor memory device
KR100719368B1 (ko) 플래시 메모리 장치의 적응적 프로그램 방법 및 장치
CN110337694B (zh) 对多级单元nand闪存器件和mlc nand闪存器件进行编程的方法
KR102240082B1 (ko) 멀티-레벨 패스 신호를 이용한 메모리들의 프로그래밍
US20040136220A1 (en) Method circuit and system for determining a reference voltage
US7274599B2 (en) NOR flash memory device using bit scan method and related programming method
US20120250412A1 (en) Flash memory apparatus and method for generating read voltage thereof
US20100027348A1 (en) Program method of flash memory device
US8036042B2 (en) Method of operating nonvolatile memory device
TWI394162B (zh) 關聯多遍次程式化之方法及非揮發性記憶體
JP7399174B2 (ja) 不揮発性メモリデバイスおよび複数のビット線バイアス電圧を印加することによる不揮発性メモリデバイスにおけるプログラミングのための方法
CN108831516B (zh) 闪存存储器控制方法及闪存存储器控制装置
US11264091B1 (en) Operating method of generating enhanced bit line voltage and non-volatile memory device
KR100880329B1 (ko) 플래시 메모리 소자 및 그 프로그램 방법
CN109979515B (zh) 一种存储器编程方法及相关装置
Park et al. Adaptive program verify scheme for improving NAND flash memory performance and lifespan
CN112735500A (zh) 步进编程脉冲操作中决定快速通过写入操作的方法与系统
KR101604857B1 (ko) 반도체 메모리 장치의 프로그램 방법
CN111863100A (zh) 一种非易失性存储器的编程方法和装置
CN110827904A (zh) 存储器装置及其编程方法
JP2010009689A (ja) 不揮発性半導体記憶装置
KR20100089507A (ko) 플래시 메모리 소자의 프로그램 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E902 Notification of reason for refusal