TW202044253A - 對多級單元nand快閃記憶體裝置和mlc nand快閃記憶體裝置進行編程的方法 - Google Patents

對多級單元nand快閃記憶體裝置和mlc nand快閃記憶體裝置進行編程的方法 Download PDF

Info

Publication number
TW202044253A
TW202044253A TW108124900A TW108124900A TW202044253A TW 202044253 A TW202044253 A TW 202044253A TW 108124900 A TW108124900 A TW 108124900A TW 108124900 A TW108124900 A TW 108124900A TW 202044253 A TW202044253 A TW 202044253A
Authority
TW
Taiwan
Prior art keywords
verification
predetermined page
programming voltage
controller
flash memory
Prior art date
Application number
TW108124900A
Other languages
English (en)
Other versions
TWI717781B (zh
Inventor
萬維俊
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202044253A publication Critical patent/TW202044253A/zh
Application granted granted Critical
Publication of TWI717781B publication Critical patent/TWI717781B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/562—Multilevel memory programming aspects
    • G11C2211/5621—Multilevel programming verification

Abstract

一種對NAND快閃記憶體裝置進行編程的方法，包含：編程電壓產生電路將初始編程電壓脈衝施加到NAND快閃記憶體的預定頁面；控制器驗證該預定頁面的複數個驗證位準，該複數個驗證位準小於驗證該預定頁面的最低程式狀態的第一狀態驗證電壓；該控制器在該預定頁面的該複數個驗證位準之一通過驗證時判定後續編程電壓脈衝的幅度；以及該編程電壓產生電路將該後續編程電壓脈衝施加到該預定頁面。

Description

對多級單元NAND快閃記憶體裝置和MLC　NAND快閃記憶體裝置進行編程的方法
本發明關於半導體裝置，尤指對多級單元（multi-level cell, MLC）NAND快閃記憶體裝置進行編程的方法和MLC NAND快閃記憶體裝置。
NAND快閃記憶體被廣泛用於移動設備和消費電子產品中的非揮發性資料儲存，並通過將儲存單元編程到不同的程式狀態來將資料儲存在儲存單元的陣列中。在單級單元（single level cell, SLC）快閃記憶體中，儲存單元具有兩種可能的程式狀態，並且在2位元多級單元（multi-level cell, MLC）快閃記憶體中，儲存單元具有四種可能的程式狀態。快閃記憶體可以採用對應於不同程式狀態的若干讀取位準來從儲存單元讀取資料。
通常，可以通過向儲存單元施加相應的編程電壓來將儲存單元設置為各種程式狀態。然而，儲存單元可能劣化並且編程電壓的移位元可能隨時間發生。因此，重要的是在編程之前判定編程電壓，並且尤其是快閃記憶體的開始編程脈衝。
增量階躍脈衝編程（incremental step pulse programming, ISPP）是一種常用於識別編程電壓的方法。在ISPP中，施加一系列編程脈衝來選擇儲存單元以逐漸將儲存單元的閾值電壓升高到特定閾值位準以上，並且在達到特定閾值位準時，可識別編程電壓。然而，當編程電壓的偏移很大時，ISPP可能花費長時間來檢測編程電壓，因為必須將大量編程脈衝施加到儲存單元以便建立所需的閾值電壓。
因此，實施例期望提供一種快閃記憶體裝置和一種減少用於判定開始編程電壓和其他編程電壓的時間的方法。
在本發明一實施例提供一種對NAND快閃記憶體裝置進行編程的方法，包含：編程電壓產生電路將初始編程電壓脈衝施加到NAND快閃記憶體的預定頁面； 控制器驗證該預定頁面的複數個驗證位準，該複數個驗證位準小於讀取該預定頁面的最低程式狀態的第一狀態驗證電壓；該控制器在該預定頁面的該複數個驗證位準之一通過驗證時判定後續編程電壓脈衝的幅度；以及該編程電壓產生電路將該後續編程電壓脈衝施加到該預定頁面。
本發明的另一實施例提供一種NAND快閃記憶體裝置，包含：NAND快閃記憶體、編程電壓產生電路以及控制器。該NAND快閃記憶體包含預定頁面和其他頁面。該編程電壓產生電路耦接於該NAND快閃記憶體並且用於將初始編程電壓脈衝施加到該預定頁面。該控制器耦接於該NAND快閃記憶體和該編程電壓產生電路，並且用於驗證該預定頁面的複數個驗證位準，並在該預定頁面的該複數個驗證位準之一通過驗證時判定後續編程電壓脈衝的幅度。該複數個驗證位準小於驗證該預定頁面的最低程式狀態的第一狀態驗證電壓。該編程電壓產生電路另用於將該後續編程電壓脈衝施加到該預定頁面。
第1圖是本發明實施例的多級單元（multi-level cell, MLC）NAND快閃記憶體裝置1的方塊圖。MLC NAND快閃記憶體裝置1包含編程電壓產生電路10、控制器12和NAND快閃記憶體14。編程電壓產生電路10耦接於NAND快閃記憶體14，並且控制器12耦接於編程電壓產生電路10和NAND快閃記憶體14以控制其操作。NAND快閃記憶體14包含複數個頁面（page）140到14m，其中m是正整數。頁面140到14m中的每一個包含佈置成陣列的複數個儲存單元，並且每個儲存單元可以被編程為N個可能的程式狀態中的一個，其中N可以是8。具體來說，可以使用開始編程電壓Vpg(1)將每個儲存單元編程到最低程式狀態，並且使用較高狀態編程電壓Vpg(n)將每個儲存單元編程到較高程式狀態，其中n是2與8之間的正整數。因為開始編程電壓Vpg(1)和較高狀態編程電壓Vpg(n)可以隨時間移位，所以MLC NAND快閃記憶體裝置1可以在需要時執行多級驗證以判定開始編程電壓Vpg(1)和較高狀態編程電壓Vpg(n)。更具體來說，MLC NAND快閃記憶體裝置1可以在預定頁面經歷預定計數的程式週期（例如，每100個程式週期）之後判定編程電壓Vpg(1)至Vpg(N)，從而校正編程電壓Vpg(1)到Vpg(N)的移位。可以檢測預定頁面（例如，頁面140）中的選定儲存單元的開始編程電壓Vpg(1)和較高狀態編程電壓Vpg(n)，並將其儲存在預定頁面140的選定位置1400、140n、140N中。隨後，控制器12可以利用開始編程電壓Vpg(1)和較高狀態編程電壓Vpg(n)來對NAND快閃記憶體14中的預定頁面140或其他頁面140m進行編程。
編程電壓產生電路10可以將初始編程電壓脈衝施加到預定頁面140。具體來說，編程電壓產生電路10可以通過字線將初始編程電壓脈衝施加到預定頁面140的選定儲存單元的柵極端子。初始編程電壓脈衝可以是保守選擇的預設出廠設置，以適應快速儲存單元變化、頁面到頁面變化和區塊到區塊變化。
控制器12可以驗證預定頁面140的複數個驗證位準，並且在預定頁面140的複數個驗證位準中的一個驗證位準通過驗證時判定後續編程電壓脈衝的幅度。後續編程電壓脈衝的判定被稱為動態開始電壓（DSV）程序。然後，編程電壓產生電路10還可以將後續編程電壓脈衝施加到預定頁面140。複數個驗證位準小於驗證預定頁面140的最低程式狀態的第一狀態驗證電壓PV(1)。特別是，控制器12可以通過驗證預定頁面140的驗證位準並且當驗證位準被驗證為失敗時降低驗證位準以產生較低驗證位準來驗證複數個驗證位準，並且當驗證位準被驗證為通過時，可以通過根據驗證位準和第一狀態驗證電壓之間的差值判定後續編程電壓脈衝的幅度來判定後續編程電壓的幅度。此外，控制器12可以通過將驗證位準減小固定量來降低驗證位準，以產生較低驗證位準。要驗證的第一驗證位準可以是第一狀態驗證電壓PV(1)。例如，第一狀態驗證電壓PV(1)可以是-0.8V。固定量可以是等於由編程電壓產生電路10產生的階躍脈衝的階躍電壓。例如，固定量可以是0.4V。
當使用驗證位準成功讀取預定頁面140的一個或複數個選定儲存單元時，控制器12可以將驗證位準驗證為通過，並且當使用驗證位準沒有成功讀取預定頁面140的選定儲存單元中的所有儲存單元時，將驗證位準驗證為失敗。具體來說，控制器12可以通過將驗證位準施加於預定頁面140的選定單元的字線以讀取程式狀態並判定正被成功讀取的儲存單元的計數作為填充位元數目（fill bit count，FBC）來驗證驗證位準。
控制器12還可以驗證第一狀態驗證電壓PV(1)，當第一狀態驗證電壓PV(1)被驗證為通過時根據初始編程電壓脈衝以及後續編程電壓脈衝來判定預定頁面140的開始編程電壓Vpg(1)，並且將開始編程電壓Vpg(1)儲存到預定頁面140的記憶體位置1400。更具體來說，可以通過對初始編程電壓脈衝和後續編程電壓脈衝進行求和來判定開始編程電壓Vpg(1)。在一個實施例中，當需要將預定頁面140或另一預定頁面14n中的儲存單元編程到最低程式狀態時，控制器12可以從記憶體位置1400讀取開始編程電壓Vpg(1)，並且控制編程電壓產生電路10以使用開始編程電壓Vpg(1)對儲存單元進行編程。
此外，控制器12可以根據較高狀態驗證電壓PV(n)的驗證來判定較高狀態編程電壓Vpg(n)，並且根據預定頁面140的複數個驗證位準中的失敗驗證的數量來調整何時驗證較高狀態驗證電壓PV(n)，其中n是2和8之間的正整數。較高狀態編程電壓Vpg(n)用於將選定儲存單元編程到較高程式狀態n中，並且較高狀態驗證電壓PV(n)是驗證較高程式狀態n的驗證位準。一般而言，可以使用增量階躍脈衝編程（incremental step pulse programming, ISPP）程式來執行較高狀態編程電壓Vpg(n)的判定，其中，使用由編程電壓產生電路10產生的一組固定大小的階躍脈衝對預定頁面140中的選定儲存單元進行編程，以便以步進的方式增加選定儲存單元的閾值電壓。隨著選定儲存單元的閾值電壓逐漸升高，控制器12可定期驗證相應的較高狀態驗證電壓PV(n)，並在相應的較高狀態驗證電壓PV(n)被驗證為通過時將較高狀態編程電壓Vpg(n)識別為所有編程脈衝的總和。此外，由於較高狀態編程電壓Vpg(2)至Vpg(8)具有逐漸較高的電壓位準，所以可以在判定開始編程電壓Vpg(1)之後，順序地開始較高狀態編程電壓Vpg(2)至Vpg(8)的判定，其中較高狀態編程電壓Vpg(2)是第一個並且較高狀態編程電壓Vpg(8)是最後一個。例如，較高狀態編程電壓Vpg(2)的判定可以在ISPP程序的第5個階躍脈衝處開始，並且較高狀態編程電壓Vpg(3)的判定可以在ISPP程式的第10個階躍脈衝處開始。
在實施例中，控制器12可以通過配置用於開始驗證較高狀態驗證電壓PV(n)的開始階躍脈衝計數並且在驗證位準被驗證為失敗時增加開始階躍脈衝來調整何時驗證較高狀態驗證電壓PV(n)。特別地，控制器12可以將開始階躍脈衝計數增加固定計數的階躍脈衝，諸如1個階躍脈衝。當施加到預定頁面140的選定儲存單元的累積的階躍脈衝計數超過開始階躍脈衝計數時，控制器12可以開始驗證較高狀態驗證電壓PV(n)；而當累積的計數小於開始階躍脈衝計數時，控制器12可以不驗證較高狀態驗證電壓PV(n)。當將較高狀態驗證電壓PV(n)驗證為通過時，控制器12可將階躍脈衝的累積作為較高狀態編程電壓Vpg(n)保存到記憶體位置140n。之後，當需要將儲存單元編程到程式狀態n時，控制器12可以從記憶體位置140n讀取較高狀態編程電壓Vpg(n)，並使用較高狀態編程電壓Vpg(n)控制編程電壓產生電路10對儲存單元進行編程。
MLC NAND快閃記憶體裝置1不限於MLC途徑，並且可以採用8個程式狀態、單級單元（single-level cell, SLC）途徑或其他數量的程式狀態。MLC NAND快閃記憶體裝置1利用多級驗證來減少要施加到預定頁面140以便判定開始編程電壓Vpg(1)的編程電壓脈衝的數量，從而相當大地加速開始編程電壓Vpg(1)判定程序以實現大的啟動編程電壓移位元。
第2圖是判定第1圖中的MLC NAND快閃記憶體裝置1的開始編程電壓Vpg(1)的方法2的流程圖。方法2包含步驟S200到S210。任何合理的技術變化或步驟調整都在本公開的範圍內。步驟S200至S210解釋如下：
步驟S200：        編程電壓產生電路10將初始編程電壓脈衝施加到NAND快閃記憶體14的預定頁面140；
步驟S202：        控制器12驗證預定頁面140的複數個驗證位準；
步驟S204：        控制器12在預定頁面140的複數個驗證位準之一通過驗證時判定後續編程電壓脈衝的幅度；
步驟S206：        編程電壓產生電路10將後續編程電壓脈衝施加到預定頁面140；
步驟S208：        控制器12判定第一狀態編程電壓PV(1)是否被驗證為通過，若是，到步驟S210，若否，則到步驟S202；
步驟S210：        控制器12儲存開始編程電壓Vpg(1)。
在啟動時，編程電壓產生電路10將初始編程電壓脈衝施加到預定頁面140（S200），控制器12通過順序地驗證預定頁面140的複數個驗證位準來採用多級驗證（S202）。複數個驗證位準可以以第一狀態驗證電壓PV(1)開始並且跟隨一個或複數個下降驗證位準。最後，複數個驗證位準中的一個可以被驗證為通過並用於判定開始編程電壓Vpg(1)和產生該開始編程電壓的後續編程電壓脈衝。因此，控制器12在成功驗證驗證位準時判定後續編程電壓脈衝的幅度（S204），編程電壓產生電路10將後續編程電壓脈衝施加到預定頁面140（S206），並且控制器12然後驗證第一狀態編程電壓PV(1)（S208）。如果第一狀態編程電壓PV(1)被驗證為通過，則初始編程電壓脈衝和後續編程電壓脈衝的組合可以被視為開始編程電壓Vpg(1)，並且控制器12將開始編程電壓Vpg(1)儲存到記憶體位置1400（S210）。如果第一狀態編程電壓PV(1)被驗證為失敗，則重複步驟S202至S208，直到第一狀態編程電壓PV(1)被驗證為通過。步驟S202和S204可以通過第3圖中的方法3來詳述，其中解釋了後續編程電壓脈衝的判定。
方法3包含步驟S300至S306，並用於驗證複數個驗證位準Vvi，其中i是正整數。任何合理的技術變化或步驟調整都在本公開的範圍內。步驟S300至S306解釋如下：
步驟S300：        控制器12驗證初始驗證位準Vv1；
步驟S302：        控制器12判定驗證位準Vvi是否被驗證為通過，若是，則到步驟S304，若否，則到步驟S306；
步驟S304：        控制器12降低驗證位準Vvi以產生較低驗證位準Vvi，並驗證較低驗證位準Vvi；到步驟S302；
步驟S306：        控制器12根據驗證位準Vvi與第一狀態驗證電壓PV(1)之間的差值來判定後續編程電壓脈衝的幅度。
在啟動時，控制器12驗證第一狀態驗證電壓PV(1)的初始驗證位準Vv1（S300），並且控制器12判定驗證位準Vv1是否被驗證為通過（S302）。如果是，則可以新製造MLC NAND快閃記憶體裝置1並且初始編程電壓脈衝可以是開始編程電壓Vpg(1)，控制器12根據初始驗證位準Vv1和第一狀態驗證電壓PV(1)之間的差值來判定後續編程電壓脈衝的幅度（S306），因此沒有後續編程電壓脈衝將被施加到預定頁面1400，因為初始編程電壓脈衝已經是開始編程電壓Vpg(1)。如果驗證位準Vv1未通過驗證，則控制器12降低驗證位準Vv1一減量以產生較低驗證位準Vv2並驗證較低驗證位準Vv2（S304）並判定驗證位準Vv2是否被驗證為通過（S302）。該減量可以是對應於由編程電壓產生電路10產生的階躍脈衝的固定量。如果驗證位準Vv2被驗證為通過，則開始編程電壓Vpg(1)可以是初始編程電壓脈衝和階躍脈衝的組合，控制器12根據驗證位準Vv2與第一狀態驗證電壓PV(1)之間的差值判定後續編程電壓脈衝的幅度（S306）。由於差值只是減量的固定量，所以後續編程電壓脈衝將是對應於減量的固定量的一個階躍脈衝。如果驗證位準Vv2未通過驗證，則控制器12將驗證位準Vv2減小另一減量以產生較低驗證位準Vv3（S304）。連續重複步驟S302和S304，直到驗證位準Vvi被成功驗證並且可以判定後續編程電壓脈衝的幅度。
第4圖顯示實施例採用2級驗證的開始編程電壓判定方法4的示意圖。開始編程電壓判定方法4包含程序400到422，其中程序400到406用於執行初始編程電壓脈衝檢查，程序408到418用於執行2級驗證以判定開始編程電壓Vpg(1)，且程序420和422用於確認開始編程電壓Vpg(1)。電壓脈衝程序400採用初始編程電壓脈衝，且電壓脈衝程序420採用後續編程電壓脈衝。開始編程電壓判定方法4可以通過使用僅兩個電壓脈衝400、420來實現開始編程電壓Vpg(1)的判定，減少了判定開始編程電壓Vpg(1)所需的時間。
第5圖是判定第1圖中的MLC NAND快閃記憶體裝置1的較高狀態編程電壓Vpg(n)的方法5的流程圖。方法5包含步驟S500至S512。步驟S500和S502用於執行多級驗證，其細節在步驟S200和S202中提供，並且為簡潔起見，此處不重複敘述。步驟S504至S512用於判定較高狀態編程電壓Vpg(n)，其中n是2和8之間的正整數。任何合理的技術變化或步驟調整都在本公開的範圍內。步驟S500至S512提供如下：
步驟S500：        編程電壓產生電路10將初始編程電壓脈衝施加到NAND快閃記憶體14的預定頁面140；
步驟S502：        控制器12驗證預定頁面140的複數個驗證位準；
步驟S504：        控制器12根據預定頁面140的複數個驗證位準的失敗驗證的數量，判定何時驗證較高狀態驗證電壓PV(n)；
步驟S506：        控制器12判定較高狀態驗證電壓PV(n)是否被驗證為通過，若是，則到步驟S508，若否，則到步驟S512；
步驟S508：        控制器12儲存較高狀態編程電壓Vpg(n)；
步驟S510：        控制器12判定最高狀態編程電壓PV(8)是否被驗證為通過，若是，則結束，若否，則到步驟S512；
步驟S512：        控制器12對預定頁面140執行ISPP程式；到步驟S506。
控制器12根據預定頁面140的複數個驗證位準的失敗驗證的數量判定何時驗證較高狀態驗證電壓PV(n)（S504）。具體來說，由於較高狀態編程電壓Vpg(n)可以移位元與開始編程電壓Vpg(1)大致相同的量，所以當預定頁面140的驗證位準被驗證為失敗時，控制器12可以跳過較高狀態驗證電壓PV(n)的驗證並將驗證推回一個階躍脈衝。同樣地，當在步驟S502中將預定頁面140的相同數量的驗證位準驗證為失敗時，控制器12可以跳過較高狀態驗證電壓PV(n)的複數個驗證並且將驗證推遲相同數量的階躍脈衝。當到了驗證較高狀態驗證電壓PV(n)的時候，控制器12判定較高狀態驗證電壓PV(n)是否被驗證為通過（S506），如果是，則控制器12儲存施加于預定頁面140作為較高狀態編程電壓Vpg(n)的階躍脈衝的累積（S508），判定最高狀態驗證電壓PV(8)是否被驗證通過（S510），並且當最高狀態驗證電壓PV(8)被驗證為通過時，則結束。如果較高狀態驗證電壓PV(n)未通過驗證，則控制器12通過將階躍脈衝施加到預定頁面140來對預定頁面140執行ISPP程式（S512），並且重複步驟S506至S512，直到最高狀態驗證電壓PV(8)被驗證為通過。如果最高狀態驗證電壓PV(8)未被驗證為通過，則控制器12繼續對預定頁面140執行ISPP程序（S512），並且重複步驟S506至S512，直到最高狀態驗證電壓PV(8)被驗證為通過。
第6圖顯示在向儲存單元施加初始編程電壓脈衝之後的儲存單元的4個閾值電壓分佈60、62、64、66，其中x軸表示以伏特計的閾值電壓Vt，並且y軸表示儲存單元的數量。第一狀態驗證電壓PV(1)位於-0.8處。第6圖還示出了在-0.8、-1.2、-1.6和-2.0處的4個電壓，該4個電壓由對應於由編程電壓產生電路產生的階躍脈衝的固定電壓差分開。表1示出了與相關技術中的ISPP方法相比本發明節省的時間，其中dVPGM表示1個階躍脈衝，P表示用於編程電壓脈衝的時間，V表示用於驗證的時間，FBC表示用於填充位元檢查的時間，且MLV表示用於多級驗證的時間。閾值電壓分佈60、62、64、66中的每一個包含位於閾值電壓分佈的上部處的較快儲存單元。具體來說，閾值電壓分佈60、62、64、66的較快儲存單元分別位於範圍C1、C2、C3、C4中。因此閾值電壓分佈60、62、64、66的較快儲存單元的閾值電壓Vt分別比第一狀態驗證電壓PV(1)低0、1、2、3個電壓差，並且相應地，閾值電壓分佈60、62、64、66的開始編程電壓Vpg(1)分別比初始編程電壓脈衝高0、1、2、3個階躍脈衝。如表1中的最後一列所示，隨著閾值電壓分佈進一步向左移位元，與ISPP方法相比，本發明所節省的時間大幅增加。例如，在閾值電壓分佈62中節省的時間是用於6個驗證的時間，並且在閾值電壓分佈62中節省的時間是用於2個脈衝和20個驗證的時間。
表1
範圍 動態開始電壓 Vpg(1)檢測時間 （本發明） Vpg(1)檢測時間 （ISPP方法） 跳過較高狀態驗證 （本發明） 節省的時間
C1 0 1P + 1V + 1FBC 1P + 1V + 1FBC 0 0
C2 dVPGM 1P + 2MLV + 2FBC + 1P + 1V 2P + 2V + 2FBC 1x7V -1V+ 7V
C3 2dVPGM 1P + 3MLV + 3FBC + 1P + 1V 3P + 3V + 3FBC 2x7V 1P - 1V + 14V
C4 3dVPGM 1P + 4MLV + 4FBC + 1P + 1V 4P + 4V + 4FBC 3x7V 2P - 1V + 21V
如在前面部分中所討論的，MLC NAND快閃記憶體裝置1和第2至5圖中的各種方法採用多級驗證來加速編程電壓的判定。 以上該僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:NAND快閃記憶體裝置 10:編程電壓產生電路 12:控制器 14:NAND快閃記憶體 140至14m:頁面 1400至14N:選定位置 Vpg(1)至Vpg(N):編程電壓 2、3、5:方法 S200至S210、S300至S306、S500至S510:步驟 4:開始編程電壓判定方法 400、420:電壓脈衝程序 402、422:P1驗證程序 408、414:P1差值驗證程序 404、410、416:填充位元數目程序 406、412、418:動態開始電壓程序 60至66:閾值電壓分佈 C1至C4:範圍 Vt:閾值電壓
第1圖是本發明實施例的多級單元（multi-level cell，MLC）NAND快閃記憶體裝置的方塊圖。 第2圖是判定第1圖中的MLC NAND快閃記憶體裝置的開始編程電壓的方法的流程圖。 第3圖是判定用於第2圖中的方法中的後續編程電壓脈衝的方法的流程圖。 第4圖顯示實施例採用2位準驗證的開始編程電壓判定方法的示意圖。 第5圖是判定第1圖中的MLC NAND快閃記憶體裝置的較高狀態編程電壓的方法的流程圖。 第6圖顯示儲存單元的4個閾值電壓分佈。
2:方法
S200至S210:步驟

Claims (20)

  1. 一種判定一NAND快閃記憶體裝置的一開始編程(programming)電壓的方法，包含： 一編程電壓產生電路將一初始編程電壓脈衝施加到一NAND快閃記憶體的一預定頁面； 一控制器驗證該預定頁面的複數個驗證位準，該複數個驗證位準小於驗證該預定頁面的一最低程式狀態的一第一狀態驗證電壓； 該控制器在該預定頁面的該複數個驗證位準之一通過一驗證時判定一後續編程電壓脈衝的一幅度；以及 該編程電壓產生電路將該後續編程電壓脈衝施加到該預定頁面。
  2. 如請求項1所述之方法，其中，該控制器驗證該預定頁面的該複數個驗證位準包含： 該控制器驗證該複數個驗證位準中的一驗證位準；以及 當該驗證位準被驗證為失敗時，該控制器降低該驗證位準以產生該複數個驗證位準中的一較低驗證位準。
  3. 如請求項2所述之方法，其中，該控制器降低該第一驗證位準包含： 當該驗證位準被驗證為失敗時，該控制器將該驗證位準減小一固定量以產生該較低驗證位準。
  4. 如請求項1所述之方法，其中： 該控制器驗證該預定頁面的該複數個驗證位準包含： 該控制器驗證該預定頁面的一驗證位準；並且 該控制器判定該後續編程電壓脈衝的該幅度包含： 當該驗證位準被驗證為通過時，該控制器根據該驗證位準和該第一狀態驗證電壓之間的一差值判定該後續編程電壓脈衝的該幅度。
  5. 如請求項4所述之方法，其中，當使用該驗證位準成功讀取了該預定頁面的一個或複數個儲存單元時，該驗證位準被驗證為通過。
  6. 如請求項1所述之方法，另包含： 該控制器驗證該第一狀態驗證電壓； 當該第一狀態驗證電壓被驗證為通過時，該控制器根據該初始編程電壓脈衝和該後續編程電壓脈衝來判定對該預定頁面的該最低程式狀態進行編程的一開始編程電壓；以及 該控制器將該開始編程電壓儲存在該預定頁面中。
  7. 如請求項6所述之方法，另包含： 該編程電壓產生電路使用該開始編程電壓對該NAND快閃記憶體的該預定頁面或另一預定頁面的該最低程式狀態進行編程。
  8. 如請求項1所述之方法，另包含： 該控制器根據該預定頁面的該複數個驗證位準的失敗驗證的一數量調整何時驗證一較高狀態驗證電壓。
  9. 如請求項8所述之方法，其中，該控制器調整何時驗證該較高狀態驗證電壓包含： 該控制器配置用於開始該較高狀態驗證電壓的一驗證的一開始階躍脈衝計數；以及 當該驗證位準被驗證為失敗時，該控制器增加該開始階躍脈衝計數。
  10. 如請求項1所述之方法，其中，該預定頁面具有8個程式狀態。
  11. 一種NAND快閃記憶體裝置，包含： 一NAND快閃記憶體，包含一預定頁面和其他頁面； 一編程電壓產生電路，耦接於該NAND快閃記憶體並且用以將一初始編程電壓脈衝施加到該預定頁面；以及 一控制器，耦接於該NAND快閃記憶體和該編程電壓產生電路，並且用以驗證該預定頁面的複數個驗證位準，並在該預定頁面的該複數個驗證位準之一通過一驗證時判定一後續編程電壓脈衝的一幅度，該複數個驗證位準小於驗證該預定頁面的一最低程式狀態的一第一狀態驗證電壓； 其中，該編程電壓產生電路另用以將該後續編程電壓脈衝施加到該預定頁面。
  12. 如請求項11所述之NAND快閃記憶體裝置，其中，該控制器用以通過驗證該預定頁面的一驗證位準並且在該驗證位準被驗證為失敗時降低該驗證位準以產生該複數個驗證位準中的一較低驗證位準，來驗證該預定頁面的該複數個驗證位準。
  13. 如請求項12所述之NAND快閃記憶體裝置，其中，該控制器用以：在該驗證位準被驗證為失敗時，通過將該預定頁面的該驗證位準減小一固定量來降低該預定頁面的該驗證位準，以產生該較低驗證位準。
  14. 如請求項11所述之NAND快閃記憶體裝置，其中，該控制器用以：通過驗證該預定頁面的一驗證位準來驗證該預定頁面的該複數個驗證位準，並且當該驗證位準被驗證為通過時，通過根據該驗證位準和該第一狀態驗證電壓之間的一差值判定該後續編程電壓脈衝的該幅度來判定該後續編程電壓脈衝的該幅度。
  15. 根據請求項14所述之NAND快閃記憶體裝置，其中，該控制器用以：在使用該驗證位準成功讀取該預定頁面的一個或複數個儲存單元時，將該驗證位準驗證為通過。
  16. 根據請求項11所述之NAND快閃記憶體裝置，其中，該控制器另用以：在該第一狀態驗證電壓被驗證為通過時驗證該第一狀態驗證電壓，根據該初始編程電壓脈衝和該後續編程電壓脈衝來判定對該預定頁面的該最低程式狀態進行編程的一開始編程電壓，並將該開始編程電壓儲存在該預定頁面中。
  17. 如請求項16所述之NAND快閃記憶體裝置，其中，該編程電壓產生電路另用以使用該開始編程電壓對該NAND快閃記憶體的該預定頁面或另一預定頁面的該最低程式狀態進行編程。
  18. 如請求項11所述之NAND快閃記憶體裝置，其中，該控制器另用以根據該預定頁面的該複數個驗證位準的失敗驗證的一數量來調整何時驗證一較高狀態驗證電壓。
  19. 如請求項18所述之NAND快閃記憶體裝置，其中，該控制器另用以通過以下方式調整何時驗證該較高狀態驗證電壓：配置用於開始該較高狀態驗證電壓的一驗證的一開始階躍脈衝計數；並且當該驗證位準被驗證為失敗時，增加該開始階躍脈衝計數。
  20. 如請求項11所述之NAND快閃記憶體裝置，其中，該預定頁面具有8個程式狀態。
TW108124900A 2019-05-22 2019-07-15 對多級單元nand快閃記憶體裝置和mlc nand快閃記憶體裝置進行編程的方法 TWI717781B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2019/087903 WO2020232658A1 (en) 2019-05-22 2019-05-22 Method of programming multilevel cell nand flash memory device and mlc nand flash memory device
WOPCT/CN2019/087903 2019-05-22

Publications (2)

Publication Number Publication Date
TW202044253A true TW202044253A (zh) 2020-12-01
TWI717781B TWI717781B (zh) 2021-02-01

Family

ID=68150187

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108124900A TWI717781B (zh) 2019-05-22 2019-07-15 對多級單元nand快閃記憶體裝置和mlc nand快閃記憶體裝置進行編程的方法

Country Status (7)

Country Link
US (1) US10937514B2 (zh)
EP (1) EP3909050A4 (zh)
JP (1) JP7295267B2 (zh)
KR (1) KR20210118462A (zh)
CN (2) CN112530497B (zh)
TW (1) TWI717781B (zh)
WO (1) WO2020232658A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112967746B (zh) * 2020-08-13 2022-09-16 长江存储科技有限责任公司 用于对存储器系统进行编程的方法、装置及存储器系统
CN112634968A (zh) * 2021-01-08 2021-04-09 长江存储科技有限责任公司 编程脉冲的方法、装置、计算机可读存储介质和处理器
CN112802507B (zh) * 2021-01-25 2022-11-29 长江存储科技有限责任公司 三维存储器及其控制方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002319286A (ja) * 2001-04-19 2002-10-31 Hitachi Ltd 不揮発性記憶装置および記憶システム
JP4086583B2 (ja) * 2002-08-08 2008-05-14 シャープ株式会社 不揮発性半導体メモリ装置およびデータ書き込み制御方法
US7453731B2 (en) * 2006-09-12 2008-11-18 Sandisk Corporation Method for non-volatile memory with linear estimation of initial programming voltage
KR100780773B1 (ko) * 2006-11-03 2007-11-30 주식회사 하이닉스반도체 플래시 메모리소자의 프로그램 시작 바이어스 설정방법 및이를 이용한 프로그램 방법
KR20080060799A (ko) * 2006-12-27 2008-07-02 삼성전자주식회사 테스트 시간을 감소할 수 있는 멀티 레벨 셀 낸드 플래시메모리 장치 및 그것의 테스트 방법
US8085591B2 (en) * 2008-05-20 2011-12-27 Micron Technology, Inc. Charge loss compensation during programming of a memory device
KR100953045B1 (ko) * 2008-05-23 2010-04-14 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US8854887B2 (en) * 2008-07-10 2014-10-07 Hynix Semiconductor Inc. Nonvolatile memory device and method of programming the same
KR100965071B1 (ko) * 2008-07-10 2010-06-21 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
US8254177B2 (en) 2008-10-24 2012-08-28 Sandisk Technologies Inc. Programming non-volatile memory with variable initial programming pulse
KR100996108B1 (ko) * 2009-01-21 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 장치의 프로그램 방법
KR101074539B1 (ko) * 2009-02-04 2011-10-17 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그 동작 방법
US8223555B2 (en) 2009-05-07 2012-07-17 Micron Technology, Inc. Multiple level program verify in a memory device
JP2011258260A (ja) 2010-06-07 2011-12-22 Toshiba Corp 不揮発性半導体記憶装置
KR102016041B1 (ko) * 2012-10-11 2019-08-30 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법
KR20150061098A (ko) * 2013-11-25 2015-06-04 삼성전자주식회사 메모리 시스템 및 상기 메모리 시스템의 프로그래밍 방법
KR20150094129A (ko) * 2014-02-10 2015-08-19 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법
US9171628B2 (en) * 2014-03-13 2015-10-27 Macronix International Co., Ltd. Incremental step pulse programming (ISPP) scheme capable of determining a next starting pulse based on a current program-verify pulse for improving programming speed
US9576673B2 (en) * 2014-10-07 2017-02-21 Sandisk Technologies Llc Sensing multiple reference levels in non-volatile storage elements
US20160300620A1 (en) * 2015-04-08 2016-10-13 Sandisk Technologies Inc. Multiple bit line voltage sensing for non-volatile memory
TWI550616B (zh) 2015-07-03 2016-09-21 力晶科技股份有限公司 快閃記憶體裝置及其程式化動作的初始化方法
US9792999B2 (en) * 2015-10-30 2017-10-17 SK Hynix Inc. Adaptive scheme for incremental step pulse programming of flash memory
KR102458918B1 (ko) 2016-02-24 2022-10-25 삼성전자주식회사 메모리 장치 및 메모리 시스템
TWI604449B (zh) 2016-08-31 2017-11-01 旺宏電子股份有限公司 記憶體裝置與其程式化方法
CN109408402B (zh) * 2018-10-09 2021-06-01 长江存储科技有限责任公司 一种闪存器的数据写入方法及闪存器

Also Published As

Publication number Publication date
TWI717781B (zh) 2021-02-01
JP2022528898A (ja) 2022-06-16
US10937514B2 (en) 2021-03-02
JP7295267B2 (ja) 2023-06-20
CN112530497B (zh) 2022-08-12
US20200372963A1 (en) 2020-11-26
KR20210118462A (ko) 2021-09-30
EP3909050A4 (en) 2022-08-24
CN110337694B (zh) 2020-12-18
WO2020232658A1 (en) 2020-11-26
EP3909050A1 (en) 2021-11-17
CN112530497A (zh) 2021-03-19
CN110337694A (zh) 2019-10-15

Similar Documents

Publication Publication Date Title
TWI717781B (zh) 對多級單元nand快閃記憶體裝置和mlc nand快閃記憶體裝置進行編程的方法
KR100719697B1 (ko) 플래시 메모리 소자의 프로그램 방법
US7116581B2 (en) Nonvolatile semiconductor memory device and method of programming in nonvolatile semiconductor memory device
KR101222063B1 (ko) 불휘발성 메모리 장치 및 그 동작방법
JP2013033591A (ja) 不揮発性メモリ素子とその自己補償方法
JP2007512639A (ja) 基準電圧を決定する方法、回路、及びシステム
JP2007510253A (ja) 不揮発性メモリアレイの読み取り誤り検出のための方法、回路、及びシステム
US10937520B2 (en) Method of operating memory device in test mode
US8174894B2 (en) Program method of flash memory device
TWI391929B (zh) 具有索引程式化及減少驗證之非揮發性記憶體及方法
JP2009043391A (ja) フラッシュメモリ素子のプログラム方法
TWI394162B (zh) 關聯多遍次程式化之方法及非揮發性記憶體
US8036042B2 (en) Method of operating nonvolatile memory device
JP7399174B2 (ja) 不揮発性メモリデバイスおよび複数のビット線バイアス電圧を印加することによる不揮発性メモリデバイスにおけるプログラミングのための方法
CN109903799B (zh) 一种可变编程级数的三维闪存阵列单元操作方法
KR100933858B1 (ko) 불휘발성 메모리 소자 및 그 벌크전압 제어 방법
US9672920B2 (en) Electronic device, non-volatile memorty device, and programming method
Park et al. Adaptive program verify scheme for improving NAND flash memory performance and lifespan
US20200143899A1 (en) Programming method for memory device
US8077513B2 (en) Method and apparatus for programming a multi-level memory
TWI652680B (zh) 記憶體裝置及其編程方法
KR101817743B1 (ko) 비휘발성 메모리 장치
KR101604857B1 (ko) 반도체 메모리 장치의 프로그램 방법
CN112735500A (zh) 步进编程脉冲操作中决定快速通过写入操作的方法与系统
CN110827904A (zh) 存储器装置及其编程方法