JP2009043391A - フラッシュメモリ素子のプログラム方法 - Google Patents

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Abstract

【課題】フラッシュメモリセルの書き込みにおいて、隣接するビットライン間の容量によるインターフェランス効果を防止する。
【解決手段】イーブンビットラインに接続されるセルのプログラム動作時に、オッドビットラインに接続されるセルのプログラム動作電圧より低い検証電圧を用いてプログラム・ベリファイを実施した後、オッドビットラインに接続されるセルのプログラム動作時の隣接ビットライン間インターフェランス効果によりイーブンビットラインに接続されるセルの閾値電圧分布を正常値に移動させることにより、イーブンビットラインに接続されるセルとオッドビットラインに接続されるセルの閾値電圧分布を均一にする。
【選択図】図４

Description

本発明は、フラッシュメモリ素子のプログラム方法に関するものであり、特に、マルチレベルセルを有するフラッシュメモリ素子のインターフェランス効果によるしきい値電圧の不均衡を減少させることができるフラッシュメモリ素子のプログラム方法に関するものである。
最近、電気的にプログラム(program)と消去(erase)が可能であり、一定周期でデータを再作成しなければならないリフレッシュ(refresh)機能が不要な半導体メモリ素子の需要が増加している。そして、さらに大容量のデータを格納することができる大容量メモリ素子の開発のためにメモリ素子の高集積化に関する技術が研究されている。これにより、フラッシュメモリに関する研究が活発に進行している。
フラッシュメモリは、一般に、ＮＡＮＤ型フラッシュメモリとＮＯＲ型フラッシュメモリに区分される。ＮＯＲ型フラッシュメモリは、メモリセルがそれぞれ独立的にビットラインとワードラインに連結される構造を有するため、ランダムアクセス時間の特性に優れる。反面、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列に連結され、セルストリング(string)当たり一個のコンタクト(contact)のみが必要であるため、集積度の面で優れた特性を有する。従って、高集積フラッシュメモリには、主にＮＡＮＤ型構造が用いられる。
最近は、このようなフラッシュメモリの集積度をより向上させるために、一個のメモリセルに複数のデータを格納する多重ビットセルに対する研究が進められている。このような方式のメモリセルを通常、マルチレベルセル(Multi-Level Cell; ＭＬＣ)という。これと対比される単一ビットのメモリセルをシングルレベルセル(Single Level Cell; ＳＬＣ)という。
マルチレベルセル(ＭＬＣ)は、通常、２個以上のしきい値電圧(threshold voltage)分布を有し、これに対応する２個以上のデータを格納することができる。従って、２つのレベルのシングルレベルセル(Single Level Cell; ＳＬＣ)に比べて１つのセルが４個以上のレベルに分けられるため、ＳＬＣより２倍以上多くのビット数を増加させることができる。
このようなＭＬＣを具現するために、セルしきい値電圧の変化を減少させることが重要であるが、セルしきい値電圧変化の要因の一つがセル間キャパシタンスによるインターフェランス(interference)効果である。
図１は、従来技術によるフラッシュメモリ素子のプログラム方法を説明するためのしきい値電圧分布図である。
一般に、フラッシュメモリ素子のメモリセルアレイは、多数のメモリセルが直列にイーブンビットライン及びオードビットラインに連結されるストリング構造をなしており、イーブン及びオードビットラインは互いに隣接するように配置される。
フラッシュメモリ素子のプログラム動作時、まず、イーブンビットラインに連結された第１のメモリセルのワードラインにプログラム電圧(例えば、１５Ｖ)が印加され、第１のメモリセルは、Ａのようなしきい値電圧分布を有してプログラムされる。
その後、第１のメモリセルと隣接したオブビットラインに連結された第２のメモリセルのワードラインにプログラム電圧(例えば、１５Ｖ)が印加され、第２のメモリセルはＡ’のようなしきい値電圧分布を有してプログラムされる。この時、第１のメモリセルは、第２のメモリセルプログラム動作時、インターフェランス効果によりしきい値電圧分布がＡからＢに移動する。
このようなしきい値電圧の変化は、フラッシュメモリ素子のプログラム特性を低下させ、特に、マルチレベルセルを有するフラッシュメモリ素子の場合、しきい値電圧の変化によりセンシングマージンが落ちる。
本発明がなそうとする技術的課題は、イーブンビットラインのプログラム動作時、オードビットラインのプログラム動作時の検証電圧より低い検証電圧を用いてプログラム動作を実施し、しきい値電圧分布を正常値より低く形成した後、オードビットラインプログラム動作時、プログラム電圧によるインターフェランス効果によりイーブンビットラインのメモリセルのしきい値電圧分布を正常値に移動させ、イーブンビットラインに連結されたメモリセルとオードビットラインに連結されたメモリセルのしきい値電圧分布を均一に形成することができるフラッシュメモリ素子のプログラム方法を提供することにある。
本発明の第１実施例によるフラッシュメモリ素子のプログラム方法は、第１のビットラインに連結された第１のメモリセルのワードラインに第１のプログラム電圧を印加してプログラムする段階と、前記第１のメモリセルが正常にプログラムされた場合、第１のメモリセルのプログラム動作を完了する段階と、前記第１のメモリセルがプログラムされない場合、前記第１のプログラム電圧よりも第１のステップ電圧だけ高いプログラム電圧を前記ワードラインに印加し、前記第１のメモリセルがプログラムされるまで前記第１のステップ電圧だけ増加した新たなプログラム電圧を印加してプログラムする段階と、前記第１のビットラインに隣接した第２のビットラインに連結された第２のメモリセルのワードラインに前記第１のプログラム電圧を印加してプログラムする段階と、前記第２のメモリセルが正常にプログラムされた場合、第２のメモリセルのプログラム動作を完了する段階、及び前記第１のメモリセルがプログラムされない場合、前記第１のステップ電圧よりも大きい第２のステップ電圧だけ増加させたプログラム電圧を前記ワードラインに印加し、前記第２のメモリセルがプログラムされるまで前記第２のステップ電圧だけ増加した新たなプログラム電圧を印加してプログラムする段階を含む。
前記第１のプログラム電圧を印加して前記第１のメモリセルをプログラムした後、前記第１のメモリセルのプログラム状態を検証する段階をさらに含む。前記第１のプログラム電圧を印加して前記第２のメモリセルをプログラムした後、前記第２のメモリセルのプログラム状態を検証する段階をさらに含む。
本発明の第２実施例によるフラッシュメモリ素子のプログラム方法は、第１のビットラインに連結された第１のメモリセルのワードラインに第１のプログラム電圧を印加してプログラムする段階と、前記ワードラインに第１の検証電圧を印加して前記第１のメモリセルのプログラム状態を検証する段階と、前記第１のメモリセルが正常にプログラムされた場合、第１のメモリセルのプログラム動作を完了する段階と、前記第１のメモリセルがプログラムされない場合、前記第１のプログラム電圧よりステップ電圧だけ高いプログラム電圧を前記ワードラインに印加し、前記第１のメモリセルがプログラムされるまで前記ステップ電圧だけ増加した新たなプログラム電圧を印加してプログラムする段階と、前記第１のビットラインに隣接した第２のビットラインに連結された第２のメモリセルのワードラインに前記第１のプログラム電圧を印加してプログラムする段階と、前記ワードラインに前記第１の検証電圧より高い第２の検証電圧を印加して前記第２のメモリセルのプログラム状態を検証する段階と、前記第２のメモリセルが正常にプログラムされた場合、第２のメモリセルのプログラム動作を完了する段階、及び前記第２のメモリセルがプログラムされない場合、前記第１のプログラム電圧より前記ステップ電圧だけ大きいプログラム電圧を前記ワードラインに印加し、前記第２のメモリセルがプログラムされるまで前記ステップ電圧だけ増加した新たなプログラム電圧を印加してプログラムする段階を含む。
本発明がなそうとする技術的課題は、イーブンビットラインのプログラム動作時、オードビットラインのプログラム動作時の検証電圧より低い検証電圧を用いてプログラム動作を実施し、しきい値電圧分布を正常値より低く形成した後、オードビットラインプログラム動作時、プログラム電圧によるインターフェランス効果によりイーブンビットラインのメモリセルのしきい値電圧分布を正常値に移動させ、イーブンビットラインに連結されたメモリセルとオードビットラインに連結されたメモリセルのしきい値電圧分布を均一に形成することができる。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、単に、本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
図２は、本発明の第1及び第２実施例によるフラッシュメモリ素子のプログラム方法を説明するためのメモリセルアレイの回路図である。
図３は、本発明の第１実施例によるフラッシュメモリ素子のプログラム方法を説明するためのしきい値電圧分布図である。
図２及び図３を参照し、本発明の第１実施例によるフラッシュメモリ素子のプログラム方法を説明すれば、次の通りである。
フラッシュメモリ素子のプログラム方法は、ＩＳＰＰ(incremental step pulse programming)プログラム方法を用いることが望ましい。まず、イーブンビットラインBLeに連結された第１のメモリセルMC1をプログラムする。
メモリセルMC1に連結されたワードラインに第１のプログラム電圧を印加する。この時、第１のメモリセルMC1を除いたストリングの他のメモリセルは、プログラムを防止するためにワードラインにパス電圧を印加する。
その後、ワードラインに検証電圧(Vverify)を印加する検証動作を実施し、第１のメモリセルMC1のプログラム如何を確認する。即ち、プログラム状態を検証する。検証動作を通じて第１のメモリセルMC1がプログラムされた場合であると判断されれば、プログラム動作を終了する。反面、検証動作時、第１のメモリセルMC1がプログラムされない場合、第１のプログラム電圧よりも一定電位（電圧）高い第２のプログラムパルスを印加する。第１のプログラム電圧と第２のプログラム電圧の差、即ち、ステップ電位（電圧）は、０．１５Ｖ〜０．５Ｖであり、望ましくは、０．３Ｖのステップ電位（電圧）を用いる。
その後、検証動作を実施して第１のメモリセルMC1がプログラムされた場合であると判断されれば、プログラム動作を終了する。反面、検証動作時、第１のメモリセルMC1がプログラムされない場合、第２のプログラム電圧よりステップ電位（電圧）だけ高い第３のプログラム電圧を用いてプログラム動作を進行し、上述した動作を第１のメモリセルMC1がプログラムされるまで反復して行う。即ち、前記ステップ電圧だけ順次増加する。最終的に、第１のメモリセルMC1は、図３に示す「Ｃ」のようなしきい値電圧幅を有する。一般的なステップ電圧より低いステップ電圧を用いたプログラム動作により、第１のメモリセルMC1のしきい値電圧分布幅は狭く形成される。
オードビットラインBLoに連結された第２のメモリセルMC2をプログラムする。この時、第２のメモリセルMC2を除いたストリングの他のメモリセルは、プログラムを防止するためにワードラインにパス電圧を印加する。
その後、検証動作を実施して第２のメモリセルMC2のプログラム如何を確認する。検証動作を通じて第１のメモリセルMC2がプログラムされた場合であると判断されれば、プログラム動作を終了する。反面、検証動作時、第１のメモリセルMC2がプログラムされない場合、第２のプログラム電圧より一定電位（電圧）高い第２のプログラムパルスを印加する。この時、第１のプログラム電圧と第２のプログラム電圧の差、即ち、ステップ電位（電圧）はイーブンビットラインBLeに連結された第１のメモリセルMC1のプログラム動作時に用いたステップ電位（電圧）より高い電圧を用いることが望ましい。望ましくは、ステップ電位（電圧）は、０．１５Ｖ〜０．５Ｖであり、望ましくは、０．４Ｖのステップ電位（電圧）を用いる。
その後、検証動作を実施し、第１のメモリセルMC1がプログラムされた場合であると判断されれば、プログラム動作を終了する。反面、検証動作時、第１のメモリセルMC1がプログラムされない場合、第２のプログラム電圧よりステップ電位（電圧）だけ高い第３のプログラム電圧を用いてプログラム動作を進行し、上述した動作を第１のメモリセルMC1がプログラムされるまで反復して行う。即ち、前記ステップ電圧だけ順次増加する。
即ち、第１のビットラインBLeに連結された第１のメモリセルMC1のしきい値電圧が目標電圧よりも低い第１のレベルまで上昇するように第１のプログラム動作を行い、第２のビットラインBLoに連結された第２のメモリセルMC2のしきい値電圧が前記目標電圧と同一または高い第２のレベルまで上昇しながら、第１のメモリセルMC1のしきい値電圧が前記目標電圧と同一または高い第３レベルまで上昇するように第２のプログラム動作を行うものである。
上述した第２のメモリセルのプログラム動作時に用いられるプログラム電圧によりプログラムされている第１のメモリセルMC1は、インターフェランス効果によりしきい値電圧の分布が図３に示す「Ｃ」から「Ｄ」に移動するようになり、第２のメモリセルのしきい値電圧分布と均一に移動する。これにより、イーブン及びオードビットラインBLe, BLoに連結されたメモリセルのしきい値電圧分布が改善される。
図４は、本発明の第２実施例によるフラッシュメモリ素子のプログラム方法を説明するためのしきい値電圧分布図である。
図２及び図４を参照し、本発明の第２実施例によるフラッシュメモリ素子のプログラム方法を説明すれば、次の通りである。
フラッシュメモリ素子のプログラム方法は、ＩＳＰＰ(incremental step pulse programming)プログラム方法を用いることが望ましい。まず、イーブンビットラインBLeに連結された第１のメモリセルMC1をプログラムする。
メモリセルMC1に連結されたワードラインに第１のプログラム電圧を印加する。この時、第１のメモリセルMC1を除いたストリングの他のメモリセルは、プログラムを防止するためにワードラインにパス電圧を印加する。
その後、検証動作を実施し、第１のメモリセルMC1のプログラム如何を確認する。検証動作は、第１のメモリセルMC1のワードラインに第１の検証電圧(Vverify1)を印加してイーブンビットラインBLeの電位を検出してなされる。即ち、第１の検証電圧(Vverify1)が印加された場合、プリチャージされたイーブンビットラインBLeがディスチャージされる場合と、プリチャージレベルを維持する場合を判断してプログラム如何を確認する。第１の検証電圧(Vverify1)は、一般的な目標検証電圧(Vverify)より低い電圧、即ち、後続のオードビットラインBLoに連結された第２のメモリセルMC2のプログラム動作時に用いられる検証電圧(Vverify2)より低いことが望ましい。
第１のメモリ検証動作を通じて第１のメモリセルMC1がプログラムされた場合であると判断されれば、プログラム動作を終了する。反面、検証動作時、第１のメモリセルMC1がプログラムされない場合、第１のプログラム電圧より一定電位（電圧）高い第２のプログラムパルスを印加する。この時、ステップ電位（電圧）は０．３Ｖであることが望ましい。
その後、検証動作を再実施し、第１のメモリセルMC1がプログラムされた場合であると判断されれば、プログラム動作を終了する。反面、検証動作時、第１のメモリセルMC1がプログラムされない場合、第２のプログラム電圧よりステップ電位（電圧）だけ高い第３のプログラム電圧を用いてプログラム動作を進行し、上述した動作を第１のメモリセルMC1がプログラムされるまで反復して行う。最終的に第１のメモリセルMC1は、図４に示す「Ｅ」のようなしきい値電圧幅を有する。
オードビットラインBLoに連結された第２のメモリセルMC2をプログラムする。この時、第２のメモリセルMC2を除いたストリングの他のメモリセルは、プログラムを防止するためにワードラインにパス電圧を印加する。
その後、検証動作を実施し、第２のメモリセルMC2のプログラム如何を確認する。この時に用いられる第２の検証電圧(Vverify2)は、第１の検証電圧(Vverify1)より高いことが望ましい。
検証動作を通じて第１のメモリセルMC2がプログラムされた場合であると判断されれば、プログラム動作を終了する。反面、検証動作時、第１のメモリセルMC2がプログラムされない場合、第２のプログラム電圧より一定電位（電圧）高い第２のプログラムパルスを印加する。
その後、検証動作を実施し、第１のメモリセルMC1がプログラムされた場合であると判断されれば、プログラム動作を終了する。
プログラム動作が完了した第２のメモリセルMC2のしきい値電圧分布は、第１のメモリセルMC1のプログラム動作時に用いられた第１の検証電圧(Vverify1)より高い第２の検証電圧(Vverify2)を用いてプログラム動作を進行し、第１のプログラムメモリセルMC1のしきい値電圧分布より右側に位置する。また、第２のメモリセルMC2のプログラム動作時に用いられるプログラム電圧によるインターフェランス効果により第１のメモリセルMC1のしきい値電圧は右に、即ち、ＥからＦに移動するようになり、結果的に第１のメモリセルMC1のしきい値電圧分布と、第２のメモリセルMC2のしきい値電圧分布は均一になる。
上述した第２のメモリセルのプログラム動作時に用いられるプログラム電圧によりプログラムされている第１のメモリセルは、インターフェランス効果によりしきい値電圧の分布が図面の右に移動するようになり、第２のメモリセルのしきい値電圧分布と均一に移動する。これにより、イーブン及びオードビットラインBLe, BLoに連結されたメモリセルのしきい値電圧分布が改善される。
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
本発明の活用例として、フラッシュメモリ素子のプログラム方法に適用出来、特に、マルチレベルセルを有するフラッシュメモリ素子のインターフェランス効果によるしきい値電圧の不均衡を減少させることができるフラッシュメモリ素子のプログラム方法に適用出来る。
従来技術によるフラッシュメモリ素子のプログラム方法を説明するためのしきい値電圧分布図である。 本発明の実施例によるフラッシュメモリ素子のメモリセルアレイ回路図である。 本発明の第１実施例によるフラッシュメモリ素子のプログラム方法を説明するためのしきい値電圧分布図である。 本発明の第２実施例によるフラッシュメモリ素子のプログラム方法を説明するためのしきい値電圧分布図である。
符号の説明
MC1…第１のメモリセル
MC2…第２のメモリセル
BLe…イーブンビットライン
BLo…オードビットライン

Claims (11)

  1. ＩＳＰＰプログラム方法を用いたフラッシュメモリ素子のプログラム方法において、
    第１のステップ電圧だけ順次増加する第１のプログラム電圧を用いてイーブンビットラインに連結された第１のメモリセルをプログラムする段階と、
    前記第１のステップ電圧よりも大きい第２のステップ電圧だけ順次増加する第２のプログラム電圧を用いてオードビットラインに連結された第２のメモリセルをプログラムする段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  2. 第１のビットラインに連結された第１のメモリセルのワードラインに第１のプログラム電圧を印加してプログラムする段階と、
    前記第１のメモリセルがプログラムされない場合、前記第１のプログラム電圧よりも第１のステップ電圧だけ高いプログラム電圧を前記ワードラインに印加し、前記第１のメモリセルがプログラムされるまで前記第１のステップ電圧だけ増加した新たなプログラム電圧を印加してプログラムする段階と、
    前記第１のビットラインに隣接した第２のビットラインに連結された第２のメモリセルのワードラインに前記第１のプログラム電圧を印加してプログラムする段階と、
    前記第１のメモリセルがプログラムされない場合、前記第１のステップ電圧よりも大きい第２のステップ電圧だけ増加させたプログラム電圧を前記ワードラインに印加し、前記第２のメモリセルがプログラムされるまで前記第２のステップ電圧だけ増加した新たなプログラム電圧を印加してプログラムする段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  3. 前記第１のプログラム電圧を印加して前記第１のメモリセルをプログラムした後、前記第１のメモリセルのプログラム状態を検証する段階をさらに含むことを特徴とする請求項２に記載のフラッシュメモリ素子のプログラム方法。
  4. さらに、前記第１のプログラム電圧を印加し、前記第２のメモリセルをプログラムした後、前記第２のメモリセルのプログラム状態を検証する段階を含むことを特徴とする請求項２に記載のフラッシュメモリ素子のプログラム方法。
  5. 前記第１のステップ電圧は０．３Ｖ、前記第２のステップ電圧は０．４Ｖであることを特徴とする請求項２に記載のフラッシュメモリ素子のプログラム方法。
  6. 第１のビットラインに連結された第１のメモリセルのしきい値電圧が目標電圧よりも低い第１のレベルまで上昇するように第１のプログラム動作を行う段階と、
    第２のビットラインに連結された第２のメモリセルのしきい値電圧が前記目標電圧と同一または高い第２のレベルまで上昇しながら、前記第１のメモリセルのしきい値電圧が前記目標電圧と同一または高い第３レベルまで上昇するように第２のプログラム動作を行う段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  7. 第１のビットラインに連結された第１のメモリセルのワードラインに第１のプログラム電圧を印加してプログラムする段階と、
    前記ワードラインに目標検証電圧よりも低い第１の検証電圧を印加して前記第１のメモリセルのプログラム状態を検証する段階と、
    前記第１のビットラインに隣接した第２のビットラインに連結された第２のメモリセルのワードラインに前記第１のプログラム電圧を印加してプログラムする段階と、
    前記ワードラインに目標検証電圧と同じレベルの第２の検証電圧を印加して前記第２のメモリセルのプログラム状態を検証する段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  8. さらに、前記第１のメモリセルのプログラム状態を検証する段階後、前記第１のメモリセルが正常にプログラムされた場合、第１のメモリセルのプログラム動作を完了する段階と、
    前記第１のメモリセルがプログラムされない場合、前記第１のプログラム電圧よりステップ電圧だけ高いプログラム電圧を前記ワードラインに印加し、前記第１のメモリセルがプログラムされるまで前記ステップ電圧だけ増加した新たなプログラム電圧を印加してプログラムする段階と、
    を含むことを特徴とする請求項７に記載のフラッシュメモリ素子のプログラム方法。
  9. さらに、前記第２のメモリセルのプログラム状態を検証する段階後、前記第２のメモリセルが正常にプログラムされた場合、第２のメモリセルのプログラム動作を完了する段階と、
    前記第２のメモリセルがプログラムされない場合、前記第１のプログラム電圧より前記ステップ電圧だけ大きいプログラム電圧を前記ワードラインに印加し、前記第２のメモリセルがプログラムされるまで前記ステップ電圧だけ増加した新たなプログラム電圧を印加してプログラムする段階と、
    を含むことを特徴とする請求項７に記載のフラッシュメモリ素子のプログラム方法。
  10. 第１のプログラム電圧をワードラインに印加してイーブンビットラインに連結された第１のメモリセルをプログラムする段階と、
    第１の検証電圧を用いて前記第１のメモリセルのプログラム状態を検証し、正常にプログラムされない場合、前記第１のプログラム電圧よりステップ電圧だけ順次増加するプログラム電圧を用いてプログラムする段階と、
    前記第１のプログラム電圧を前記ワードラインに印加してオードビットラインに連結された第２のメモリセルをプログラムする段階と、
    前記第１の検証電圧よりも大きい第２の検証電圧を用いて前記第２のメモリセルのプログラム状態を検証し、正常にプログラムされない場合、前記第１のプログラム電圧より前記ステップ電圧だけ順次増加するプログラム電圧を用いてプログラムする段階と、
    を含むことを特徴とするフラッシュメモリ素子のプログラム方法。
  11. 前記第１の検証電圧は、前記第２の検証電圧よりも小さいことを特徴とする請求項１０に記載のフラッシュメモリ素子のプログラム方法。
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