WO2006025083A1 - 半導体装置、半導体装置の試験方法およびデータ書き込み方法 - Google Patents

半導体装置、半導体装置の試験方法およびデータ書き込み方法 Download PDF

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circuit
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write voltage
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Harunobu Nakagawa
Minoru Aoki
Shigekazu Yamada
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Spansion Llc
Spansion Japan Limited
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Definitions

  • the present invention relates to a semiconductor device, a test method, and a data writing method.
  • Semiconductor memories are broadly classified into volatile types in which information is lost when the power is erased and non-volatile types in which information is retained even when the power is turned off.
  • volatile types in which information is lost when the power is erased
  • non-volatile types in which information is retained even when the power is turned off.
  • flash memory is known in which data erasure is performed simultaneously to shorten the rewrite time. The followings have been proposed as such flash memories that are not affected by variations from device to device.
  • the device described in Patent Document 1 finds an optimum writing condition such as a program width at the time of an operation test, stores the information in the chip, and the control circuit stores the information at the time of normal operation. It is accessed and operated under chip-specific programming conditions.
  • the apparatus described in Patent Document 2 sets a voltage increase width at the time of step programming for each chip in the writing means.
  • FIG. 1 is a diagram showing a threshold distribution in a multilevel memory cell.
  • the horizontal axis represents the threshold value
  • the vertical axis represents the number of bits.
  • Output (or input) data Even when level 4 data is written, a writing method that reaches level 4 through levels 1, 2, and 3 is generally used.
  • Patent Document 1 Japanese Published Patent Publication JP 2002-197880
  • Patent Document 2 Japanese Published Patent Publication JP 2003-223791
  • the range of the threshold Vth is Ov If it is about 8v, in order to realize the 4 values, the distribution per value must be kept within about lv. To keep the distribution in such a very narrow area, a very precise write operation must be realized. In order to realize this precise writing operation, it is necessary to find an optimum writing condition.
  • Patent Document 1 the device described in Patent Document 1 is to find an optimum writing condition such as a program width at the time of an operation test, but how to actually set the optimum writing condition such as a program width. It is not specifically disclosed whether to find out.
  • the device described in Patent Document 2 sets the voltage increase width at the time of step programming for each chip, but how to find the optimum voltage increase width is specifically disclosed. Not.
  • an object of the present invention is to provide a semiconductor device, a test method, and a data write method that can solve the above-described conventional problems and find an optimum condition of a write voltage.
  • the present invention provides a latch circuit that latches an externally input signal in a test mode, and a write operation to a memory cell in accordance with the signal latched in the latch circuit. And a generation circuit that generates a signal that defines a write voltage to be used. According to the present invention, it is possible to easily find the optimum condition of the write voltage by internally generating the write voltage used at the time of writing the memory cell using the signal input from the outside in the test mode. By using this optimum write voltage during normal operation, precise write operation can be realized.
  • the generation circuit may include a circuit that generates a signal defining an initial voltage of the write voltage. According to the present invention, it is possible to easily find the optimum condition of the initial voltage of the write voltage by internally generating a signal that defines the initial voltage of the write voltage using the signal input from the outside in the test mode. it can. By using the initial voltage of this optimum write voltage during normal operation, it is possible to realize precise write operation.
  • the generation circuit generates a signal that defines a pulse width of the write voltage. It can be set as the structure containing. According to the present invention, an optimum condition for the pulse width of the write voltage can be found by internally generating a signal defining the pulse width of the write voltage using a signal input from the outside in the test mode. By using a write voltage with this optimum pulse width during normal operation, a precise write operation can be realized.
  • the generation circuit can include a circuit that generates a signal that defines a step width of the write voltage.
  • an optimum condition for the step width of the write voltage can be found by generating a signal that defines the step width of the write voltage using a signal input from the outside in the test mode. In normal operation, a precise write operation can be realized by using a write voltage with an optimal step width.
  • the generation circuit includes a circuit that generates a signal that defines a step width of the write voltage when the write voltage is a write voltage that increases stepwise, and the semiconductor device is further generated by the circuit It is possible to construct a configuration including a voltage control circuit in which a switch for selecting a predetermined capacity is controlled by a signal that defines a step width of a write voltage to be applied. According to the present invention, it is possible to generate a write voltage having an optimum step width.
  • the latch circuit is connected to a predetermined address terminal, and the signal input from the outside can be an address signal input via the address terminal. According to the present invention, a write voltage can be generated internally by using an address signal input from the outside in the test mode.
  • a sense amplifier circuit that outputs verify data from cell data read from the memory cell during a predetermined verify period, and an output that outputs the verify data from the sense amplifier circuit to the outside And a circuit.
  • the test mode it is possible to find the optimum condition of the write voltage by determining the write state to the memory cell externally. By using this optimum write voltage during normal operation, a precise write operation can be realized.
  • the latch circuit may be configured to latch a signal input from the outside in accordance with a type of a signal that defines the write voltage. According to the present invention, it is possible to increase the number of write voltage variations by changing the number of latched signals.
  • a nonvolatile memory (Content that stores the signal latched in the latch circuit)
  • the signal latched in the latch circuit is stored in the non-volatile memory, so that the signal specifying the write voltage based on the signal stored in the non-volatile memory after shipment. Can be generated. This makes it possible to achieve a precise write operation using the optimum write voltage during normal operation.
  • the semiconductor device further generates a signal that defines the write voltage based on a nonvolatile memory that stores a signal latched in the latch circuit and a signal stored in the nonvolatile memory. And a control circuit.
  • the signal latched in the latch circuit is stored in the nonvolatile memory, and after shipment, the signal that defines the write voltage is generated based on the signal stored in the nonvolatile memory. I can do it. As a result, a precise write operation can be realized using an optimum write voltage during normal operation.
  • the memory cell is, for example, a memory cell having a plurality of different threshold values. According to the present invention, it is possible to realize a write operation efficiently and effectively without causing overprogramming in a multi-level flash memory.
  • the write voltage may be a write voltage that increases stepwise for each level of a plurality of memory cells having different threshold values. According to the present invention, even when writing by the ramp gate program method, the writing operation can be realized efficiently and effectively so as not to cause over programming.
  • the present invention defines a step of latching an externally input signal in the test mode, and a write voltage used when writing to the memory cell using the latched signal. And a generation step of generating a signal. According to the present invention, it is possible to easily find the optimum condition of the write voltage by internally generating the write voltage used when writing the memory cell using, for example, an address signal input from the outside in the test mode. By using this optimum write voltage during normal operation, precise write operation can be realized.
  • the generation step may include a step of generating a signal that defines an initial voltage of the write voltage. According to the present invention, it is possible to easily find the optimum condition of the initial voltage of the write voltage by internally generating a signal defining the initial voltage of the write voltage using the signal input from the outside in the test mode. be able to. By using the initial voltage of this optimum write voltage during normal operation, it is possible to realize a precise write operation.
  • the generation step may include a step of generating a signal that defines a pulse width of the write voltage. According to the present invention, it is possible to find the optimum condition of the write voltage pulse width by internally generating a signal that defines the write voltage pulse width using a signal input from the outside in the test mode. . By using the write voltage with this optimal pulse width during normal operation, it is possible to achieve precise write operation.
  • the generation step may include a step of generating a signal defining a step width of the write voltage.
  • the optimum condition for the step width of the write voltage can be found by generating a signal for defining the step width of the write voltage using a signal input from the outside in the test mode.
  • the present invention provides a write circuit that writes data of a plurality of levels to a plurality of memory cells having different threshold values, and a generation that generates a signal that defines a write voltage that increases stepwise for each level.
  • a semiconductor device including a circuit is provided. According to the present invention, by generating a signal for defining the write voltage used in the ramp gate program method for each level, an optimum write voltage condition is set in the write operation at each level. Therefore, the writing time can be shortened.
  • the generation circuit may include a circuit that generates a signal defining a step width of the write voltage for each level. According to the present invention, the write time can be shortened by setting the optimum write voltage step width for each level.
  • the generation circuit may include a circuit that generates a signal defining a pulse width of the write voltage for each level. According to the present invention, the write time can be shortened by setting the write voltage with the optimum pulse width for each level.
  • the generation circuit When the last level of the plurality of levels is a write target, the generation circuit generates a signal that defines a write voltage having a pulse width longer than a write voltage used at another level; can do.
  • the write operation when the last level of a plurality of levels is to be written, the write operation is performed using a write voltage having a pulse width longer than the write voltage used at the other level, so that At the last level, the programming time can be reduced while preventing overprogramming at the last level.
  • the detection circuit includes a detection circuit that detects that the write voltage has reached a predetermined voltage, and the generation circuit uses the detection circuit when the last level of the plurality of levels is to be written. After detecting that the write voltage has reached a predetermined voltage, it may be configured to include a circuit that generates a signal that defines a write voltage having a pulse width longer than the write voltage used at other levels. According to the present invention, at the last level, the write operation is performed while increasing the write voltage in a stepwise manner up to the predetermined level, and after exceeding the predetermined level, the write voltage used at other levels is higher than the write voltage used at other levels. By performing the write operation using a write voltage with a long pulse width, the write time at the last level can be shortened.
  • the generation circuit corresponds to a latch circuit that latches a write voltage at a predetermined timing, and a write voltage latched in the latch circuit Based on the initial write voltage. And a circuit for generating a signal for defining a second level write voltage next to the first level.
  • the write operation according to the device characteristics is realized and the write time is shortened by generating a signal that defines the write voltage of the next level in consideration of the write voltage of the previous level. Can do.
  • the predetermined timing is a timing at which a predetermined program verify for the first level is passed.
  • the generation circuit is, for example, a control circuit that controls the write circuit. According to the present invention, it is possible to generate a signal that defines a write voltage that increases stepwise for each level within the control circuit.
  • the present invention controls a write circuit that writes data of a plurality of different levels to a multi-level memory cell and the write circuit, and the last level of the plurality of levels is a write target.
  • a semiconductor device including a control circuit that executes a write operation using a write voltage having a pulse width longer than that of a write voltage used at another level.
  • the write operation is performed using a pulse width longer than the write voltage used for the other level and the write voltage.
  • the present invention controls a writing circuit that writes data of a plurality of different levels to a multi-level memory cell and the writing circuit, and the last level of the plurality of levels is to be written.
  • a semiconductor device including a control circuit that executes a write operation while increasing the write voltage stepwise without performing a verify operation until the write voltage reaches a predetermined voltage.
  • the write voltage is increased in steps without performing the verify operation until the write voltage reaches a predetermined voltage. By performing the operation, the time required for the last level write operation can be significantly reduced.
  • a detection circuit that detects that the write voltage has reached a predetermined voltage is included, and the control circuit sets the write voltage when the last level of the plurality of levels is to be written. Step the write voltage until a predetermined voltage is reached After the write voltage reaches a predetermined voltage, the write operation is performed using a write voltage having a pulse width longer than the write voltage used at other levels. It can be configured. According to the present invention, the write operation is executed while increasing the write voltage stepwise until the write voltage reaches a predetermined voltage. After reaching the write voltage, the write voltage used at another level is reached. By executing the write operation using a write voltage having a pulse width longer than the voltage, the write time at the last level can be shortened.
  • the present invention relates to a write circuit for writing a plurality of levels of data in memory cells having a plurality of different threshold values, and to control the write circuit to write a first level of the plurality of levels.
  • the first write operation is executed while increasing the write voltage stepwise, the write voltage at a predetermined timing is stored while the first write operation is executed, and the first voltage next to the first level is stored.
  • a semiconductor device including a control circuit for performing a second write operation while increasing an initial write voltage corresponding to the stored write voltage in a stepwise manner with two levels as write targets. According to the present invention, by performing the next level write operation in consideration of the previous level write voltage, the write time can be shortened without useless write operation.
  • a latch circuit that latches the write voltage at the predetermined timing is included.
  • the predetermined timing is, for example, a timing at which a predetermined program verify for the first level is passed.
  • the semiconductor device is, for example, a semiconductor memory device such as a flash memory.
  • the present invention provides a first step of performing writing while increasing a write voltage stepwise with a first level among a plurality of levels of a multilevel memory cell as a write target, and a predetermined step in the first step. While increasing the initial write voltage corresponding to the write voltage stored in the second step with the second step storing the write voltage of the timing and the second level next to the first level as the write target while increasing in steps.
  • a data writing method including a third step of writing.
  • the second write operation is performed while increasing the initial write voltage corresponding to the write voltage stored with the second level next to the first level as a write target in a stepwise manner. It is possible to shorten the setting time.
  • the present invention provides a first step of performing writing while increasing a write voltage stepwise with a level other than the last level among a plurality of levels of a multi-level memory cell as a write target; And a second step of writing using a write voltage having a pulse width longer than the write voltage used in the first step with the last level as a write target.
  • writing is performed while increasing the write voltage stepwise with a level other than the last level among a plurality of levels of the multi-level memory cell as a write target, thereby obtaining the last level.
  • over-programming is prevented, and at the last level, writing is performed using a writing voltage having a long panoramic width, thereby significantly reducing the writing time.
  • the present invention provides a first step of performing writing while increasing a write voltage stepwise with a level other than the last level among a plurality of levels of a multi-level memory cell as a write target; Data including a second step in which writing is performed while increasing the write voltage stepwise without performing a verify operation until the write voltage reaches a predetermined voltage, with the last level among the levels being written.
  • a writing method when the last level of a plurality of levels is to be written, the write voltage is increased stepwise without performing the verify operation until the write voltage reaches a predetermined voltage. Executing the write operation can significantly reduce the time required for the last level write operation.
  • FIG. 1 is a diagram showing a threshold distribution in a multilevel memory cell.
  • FIG. 2 is a block diagram of a semiconductor device according to Example 1.
  • FIG. 3 is a diagram for explaining a write operation of a ramp gate program method.
  • FIG. 4 is a diagram showing a LAT generation circuit and a latch circuit provided in the test circuit.
  • FIG. 5 is a timing chart when generating an address latch signal according to the first embodiment.
  • FIG. 6 (a) and (b) are generation circuits for generating a signal for defining a write voltage.
  • FIG. 7 is a diagram showing a WL high voltage generation circuit.
  • FIG. 8 is an example of a generation circuit that generates a signal that defines a pulse width of a write voltage.
  • FIG. 9 is a diagram showing the relationship between a program sequence according to Example 1, a word line WL voltage, and a bit line BL voltage.
  • FIG. 10 is a block diagram of a semiconductor device according to a second embodiment.
  • FIG. 11 is a diagram showing a write flow from level 1 to level 2 and a write flow from level 2 to level 3.
  • FIG. 12 is a diagram showing a write flow from level 3 to level 4.
  • FIG. 13 is a diagram showing a control circuit that controls write conditions in each state.
  • FIG. 14 is a logic timing diagram.
  • FIG. 15 is a diagram showing a generation circuit circuit 130.
  • FIG. 16 is a diagram showing a WL high voltage generation circuit 2
  • FIG. 17 is a diagram showing a BL high voltage generation circuit 3.
  • FIG. 18 shows an internal booster circuit 201 used in the second embodiment.
  • FIG. 19 is a diagram showing a high voltage conversion circuit 202 used in FIG.
  • FIG. 20 is a diagram showing a shift register used in FIG.
  • FIG. 21 is a timing diagram of PGM2ND in the ramp gate program.
  • FIG. 22 is a timing diagram of PGM4TH in the ramp gate program.
  • FIG. 2 is a block diagram of the semiconductor device 1 according to the first embodiment.
  • the semiconductor device 1 includes a WL high voltage generation circuit 2, a BL high voltage generation circuit 3, a program pulse controller 4, a memory cell array 5, an X decoder 6, a Y decoder 7, Amplifier circuit 8, output circuit 9, test circuit 10, reference circuit 11, control circuit 12, and CA Ml3.
  • the semiconductor device 1 may be a semiconductor storage device such as a flash memory packaged alone, or may be incorporated as a part of the semiconductor device like a system LSI.
  • WL high voltage generation circuit 2 receives a control signal from test circuit 10, generates boosted voltage VPP, and provides boosted voltage VPP to X decoder 6.
  • the X decoder 6 applies a word line voltage.
  • the BL high voltage generation circuit 3 receives the control signal from the test circuit 10 in the test mode, generates the boost voltage VDD, and supplies the boost voltage VDD to the Y decoder 7.
  • Y decoder 7 applies a bit line voltage.
  • the program pulse controller 4 receives a control signal from the test circuit 10 in the test mode, and controls the applied voltage in the X decoder 6 and the Y decoder.
  • the memory cell array 5 includes an array 1J of memory cell transistors having different threshold values, a node line, a bit line, and the like, and stores data in each memory cell transistor.
  • data is read from the memory cell specified by the activated word line to the bit line.
  • the word line and the bit line are set to appropriate potentials according to the respective operations, thereby executing charge injection or charge extraction operations on the memory cells.
  • the test circuit 10 controls each test in the test mode. This test circuit 10 is latched in a latch circuit 30 that latches an externally input address signal in a test mode as shown in FIG. 4, and a latch circuit 30 as shown in FIGS. 6 (a) and 6 (b). In response to the received signal (information), generation circuits 40 and 50 that generate a signal that defines a write voltage used when writing to the memory cell are included. As a result, various write voltages can be generated internally using the address signal.
  • the reference circuit 11 uses the signal latched by the latch circuit 30 to select a reference cell to be used during the verify operation from the plurality of reference cells.
  • the sense amplifier circuit 8 uses the current of the cell data read from the memory cell array 5 as a reference from the reference circuit 11 according to the designation by the X decoder 6 and the Y decoder 7 during the program verification period in the test mode. Whether the data is 0 by comparing with the current, or 1 Judgment is performed, and the result of the determination is sent to the output circuit 9 as verification data.
  • the output circuit 9 outputs the verification data from the sense amplifier circuit 8 to the outside.
  • the pass / fail is not determined inside the chip, but the verification data is output to the outside and the determination is performed by the external tester.
  • the optimum condition for the write voltage can be found by an external tester.
  • the CAM 13 stores information related to the optimum write voltage latched in the latch circuit 30.
  • the control circuit 12 In the normal mode after shipment, the control circuit 12 generates a signal for defining the write voltage based on the information stored in the CAM 13. As a result, the write operation can be realized using the optimum write voltage.
  • FIG. 3 is a diagram for explaining the write operation of the ramp gate program method.
  • the horizontal axis shows the program time and the vertical axis shows the word line voltage.
  • write is performed by applying a certain initial voltage to the gate, and if it is impossible to write by this write, the gate voltage is boosted based on a certain step voltage. Then execute the next write.
  • a method of writing by repeating this series of operations is generally called a ramp gate program method.
  • the write voltage used in the ramp gate program method increases stepwise for each level of memory cells having different thresholds.
  • step voltage if the step voltage is too high, there is a possibility that writing will be faster. If there is a cell with very fast writing, it may be overprogrammed. There is sex. Conversely, if the step voltage is too low, writing will be slow.
  • program pulse width if the pulse width is too wide, the write tends to be deep, and there is a possibility of overprogramming. Also, if the width is too short, writing will be insufficient and the writing time will be long. End up. In this way, very precise writing must be realized. Therefore, a writing method must be implemented to find these conditions efficiently.
  • the test circuit 10 latches several address signals when entering the test mode, and uses each of the latched addresses. Select any condition. By determining this externally, the optimum condition of the write voltage can be found. By performing the write operation using the optimal write voltage during normal operation, a precise write operation can be realized.
  • FIG. 4 is a diagram showing the LAT generation circuit 20 and the latch circuit 30 provided in the test circuit 10.
  • the LAT generation circuit 20 includes inverters 21 to 26 and a NAND circuit 27, and generates a latch signal LAT from the signal TMEN.
  • the latch circuit 30 is a circuit that latches an address signal input from the outside in the test mode, and includes NMOS transistors 31 and 32 and inverters 33 to 36.
  • the latch circuit 30 is connected to the address terminal. An address signal is input through this address terminal.
  • the latch circuits 30 are provided in the same number as the number of addresses, and are configured to latch signals input from the outside in accordance with the types of signals defining the write voltage. This can increase the number of write voltage variations by changing the number of latched signals.
  • FIG. 5 is a timing chart when generating an address latch signal according to the first embodiment.
  • the test mode When entering the test mode, pulse the write enable signal (WE /) as shown.
  • the test mode is entered by writing a code for entering the test mode from the command signal (CMD) in synchronization with this signal WE / pulse. For example, if the test mode can be entered in 4 cycles, a code is issued in the last 4 cycles, and several address signals are input at the same time.
  • the signal TMEN indicating the test mode entry becomes High inside the chip.
  • the delay signal of inverters 23 to 25 is received and generated as a latch signal LAT force S pulse signal. That is, the latch signal LAT is pulsed once. When this latch signal LAT is pulsed one time, it passes through transistor 31. Then, the address signal ADD is input to the latch portion composed of the inverters 34 and 35, and the address latch signal LADD is determined.
  • This address latch signal LADD is input to a generation circuit to be described later, so that the initial voltage, step voltage, program pulse width, etc. can be finely adjusted.
  • the signal TMEN force becomes SLow, and the latch part consisting of inverters 34 and 35 is reset.
  • FIGS. 6 (a) and 6 (b) are generation circuits (decoding circuits) 40 and 50 for generating a signal for defining a write voltage.
  • FIG. 6 (a) shows a case where the address latch signal LADD is 2 bits.
  • the generation circuits 40 and 50 generate signals that define the initial voltage of the write voltage, the write pulse width, and the step width of the write voltage.
  • the generation circuit 40 includes NAND circuits 41 to 44, and includes a latch circuit.
  • the decode signal INIT (3: 0) is generated from the address latch signals LADD0, LADD1, LADDOB to LADDIB from 30.
  • the signals LADDOB and LADDIB are signals obtained by inverting the address latch signals LADD0 and LADD1 from the latch circuit 30, respectively.
  • the generation circuit 40 can generate a decode signal INIT (3: 0) of 4 patterns by combining a positive logic signal and a negative logic signal when 2-input NAND or NOR is used. . By using this signal INIT (3: 0), for example, an initial voltage of 4 levels can be generated.
  • the generation circuit 50 includes NAND circuits 51 to 58, and includes address latch signals LADD0, LADD1, LADD2, LADDOB, LA DD1B to LADD2B from the latch circuit 30. Generates a decode signal INIT (7: 0).
  • the signals LADD0B, LADD1B, and LADD2B are signals obtained by inverting the address latch signals LADD0, LADD1, and LADD2 from the latch circuit 30, respectively.
  • the generation circuit 50 can generate 8 patterns of decode signals INIT (7: 0) as in the case of using 3-input NAND or NOR.
  • the initial voltage can be finely adjusted based on the decoded signal INI T (7: 0).
  • WL high voltage generation circuit 2 includes a voltage control circuit 60 and an internal booster circuit 70.
  • transistors constituting a switch that selects a predetermined capacitance are controlled by a signal that defines the step width of the write voltage generated by the generation circuits 40 and 50.
  • the PMOS transistor 61, NMOS Includes transistors 62 to 64, comparison circuit 65, selection transistors 66 to 69, capacitors CA and CB, and capacitors CC to CC8.
  • the capacitance of the capacitor CCn (eg, CC4) is n XC (eg, 4C).
  • the selection transistors 66 to 69 are constituted by NMOS transistors.
  • the capacitors C C to CC8 are connected to the node N1 via the selection transistors 66 to 69.
  • the divided voltage VPPDIV is generated by capacitively dividing the boost voltage VPP. This divided voltage VPP DIV is input to the comparator circuit 65.
  • the comparison circuit 65 compares the reference voltage VREF and the divided voltage VPPDIV and outputs a signal Vout. When the divided voltage VPPDIV is higher than the reference voltage VREF, the signal Vout becomes, for example, High, and the boosted potential is too high, so that the voltage is lowered by the discharge operation.
  • the decode signal INIT (3: 0) for controlling the gates of the selection transistors 66 to 69 is counted in binary, and the boosted voltage VPP increases in equal steps.
  • FIG. 8 shows an example of the generation circuit 80 that generates a signal that defines the pulse width of the write voltage.
  • the generation circuit 80 is a circuit that generates a signal that defines the pulse width of the write voltage, and includes circuits 81 to 91.
  • the signal LADDO and the signal LADD1 are address latch signals latched by the latch circuit 30. This address latch signal becomes a trimming signal for adjusting the program pulse width.
  • P0 to P6 are sub-pulse signals, which are generated by binary counter circuits (not shown) driven by internal clock signals as pulses of different lengths.
  • the circuits 81 to 84 generate the pulse signals of 150 ns to 300 ns by taking the logic of the sub pulse signals P0 to P6B.
  • the circuit 81 generates a pulse signal PULSEOB of 250 ns from the signals P0, Pl, P2, P3, P4, P5B, and P6B.
  • Circuit 82 generates a 150 ns pulse signal PULSE1B from signals P0, Pl, P2, P3B, P4B, P5B and P6B.
  • Circuit 83 uses signals P0 and PI , P2, P3, P4B, P5B and P6B generate a 200ns pulse signal PULSE2B.
  • Circuit 84 generates a 300 ns pulse signal PUL SE3B from signals P0, Pl, P2, P3, P4, P5 and P6B.
  • the circuit 85 includes an inverter 851 and generates a signal LADD0B from the address latch signal LADD0.
  • the circuit 86 includes an inverter 861 and generates a signal LADD1B from the address latch signal LADD1.
  • the circuit 87 includes an NOR circuit 871 and an inverter 872, and generates a signal PDEFAULTB from the signal LADD0 and the signal LADD1.
  • the circuit 88 includes an NOR circuit 881 and an inverter 882, and generates a signal POPT1B from the signal LADD0B and the signal LADD1.
  • Circuit 89 includes an N ⁇ R circuit 891 and an inverter 892, and generates signal LADD0 and signal L ADD1B, and signal POPT2B.
  • Circuit 90 includes an N ⁇ R circuit 901 and an inverter 902, and generates a signal LADD0B and a signal LADD1B force, and a signal POPT3B.
  • Circuit 91 includes N0R circuits 911 to 915 and inverter 916, and generates signal PDEFAUL TB, signal PULSE0B, signal ⁇ 1 ⁇ , signal PULSE2B, signal POP2B, signal PUL SE3B, signal POPT3B and signal PULSE4B force signal PGMPULSE .
  • these pulse signals are enabled by the previous trimming signal and supplied to the program pulse controller 4 as the signal PGMPULSE. This controls the pulse width of the write voltage.
  • FIG. 9 is a diagram showing the relationship between the program sequence according to the first embodiment, the word line WL voltage, and the bit line BL voltage.
  • the program period is set with signal WE / and the verification period is set with signal OE /.
  • the verify operation and program operation are repeated alternately.
  • the word line voltage WL is 6v and the bit line voltage BL is 0.7v, which is a constant voltage.
  • the word line voltage WL is ramped at a constant step of 4.5, 6, 7.5 v.
  • the bit line voltage BL is a constant voltage of 5v.
  • the program pulse width B of the bit line BL can be arbitrarily adjusted by the circuit 80 shown in FIG.
  • Example 2 There are four memory cell level strengths: S Level 1, Level 2, Level 3, and Level 4, and these four levels have two outputs. Configure the (or input) data.
  • Revenore 1, Rebenole 2, Revenore 3, and Level 4 are (1, 1), (0, 1), (1, 0), (0, 0) and 2 respectively. Define one input / output data.
  • level 4 data is written, a writing method that reaches level 4 through levels 1 and 2 and level 3 is generally used. In this method, all cells to which level 4 is to be written are first written to the level 2 threshold Vth in the 1st write flow.
  • Patent Document 3 Japanese Patent Laid-Open No. 10-241380 has been proposed.
  • a ramp gate program type writing method has been proposed.
  • this ramp gate programming method when writing from level 1 to level 2 in the erased state, a certain initial voltage is applied to the gate for writing, and if this writing fails, a certain step voltage is applied. First, boost the gate voltage and execute the next write. Writing is performed by repeating this series of operations. The following are proposed for such a ramp gate program.
  • an object of the present invention is to provide a semiconductor device and a data writing method capable of shortening a writing time even when a writing operation is performed by a ramp gate program method. To do.
  • FIG. 10 is a block diagram of the semiconductor device 100 according to the second embodiment.
  • the semiconductor device 100 includes a WL high voltage generation circuit 2, a BL high voltage generation circuit 3, a program pulse controller 4, a memory cell array 5, an X decoder 6, a Y decoder 7, a sense amplifier circuit 8, Semi-IJ constant circuit 101 and control circuit 102 are included.
  • the same parts as those in the above embodiment are denoted by the same reference numerals and the description thereof is omitted.
  • the semiconductor device 100 may be a semiconductor memory device such as a flash memory packaged alone, or may be incorporated as a part of a semiconductor device such as a system LSI.
  • WL high voltage generation circuit 2 receives a control signal from control circuit 102 and provides boosted voltage VPP to X decoder 6.
  • the X decoder 6 supplies a word line voltage to the memory cells of the memory cell array 5.
  • the BL high voltage generation circuit 3 receives the control signal from the control circuit 102 and supplies the boosted voltage V DD to the Y decoder 7.
  • the Y decoder 7 supplies a bit line voltage to the memory cells of the memory cell array 5.
  • the program node controller 4 receives the control signal from the control circuit 102 and controls the applied voltage in the X decoder 6 and the Y decoder.
  • the memory cell array 5 includes an array lj of memory cell transistors, a word line, a bit line, and the like, and stores data in each memory cell transistor.
  • the control circuit 102 operates as a state machine based on the logic control signal and the command, and controls the operation of each unit of the semiconductor device 100.
  • the control circuit 102 controls the memory cell array 5, the X decoder 6, the ⁇ decoder 7 and the like in order to read data from the address of the memory cell array 5.
  • the control circuit 102 uses the memory cell array 5, X decoder 6, Y decoder 7 and the like to write data to the write address of the memory cell array 5.
  • Control controls the memory cell array 5, the X decoder 6, the Y decoder 7, and the like in order to collectively erase the designated area of the memory cell array 5 in a predetermined unit.
  • the write process is executed by the control circuit 102 controlling each circuit.
  • the control circuit 102 also includes a generation circuit that generates various control signals for each level that define a write voltage that increases stepwise in accordance with the threshold value Vth written to the memory cell.
  • the control circuit 102 executes the write operation while increasing the write voltage stepwise until the write voltage reaches the maximum voltage. After reaching the maximum voltage, the write operation is performed using the pulse width longer than the write voltage at the other level and the write voltage.
  • the control circuit 102 does not perform the verify operation until the write voltage reaches a predetermined voltage, and increases the write voltage stepwise. Execute.
  • the WL high voltage generation circuit 2, the BL high voltage generation circuit 3, the X decoder 6 and the Y decoder 7 constitute a write circuit for writing data of a plurality of levels in the memory cell.
  • the sense amplifier circuit 8 operates under the control of the control circuit 102, and compares the current of the cell data supplied from the memory cell array 5 with the reference current according to the designation by the X decoder 6 and the Y decoder 7. Thus, it is determined whether or not the force is 1 where the data is 0.
  • the determination circuit 101 receives the verification data from the sense amplifier circuit 8, determines pass / fail, and sends the determination result to the control circuit 102.
  • FIGS. 11 and 12 are diagrams showing a write flow of the multi-level memory cell which is a feature of the present invention.
  • the write flow from level 1 to level 2 is defined as PGM2ND, level 2 to level 3 as PGM3RD, and level 3 to level 4 as PGM4TH.
  • FIG. 11 is a diagram showing a write flow from level 1 to level 2 and a write flow from level 2 to level 3.
  • Figure 12 shows the write flow from level 3 to level 4.
  • Each flow is independent and has its own memory cell write condition.
  • This writing condition is optimized by the control circuit 102 so that the target threshold value Vth in each flow can be written accurately and quickly.
  • PGM2N In the D and PGM3RD states the ramp gate program method is adopted in which the gate voltage is gradually increased by applying a write pulse once to prevent overprogramming.
  • step S101 the control circuit 102 enters an initial state called start.
  • the control circuit 102 performs program verification, and at step S103, the control circuit 102 looks at the program suspend signal PSPS, and when this program suspend instruction is executed, it returns to START and writes. Do not return to START immediately after executing the command.
  • step S104 when the determination in verification fails, the control circuit 102 increases the boosted voltage VPP by a small amount (lstep) in step S105 and proceeds to step S106.
  • step S106 the control circuit 102 checks whether the boosted voltage VPP has been boosted the maximum number of times. If the maximum number of times, the control circuit 102 hangs. If not, the control circuit 102 proceeds to step S107 and writes to the memory cell.
  • step S108 when the program suspend signal PSPS is issued and the instruction is executed, the control circuit 102 returns to step S101 and does not return to START immediately after executing the write command. If the program suspend signal PSPS is not output in step S108, the control circuit 102 proceeds to step S102 and executes the program verify eye. If the program suspend signal PSPS is not output in step S103, the control circuit 102 proceeds to step S104. In step S104, the control circuit 102 repeats the above process when the determination in the verify eye fails again. In step S104, the control circuit 102 proceeds to the next PGM3RD when the verification decision is passed.
  • step S201 the control circuit 102 enters an initial state called PGM3RD start.
  • step S202 the control circuit 102 performs program verification.
  • step S203 the control circuit 102 returns to step S201 and does not return to START immediately after the write command is executed.
  • step S204 when the determination in verification fails, the control circuit 102 increases the boosted voltage VPP by a small amount (lstep) and proceeds to step S206 in step S205.
  • step S206 the control circuit 102 checks whether the boosted voltage VPP has the maximum number of boosts. If the maximum number of times, the control circuit 102 hangs. If not, the process proceeds to step S207 to write to the memory cell.
  • step S208 the control circuit 102 sets the program suspend signal PSP. When S is issued and the instruction is executed, return to step S201 and do not return to START immediately after executing the write command.
  • step S208 if the program suspend signal PSPS is not output, the control circuit 102 proceeds to step S202 and executes program verification. If the program suspend signal PSPS is not output in step S203, the control circuit 102 proceeds to step S204. In step S204, the control circuit 102 repeats the above process when the verification decision fails again. In step S204, the control circuit 102 proceeds to the next PGM4TH when the verification decision is passed.
  • step S301 the control circuit 102 enters an initial state called PGM4TH start. In the PGM4TH state, unlike PGM2ND and PGM3RD, a slight overprogram is acceptable, so a technique to shorten the write time is used.
  • step S302 the control circuit 102 performs program verification. When the program suspend signal instruction is executed in step S303, the control circuit 102 returns to step S301 and does not return to START immediately after executing the write command.
  • step S304 when the MATCH judgment in the first verification fails, the control circuit 102 proceeds to step S305. In step S305, since the flag is 0 (initial state), the process proceeds to step S306 to enter the ramp gate program flow.
  • step S306 the control circuit 102 slightly increases the boosted voltage VPP and proceeds to step S307.
  • step S307 the control circuit 102 checks whether the boost voltage VPP has been boosted the maximum number of times, and if it is the maximum number of times, the control circuit 102 hangs because it includes a slow program bit. Write.
  • the program suspend signal PSPS is issued in step S309 and the instruction is executed, the process returns to step S301 and does not return to START immediately after the write command is executed.
  • step S310 the control circuit 102 checks whether or not the boosted voltage VPP is the set maximum voltage. In step S310, if the boosted voltage VPP is not the maximum voltage, the control circuit 102 does not go to the verify flow, proceeds to step S306, and enters the program flow again. The above loop is repeated, and when the boosted voltage VPP reaches the maximum voltage in step S310, the flag is still 0 in step S311 and fails. Proceed to step S312 and enter long pulse flow.
  • step S313 the control circuit 102 sets a flag to 1.
  • step S314 the control circuit 102 executes a write operation by applying a pulse that is much longer than usual in step S308 while maintaining the boosted voltage VPP at the maximum voltage. After applying a long pulse, the flag is set to 1, so the second verification flow is entered in step S311. In step S304, this second verification is normally passed, and the process proceeds to step S315 where the flag is set to 0 and all write operations are completed. If the second verification fails in step S304, the process proceeds to step S314 without entering the ramp gate program flow that proceeds to step S306, and directly enters the long pulse flow.
  • FIG. 13 is a diagram showing the control circuit 102 that controls the write condition in each state.
  • the control circuit 102 includes a counter circuit 121, a timer circuit 124, a control logic 125, and circuits 126 to 128.
  • signal PGM2ND, signal PGM3RD, signal PGM4TH, and signal MAXVPP signal I NPUT (5: 0) is generated for each level.
  • the control logic 125 loads the signal INPUT (5: 0) to the counter circuit 121 as the initial voltage of the gate at the time of writing.
  • the counter circuit 121 is a circuit that generates a signal defining the initial voltage and step width of the write voltage for each level, and includes shift registers 1211 to 1216, NAND circuits 1217 to 1227, and NOR circuits 1228 to 1232 .
  • the counter circuit 121 becomes the signal START power 3 ⁇ 4iigh, and the writing is started. Every time the write pulse signal PULSE is applied, the counter is incremented to generate the signal COUNT (5: 0). Trust The signal COUNT (5: 0) is input to the gate of the selection transistor that selects the capacitor of the voltage control circuit described later. As a result, the boosted voltage VPP applied to the gate of the memory cell transistor can be stepped up.
  • Signal PULSE has the same timing as signal PGMTIM E. In the PGM4TH state, when the signal MAXVPP input to the control logic 125 becomes high, the counter circuit 121 holds the set signal COUNT (5: 0).
  • the timer circuit 124 includes shift registers 1241 to 1244, and generates a signal CLK :, a signal CLK B, a signal PGM, a signal RESET, and a signal RESETB force signal TIME (3: 0).
  • the timer circuit 124 is reset every time a pulse is applied, and starts counting again. For example, the timer circuit 124 increases the signal TIME (3: 0) with a period of 50 ns every time a pulse is applied.
  • the circuit 126 is a circuit that detects that the write voltage has reached the maximum voltage (predetermined voltage), and includes NAND circuits 1261 and 1262, a NOR circuit 1263, and an inverter 1264, and the signal MAXVPP from the signal COUNT (5: 0) And generate the signal MAXVPPB.
  • the circuit 127 includes inverters 1271 to 1278.
  • the signal RESET, signal CLK :, signal S TART, signal PULSE, signal TIME (3: 0) to signal RESETB, signal CLKB, signal S TARTB, signal PULSEB, signal TIME (3: 0) B is generated.
  • the circuit 128 is a circuit that generates a signal that defines the pulse width of the write voltage for each level by any combination of the signals TIM E (3: 0).
  • the signal PGMTIM E is a signal that determines the time for applying the write pulse. In the PGM4TH state where the pulse is set in each state, the pulse is set so that it takes longer than usual when the signal MAXVPP power is high.
  • the circuit 128 detects that the write voltage has reached the maximum voltage and then uses it at another level. Since a signal specifying a write voltage having a pulse width longer than the write voltage is generated, the write time can be shortened at the last level.
  • FIG. 14 is a timing diagram of the logic 1290.
  • the signal VPPOK is a signal that goes High when the boost voltage VPP reaches a specified value.
  • the signal PGMTIME rises when the signal VPPOK becomes High, and falls when the output PGMTIMEEND of the NAND circuit 1289 becomes High.
  • the pulse width of the write voltage can be adjusted for each level using signal VPPOK and signal PGMTIMEEND.
  • FIG. 15 is a diagram showing the generation circuit 130.
  • the generation circuit 130 is provided in the control circuit 102.
  • the generation circuit 130 includes circuits 140 and 150 and control logic 160.
  • the circuit 140 includes inverters 141 to 145 and a NAND circuit 146, generates a signal ONESHOT from the signal START, and supplies the signal ONESHOT to the latch circuit 150.
  • the latch circuit 150 is a circuit that latches the write voltage when the verification when the first level of the plurality of levels is a write target is passed (predetermined timing).
  • the PMOS transistor 151 and the NMOS transistor 152 In the respective write states, the boosted voltage VPP when the verification is passed is set to the inverters 153 and 154 latches.
  • Latch circuits are provided for the signal COUNT. This latching operation is performed by generating a pulse of several nanometers when the next state is disclosed.
  • the control logic 160 reflects the contents of this latch in the initial voltage of the next write state.
  • the control logic 160 receives the signal COUNT—LATCH (5: 0), the signal PGM2ND, the signal PGM3RD, the signal PGM4TH, and the signal MAXVPP to determine the initial write voltage corresponding to the write voltage latched in the latch circuit 150. Issue INPUT (5: 0).
  • the control logic 160 controls the signal INPUT (5: 0) by combining the signals ⁇ 11 ⁇ ⁇ _ ⁇ ⁇ ⁇ 11 (5: 0), PGM2ND, PGM3RD, and PGM4TH. For example, when PGM2ND is completed at 5.0v, the control logic 160 sets the initial voltage of PGM3RD to 7.0v, and when it is 6.0v, sets it to 8.Ov. Set. Circuit 1 21 receives the signal INPUT (5: 0) from control logic 160 and writes to the next level. Generate a signal COUNT (5: 0) that specifies the step width of the applied voltage.
  • the generation circuit 130 includes the latch circuit 150 that latches the write voltage when the verification when the first level of the plurality of levels is a write target is passed, and the latch circuit 150.
  • Control logic 160 that generates a signal that defines a second level write voltage next to the first level based on an initial write voltage corresponding to the latched write voltage, so that the previous level write voltage By generating a signal that defines the next level write voltage in consideration of the above, it is possible to realize a write operation according to the characteristics of the device and shorten the write time.
  • FIG. 16 is a diagram showing a WL high voltage generation circuit 2 that generates a gate voltage.
  • the WL high voltage generation circuit 2 includes an internal boost circuit 201, a high voltage conversion circuit 202, and a voltage control circuit 203.
  • the voltage control circuit 203 includes a PMOS transistor 204, NMOS transistors 205 to 209, a comparison circuit 210, selection transistors 211 to 216, capacitors CA2 and CB2, and capacitors CC to CC32.
  • the selection transistors 211 to 216 are composed of NMOS transistors.
  • the gates of the selection transistors 211 to 216 are controlled by a signal COUNT (5: 0) output from the counter circuit 121 of FIG.
  • the capacitors CC to CC32 are connected to the node N2 via selection transistors 211 to 216.
  • the divided voltage VPPDIV is generated by capacitively dividing the boost voltage VPP.
  • the signal COUNT (5: 0) is incremented, the capacitors CC to CC32 connected to the node N2 are selected, and the value of the divided potential VPPDIV changes. This divided voltage VPPDIV becomes the input of the comparison circuit 210.
  • the comparison circuit 210 compares the reference voltage VREF and the divided voltage VPPDIV and outputs a signal Vout.
  • the signal Vout becomes, for example, Low, and the internal booster circuit 201 raises the boosted potential VPP.
  • the control circuit 102 controls each state. The initial voltage of the boost voltage VPP and the step voltage when ramping are optimized.
  • FIG. 17 is a diagram showing a BL high voltage generation circuit 3 that generates a drain voltage.
  • the BL high voltage generation circuit 3 includes an internal booster circuit 301, high voltage conversion circuits 302 and 33, and a voltage control circuit 304.
  • the voltage control circuit 304 includes PMOS transistors 305 and 306, NMOS transistors 307 to 311,]; Includes Sitter CA3 and CB3.
  • the divided voltage VDDDIV is generated by capacitively dividing the boost voltage VDD. This divided voltage VDDDIV is input to the comparison circuit 312.
  • the comparison circuit 312 compares the reference voltage VREF and the divided voltage VDDDIV and outputs a signal Vout.
  • the high voltage conversion circuit 303 is controlled by the signal PGMTIME generated by the circuit 128 in FIG.
  • the boost voltage VDD is controlled. After boosting and controlling the boosted voltage VDD to the set voltage, the write drain pulse VDD is applied to the drain of the memory cell transistor via the terminal 313 only when the signal PGMTIME is high.
  • FIG. 18 is a diagram showing the internal booster circuit 201 used in the second embodiment.
  • the internal booster circuit 201 includes NMOS transistors 220 to 232 and capacitors 233 to 240.
  • the signal PHI1 is a clock signal
  • the signal PHI2 is a complementary signal of the signal PHI1 and is generated inside the semiconductor device 100.
  • Signal PHI1 and signal PHI2 are input to one electrode of capacitors 233-240.
  • the step-up operation is repeated from the basic pump cell at the first stage to the basic pump cell at the final stage, and the high voltage high_voltage is output from the output through the transistor 232 for preventing the backflow of current. Since the internal booster circuit 301 has the same configuration, the description thereof is omitted here.
  • FIG. 19 is a diagram showing the high-voltage conversion circuit 202 used in FIG. Shown in Figure 19
  • the high voltage conversion circuit 202 includes PMOS transistors 250 and 251, NMOS transistors 252 and 253, and inverters 254 and 255.
  • the gates of the NMOS transistors 252 and 253 are controlled by the power supply voltage VCC.
  • the PMOS transistor 251 When the input INPUT is High, the PMOS transistor 251 is turned on and the output OUTPUT power 3 ⁇ 4iigh.
  • PMOS transistor 251 is off, PMOS transistor 250 is on, and output OUTPUT is low. Since the high voltage conversion circuits 302 and 303 have the same configuration, description thereof is omitted here.
  • FIG. 20 shows the shift register used in FIG.
  • the shift register 1211 includes NMOS transistors 401 to 403, a PMOS transistor 404, and inductors 405 to 408.
  • the signal DATA is input when the signal CLK is high
  • the latch composed of the inverters 405 and 406 is set.
  • the latch force S consisting of inverters 407 and 408 is set.
  • FIG. 21 is a timing diagram of PGM2ND in the ramp gate program.
  • PGM2 ND a program verify operation and a write operation are performed a predetermined number of times.
  • the counter circuit 121 takes in the signal INPUT (5: 0) from the control logic 125 and sets the initial voltage of each PGM stage.
  • the step-up voltage VPP applied to the lead wire increases stepwise from the set initial voltage.
  • the signal VPPOK is a signal that becomes High when the boosted voltage VPP reaches a predetermined value.
  • signal VPPOK goes high, signal PG MTIME goes high until signal PGMTIMEEND goes high.
  • the boosted voltage VDD is applied to the bit line while the signal PGMTIME is high.
  • the timer circuit 124 in FIG. 13 counts for a predetermined clock, it detects the NOR circuit 1281 to 1284 force S in the circuit 128 in FIG. 13 and outputs a high signal.
  • NAND circuit 1285 receiving PGM2ND outputs Low for the first time.
  • the output PGMTIMEEND of the NAND circuit 1289 in the final stage becomes High for the first time, the signal PGMTIME becomes Low, and the drain pulse application ends.
  • FIG. 22 is a timing diagram of PGM4TH in the ramp gate program. Perform the program verify operation once. When the MATCH judgment in the first verification fails, the ramp gate program flow starts and the boost voltage VPP is boosted slightly.
  • the counter circuit 121 takes in the signal I NPUT (5: 0) from the control logic 125 when the signal START is Low, and sets the initial voltage of each PGM stage. The boosted voltage VPP applied to the word line increases in steps from the set initial voltage.
  • the boosted voltage VDD is applied to the bit line while the signal PGMTIME is High.
  • the timer circuit 124 in FIG. 13 counts for a predetermined clock
  • the NOR circuit 1281 to 1284 force S in the circuit 128 in FIG. 13 is detected, and when a high signal is output, the signals PGM4 TH and MAXVPPB are received NAND circuit 1287 outputs Low.
  • the output PGMTIMEEND of the NAND circuit 1289 in the final stage becomes High, the signal PGMTIME becomes Low, and the drain pulse application ends.
  • the write operation is executed by applying a pulse much longer than usual while maintaining the boost voltage VPP at the maximum voltage.
  • the boost voltage VDD is applied to the bit line.
  • the timer circuit 124 in FIG. 13 detects the count of a predetermined number of clocks and detects the NOR circuit 1281 to 1284 of the circuit 128 in FIG. 13 and outputs a high signal, it receives the signal PGM4TH and the signal MAXVPP.
  • NAND circuit 1288 outputs Low.
  • the output PGMTIMEEND of the NAND circuit 1289 at the final stage becomes High, the signal PGMTIME becomes Low, and the drain pulse application ends. If the second verifi flow passes, all write operations are terminated.

Abstract

　書き込み電圧の最適条件を見付けることができる半導体装置を提供する。半導体装置は、試験モード時、外部から入力された信号をラッチするラッチ回路と、ラッチ回路にラッチされた信号に応じて、メモリセルへの書き込み時に用いる書き込み電圧を規定する信号を生成する生成回路とを含む。また、生成回路は、書き込み電圧の初期電圧を規定する信号を生成する回路と、書き込み電圧のパルス幅を規定する信号を生成する回路と、書き込み電圧がステップ状に増加する書き込み電圧である場合、書き込み電圧のステップ幅を規定する信号を生成する回路とを含む。これにより、書き込み電圧の最適条件を見付けることができ、精密な書き込み動作を実現することができる。

Description

明 細 書
半導体装置、半導体装置の試験方法およびデータ書き込み方法 技術分野
[0001] 本発明は、半導体装置、試験方法およびデータ書き込み方法に関する。
背景技術
[0002] 半導体メモリは、その電源を消去すると情報も消えてしまう揮発性のものと、電源を 消しても情報が保持される不揮発性のものとに大別される。後者の不揮発性メモリの 代表として、データ消去を一斉に行うことで書き換え時間を短縮化したフラッシュメモ リが知られている。このようなフラッシュメモリにおいてデバイスごとのばらつきに影響 されないようにしたものとして以下のようなものが提案されている。
[0003] 特許文献 1記載の装置は、動作試験時に、プログラム幅などの最適な書き込み条 件を見出しておいて、その情報をチップ内に記憶させておき、通常動作時には制御 回路がその情報をアクセスしてチップ特有の書き込み条件で動作させるというもので ある。また、特許文献 2記載の装置は、書き込み手段においてステッププログラム時 の電圧増加幅をチップ毎に設定するというものである。
[0004] また、近年、フラッシュメモリにおいて多値メモリセルを有するものが提案されている 。図 1は多値メモリセルにおけるしきい値分布を示す図である。図 1において横軸はし きい値、縦軸はビット数を示す。多値メモリを有する品種には、例えばメモリセルのレ ベノレがレべノレ 1、レべノレ 2、レべノレ 3、レべノレ 4と 4つ存在し、この 4つのレべノレが二つ の出力（又は入力）データを構成する。レベル 4のデータを書き込む時にも、レベル 1 、レベル 2、レベル 3と各レベルを経てレベル 4に到達する書き込み手法が一般的に 多く使用される。
[0005] 特許文献 1 :日本国公開特許公報 特開 2002—197880号
特許文献 2 :日本国公開特許公報 特開 2003-223791号
発明の開示
発明が解決しょうとする課題
[0006] しかしながら、このような多値メモリセルにおいて、例えばしきい値 Vthの範囲が Ov 一 8vぐらいである場合、 4値を実現するためには、 1値あたりの分布はおおむね lv程 度に納めなければならない。このように非常に狭い領域に分布を納めるためには、非 常に精密な書き込み動作を実現しなければならない。この精密な書き込み動作を実 現するには、最適な書き込み条件を見付ける必要がある。
[0007] また特許文献 1記載の装置は、動作試験時に、プログラム幅などの最適な書き込み 条件を見出しておくというものであるが、実際にどのようにしてプログラム幅などの最 適な書き込み条件を見出すかについては具体的に開示されていない。
[0008] また特許文献 2記載の装置は、ステッププログラム時の電圧増加幅をチップ毎に設 定するというものであるが、最適な電圧増加幅をどのように見出すかについては具体 的に開示されていない。
[0009] そこで、本発明は前述した従来における課題を解決し、書き込み電圧の最適条件 を見付けることができる半導体装置、試験方法およびデータ書き込み方法を提供す ることを目的とする。
課題を解決するための手段
[0010] 上記課題を解決するために、本発明は、試験モード時、外部から入力された信号を ラッチするラッチ回路と、前記ラッチ回路にラッチされた信号に応じて、メモリセルへ の書き込み時に用いる書き込み電圧を規定する信号を生成する生成回路とを含む 半導体装置である。本発明によれば、試験モード時に外部から入力された信号を用 いて、メモリセルの書き込み時に用いる書き込み電圧を内部で生成することで、書き 込み電圧の最適条件を簡単に見付けることができる。通常動作時、この最適な書き 込み電圧を用いることで、精密な書き込み動作を実現することができる。
[0011] 前記生成回路は、前記書き込み電圧の初期電圧を規定する信号を生成する回路 を含む構成とすることができる。本発明によれば、試験モード時に外部から入力され た信号を用いて、書き込み電圧の初期電圧を規定する信号を内部で生成することで 、書き込み電圧の初期電圧の最適条件を簡単に見付けることができる。通常動作時 、この最適な書き込み電圧の初期電圧を用いることで、精密な書き込み動作を実現 すること力 Sできる。
[0012] 前記生成回路は、前記書き込み電圧のパルス幅を規定する信号を生成する回路 を含む構成とすることができる。本発明によれば、試験モード時に外部から入力され た信号を用いて、書き込み電圧のパルス幅を規定する信号を内部で生成することで 、書き込み電圧のパルス幅の最適条件を見付けることができる。通常動作時、この最 適なパルス幅の書き込み電圧を用いることで、精密な書き込み動作を実現することが できる。
[0013] 前記生成回路は、前記書き込み電圧がステップ状に増加する書き込み電圧である 場合、前記書き込み電圧のステップ幅を規定する信号を生成する回路を含む構成と すること力 Sできる。本発明によれば、試験モード時に外部から入力される信号を用い て、書き込み電圧のステップ幅を規定する信号を生成することで、書き込み電圧のス テツプ幅の最適条件を見付けることができる。通常動作時、最適なステップ幅の書き 込み電圧を用いることで、精密な書き込み動作を実現することができる。
[0014] 前記生成回路は、前記書き込み電圧がステップ状に増加する書き込み電圧である 場合、前記書き込み電圧のステップ幅を規定する信号を生成する回路を含み、前記 半導体装置は更に、前記回路が生成する書き込み電圧のステップ幅を規定する信 号によって所定の容量を選択するスィッチが制御される電圧制御回路を含む構成と すること力 Sできる。本発明によれば、最適なステップ幅の書き込み電圧を生成すること ができる。
[0015] 前記ラッチ回路は、所定のアドレス端子に接続され、前記外部から入力された信号 は、前記アドレス端子を介して入力されたアドレス信号とすることができる。本発明に よれば、試験モード時に外部から入力されたアドレス信号を用いて、書き込み電圧を 内部で生成できる。
[0016] 更に、試験モード時、所定のベリファイ期間に前記メモリセルから読み出したセルデ ータからべリファイデータを出力するセンスアンプ回路と、前記センスアンプ回路から のべリファイデータを外部に出力する出力回路とを含む構成とすることができる。本発 明によれば、試験モード時、外部でメモリセルへの書き込み状態を判断することで、 書き込み電圧の最適条件を見付けることができる。通常動作時、この最適な書き込み 電圧を用いることで、精密な書き込み動作を実現することができる。
[0017] 更に、前記ラッチ回路にラッチされた信号を用いて、複数のリファレンスセルの中か ら所定のベリファイ動作時に用いるリファレンスセルが選択されるリファレンス回路を 含む構成とすることができる。
[0018] 前記ラッチ回路は、前記書き込み電圧を規定する信号の種類に応じて、前記外部 から入力された信号をラッチするよう構成することができる。本発明によれば、ラッチさ れる信号の数を変更することによって、書き込み電圧のバリエーションの数を増やす こと力 Sできる。
[0019] 更に、前記ラッチ回路にラッチされた信号を記憶する不揮発性のメモリ（Content
Addressable Memory： CAM)を含むことが好ましレ、。本発明によれば、ラッチ回路に ラッチされた信号を不揮発性のメモリに記憶させておくことで、出荷後は不揮発性の メモリに記憶させた信号に基づレ、て書き込み電圧を規定する信号を生成することが できる。これにより、通常動作時、最適な書き込み電圧を用いて精密な書き込み動作 を実現すること力 Sできる。
[0020] 前記半導体装置は更に、前記ラッチ回路にラッチされた信号を記憶する不揮発性 のメモリと、前記不揮発性のメモリに記憶された信号に基づいて、前記書き込み電圧 を規定する信号を生成する制御回路とを含む構成とすることができる。本発明によれ ば、ラッチ回路にラッチされた信号を不揮発性のメモリに記憶させておくことで、出荷 後は不揮発性のメモリに記憶させた信号に基づいて書き込み電圧を規定する信号を 生成すること力できる。これにより、通常動作時、最適な書き込み電圧を用いて精密 な書き込み動作を実現することができる。
[0021] 前記メモリセルは、例えば複数の異なるしきい値を持つメモリセルである。本発明に よれば、多値フラッシュメモリにおいてオーバープログラムを引き起こさないように効 率よく有効に書き込み動作を実現することができる。
[0022] 前記書き込み電圧は、複数の異なるしきい値を持つメモリセルの各レベル毎にステ ップ状に増加する書き込み電圧とすることができる。本発明によれば、ランプゲートプ ログラム方式による書き込み時でも、オーバープログラムを弓 Iき起こさなレ、ように効率 よく有効に書き込み動作を実現することができる。
[0023] 本発明は、試験モード時、外部から入力された信号をラッチするステップと、前記ラ ツチされた信号を用いてメモリセルへの書き込み時に用いる書き込み電圧を規定す る信号を生成する生成ステップとを含む半導体装置の試験方法を提供する。本発明 によれば、試験モード時に外部から入力された例えばアドレス信号を用いて、メモリ セルの書き込み時に用いる書き込み電圧を内部で生成することで、書き込み電圧の 最適条件を簡単に見付けることができる。通常動作時、この最適な書き込み電圧を 用いることで、精密な書き込み動作を実現することができる。
[0024] 前記生成ステップは、前記書き込み電圧の初期電圧を規定する信号を生成するス テツプを含む構成とすることができる。本発明によれば、試験モード時に外部から入 力された信号を用いて、書き込み電圧の初期電圧を規定する信号を内部で生成す ることで、書き込み電圧の初期電圧の最適条件を簡単に見付けることができる。通常 動作時、この最適な書き込み電圧の初期電圧を用いることで、精密な書き込み動作 を実現すること力 Sできる。
[0025] 前記生成ステップは、前記書き込み電圧のパルス幅を規定する信号を生成するス テツプを含む構成とすることができる。本発明によれば、試験モード時に外部から入 力された信号を用いて、書き込み電圧のパルス幅を規定する信号を内部で生成する ことで、書き込み電圧のパルス幅の最適条件を見付けることができる。通常動作時、 この最適なパルス幅の書き込み電圧を用いることで、精密な書き込み動作を実現す ること力 Sできる。
[0026] 前記生成ステップは、前記書き込み電圧のステップ幅を規定する信号を生成するス テツプを含む構成とすることができる。本発明によれば、試験モード時に外部から入 力される信号を用いて、書き込み電圧のステップ幅を規定する信号を生成することで 、書き込み電圧のステップ幅の最適条件を見付けることができる。通常動作時、最適 なステップ幅の書き込み電圧を用いることで、精密な書き込み動作を実現することが できる。
[0027] 本発明は、複数の異なるしきい値を持つメモリセルに複数のレベルのデータを書き 込む書き込み回路と、ステップ状に増加する書き込み電圧を規定する信号を前記各 レベル毎に生成する生成回路とを含む半導体装置を提供する。本発明によれば、ラ ンプゲートプログラム方式で用いる書き込み電圧を規定する信号を各レベル毎に生 成することで、それぞれのレベルの書き込み動作で最適な書き込み電圧の条件を設 定して、書き込み時間を短くすることができる。
[0028] 前記生成回路は、前記書き込み電圧のステップ幅を規定する信号を前記各レベル 毎に生成する回路を含む構成とすることができる。本発明によれば、最適な書き込み 電圧のステップ幅を各レベル毎に設定することで、書き込み時間を短くすることがで きる。
[0029] 前記生成回路は、前記書き込み電圧のパルス幅を規定する信号を前記各レベル 毎に生成する回路を含む構成とすることができる。本発明によれば、最適なパルス幅 の書き込み電圧を各レベル毎に設定することで、書き込み時間を短くすることができ る。
[0030] 前記生成回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とする とき、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を規定 する信号を生成する回路とすることができる。本発明によれば、複数のレベルのうち の最後のレベルを書き込み対象とするとき、他のレベルで用いた書き込み電圧よりも パルス幅の長い書き込み電圧を用いて書き込み動作を行うことで、他のレベルでは オーバープログラムを防止しながら、最後のレベルでは書き込み時間を短縮すること ができる。
[0031] 更に、前記書き込み電圧が所定の電圧に達したことを検出する検出回路を含み、 前記生成回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とすると き、前記検出回路で前記書き込み電圧が所定の電圧に達したことを検出後、他のレ ベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を規定する信号を生 成する回路を含む構成とすることができる。本発明によれば、最後のレベルにおいて 、所定のレベルまではステップ状に書き込み電圧を増加させながら書き込み動作を 行レ、、所定のレベルを超えた後は他のレベルで用いた書き込み電圧よりもパルス幅 の長い書き込み電圧を用いて書き込み動作を行うことで、最後のレベルでの書き込 み時間を短縮することができる。
[0032] 前記生成回路は、前記複数のレベルのうちの第 1レベルを書き込み対象としている とき、所定のタイミングにおける書き込み電圧をラッチするラッチ回路と、前記ラッチ回 路にラッチされた書き込み電圧に対応した初期の書き込み電圧に基づいて、前記第 1レベルの次の第 2レベルの書き込み電圧を規定する信号を生成する回路とを含む 構成とすることができる。本発明によれば、前のレベルの書き込み電圧を考慮して次 のレベルの書き込み電圧を規定する信号を生成することで、デバイス特性に応じた 書き込み動作を実現して、書き込み時間を短くすることができる。
[0033] 前記所定のタイミングは、前記第 1レベルに対する所定のプログラムべリファイをパ スしたタイミングである。
[0034] 前記生成回路は例えば、前記書き込み回路を制御する制御回路である。本発明に よれば、制御回路の内部で、各レベル毎にステップ状に増加する書き込み電圧を規 定する信号を生成することができる。
[0035] 本発明は、異なる複数のレベルのデータを多値メモリセルに書き込む書き込み回 路と、前記書き込み回路を制御し、前記複数のレベルのうちの最後のレベルを書き 込み対象とするとき、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込 み電圧を用いて書き込み動作を実行する制御回路とを含む半導体装置を提供する 。本発明によれば、複数のレベルのうちの最後のレベルを書き込み対象とするとき、 他のレベルで用レ、た書き込み電圧よりもパルス幅の長レ、書き込み電圧を用レ、て書き 込み動作を実行することで、オーバープログラムを防止しながら、最後のレベルの書 き込み動作に要する時間を大幅に削減できる。
[0036] 本発明は、異なる複数のレベルのデータを多値メモリセルに書き込む書き込み回 路と、前記書き込み回路を制御し、前記複数のレベルのうちの最後のレベルを書き 込み対象とするとき、書き込み電圧が所定の電圧に達するまでは、ベリファイ動作を 行わず前記書き込み電圧をステップ状に増加させながら書き込み動作を実行する制 御回路とを含む半導体装置を提供する。本発明によれば、複数のレベルのうちの最 後のレベルを書き込み対象とするとき、書き込み電圧が所定の電圧に達するまでは、 ベリファイ動作を行わずに書き込み電圧をステップ状に増加させながら書き込み動作 実行することで、最後のレベルの書き込み動作に要する時間を大幅に削減できる。
[0037] 更に、前記書き込み電圧が所定の電圧に達したことを検出する検出回路を含み、 前記制御回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とすると き、前記書き込み電圧が所定の電圧に達するまでは、前記書き込み電圧をステップ 状に増加させながら書き込み動作を実行し、前記書き込み電圧が所定の電圧に達し た後は、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用 レ、て書き込み動作を実行する構成とすることができる。本発明によれば、書き込み電 圧が所定の電圧に達するまでは、書き込み電圧をステップ状に増加させながら書き 込み動作を実行し、前記書き込み電圧に達した後は、他のレベルで用いた書き込み 電圧よりもパルス幅の長い書き込み電圧を用いて書き込み動作を実行することで、最 後のレベルでの書き込み時間を短縮することができる。
[0038] 本発明は、複数の異なるしきい値を持つメモリセルに複数のレベルのデータを書き 込む書き込み回路と、前記書き込み回路を制御し、前記複数のレベルのうちの第 1レ ベルを書き込み対象として書き込み電圧をステップ状に増加させながら第 1の書き込 み動作を実行し、前記第 1の書き込み動作を実行しながら所定のタイミングにおける 書き込み電圧を記憶し、前記第 1レベルの次の第 2レベルを書き込み対象として前記 記憶した書き込み電圧に対応した初期の書き込み電圧をステップ状に増加させなが ら第 2の書き込み動作を行う制御回路とを含む半導体装置を提供する。本発明によ れば、前のレベルの書き込み電圧を考慮して次のレベルの書き込み動作を行うこと で、無駄な書き込み動作を無くして書き込み時間を短くできる。
[0039] 更に、前記所定タイミングにおける書き込み電圧をラッチするラッチ回路を含む。
[0040] 前記所定のタイミングは例えば、前記第 1レベルに対する所定のプログラムベリファ ィをパスしたタイミングである。
[0041] 前記半導体装置は例えば、フラッシュメモリなどの半導体記憶装置である。
[0042] 本発明は、多値メモリセルの複数のレベルのうちの第 1レベルを書き込み対象とし て書き込み電圧をステップ状に増加させながら書き込みを行う第 1ステップと、前記第 1ステップにおける所定のタイミングの書き込み電圧を記憶する第 2ステップと、前記 第 1レベルの次の第 2レベルを書き込み対象として前記第 2ステップで記憶した書き 込み電圧に対応した初期の書き込み電圧をステップ状に増加させながら書き込みを 行う第 3ステップとを含むデータ書き込み方法を提供する。本発明によれば、第 1レべ ルの次の第 2レベルを書き込み対象として記憶した書き込み電圧に対応した初期の 書き込み電圧をステップ状に増加させながら第 2の書き込み動作を行うことで、書き 込み時間を短くすることができる。
[0043] 本発明は、多値メモリセルの複数のレベルのうちの最後のレベル以外のレベルを書 き込み対象として書き込み電圧をステップ状に増加させながら書き込みを行う第 1ス テツプと、前記複数のレベルのうち最後のレベルを書き込み対象として前記第 1ステ ップで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込みを 行う第 2ステップと、を含むデータ書き込み方法を提供する。
[0044] 本発明によれば、多値メモリセルの複数のレベルのうちの最後のレベル以外のレべ ルを書き込み対象として書き込み電圧をステップ状に増加させながら書き込みを行う ことで、最後のレベル以外ではオーバープログラムを防止し、最後のレベルでは、パ ノレス幅の長い書き込み電圧を用いて書き込みを行うことで、書き込み時間を大幅に 削減できる。このような二段階の書き込み方法を使用することにより複数のメモリセル の同時書き込みが可能となり、結果として書き込み時間を削減できる。
[0045] 本発明は、多値メモリセルの複数のレベルのうちの最後のレベル以外のレベルを書 き込み対象として書き込み電圧をステップ状に増加させながら書き込みを行う第 1ス テツプと、前記複数のレベルのうち最後のレベルを書き込み対象として、書き込み電 圧が所定の電圧に達するまでは、ベリファイ動作を行わず前記書き込み電圧をステツ プ状に増加させながら書き込みを行う第 2ステップとを含むデータ書き込み方法を提 供する。本発明によれば、複数のレベルのうちの最後のレベルを書き込み対象とする とき、書き込み電圧が所定の電圧に達するまでは、ベリファイ動作を行わずに書き込 み電圧をステップ状に増加させながら書き込み動作実行することで、最後のレベルの 書き込み動作に要する時間を大幅に削減できる。
発明の効果
[0046] 本発明によれば、書き込み電圧の最適条件を見付けることができる半導体装置、試 験方法およびデータ書き込み方法を提供できる。
図面の簡単な説明
[0047] [図 1]多値メモリセルにおけるしきい値分布を示す図である。
[図 2]実施例 1に係る半導体装置のブロック図である。
[図 3]ランプゲートプログラム方式の書き込み動作を説明する図である。 [図 4]試験回路内に設けられた LAT発生回路およびラッチ回路を示す図である。
[図 5]実施例 1によるアドレスラッチ信号を生成する際のタイミングチャートである。
[図 6] (a)及び (b)書き込み電圧を規定する信号を生成する生成回路である。
[図 7]WL高電圧発生回路を示す図である。
[図 8]書き込み電圧のパルス幅を規定する信号を生成する生成回路の一例である。
[図 9]実施例 1によるプログラムシーケンスとワード線 WL電圧、ビット線 BL電圧の関 係を示す図である。
[図 10]実施例 2に係る半導体装置のブロック図である。
[図 11]レベル 1からレベル 2への書き込みフローとレベル 2からレベル 3の書き込みフ ローを示す図である。
[図 12]レベル 3からレベル 4への書き込みフローを示す図である。
[図 13]それぞれのステートにおける書き込み条件を制御する制御回路を示す図であ る。
[図 14]ロジックのタイミング図である。
[図 15]生成回路回路 130を示す図である。
[図 16]WL高電圧発生回路 2を示す図である。
[図 17]BL高電圧発生回路 3を示す図である。
[図 18]実施例 2で使用されている内部昇圧回路 201を示す図である。
[図 19]図 16で使用されている高電圧変換回路 202を示す図である。
[図 20]図 13で使用されているシフトレジスタを示す図である。
[図 21]ランプゲートプログラムにおける PGM2NDのタイミング図である。
[図 22]ランプゲートプログラムにおける PGM4THのタイミング図である。
発明を実施するための最良の形態
[0048] 以下、添付の図面を参照して本発明の実施例を説明する。
実施例 1
[0049] 実施例 1について説明する。図 2は、実施例 1に係る半導体装置 1のブロック図であ る。図 1に示すように、半導体装置 1は、 WL高電圧発生回路 2、 BL高電圧発生回路 3、プログラムパルスコントローラ 4、メモリセルアレイ 5、 Xデコーダ 6、 Yデコーダ 7、セ ンスアンプ回路 8、出力回路 9、試験回路 10、リファレンス回路 11、制御回路 12、 CA Ml 3を含む。半導体装置 1は、単独でパッケージされたフラッシュメモリ等の半導体 記憶装置であってもよいし、システム LSIのように半導体装置の一部として組み込ま れたものであってもよい。
[0050] WL高電圧発生回路 2は、試験モード時、試験回路 10からの制御信号を受け、昇 圧電圧 VPPを生成し、昇圧電圧 VPPを Xデコーダ 6に与える。 Xデコーダ 6は、ワード 線電圧を印加する。 BL高電圧発生回路 3は、試験モード時、試験回路 10からの制 御信号を受け、昇圧電圧 VDDを生成し、昇圧電圧 VDDを Yデコーダ 7に与える。 Y デコーダ 7は、ビット線電圧を印加する。プログラムパルスコントローラ 4は、試験モー ド時、試験回路 10からの制御信号を受け、 Xデコーダ 6および Yデコーダにおける印 加電圧を制御する。
[0051] メモリセルアレイ 5は、複数の異なるしきい値を持つメモリセルトランジスタの配歹 1J、ヮ ード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み 出し時には、活性化ワード線で指定されるメモリセルからのデータ力 ビット線に読み 出される。プログラム或いはィレーズ時には、ワード線及びビット線をそれぞれの動作 に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き 取りの動作を実行する。
[0052] 試験回路 10は、試験モード時、各試験を制御するものである。この試験回路 10は 、図 4に示すような試験モード時、外部から入力されたアドレス信号をラッチするラッ チ回路 30と、図 6 (a)、（b)に示すようなラッチ回路 30にラッチされた信号 (情報）に応 じて、メモリセルへの書き込み時に用いる書き込み電圧を規定する信号を生成する 生成回路 40、 50を含む。これにより、アドレス信号を用いて内部で様々な書き込み 電圧を生成することができる。
[0053] リファレンス回路 11は、ラッチ回路 30にラッチされた信号を用いて、複数のリファレ ンスセルの中からベリファイ動作時に用いるリファレンスセルが選択される。センスァ ンプ回路 8は、試験モード時、プログラムべリファイ期間に、 Xデコーダ 6および Yデコ ーダ 7による指定に応じてメモリセルアレイ 5から読み出されたセルデータの電流を、 リファレンス回路 11からの基準電流と比較することでデータが 0である力、 1であるかの 判定を行い、この判定結果をべリファイデータとして出力回路 9に送る。出力回路 9は 、センスアンプ回路 8からのべリファイデータを外部に出力する。
[0054] このように、試験モードでは、チップ内部で Pass/Failを判定せず、ベリファイデー タを外部に出力して外部のテスターによって判定が行われる。外部のテスターによつ て書き込み電圧の最適条件を見付けることができる。
[0055] CAM13は、ラッチ回路 30にラッチされた最適な書き込み電圧に関する情報を記 憶するものである。制御回路 12は、出荷後の通常モード時、 CAM13に記憶された 情報に基づいて、書き込み電圧を規定する信号を生成する。これにより最適な書き 込み電圧を用いて書き込み動作を実現できる。
[0056] 図 3にランプゲートプログラム方式の書き込み動作を説明する図である。図 3におい て、横軸はプログラム時間、縦軸はワード線電圧を示す。ィレーズ状態であるレベル 1からレベル 2に書き込みを実行する場合、ある初期電圧をゲートに印加して書き込 み、もしこの書き込みで書き込めな力つた場合、あるステップ電圧を元にゲート電圧を 昇圧して次の書き込みを実行する。この一連の動作を繰り返して書き込みを実施す る方法を一般にランプゲートプログラム方式と呼んでいる。ランプゲートプログラム方 式で用いる書き込み電圧は、複数の異なるしきい値を持つメモリセルの各レベル毎 にステップ状に増加する。
[0057] ここで、重要となってくるのが初期電圧、ステップ電圧とプログラムパルス幅である。
もし、初期電圧が高すぎた場合、書き込みが非常に早いセルが存在しているとレべ ノレ 2の分布域を超えてオーバープログラムになってしまう可能性がある。逆に初期電 圧が低すぎた場合は、書き込みが遅くなつてしまうため、書き込み時間が長くなつて しまう。
[0058] ステップ電圧についても同様に、ステップ電圧が高すぎた場合、書き込みが早くな る可能性がある力 書き込みが非常に早いセルが存在している場合には、オーバー プログラムになってしまう可能性がある。逆にステップ電圧が低すぎた場合は、書き込 みが遅くなつてしまう。プログラムパルス幅についても同様に、パルス幅が広すぎる場 合には、書き込みが深くなる傾向にあるので、オーバープログラムになる可能性があ る。また、ノ^レス幅が短すぎると書き込みが不十分のため、書き込み時間が長くなつ てしまう。このように非常に精密な書き込みを実現しなければならなレ、。そのために、 これらの条件を効率よくみつけるための書き込み方法を実施しなければならない。
[0059] 試験回路 10は、容易に最適な書き込み条件を実現するために、試験モードにェン トリーする際、レ、くつかのアドレス信号をラッチして、そのラッチされたアドレスを用い て各条件を任意に選択する。これを外部で判定することで、書き込み電圧の最適条 件を見付けることができる。通常動作時、最適な書き込み電圧を用いて書き込み動 作を行うことで、精密な書き込み動作を実現することができる。
[0060] 図 4は、試験回路 10内に設けられた LAT発生回路 20およびラッチ回路 30を示す 図である。図 4に示すように、 LAT発生回路 20は、インバータ 21乃至 26、 NAND回 路 27を含み、信号 TMENからラッチ信号 LATを生成する。ラッチ回路 30は、試験 モード時、外部から入力されたアドレス信号をラッチする回路であり、 NMOSトランジ スタ 31および 32、インバータ 33乃至 36を含む。ラッチ回路 30は、アドレス端子に接 続されている。このアドレス端子を介してアドレス信号が入力される。また、ラッチ回路 30は、アドレス数と同じ数だけ設けられており、書き込み電圧を規定する信号の種類 に応じて外部から入力された信号をラッチするよう構成されている。これによりラッチさ れる信号の数を変更することによって、書き込み電圧のバリエーションの数を増やす こと力 Sできる。
[0061] 図 5は、実施例 1によるアドレスラッチ信号を生成する際のタイミングチャートである。
試験モードにエントリーする際、ライトイネーブル信号 (WE/)を図のようにパルスす る。この信号 WE/パルスと同期させてコマンド信号（CMD)から試験モードにェント リーするためのコード（code)をそれぞれのモードに応じて書き込むことによって試験 モードにエントリーされる。例えば、 4つのサイクルで試験モードにエントリーできると すると、最後の 4サイクル目でコードを発行すると同時にレ、くつかのアドレス信号を入 力する。
[0062] 4サイクノレ目の信号 WE/の立ち上がりに応じて、チップ内部では、試験モードェン トリーを意味する信号 TMENが Highになる。インバータ 23乃至 25のディレイ分を受 けてラッチ信号 LAT力 Sパルス信号として生成される。すなわち、ラッチ信号 LATが 1 パルスされる。このラッチ信号 LATが 1パルスされることによって、トランジスタ 31を介 してアドレス信号 ADDがインバータ 34および 35からなるラッチ部分に入力され、アド レスラッチ信号 LADDが確定される。
[0063] このアドレスラッチ信号 LADDが後述する生成回路に入力されて、初期電圧、ステ ップ電圧、プログラムパルス幅などを微調整することが可能となる。また、試験モード 力、らェキジットされると、信号 TMEN力 SLowとなり、インバータ 34および 35からなるラ ツチ部分はリセットされる。
[0064] 図 6 (a)、 (b)は、書き込み電圧を規定する信号を生成する生成回路（デコード回路 ) 40および 50であり、同図（a)はアドレスラッチ信号 LADDが 2bitの場合の生成回 路、同図（b)はアドレスラッチ信号 LADDが 3bitの場合の生成回路をそれぞれ示す 。生成回路 40および 50は、書き込み電圧の初期電圧、書き込みパルス幅および書 き込み電圧のステップ幅を規定する信号を生成する。
[0065] 同図（a)に示すように、生成回路 40は、 NAND回路 41乃至 44を含み、ラッチ回路
30からのアドレスラッチ信号 LADD0、 LADD1、 LADDOB乃至 LADDIBからデコ ード信号 INIT (3 : 0)を生成する。信号 LADDOBおよび LADDIBは、ラッチ回路 3 0からのアドレスラッチ信号 LADD0および LADD1をそれぞれ反転させた信号であ る。生成回路 40は、アドレスラッチ信号 LADDが 2ビットの場合、 2入力 NAND、もし くは NORを用いると正論理信号と負論理信号を組み合わせて 4パターンのデコード 信号 INIT (3： 0)を生成できる。この信号 INIT (3： 0)を用いると例えば 4レベルの初 期電圧を生成することができる。
[0066] また、同図（b)に示すように、生成回路 50は、 NAND回路 51乃至 58を含み、ラッ チ回路 30からのアドレスラッチ信号 LADD0、 LADD1、 LADD 2, LADDOB, LA DD1B乃至 LADD2Bからデコード信号 INIT(7 : 0)を生成する。信号 LADD0B、 L ADD1B、 LADD2Bは、ラッチ回路 30からのアドレスラッチ信号 LADD0、 LADD1 および LADD2をそれぞれ反転させた信号である。このように、生成回路 50は、ラッ チ信号 LADDが 3ビットの場合は、 3入力 NAND、もしくは、 NORを用いると同様に 8パターンのデコード信号 INIT (7 : 0)を生成することができる。このデコード信号 INI T (7 : 0)に基づき、初期電圧を微調整することができる。
[0067] 次に、 WL高電圧発生回路 2について説明する。図 7は、 WL高電圧発生回路 2を 示す図である。図 7に示すように、 WL高電圧発生回路 2は、電圧制御回路 60および 内部昇圧回路 70を含む。電圧制御回路 60は、生成回路 40および 50が生成する書 き込み電圧のステップ幅を規定する信号によって所定の容量を選択するスィッチを 構成するトランジスタが制御されるものであり、 PMOSトランジスタ 61、 NMOSトラン ジスタ 62乃至 64、比較回路 65、選択トランジスタ 66乃至 69、キャパシター CAおよ び CB、キャパシター CC乃至 CC8を含む。ここでキャパシター CCn (例： CC4)の容 量は、 n X C (例： 4C)である。
[0068] 選択トランジスタ 66乃至 69は NMOSトランジスタにより構成される。キャパシター C C乃至 CC8は、選択トランジスタ 66乃至 69を介してノード N1に接続されている。分 割電圧 VPPDIVは、昇圧電圧 VPPを容量分割して生成される。この分割電圧 VPP DIVが比較回路 65の入力となる。比較回路 65は、リファレンス電圧 VREFおよび分 割電圧 VPPDIVを比較し、信号 Voutを出力する。分割電圧 VPPDIVがリファレンス 電圧 VREFより高い場合には、信号 Voutが例えば Highになり、昇圧電位が高すぎ るのでデイスチャージ動作により電圧を下降させるよう制御が行われる。
[0069] ステッププログラム方式では選択トランジスタ 66乃至 69のゲートを制御するデコー ド信号 INIT (3 : 0)がバイナリーにカウントされていき、等ステップで昇圧電圧 VPPが 上がっていく。
[0070] 図 8は書き込み電圧のパルス幅を規定する信号を生成する生成回路 80の一例で ある。生成回路 80は、書き込み電圧のパルス幅を規定する信号を生成する回路であ り、回路 81乃至 91を含む。信号 LADDOおよび信号 LADD1は、ラッチ回路 30でラ ツチされるアドレスラッチ信号である。このアドレスラッチ信号がプログラムパルス幅を 調整するトリミング信号となる。 P0乃至 P6はサブパルス信号であり、それぞれ違った 長さのパルスとして内部クロック信号によって駆動されるバイナリ-カウンタ回路（不図 示）により生成されている。回路 81乃至 84は、サブパルス信号 P0乃至 P6Bの論理を とって、 150ns乃至 300nsまでのパルス信号を生成する。
[0071] 具体的には、回路 81は信号 P0、 Pl、 P2、 P3、 P4、 P5Bおよび P6Bから 250nsの パルス信号 PULSEOBを生成する。回路 82は信号 P0、 Pl、 P2、 P3B、 P4B、 P5B および P6Bから 150nsのパルス信号 PULSE1Bを生成する。回路 83は信号 P0、 PI 、 P2、 P3、 P4B、 P5Bおよび P6Bから 200nsのパルス信号 PULSE2Bを生成する。 回路 84は信号 P0、 Pl、 P2、 P3、 P4、 P5および P6Bから 300nsのパルス信号 PUL SE3Bを生成する。回路 85はインバータ 851を含み、アドレスラッチ信号 LADD0か ら信号 LADD0Bを生成する。回路 86はインバータ 861を含み、アドレスラッチ信号 L ADD1から信号 LADD1Bを生成する。
[0072] 回路 87は N〇R回路 871およびインバータ 872を含み、信号 LADD0および信号 L ADD1から信号 PDEFAULTBを生成する。回路 88は N〇R回路 881およびインバ ータ 882を含み、信号 LADD0Bおよび信号 LADD1から信号 POPT1Bを生成する 。回路 89は N〇R回路 891およびインバータ 892を含み、信号 LADD0および信号 L ADD1B力、ら信号 POPT2Bを生成する。回路 90は N〇R回路 901およびインバータ 902を含み、信号 LADD0Bおよび信号 LADD1B力、ら信号 POPT3Bを生成する。
[0073] 回路 91は N〇R回路 911乃至 915およびインバータ 916を含み、信号 PDEFAUL TB、信号 PULSE0B、信号 ΡΟΡΤ1Β、信号 PULSE2B、信号 POP2B、信号 PUL SE3B、信号 POPT3Bおよび信号 PULSE4B力 信号 PGMPULSEを生成する。 このように、先のトリミング信号によってこれらのパルス信号がイネ一ブルになり信号 P GMPULSEとしてプログラムパルスコントローラ 4に供給される。これにより、書き込み 電圧のノ ルス幅が制御される。
[0074] 図 9は実施例 1によるプログラムシーケンスとワード線 WL電圧、ビット線 BL電圧の 関係を示す図である。試験モードではプログラム期間を信号 WE/で、ベリファイ期 間を信号 OE/で、設定している。ベリファイ動作およびプログラム動作が交互に繰り 返される。ベリファイ中は、ワード線電圧 WLは 6v、ビット線電圧 BLは 0. 7vで一定電 圧になっている。プログラム中は、ワード線電圧 WLは、 4. 5、 6、 7. 5vと一定ステツ プでランビング（Ramping)されていく。プログラム中は、ビット線電圧 BLは、 5vの一 定電圧になっている。また、ビット線 BLのプログラムパルス幅 Bは図 8で示した回路 8 0により任意に調整可能になっている。
[0075] 以上実施例 1によれば、試験モード時に外部から入力されたアドレス信号を用いて 、様々な書き込み電圧を内部で生成して、これを外部で判定することで、書き込み電 圧の最適条件を見付けることができる。通常動作時、最適な書き込み電圧を用いて 書き込み動作を行うことで、精密な書き込み動作を実現することができる。また多値フ ラッシュメモリにおいてオーバープログラムを引き起こさないように効率よく有効に書き 込み動作を実現することができる。
実施例 2
[0076] 次に、実施例 2について説明する。多値メモリを有する品種にはメモリセルのレベル 力 Sレべノレ 1、レべノレ 2、レべノレ 3、レべノレ 4と 4つ存在し、この 4つのレべノレが二つの出 力（又は入力）データを構成する。ここで、レべノレ 1、レべノレ 2、レべノレ 3、レベル 4をそ れぞれ（1 , 1)、 （0, 1)、（1 , 0)、 （0, 0)と二つの入出力データを定義する。レベル 4 のデータを書き込む時にも、レべノレ 1、レべノレ 2、レベル 3と各レベルを経てレベル 4 に到達する書き込み手法が一般的に多く使用される。この手法では、レベル 4を書き 込み予定の全てのセルに対して、まず 1st書き込みフローにてレベル 2のしきい値 Vt hまで書き込む。
[0077] 次に、 2nd書き込みフローにてレベル 3のしきい値 Vthまで書き込む。最後に、 3rd 書き込みフローにてレベル 4のしきい値 Vthまで書き込み全ての書き込み動作を終 了させる。レベル 2またはレベル 3までしか書き込む必要のなレ、メモリセルは、途中の 2nd書き込みフローまたは 3nd書き込みフローにおいては実際の書き込み動作を行 わない。このような書き込み手法を用いた半導体記憶装置として特開平 10—24138 0号記載のものが提案されている（特許文献 3)。
[0078] また、従来、ランプゲートプログラム方式の書き込み手法が提案されている。このラ ンプゲートプログラム方式では、ィレーズ状態であるレベル 1からレベル 2に書き込み を実行する場合、ある初期電圧をゲートに印加して書き込み、もしこの書き込みで書 き込めなかった場合、あるステップ電圧を元にゲート電圧を昇圧して次の書き込みを 実行する。この一連の動作を繰り返して書き込みを実施する。このようなランプゲート プログラムにつレ、ては以下のものが提案されてレ、る。
[0079] K.D.Suh et,al., "A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme , ISSCC Digest of Technical Papers, p, 128-129, Feb.1995
[0080] し力 ながら、ランプゲートプログラム方式を用いた場合、オーバープログラムを防 止するために、書き込み電圧をステップ状に増加させていき、書き込み動作とプログ ラムべリファイ動作を繰り返す必要があるため、書き込み時間が長くなつてしまうという 問題がある。
[0081] そこで、本発明は、上記問題点に鑑みなされたものであり、ランプゲートプログラム 方式で書き込み動作を行う場合でも、書き込み時間を短くできる半導体装置および データ書き込み方法を提供することを目的とする。
[0082] 図 10は実施例 2に係る半導体装置 100のブロック図である。図 10に示すように、半 導体装置 100は、 WL高電圧発生回路 2、 BL高電圧発生回路 3、プログラムパルスコ ントローラ 4、メモリセルアレイ 5、 Xデコーダ 6、 Yデコーダ 7、センスアンプ回路 8、半 IJ 定回路 101、制御回路 102を含む。なお、上記実施例と同一箇所は同一符号を付し て説明を省略する。半導体装置 100は、単独でパッケージされたフラッシュメモリ等 の半導体記憶装置であってもよいし、システム LSIのように半導体装置の一部として 組み込まれたものであってもよレ、。
[0083] WL高電圧発生回路 2は、制御回路 102から制御信号を受け、昇圧電圧 VPPを X デコーダ 6に与える。 Xデコーダ 6はメモリセルアレイ 5のメモリセルにワード線電圧を 供給する。 BL高電圧発生回路 3は、制御回路 102から制御信号を受け、昇圧電圧 V DDを Yデコーダ 7に与える。 Yデコーダ 7は、メモリセルアレイ 5のメモリセルにビット 線電圧を供給する。プログラムノ レスコントローラ 4は、制御回路 102からの制御信号 を受け、 Xデコーダ 6および Yデコーダにおける印加電圧を制御する。メモリセルァレ ィ 5はメモリセルトランジスタの配歹 lj、ワード線、ビット線等を含み、各メモリセルトランジ スタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモ リセルからのデータ力 ビット線に読み出される。プログラム或いはィレーズ時には、ヮ ード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリ セルに対する電荷注入或いは電荷抜き取りの動作を実行する。
[0084] 制御回路 102は、ロジックコントロール信号及びコマンドに基づいてステートマシン として動作し、半導体装置 100の各部の動作を制御する。制御回路 102は、メモリセ ルアレイ 5のアドレスからデータを読み出すために、メモリセルアレイ 5、 Xデコーダ 6、 γデコーダ 7等を制御する。また制御回路 102は、メモリセルアレイ 5の書き込みアド レスにデータを書き込むために、メモリセルアレイ 5、 Xデコーダ 6、 Yデコーダ 7等を 制御する。また制御回路 102は、メモリセルアレイ 5の指定された領域を所定単位で 一括消去するために、メモリセルアレイ 5、 Xデコーダ 6、 Yデコーダ 7等を制御する。
[0085] 書き込み処理は、制御回路 102が各回路を制御することで実行される。また制御回 路 102は、メモリセルに書き込まれたしきい値 Vthに応じて、ステップ状に増加する書 き込み電圧を規定する様々な制御信号を各レベル毎に生成する生成回路を含む。 また制御回路 102は、複数のレベルのうちの最後のレベルを書き込み対象とするとき 、書き込み電圧が最大電圧に達するまでは、書き込み電圧をステップ状に増加させ ながら書き込み動作を実行し、書き込み電圧が最大電圧に達した後は、他のレベル で用レ、た書き込み電圧よりもパルス幅の長レ、書き込み電圧を用レ、て書き込み動作を 実行する。また制御回路 102は、複数のレベルのうちの最後のレベルを書き込み対 象とするとき、書き込み電圧が所定の電圧に達するまでは、ベリファイ動作を行わず 書き込み電圧をステップ状に増加させながら書き込み動作を実行する。
[0086] WL高電圧発生回路 2、 BL高電圧発生回路 3、 Xデコーダ 6および Yデコーダ 7が、 メモリセルに複数のレベルのデータを書き込む書き込み回路を構成する。
[0087] センスアンプ回路 8は制御回路 102の制御の下で動作し、 Xデコーダ 6および Yデ コーダ 7による指定に応じてメモリセルアレイ 5から供給されるセルデータの電流を、 基準電流と比較することでデータが 0である力 1であるかの判定を行う。判定回路 101 は、センスアンプ回路 8からのべリファイデータを受け、パス/フェイルを判定し、判定 結果を制御回路 102に送る。
[0088] 図 11および図 12は本発明の特徴である多値メモリセルの書き込みフローを示す図 である。まず、レベル 1からレベル 2への書き込みフローを PGM2ND、レベル 2からレ ベル 3を PGM3RD、レベル 3からレベル 4を PGM4THと定義する。
[0089] 図 11はレベル 1からレベル 2への書き込みフローとレベル 2からレベル 3の書き込み フローを示す図である。図 12は、レベル 3からレベル 4への書き込みフローを示す図 である。
[0090] それぞれのフローは独立しており、独自のメモリセルの書き込み条件を持っている。
この書き込み条件は、制御回路 102によりそれぞれのフローにおけるターゲットしき い値 Vthに正確且つ速く書き込みができるように最適化されている。また、 PGM2N Dと PGM3RDのステートでは、オーバープログラムを防ぐため、書き込みパルスを一 回印加することでゲート電圧を少しずつ上げていくランプゲートプログラム方式が採 用されている。
[0091] ステップ S101で、制御回路 102はスタートと呼ばれる初期状態になる。ステップ S1 02で、制御回路 102はプログラムべリファイを行レ、、ステップ S103で、制御回路 102 はプログラムサスペンドの信号 PSPSをみて、このプログラムサスペンドの命令が実行 された時は、 STARTに戻り、書き込みコマンドを実行した直後の STARTには戻ら なレ、。ステップ S104で、制御回路 102はべリファイにおける判定がフェイルすると、ス テツプ S105で、昇圧電圧 VPPを少しだけ（lstep)上げてステップ S106に進む。
[0092] ステップ S106で、制御回路 102は昇圧電圧 VPPの昇圧回数が最大回数かどうか をみて、最大回数であればハングし、最大回数でなければステップ S107に進み、メ モリセルに書き込みを行う。ステップ S108で、制御回路 102はプログラムサスペンド 信号 PSPSが出て命令が実行された時は、ステップ S101に戻り、書き込みコマンドを 実行した直後の STARTには戻らない。ステップ S108で、制御回路 102はプロダラ ムサスペンド信号 PSPSが出ていない場合、ステップ S102に進み、プログラムベリフ アイを実行する。ステップ S103で、制御回路 102はプログラムサスペンド信号 PSPS が出ていなければ、ステップ S104に進む。ステップ S104で、制御回路 102はべリフ アイにおける判定が再度フェイルすると、上記処理を繰り返す。ステップ S104で、制 御回路 102はべリファイにおける判定がパスすると、次の PGM3RDに移る。
[0093] ステップ S201で、制御回路 102は PGM3RDのスタートと呼ばれる初期状態になる 。ステップ S202で、制御回路 102はプログラムべリファイを行う。ステップ S203で、 制御回路 102はプログラムサスペンド信号の命令が実行された時は、ステップ S201 に戻り、書き込みコマンドを実行した直後の STARTには戻らない。
[0094] ステップ S204で、制御回路 102はべリファイにおける判定がフェイルすると、ステツ プ S205で、昇圧電圧 VPPを少しだけ（lstep)上げてステップ S206に進む。ステツ プ S206で、制御回路 102は昇圧電圧 VPPの昇圧回数が最大回数がどうかをみて、 最大回数であればハングし、最大回数でなければステップ S207に進み、メモリセル に書き込みを行う。ステップ S208で、制御回路 102はプログラムサスペンド信号 PSP Sが出て命令が実行された時は、ステップ S201に戻り、書き込みコマンドを実行した 直後の STARTには戻らなレ、。
[0095] ステップ S208で、制御回路 102はプログラムサスペンド信号 PSPSが出ていない 場合、ステップ S202に進み、プログラムべリファイを実行する。ステップ S203で、制 御回路 102はプログラムサスペンド信号 PSPSが出ていなければ、ステップ S204に 進む。ステップ S204で、制御回路 102はべリファイにおける判定が再度フェイルする と、上記処理を繰り返す。ステップ S204で、制御回路 102はべリファイにおける判定 がパスすると、次の PGM4THに移る。
[0096] ステップ S301で、制御回路 102は PGM4THのスタートと呼ばれる初期状態にな る。 PGM4THのステートでは、 PGM2NDや PGM3RDと異なり多少のオーバープ ログラムは許容できるため、書き込み時間を短くする手法が使用されている。ステップ S302で、制御回路 102はプログラムべリファイを行う。ステップ S303で、制御回路 1 02はプログラムサスペンド信号の命令が実行された時は、ステップ S301に戻り、書 き込みコマンドを実行した直後の STARTには戻らなレ、。ステップ S304で、制御回 路 102は最初のベリファイにおける MATCH判定がフェイルすると、ステップ S305 に進む。ステップ S305で、フラグは 0 (初期状態）のため、ステップ S306に進み、ラン プゲートプログラムのフローに入る。
[0097] ステップ S306で、制御回路 102は昇圧電圧 VPPを少し上げてステップ S307に進 む。ステップ S307で、制御回路 102は昇圧電圧 VPPの昇圧回数が最大回数かどう かをみて、最大回数の場合、スロープログラムビットを含むためハングし、最大回数で なければステップ S308に進み、メモリセルに書き込みを行う。ステップ S309で、プロ グラムサスペンド信号 PSPSが出て命令が実行された時は、ステップ S301に戻り、書 き込みコマンドを実行した直後の STARTには戻らない。
[0098] ステップ S310で、制御回路 102は昇圧電圧 VPPが設定されている最大電圧であ るかどうかをチェックする。ステップ S310で、制御回路 102は昇圧電圧 VPPが最大 電圧でない場合、ベリファイフローには行かずに、ステップ S306に進み、再びプログ ラムフローに入る。以上のループを繰り返して、ステップ S310で、昇圧電圧 VPPが 最大電圧に到達したときに、ステップ S311ではフラグはまだ 0のためフェイルしてス テツプ S312に進み、ロングパルスフローに入る。
[0099] ステップ S313で、制御回路 102はフラグを 1にセットする。ステップ S314で、制御 回路 102は昇圧電圧 VPPを最大電圧で保持したまま、ステップ S308で、通常よりも ずっと長レ、パルスを印加して書き込み動作を実行する。長いパルスを印加した後で は、フラグは 1に設定してあるため、ステップ S311で、二度目のベリファイフローに入 る。ステップ S304で、通常はこの二度目のベリファイでパスとなり、ステップ S315に 進み、フラグを 0にセットして、全ての書き込み動作を終了させる。ステップ S304で、 二度目のべリファイがフェイルした場合は、ステップ S306に進むランプゲートプログ ラムのフローには入らずに、ステップ S314に進み、直接にロングパルスフローに入る
[0100] 以上のように、 PGM4THのステートではべリファイは最小限の回数（通常は二回） しか実行されないため、書き込み時間を大幅に削減できる。 PGM4THの初期状態 では多くのメモリセル電流が流れるためにランプゲートプログラムを実行し、ある程度 までしきい値 Vthが高くなると最大電圧を保持したまま通常よりもずっと長いパルスを 印加して書き込みを実行する。このような二段階の書き込み方法を使用することによ り複数のメモリセルの同時書き込みが可能となり、結果として書き込み時間の削減に 貢献する。
[0101] 図 13は、それぞれのステートにおける書き込み条件を制御する制御回路 102を示 す図である。制御回路 102は、カウンター回路 121、タイマー回路 124、コントロール ロジック 125、回路 126乃至 128を含む。コントローノレロジック 125ίま、信号 PGM2N D、信号 PGM3RD、信号 PGM4TH、信号 MAXVPPを受けて各レベル毎に信号 I NPUT (5 : 0)を発生する。コントロールロジック 125は、信号 INPUT (5 : 0)を書き込 み時のゲートの初期電圧としてカウンター回路 121にロードする。
[0102] カウンター回路 121は、書き込み電圧の初期電圧、ステップ幅を規定する信号を各 レベル毎に生成する回路であり、シフトレジスタ 1211乃至 1216、 NAND回路 1217 乃至 1227、 NOR回路 1228乃至 1232を含む。カウンター回路 121は、信号 STAR T力 ¾iighとなり、書き込みがスタートして、一回書き込みパルス信号 PULSEが印加さ れるごとにカウンターがインクリメントされていき、信号 COUNT (5 : 0)を生成する。信 号 COUNT (5： 0)は後述する電圧制御回路のキャパシターを選択する選択トランジ スタのゲートに入力される。これによりメモリセルトランジスタのゲートに印加される昇 圧電圧 VPPをステップ状に昇圧することができる。信号 PULSEは、信号 PGMTIM Eと同じタイミングのものである。 PGM4THのステートでは、コントロールロジック 125 に入力される信号 MAXVPPが highになると、カウンター回路 121は設定された信 号 COUNT (5： 0)のまま保持する。
[0103] タイマー回路 124は、シフトレジスタ 1241乃至 1244を含み、信号 CLK：、信号 CLK B、信号 PGM、信号 RESET、信号 RESETB力 信号 TIME (3： 0)を生成する。タ イマ一回路 124は、パルス印加毎にリセットされ、新たにカウントし直す。例えばタイ マー回路 124はパルス印加毎に 50nsの周期で信号 TIME (3 : 0)が増加する。回路 126は、書き込み電圧が最大電圧（所定の電圧）に達したことを検出する回路であり 、 NAND回路 1261および 1262、 NOR回路 1263、インバータ 1264を含み、信号 COUNT (5： 0)から信号 MAXVPPおよび信号 MAXVPPBを生成する。
[0104] 回路 127は、インバータ 1271乃至 1278を含み、信号 RESET、信号 CLK：、信号 S TART,信号 PULSE、信号 TIME (3 : 0)から信号RESETB、信号 CLKB、信号 S TARTB、信号 PULSEB、信号 TIME (3： 0) Bを生成する。回路 128は、信号 TIM E (3： 0)の任意の組み合わせで、書き込み電圧のパルス幅を規定する信号を各レべ ノレ毎 ίこ生成する回路であり、 NOR回路 1281乃至 1284、 NAND回路 1285乃至 12 89、ロジック 1290を含む。
[0105] 回路 128は、信号 TIME (2 : 0)、信号 TIME (3 : 0) B、信号 PGM2ND、信号 PG M3RD、信号 PGM4TH、信号 MAXVPP、信号 MAXVPPBから、 PGM2ND、 P GM3RD、 PGM4TH (信号 MAXVPP = LOW)、 PGM4TH (信号 MAXVPP = H IGH)のそれぞれにおいて、異なる信号 PGMTIMEを発生させる。信号 PGMTIM Eは、書き込みパルスを印加する時間を決定する信号である。それぞれのステートに おいて設定されたパルスとなる PGM4THのステートでは、信号 MAXVPP力 highに なると通常より長い時間となるようにパルスが設定される。
[0106] このように、回路 128は、複数のレベルのうちの最後のレベルを書き込み対象とする とき、回路 126で書き込み電圧が最大電圧に達したことを検出後、他のレベルで用 いた書き込み電圧よりもパルス幅の長い書き込み電圧を規定する信号を生成するの で、最後のレベルでは書き込み時間を短縮することができる。
[0107] 図 14はロジック 1290のタイミング図である。信号 VPPOKは、昇圧電圧 VPPが所 定の値に達すると Highになる信号である。信号 PGMTIMEは、信号 VPPOKが Hi ghになったとき立ち上がり、 NAND回路 1289の出力 PGMTIMEENDが Highにな つたとき立ち下がる。信号 VPPOKと信号 PGMTIMEENDを用いて書き込み電圧の パルス幅を各レベル毎に調整できる。
[0108] 図 15は生成回路 130を示す図である。生成回路 130は、制御回路 102内に設けら れている。図 15に示すように、生成回路 130は、回路 140および 150、コントローノレ ロジック 160を含む。回路 140は、インバータ 141乃至 145および NAND回路 146を 含み、信号 STARTから信号 ONESHOTを生成し、この信号 ONESHOTをラッチ 回路 150に供給する。ラッチ回路 150は、複数のレベルのうちの第 1レベルを書き込 み対象としているときのベリファイをパスしたとき（所定のタイミング）の書き込み電圧を ラッチする回路であり、 PMOSトランジスタ 151、 NMOSトランジスタ 152、インバータ 153乃至 155を含み、それぞれの書き込みステートにおいて、ベリファイをパスした時 の昇圧電圧 VPPをインバータ 153および 154力 なるラッチにセットする。ラッチ回路 は信号 COUNTの分だけ設けられている。このラッチ動作は次のステートの開示時 に、数ナノのパルスを発生させて実行する。
[0109] コントロールロジック 160は、このラッチの内容を次の書き込みステートの初期電圧 に反映させる。コントロールロジック 160は、ラッチ回路 150にラッチされた書き込み 電圧に対応した初期の書き込み電圧を決定する信号 COUNT— LATCH (5： 0)、 信号 PGM2ND、信号 PGM3RD、信号 PGM4TH、信号 MAXVPPを受けて、信 号 INPUT (5： 0)を生成する。
[0110] コントロールロジック 160は、信号〇〇11^^丁_し八丁〇11 (5 : 0)、 PGM2ND, PGM 3RD、 PGM4THを組み合わせて信号 INPUT (5 : 0)を制御する。コントロールロジ ック 160は、例えば 5. 0vにて PGM2NDが終了した時は、 PGM3RDの初期電圧を 7. 0vに設定し、 6. 0vの時は 8. Ovに設定するなどして、最適値を設定する。回路 1 21は、コントロールロジック 160からの信号 INPUT(5 : 0)を受けて、次のレベルの書 き込み電圧のステップ幅を規定する信号 COUNT (5： 0)を生成する。
[0111] このように、生成回路 130は、複数のレベルのうちの第 1レベルを書き込み対象とし ているときのベリファイがパスしたときにおける書き込み電圧をラッチするラッチ回路 1 50と、ラッチ回路 150にラッチされた書き込み電圧に対応した初期の書き込み電圧 に基づいて、第 1レベルの次の第 2レベルの書き込み電圧を規定する信号を生成す るコントロールロジック 160とを含むので、前のレベルの書き込み電圧を考慮して次の レベルの書き込み電圧を規定する信号を生成することで、デバイスの特性に応じた 書き込み動作を実現して書き込み時間を短くできる。
[0112] 図 16は、ゲート電圧を発生させる WL高電圧発生回路 2を示す図である。図 16に 示すように、 WL高電圧発生回路 2は、内部昇圧回路 201、高電圧変換回路 202、 電圧制御回路 203を含む。電圧制御回路 203は、 PMOSトランジスタ 204、 NMOS トランジスタ 205乃至 209、比較回路 210、選択トランジスタ 211乃至 216、キャパシ ター CA2および CB2、キャパシター CC乃至 CC32を含む。選択トランジスタ 211乃 至 216は NMOSトランジスタにより構成される。
[0113] 選択トランジスタ 211乃至 216のゲートは、図 13のカウンター回路 121から出力さ れる信号 COUNT (5 : 0)により制御されている。キャパシター CC乃至 CC32は、選 択トランジスタ 211乃至 216を介してノード N2に接続されている。分割電圧 VPPDIV は、昇圧電圧 VPPを容量分割して生成される。信号 COUNT (5 : 0)がインクリメント されていくことで、ノード N2に接続されるキャパシター CC乃至 CC32が選択され、分 割電位 VPPDIVの値が変化する。この分割電圧 VPPDIVが比較回路 210の入力と なる。
[0114] 比較回路 210は、リファレンス電圧 VREFおよび分割電圧 VPPDIVを比較し、信号 Voutを出力する。分割電圧 VPPDIVがリファレンス電圧 VREFより小さレ、場合には 、信号 Voutが例えば Lowになり、内部昇圧回路 201は昇圧電位 VPPを上昇させる 。このように、図 13のカウンター回路 121で生成される信号 C〇UNT (5 : 0)を選択ト ランジスタ 211乃至 216のゲートに与えることで、メモリセルトランジスタのゲートに印 加する昇圧電圧 VPPを設定された電圧まで昇圧し制御し、ランプゲートプロダラミン グを実現している。前述したように、制御回路 102により、それぞれのステートによつ て昇圧電圧 VPPの初期電圧およびランプしていく際のステップ電圧は最適化されて いる。
[0115] 図 17は、ドレイン電圧を発生させる BL高電圧発生回路 3を示す図である。同図 17 に示すように、 BL高電圧発生回路 3は、内部昇圧回路 301、高電圧変換回路 302 および 33、電圧制御回路 304を含む。電圧制御回路 304は、 PMOSトランジスタ 30 5お び 306、 NMOSトランジスタ 307乃至 311、 ]；匕車交回 312、キヤノヽ。シター CA3 および CB3を含む。分割電圧 VDDDIVは、昇圧電圧 VDDを容量分割して生成さ れる。この分割電圧 VDDDIVが比較回路 312の入力となる。比較回路 312は、リフ アレンス電圧 VREFおよび分割電圧 VDDDIVを比較し、信号 Voutを出力する。
[0116] 書き込み時間は、メモリセルトランジスタのドレインに印加されるパルスの長さによつ て決定されるため、図 13の回路 128で生成された信号 PGMTIMEによって高電圧 変換回路 303が制御され、昇圧電圧 VDDは制御される。昇圧電圧 VDDを設定され ている電圧まで昇圧し制御した後、信号 PGMTIMEが highの期間のみ書き込みド レインパルス VDDはメモリセルトランジスタのドレインに端子 313を介して印加される
[0117] 次に内部昇圧回路 201について説明する。図 18は実施例 2で使用されている内部 昇圧回路 201を示す図である。図 18に示すように、内部昇圧回路 201は、 NMOSト ランジスタ 220至 232、キャパシター 233乃至 240を含む。信号 PHI1はクロック信号 、信号 PHI2は信号 PHI1の相補信号であり、半導体装置 100の内部で生成される。 信号 PHI1および信号 PHI2は、キャパシター 233乃至 240の一方の電極に入力さ れる。
[0118] 各基本ポンプセノレ ίま、一対のキヤノくシター 233および 234、 235および 236、 237 および 238、 239および 240と、 3つの NMOSトランジスタ 220乃至 222、 223乃至 2 25、 226乃至 228、 229乃至 231を含む。最初の段の基本ポンプセルから最終段の 基本ポンプセルまで昇圧動作が繰り返され、電流の逆流を防止するためのトランジス タ 232を経て、出力から高電圧 high_voltageが出力される。なお、内部昇圧回路 3 01も同一の構成であるためここでは説明を省略する。
[0119] 図 19は図 16で使用されている高電圧変換回路 202を示す図である。図 19に示す ように、高電圧変換回路 202は、 PMOSトランジスタ 250および 251、 NMOSトラン ジスタ 252および 253、インバータ 254および 255を含む。 NMOSトランジスタ 252 および 253のゲートは電源電圧 VCCにより制御されている。入力 INPUTが Highの とき、 PMOSトランジスタ 251がオンとなり、出力 OUTPUT力 ¾iighとなる。入力 INP UTlowのとき、 PMOSトランジスタ 251がオフ、 PMOSトランジスタ 250がオンとなり、 出力 OUTPUTが lowとなる。なお、高電圧変換回路 302および 303も同じ構成であ るためここでは説明を省略する。
[0120] 次に、シフトレジスタについて説明する。図 20は図 13で使用されているシフトレジス タを示す図である。図 20に示すように、シフトレジスタ 1211は、 NMOSトランジスタ 4 01乃至 403、 PMOSトランジスタ 404、インノ ータ 405乃至 408を含む。信号 CLK が highのときに、信号 DATAが入力されると、インバータ 405および 406からなるラッ チがセットされる。信号 CLKB力 ¾iighのときに、インバータ 407および 408からなるラ ツチ力 Sセットされる。
[0121] 図 21は、ランプゲートプログラムにおける PGM2NDのタイミング図である。 PGM2 NDでは、プログラムべリファイ動作および書き込み動作が所定の回数だけ行われる 。カウンター回路 121は、信号 STARTが Lowのときに、コントロールロジック 125から の信号 INPUT (5 : 0)を取り込んで、各 PGMステージの初期電圧を設定する。ヮー ド線に印加される昇圧電圧 VPPは、設定された初期電圧からステップ状に増加して いく。信号 VPPOKは、昇圧電圧 VPPが所定の値に達すると Highとなる信号である 。信号 VPPOKが Highになると、信号 PGMTIMEENDが Highとなるまで、信号 PG MTIMEが Highとなる。信号 PGMTIMEが Highの期間、昇圧電圧 VDDがビット線 に印加される。
[0122] その後、図 13のタイマー回路 124力 所定のクロック分だけカウントしたことを、図 1 3の回路 128の N〇R回路 1281乃至 1284力 S検出し、 Highの信号を出力すると、信 号 PGM2NDを受けている NAND回路 1285がはじめて Lowを出力する。すると、 最終段の NAND回路 1289の出力 PGMTIMEENDがはじめて Highとなると、信号 PGMTIMEは Lowとなり、ドレインパルス印加は終了する。
[0123] 次の PGM3RDに移り、信号 STARTが High力、ら Lowにかわると、信号 ONESHO Tが Highとなり、信号 COUNT (5 : 0)が各ラッチ回路 150のインバータ 153および 1 54にラッチされる。これによりベリファイをパスしたときの書き込み電圧をラッチさせる ことができ、コントロールロジック 160は、このラッチの内容を次の書き込みステートの 初期電圧に反映させる。これによりデバイス特性に応じた書き込みを実現することが できる。
[0124] 図 22は、ランプゲートプログラムにおける PGM4THのタイミング図である。プログラ ムベリファイ動作を 1回行う。最初のベリファイにおける MATCH判定がフェイルする と、ランプゲートプログラムのフローに入り、昇圧電圧 VPPを少し昇圧する。カウンタ 一回路 121は、信号 STARTが Lowのときに、コントロールロジック 125からの信号 I NPUT (5 : 0)を取り込んで、各 PGMステージの初期電圧を設定する。ワード線に印 加される昇圧電圧 VPPは、設定された初期電圧からステップ状に増加してレ、く。
[0125] 信号 PGMTIMEが Highの期間、昇圧電圧 VDDがビット線に印加される。その後 、図 13のタイマー回路 124力 所定のクロック分だけカウントしたことを、図 13の回路 128の NOR回路 1281乃至 1284力 S検出し、 Highの信号を出力すると、信号 PGM4 THおよび信号 MAXVPPBを受けている NAND回路 1287が Lowを出力する。す ると、最終段の NAND回路 1289の出力 PGMTIMEENDが Highとなると、信号 P GMTIMEは Lowとなり、ドレインパルス印加は終了する。
[0126] 昇圧電圧 VPPが設定されている最大電圧 MAXVPPに到達したときに、昇圧電圧 VPPを最大電圧で保持したまま、通常よりもずっと長レ、パルスを印加して書き込み動 作を実行する。信号 PGMTIMEが Highの期間、昇圧電圧 VDDがビット線に印加さ れる。その後、図 13のタイマー回路 124が、所定のクロック分だけカウントしたことを、 図 13の回路 128の NOR回路 1281乃至 1284力検出し、 Highの信号を出力すると 、信号 PGM4THおよび信号 MAXVPPを受けている NAND回路 1288が Lowを出 力する。すると、最終段の NAND回路 1289の出力 PGMTIMEENDが Highとなる と、信号 PGMTIMEは Lowとなり、ドレインパルス印加は終了する。二度目のベリフ アイフローでパスとなると、全ての書き込み動作を終了させる。
[0127] 以上のように、 PGM4THのステートではべリファイは最小限の回数（通常は二回） しか実行されないため、書き込み時間を大幅に削減できる。 PGM4THの初期状態 では多くのメモリセル電流が流れるためにランプゲートプログラムを実行し、ある程度 までしきい値 Vthが高くなると最大電圧を保持したまま通常よりもずっと長いパルスを 印加して書き込みを実行する。このような二段階の書き込み方法を使用することによ り複数のメモリセルの同時書き込みが可能となり、結果として書き込み時間の削減に 貢献する。
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に 限定されるものではなぐ請求の範囲に記載された本発明の要旨の範囲内において 、種々の変形、変更が可能である。

Claims

請求の範囲
[1] 試験モード時、外部から入力された信号をラッチするラッチ回路と、
前記ラッチ回路にラッチされた信号に応じて、メモリセルへの書き込み時に用いる 書き込み電圧を規定する信号を生成する生成回路と
を含む半導体装置。
[2] 前記生成回路は、前記書き込み電圧の初期電圧を規定する信号を生成する回路を 含む請求項 1記載の半導体装置。
[3] 前記生成回路は、前記書き込み電圧のパルス幅を規定する信号を生成する回路を 含む請求項 1記載の半導体装置。
[4] 前記生成回路は、前記書き込み電圧がステップ状に増加する書き込み電圧である場 合、前記書き込み電圧のステップ幅を規定する信号を生成する回路を含む請求項 1 記載の半導体装置。
[5] 前記生成回路は、前記書き込み電圧がステップ状に増加する書き込み電圧である場 合、前記書き込み電圧のステップ幅を規定する信号を生成する回路を含み、 前記半導体装置は更に、前記回路が生成する書き込み電圧のステップ幅を規定 する信号によって所定の容量を選択するスィッチを制御する電圧制御回路を含む請 求項 1記載の半導体装置。
[6] 前記ラッチ回路は、所定のアドレス端子に接続され、
前記外部から入力された信号は、前記アドレス端子を介して入力されたアドレス信 号である請求項 1記載の半導体装置。
[7] 前記半導体装置は更に、試験モード時、所定のベリファイ期間に前記メモリセルから 読み出したセルデータからベリファイデータを出力するセンスアンプ回路と、 前記センスアンプ回路からのベリファイデータを外部に出力する出力回路とを含む 請求項 1記載の半導体装置。
[8] 前記半導体装置は更に、前記ラッチ回路にラッチされた信号を用いて、複数のリファ レンスセルの中から所定のベリファイ動作時に用いるリファレンスセルを選択するリフ アレンス回路を含む請求項 1記載の半導体装置。
[9] 前記ラッチ回路は、前記書き込み電圧を規定する信号の種類に応じて、前記外部か ら入力された信号をラッチするよう構成されている請求項 1記載の半導体装置。
[10] 前記半導体装置は更に、前記ラッチ回路にラッチされた信号を記憶する不揮発性の メモリを含む請求項 1記載の半導体装置。
[11] 前記半導体装置は更に、前記ラッチ回路にラッチされた信号を記憶する不揮発性の メモリと、
前記不揮発性のメモリに記憶された信号に基づレ、て、前記書き込み電圧を規定す る信号を生成する制御回路とを含む請求項 1記載の半導体装置。
[12] 前記メモリセルは、複数の異なるしきい値を持つメモリセルである請求項 1記載の半 導体装置。
[13] 前記書き込み電圧は、複数の異なるしきい値を持つメモリセルの各レベル毎にステツ プ状に増加する書き込み電圧である請求項 1記載の半導体装置。
[14] 試験モード時、外部から入力された信号をラッチするステップと、
前記ラッチされた信号を用いてメモリセルへの書き込み時に用いる書き込み電圧を 規定する信号を生成する生成ステップと
を含む半導体装置の試験方法。
[15] 前記生成ステップは、前記書き込み電圧の初期電圧を規定する信号を生成するステ ップを含む請求項 14記載の半導体装置の試験方法。
[16] 前記生成ステップは、前記書き込み電圧のパルス幅を規定する信号を生成するステ ップを含む請求項 14記載の半導体装置の試験方法。
[17] 前記生成ステップは、前記書き込み電圧のステップ幅を規定する信号を生成するス テツプを含む請求項 14記載の半導体装置の試験方法。
[18] 複数の異なるしきレ、値を持つメモリセルに複数のレベルのデータを書き込む書き込 み回路と、
ステップ状に増加する書き込み電圧を規定する信号を前記各レベル毎に生成する 生成回路と
を含む半導体装置。
[19] 前記生成回路は、前記書き込み電圧のステップ幅を規定する信号を前記各レベル 毎に生成する回路を含む請求項 18記載の半導体装置。
[20] 前記生成回路は、前記書き込み電圧のパルス幅を規定する信号を前記各レベル毎 に生成する回路を含む請求項 18記載の半導体装置。
[21] 前記生成回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とすると き、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を規定す る信号を生成する回路を含む請求項 18記載の半導体装置。
[22] 前記半導体装置は更に、前記書き込み電圧が所定の電圧に達したことを検出する 検出回路を含み、
前記生成回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とする とき、前記検出回路で前記書き込み電圧が所定の電圧に達したことを検出後、他の レベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を規定する信号を 生成する回路を含む請求項 18記載の半導体装置。
[23] 前記生成回路は、前記複数のレベルのうちの第 1レベルを書き込み対象としていると き、所定のタイミングにおける書き込み電圧をラッチするラッチ回路と、
前記ラッチ回路にラッチされた書き込み電圧に対応した初期の書き込み電圧に基 づいて、前記第 1レベルの次の第 2レベルの書き込み電圧を規定する信号を生成す る回路とを含む請求項 18記載の半導体装置。
[24] 前記所定のタイミングは、前記第 1レベルに対する所定のプログラムべリファイをパス したタイミングである請求項 23記載の半導体装置。
[25] 前記生成回路は、前記書き込み回路を制御する制御回路である請求項 18から請求 項 24のレ、ずれか一項に記載の半導体装置。
[26] 異なる複数のレベルのデータを多値メモリセルに書き込む書き込み回路と、
前記書き込み回路を制御し、前記複数のレベルのうちの最後のレベルを書き込み 対象とするとき、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電 圧を用いて書き込み動作を実行する制御回路と
を含む半導体装置。
[27] 異なる複数のレベルのデータを多値メモリセルに書き込む書き込み回路と、
前記書き込み回路を制御し、前記複数のレベルのうちの最後のレベルを書き込み 対象とするとき、書き込み電圧が所定の電圧に達するまでは、ベリファイ動作を行わ ず前記書き込み電圧をステップ状に増加させながら書き込み動作を実行する制御回 路と
を含む半導体装置。
[28] 前記半導体装置は更に、前記書き込み電圧が所定の電圧に達したことを検出する 検出回路を含み、
前記制御回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とする とき、前記書き込み電圧が所定の電圧に達するまでは、前記書き込み電圧をステツ プ状に増加させながら書き込み動作を実行し、前記書き込み電圧が所定の電圧に 達した後は、他のレベルで用いた書き込み電圧よりもノ^レス幅の長い書き込み電圧 を用いて書き込み動作を実行する請求項 26記載の半導体装置。
[29] 複数の異なるしきレ、値を持つメモリセルに複数のレベルのデータを書き込む書き込 み回路と、
前記書き込み回路を制御し、前記複数のレベルのうちの第 1レベルを書き込み対 象として書き込み電圧をステップ状に増加させながら第 1の書き込み動作を実行し、 前記第 1の書き込み動作を実行しながら所定のタイミングにおける書き込み電圧を記 憶し、前記第 1レベルの次の第 2レベルを書き込み対象として前記記憶した書き込み 電圧に対応した初期の書き込み電圧をステップ状に増加させながら第 2の書き込み 動作を行う制御回路と
を含む半導体装置。
[30] 前記半導体装置は、前記所定タイミングにおける書き込み電圧をラッチするラッチ回 路を含む請求項 29記載の半導体装置。
[31] 前記所定のタイミングは、前記第 1レベルに対する所定のプログラムべリファイをパス したタイミングである請求項 29記載の半導体装置。
[32] 前記半導体装置は、半導体記憶装置である請求項 13記載の半導体装置。
[33] 多値メモリセルの複数のレベルのうちの第 1レベルを書き込み対象として書き込み電 圧をステップ状に増加させながら書き込みを行う第 1ステップと、
前記第 1ステップにおける所定のタイミングの書き込み電圧を記憶する第 2ステップ と、 前記第 1レベルの次の第 2レベルを書き込み対象として前記第 2ステップで記憶し た書き込み電圧に対応した初期の書き込み電圧をステップ状に増加させながら書き 込みを行う第 3ステップと
を含むデータ書き込み方法。
[34] 多値メモリセルの複数のレベルのうちの最後のレベル以外のレベルを書き込み対象 として書き込み電圧をステップ状に増加させながら書き込みを行う第 1ステップと、 前記複数のレベルのうち最後のレベルを書き込み対象として前記第 1ステップで用 いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込みを行う第 2ス テツプと、
を含むデータ書き込み方法。
[35] 多値メモリセルの複数のレベルのうちの最後のレベル以外のレベルを書き込み対象 として書き込み電圧をステップ状に増加させながら書き込みを行う第 1ステップと、 前記複数のレベルのうち最後のレベルを書き込み対象として、書き込み電圧が所 定の電圧に達するまでは、ベリファイ動作を行わず前記書き込み電圧をステップ状に 増加させながら書き込みを行う第 2ステップと
を含むデータ書き込み方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011108307A (ja) * 2009-11-16 2011-06-02 Renesas Electronics Corp 不揮発性半導体記憶装置
US9508421B2 (en) 2014-12-17 2016-11-29 Fujitsu Limited Memory device, storage apparatus and method for diagnosing slow memory cells

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2006001057A1 (ja) * 2004-06-25 2006-01-05 Spansion Llc 電圧制御回路および半導体装置
US7372732B2 (en) * 2005-11-23 2008-05-13 Macronix International Co., Ltd. Pulse width converged method to control voltage threshold (Vt) distribution of a memory cell
CN103280239B (zh) * 2006-05-12 2016-04-06 苹果公司 存储设备中的失真估计和消除
WO2007132456A2 (en) 2006-05-12 2007-11-22 Anobit Technologies Ltd. Memory device with adaptive capacity
KR101202537B1 (ko) 2006-05-12 2012-11-19 애플 인크. 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩
WO2008026203A2 (en) * 2006-08-27 2008-03-06 Anobit Technologies Estimation of non-linear distortion in memory devices
WO2008053472A2 (en) * 2006-10-30 2008-05-08 Anobit Technologies Ltd. Reading memory cells using multiple thresholds
KR100780773B1 (ko) * 2006-11-03 2007-11-30 주식회사 하이닉스반도체 플래시 메모리소자의 프로그램 시작 바이어스 설정방법 및이를 이용한 프로그램 방법
US7924648B2 (en) * 2006-11-28 2011-04-12 Anobit Technologies Ltd. Memory power and performance management
US8151163B2 (en) 2006-12-03 2012-04-03 Anobit Technologies Ltd. Automatic defect management in memory devices
US7900102B2 (en) 2006-12-17 2011-03-01 Anobit Technologies Ltd. High-speed programming of memory devices
US7609559B2 (en) * 2007-01-12 2009-10-27 Micron Technology, Inc. Word line drivers having a low pass filter circuit in non-volatile memory device
US8151166B2 (en) 2007-01-24 2012-04-03 Anobit Technologies Ltd. Reduction of back pattern dependency effects in memory devices
US7751240B2 (en) * 2007-01-24 2010-07-06 Anobit Technologies Ltd. Memory device with negative thresholds
CN101715595A (zh) 2007-03-12 2010-05-26 爱诺彼得技术有限责任公司 存储器单元读取阈的自适应估计
US8001320B2 (en) 2007-04-22 2011-08-16 Anobit Technologies Ltd. Command interface for memory devices
US8234545B2 (en) 2007-05-12 2012-07-31 Apple Inc. Data storage with incremental redundancy
WO2008139441A2 (en) 2007-05-12 2008-11-20 Anobit Technologies Ltd. Memory device with internal signal processing unit
US7925936B1 (en) 2007-07-13 2011-04-12 Anobit Technologies Ltd. Memory device with non-uniform programming levels
US8259497B2 (en) 2007-08-06 2012-09-04 Apple Inc. Programming schemes for multi-level analog memory cells
KR100908560B1 (ko) * 2007-08-06 2009-07-21 주식회사 하이닉스반도체 플래시 메모리 소자의 프로그램 방법
US8005995B2 (en) * 2007-08-16 2011-08-23 Micron Technology, Inc. Command interface systems and methods
US8174905B2 (en) 2007-09-19 2012-05-08 Anobit Technologies Ltd. Programming orders for reducing distortion in arrays of multi-level analog memory cells
US8068360B2 (en) 2007-10-19 2011-11-29 Anobit Technologies Ltd. Reading analog memory cells using built-in multi-threshold commands
WO2009050703A2 (en) 2007-10-19 2009-04-23 Anobit Technologies Data storage in analog memory cell arrays having erase failures
US8000141B1 (en) 2007-10-19 2011-08-16 Anobit Technologies Ltd. Compensation for voltage drifts in analog memory cells
WO2009063450A2 (en) 2007-11-13 2009-05-22 Anobit Technologies Optimized selection of memory units in multi-unit memory devices
US8225181B2 (en) 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
US8209588B2 (en) 2007-12-12 2012-06-26 Anobit Technologies Ltd. Efficient interference cancellation in analog memory cell arrays
US8085586B2 (en) 2007-12-27 2011-12-27 Anobit Technologies Ltd. Wear level estimation in analog memory cells
US8156398B2 (en) 2008-02-05 2012-04-10 Anobit Technologies Ltd. Parameter estimation based on error correction code parity check equations
US7924587B2 (en) * 2008-02-21 2011-04-12 Anobit Technologies Ltd. Programming of analog memory cells using a single programming pulse per state transition
US8230300B2 (en) 2008-03-07 2012-07-24 Apple Inc. Efficient readout from analog memory cells using data compression
US8400858B2 (en) 2008-03-18 2013-03-19 Apple Inc. Memory device with reduced sense time readout
US8059457B2 (en) 2008-03-18 2011-11-15 Anobit Technologies Ltd. Memory device with multiple-accuracy read commands
US8498151B1 (en) 2008-08-05 2013-07-30 Apple Inc. Data storage in analog memory cells using modified pass voltages
US7924613B1 (en) 2008-08-05 2011-04-12 Anobit Technologies Ltd. Data storage in analog memory cells with protection against programming interruption
US8169825B1 (en) 2008-09-02 2012-05-01 Anobit Technologies Ltd. Reliable data storage in analog memory cells subjected to long retention periods
US8949684B1 (en) 2008-09-02 2015-02-03 Apple Inc. Segmented data storage
US8482978B1 (en) 2008-09-14 2013-07-09 Apple Inc. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8000135B1 (en) 2008-09-14 2011-08-16 Anobit Technologies Ltd. Estimation of memory cell read thresholds by sampling inside programming level distribution intervals
US8239734B1 (en) 2008-10-15 2012-08-07 Apple Inc. Efficient data storage in storage device arrays
US8261159B1 (en) 2008-10-30 2012-09-04 Apple, Inc. Data scrambling schemes for memory devices
US8208304B2 (en) 2008-11-16 2012-06-26 Anobit Technologies Ltd. Storage at M bits/cell density in N bits/cell analog memory cell devices, M>N
US8397131B1 (en) 2008-12-31 2013-03-12 Apple Inc. Efficient readout schemes for analog memory cell devices
US8248831B2 (en) 2008-12-31 2012-08-21 Apple Inc. Rejuvenation of analog memory cells
US8924661B1 (en) 2009-01-18 2014-12-30 Apple Inc. Memory system including a controller and processors associated with memory devices
US8228701B2 (en) 2009-03-01 2012-07-24 Apple Inc. Selective activation of programming schemes in analog memory cell arrays
US8832354B2 (en) 2009-03-25 2014-09-09 Apple Inc. Use of host system resources by memory controller
US8259506B1 (en) 2009-03-25 2012-09-04 Apple Inc. Database of memory read thresholds
US8238157B1 (en) 2009-04-12 2012-08-07 Apple Inc. Selective re-programming of analog memory cells
US8479080B1 (en) 2009-07-12 2013-07-02 Apple Inc. Adaptive over-provisioning in memory systems
US8495465B1 (en) 2009-10-15 2013-07-23 Apple Inc. Error correction coding over multiple memory pages
US8677054B1 (en) 2009-12-16 2014-03-18 Apple Inc. Memory management schemes for non-volatile memory devices
US8694814B1 (en) 2010-01-10 2014-04-08 Apple Inc. Reuse of host hibernation storage space by memory controller
US8677203B1 (en) 2010-01-11 2014-03-18 Apple Inc. Redundant data storage schemes for multi-die memory systems
US8694853B1 (en) 2010-05-04 2014-04-08 Apple Inc. Read commands for reading interfering memory cells
US8572423B1 (en) 2010-06-22 2013-10-29 Apple Inc. Reducing peak current in memory systems
US8595591B1 (en) 2010-07-11 2013-11-26 Apple Inc. Interference-aware assignment of programming levels in analog memory cells
US9104580B1 (en) 2010-07-27 2015-08-11 Apple Inc. Cache memory for hybrid disk drives
US8645794B1 (en) 2010-07-31 2014-02-04 Apple Inc. Data storage in analog memory cells using a non-integer number of bits per cell
US8856475B1 (en) 2010-08-01 2014-10-07 Apple Inc. Efficient selection of memory blocks for compaction
US8694854B1 (en) 2010-08-17 2014-04-08 Apple Inc. Read threshold setting based on soft readout statistics
US9021181B1 (en) 2010-09-27 2015-04-28 Apple Inc. Memory management for unifying memory cell conditions by using maximum time intervals
KR101893864B1 (ko) * 2012-02-06 2018-08-31 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 프로그램 방법과 이를 이용하는 데이터 처리 시스템
US9378822B2 (en) * 2014-05-17 2016-06-28 Elite Semiconductor Memory Technology Inc. Method for programming selected memory cells in nonvolatile memory device and nonvolatile memory device thereof
US10712487B2 (en) * 2015-10-15 2020-07-14 Zeon Corporation Phase difference film and production method for the same
JP2021149997A (ja) 2020-03-23 2021-09-27 キオクシア株式会社 メモリシステム
KR20220126833A (ko) * 2021-03-09 2022-09-19 삼성전자주식회사 데이터 클럭의 동기화를 연장하는 메모리 장치의 동작 방법, 및 메모리 장치를 포함하는 전자 장치의 동작 방법
US11556416B2 (en) 2021-05-05 2023-01-17 Apple Inc. Controlling memory readout reliability and throughput by adjusting distance between read thresholds
US11847342B2 (en) 2021-07-28 2023-12-19 Apple Inc. Efficient transfer of hard data and confidence levels in reading a nonvolatile memory
CN114267395B (zh) * 2021-11-19 2023-06-02 成都博尔微晶科技有限公司 编程脉宽调节电路、调节方法、编程电路及快闪存储器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06131879A (ja) * 1992-10-20 1994-05-13 Hitachi Ltd 半導体記憶装置
JPH07169284A (ja) * 1993-12-13 1995-07-04 Toshiba Corp 不揮発性半導体記憶装置
JPH08329694A (ja) * 1995-03-29 1996-12-13 Toshiba Corp 不揮発性半導体記憶装置
JPH09180481A (ja) * 1995-12-11 1997-07-11 Samsung Electron Co Ltd 不揮発性半導体メモリにおける高電圧発生方法と高電圧レベルの最適化回路及び最適化方法
JPH11134879A (ja) * 1997-10-30 1999-05-21 Toshiba Corp 不揮発性半導体記憶装置
JPH11283399A (ja) * 1998-03-30 1999-10-15 Hitachi Ltd 不揮発性半導体記憶装置およびその試験方法
JP2002184190A (ja) * 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
JP2004094987A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd 不揮発性半導体記憶装置及びデータ書き込み方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03237692A (ja) * 1990-02-13 1991-10-23 Fujitsu Ltd 不揮発性多値記憶装置
US5257225A (en) * 1992-03-12 1993-10-26 Micron Technology, Inc. Method for programming programmable devices by utilizing single or multiple pulses varying in pulse width and amplitude
US5555204A (en) * 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
US5682346A (en) * 1995-03-29 1997-10-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having suitable writing efficiency
WO1996041346A1 (en) * 1995-06-07 1996-12-19 Macronix International Co., Ltd. Automatic programming algorithm for page mode flash memory with variable programming pulse height and pulse width
JP3341558B2 (ja) 1995-12-28 2002-11-05 松下電工株式会社 片口金蛍光灯ソケット
DE69702256T2 (de) * 1996-06-24 2001-01-18 Advanced Micro Devices Inc Verfahren für einen merhfachen, bits pro zelle flash eeprom, speicher mit seitenprogrammierungsmodus und leseverfahren
JP3930074B2 (ja) * 1996-09-30 2007-06-13 株式会社ルネサステクノロジ 半導体集積回路及びデータ処理システム
JP3159105B2 (ja) * 1997-02-21 2001-04-23 日本電気株式会社 不揮発性半導体記憶装置及びその書込方法
US5991201A (en) * 1998-04-27 1999-11-23 Motorola Inc. Non-volatile memory with over-program protection and method therefor
JP2001067884A (ja) * 1999-08-31 2001-03-16 Hitachi Ltd 不揮発性半導体記憶装置
JP4413406B2 (ja) * 2000-10-03 2010-02-10 株式会社東芝 不揮発性半導体メモリ及びそのテスト方法
JP2002197880A (ja) 2000-12-27 2002-07-12 Sharp Corp 不揮発性半導体記憶装置
US6400624B1 (en) * 2001-02-26 2002-06-04 Advanced Micro Devices, Inc. Configure registers and loads to tailor a multi-level cell flash design
JP3908957B2 (ja) 2002-01-24 2007-04-25 シャープ株式会社 不揮発性半導体メモリ装置
JP4040405B2 (ja) * 2002-09-20 2008-01-30 富士通株式会社 不揮発性半導体記憶セルの制御方法、および不揮発性半導体記憶装置
US7170793B2 (en) * 2004-04-13 2007-01-30 Sandisk Corporation Programming inhibit for non-volatile memory

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06131879A (ja) * 1992-10-20 1994-05-13 Hitachi Ltd 半導体記憶装置
JPH07169284A (ja) * 1993-12-13 1995-07-04 Toshiba Corp 不揮発性半導体記憶装置
JPH08329694A (ja) * 1995-03-29 1996-12-13 Toshiba Corp 不揮発性半導体記憶装置
JPH09180481A (ja) * 1995-12-11 1997-07-11 Samsung Electron Co Ltd 不揮発性半導体メモリにおける高電圧発生方法と高電圧レベルの最適化回路及び最適化方法
JPH11134879A (ja) * 1997-10-30 1999-05-21 Toshiba Corp 不揮発性半導体記憶装置
JPH11283399A (ja) * 1998-03-30 1999-10-15 Hitachi Ltd 不揮発性半導体記憶装置およびその試験方法
JP2002184190A (ja) * 2000-12-11 2002-06-28 Toshiba Corp 不揮発性半導体記憶装置
JP2004094987A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd 不揮発性半導体記憶装置及びデータ書き込み方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011108307A (ja) * 2009-11-16 2011-06-02 Renesas Electronics Corp 不揮発性半導体記憶装置
US9508421B2 (en) 2014-12-17 2016-11-29 Fujitsu Limited Memory device, storage apparatus and method for diagnosing slow memory cells

Also Published As

Publication number Publication date
US7184338B2 (en) 2007-02-27
JPWO2006025083A1 (ja) 2008-07-31
KR100928738B1 (ko) 2009-11-27
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