JPH08329694A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH08329694A JPH08329694A JP7257996A JP7257996A JPH08329694A JP H08329694 A JPH08329694 A JP H08329694A JP 7257996 A JP7257996 A JP 7257996A JP 7257996 A JP7257996 A JP 7257996A JP H08329694 A JPH08329694 A JP H08329694A
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Abstract
(57)【要約】
【課題】ベリファイにおいて高速で最適な書き込み、狭
い閾値分布を達成する。 【解決手段】書き込み制御回路11は、全てのメモリセル
に正確なデータが書き込まれていない場合に、再書き込
みを指示する制御信号Ｐ，Ｃを出力する。ループカウン
タ12は、書き込みの回数を示す出力信号Ｎｉを出力す
る。書き込み電圧制御回路14は、出力信号Ｎｉを受け、
書き込み回数が増えるに従って書き込み電圧ＶＰＰを次
第に上昇させ、かつ、書き込み電圧ＶＰＰが上限（最大
値）になった後には、書き込み電圧を最大値に維持する
ように、昇圧回路15を制御する。タイマ13は、出力信号
Ｎｉを受け、書き込み電圧ＶＰＰが上限になった後に
は、書き込み回数が増えるに従って書き込み時間を次第
に長く設定する。
い閾値分布を達成する。 【解決手段】書き込み制御回路11は、全てのメモリセル
に正確なデータが書き込まれていない場合に、再書き込
みを指示する制御信号Ｐ，Ｃを出力する。ループカウン
タ12は、書き込みの回数を示す出力信号Ｎｉを出力す
る。書き込み電圧制御回路14は、出力信号Ｎｉを受け、
書き込み回数が増えるに従って書き込み電圧ＶＰＰを次
第に上昇させ、かつ、書き込み電圧ＶＰＰが上限（最大
値）になった後には、書き込み電圧を最大値に維持する
ように、昇圧回路15を制御する。タイマ13は、出力信号
Ｎｉを受け、書き込み電圧ＶＰＰが上限になった後に
は、書き込み回数が増えるに従って書き込み時間を次第
に長く設定する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に関する。特に不揮発性半導体メモリ装置のデータ書
き込みの高速化及び最適化をするための書き込み系制御
回路に関する。
置に関する。特に不揮発性半導体メモリ装置のデータ書
き込みの高速化及び最適化をするための書き込み系制御
回路に関する。
【０００２】
【従来の技術】従来、例えば電気的に書き込み及び消去
が可能なスタックゲート型の不揮発性半導体メモリ装置
には、ビット毎ベリファイ方式が採用されている。ビッ
ト毎ベリファイ方式においては、メモリセルにデータの
書き込みを行った後に、ビット毎に書き込みが終了した
かどうかを検証し、書き込みの終了したッビットに対し
ては再書き込み動作を禁止し、書き込みが不完全なビッ
ト（メモリセルと同意）にのみ再書き込み動作を実行す
る。全ビットに対してデータの書き込みが終了するまで
書き込みと検証を繰り返すことにより、ビット毎の書き
込みの速さの違いに応じて最適な書き込みが実現でき
る。
が可能なスタックゲート型の不揮発性半導体メモリ装置
には、ビット毎ベリファイ方式が採用されている。ビッ
ト毎ベリファイ方式においては、メモリセルにデータの
書き込みを行った後に、ビット毎に書き込みが終了した
かどうかを検証し、書き込みの終了したッビットに対し
ては再書き込み動作を禁止し、書き込みが不完全なビッ
ト（メモリセルと同意）にのみ再書き込み動作を実行す
る。全ビットに対してデータの書き込みが終了するまで
書き込みと検証を繰り返すことにより、ビット毎の書き
込みの速さの違いに応じて最適な書き込みが実現でき
る。
【０００３】このようなビット毎ベリファイ方式は、全
てのデータを所定のメモリセルに書き込んだ後におい
て、同一のデータが書き込まれた各々のメモリセルのし
きい電圧の分布の幅を狭くする手段として知られている
ものである。なお、ビット毎ベリファイ方式に関して
は、例えば1990 Syposium on VLSI Circuit （105 〜10
6ページ）に詳細に記載されている。
てのデータを所定のメモリセルに書き込んだ後におい
て、同一のデータが書き込まれた各々のメモリセルのし
きい電圧の分布の幅を狭くする手段として知られている
ものである。なお、ビット毎ベリファイ方式に関して
は、例えば1990 Syposium on VLSI Circuit （105 〜10
6ページ）に詳細に記載されている。
【０００４】また、ベリファイ時に書き込み回数の増加
に合わせて書き込み電圧を段階的に上昇させる方式が考
えられた。この方式は、ビット毎ベリファイ方式と共に
用いられ、メモリセルに与える電圧ストレスを少なくし
ながらデータの書き込みを全ビットに対してなるべく短
い時間で完了させようという技術である。（例えば、特
願平６−１４７９１８号（特願平５−１５８３８６に基
づく優先権主張）を参照）。
に合わせて書き込み電圧を段階的に上昇させる方式が考
えられた。この方式は、ビット毎ベリファイ方式と共に
用いられ、メモリセルに与える電圧ストレスを少なくし
ながらデータの書き込みを全ビットに対してなるべく短
い時間で完了させようという技術である。（例えば、特
願平６−１４７９１８号（特願平５−１５８３８６に基
づく優先権主張）を参照）。
【０００５】しかし、このようにベリファイ時において
段階的に上昇させる書き込み電圧に関し、これを無制限
に上昇させることはできない。なぜなら、書き込み電圧
の上限値は、メモリセルまたは周辺回路を構成するトラ
ンジスタの、ゲート酸化膜の耐圧または接合耐圧によっ
て決定されるからである。よって、書き込み電圧が最大
（上限値）になった時点の書き込み動作においてもデー
タの書き込みが完全に達成されないメモリセルが存在す
る恐れがある。このようなメモリセルについては、その
後、データの書き込みが完了するまで再書き込み動作を
繰り返し適当回数だけ行う。
段階的に上昇させる書き込み電圧に関し、これを無制限
に上昇させることはできない。なぜなら、書き込み電圧
の上限値は、メモリセルまたは周辺回路を構成するトラ
ンジスタの、ゲート酸化膜の耐圧または接合耐圧によっ
て決定されるからである。よって、書き込み電圧が最大
（上限値）になった時点の書き込み動作においてもデー
タの書き込みが完全に達成されないメモリセルが存在す
る恐れがある。このようなメモリセルについては、その
後、データの書き込みが完了するまで再書き込み動作を
繰り返し適当回数だけ行う。
【０００６】しかしながら、上記上限の書き込み電圧が
再び同じ書き込み時間でもって繰り返し再書き込み動作
が行われることになるので、書き込みにくいメモリセル
へのデータの書き込みが完全になるまでの再書き込み動
作の繰り返し回数が増加する。再書き込み動作の繰り返
し回数が増加すれば当然その分のベリファイ時間及び書
き込みのための昇圧時間が増大する。このような現象は
メモリシステム全体の書き込み時間を長くし、消費電力
を増大させる。
再び同じ書き込み時間でもって繰り返し再書き込み動作
が行われることになるので、書き込みにくいメモリセル
へのデータの書き込みが完全になるまでの再書き込み動
作の繰り返し回数が増加する。再書き込み動作の繰り返
し回数が増加すれば当然その分のベリファイ時間及び書
き込みのための昇圧時間が増大する。このような現象は
メモリシステム全体の書き込み時間を長くし、消費電力
を増大させる。
【０００７】また、この他の問題として、プロセス上の
ばらつきがメモリセル全体の書き込み特性に影響し、チ
ップ毎に書き込み特性が偏向することが考えられる。こ
こでいうプロセス上のばらつきとは、例えば、フローテ
ィングゲートを有するメモリセルを構成するゲート絶縁
膜の厚さが１つのウェハ内で微妙に偏る場合が考えられ
る。あるいは、メモリセルトランジスタのチャネルの長
さと幅がチップ間でばらつく場合がある。書き込み電圧
をメモリセル内に伝達するには、制御ゲートとフローテ
ィングゲートとの間のゲート絶縁膜、フローティングゲ
ートと基板との間のゲート絶縁膜の両者にそれぞれ形成
されるキャパシタのカップリング現象が伴うので、メモ
リセルトランジスタのチャネルの長さと幅、及びゲート
絶縁膜の厚さが各々のチップの間でばらつけば、書き込
み特性が微妙に異なるメモリチップが製作される。
ばらつきがメモリセル全体の書き込み特性に影響し、チ
ップ毎に書き込み特性が偏向することが考えられる。こ
こでいうプロセス上のばらつきとは、例えば、フローテ
ィングゲートを有するメモリセルを構成するゲート絶縁
膜の厚さが１つのウェハ内で微妙に偏る場合が考えられ
る。あるいは、メモリセルトランジスタのチャネルの長
さと幅がチップ間でばらつく場合がある。書き込み電圧
をメモリセル内に伝達するには、制御ゲートとフローテ
ィングゲートとの間のゲート絶縁膜、フローティングゲ
ートと基板との間のゲート絶縁膜の両者にそれぞれ形成
されるキャパシタのカップリング現象が伴うので、メモ
リセルトランジスタのチャネルの長さと幅、及びゲート
絶縁膜の厚さが各々のチップの間でばらつけば、書き込
み特性が微妙に異なるメモリチップが製作される。
【０００８】しかしながら、従来ではこのようなプロセ
ス上のばらつきは考慮されずに、メモリセル全体の書き
込み特性にどのような偏りがあるチップであっても、書
き込み動作では一様に予め決められた書き込み電圧を与
える方式であった。
ス上のばらつきは考慮されずに、メモリセル全体の書き
込み特性にどのような偏りがあるチップであっても、書
き込み動作では一様に予め決められた書き込み電圧を与
える方式であった。
【０００９】
【発明が解決しようとする課題】書き込み回数の増加に
合わせて書き込み電圧を段階的に上昇させる方式では、
無制限に書き込み電圧を上昇させることができない。即
ち、この方式における書き込み電圧の上限は、メモリセ
ルまたは周辺回路を構成するトランジスタのゲート酸化
膜の耐圧または接合耐圧によって決定される。
合わせて書き込み電圧を段階的に上昇させる方式では、
無制限に書き込み電圧を上昇させることができない。即
ち、この方式における書き込み電圧の上限は、メモリセ
ルまたは周辺回路を構成するトランジスタのゲート酸化
膜の耐圧または接合耐圧によって決定される。
【００１０】また、書き込み電圧が最大になった時点に
おいても、データの書き込みが完全に終了していないメ
モリセルが存在する場合、そのメモリセルについては、
その後に再書き込みをその上限の書き込み電圧で、かつ
同じ書き込み時間で繰り返し行うと、データの書き込み
が完全に行われるまでの書き込み動作の繰り返し回数が
増加し、それに伴って、その増加分のベリファイ時間及
び書き込みのための昇圧時間が増大する。このような現
象は、全体の書き込み時間を長くし、消費電力を増大さ
せる。
おいても、データの書き込みが完全に終了していないメ
モリセルが存在する場合、そのメモリセルについては、
その後に再書き込みをその上限の書き込み電圧で、かつ
同じ書き込み時間で繰り返し行うと、データの書き込み
が完全に行われるまでの書き込み動作の繰り返し回数が
増加し、それに伴って、その増加分のベリファイ時間及
び書き込みのための昇圧時間が増大する。このような現
象は、全体の書き込み時間を長くし、消費電力を増大さ
せる。
【００１１】また、従来ではプロセス上のばらつきは考
慮されずに、メモリセル全体の書き込み特性にどのよう
な偏りがあるチップが製作されても、書き込み動作は一
様に予め決められた書き込み電圧を与える方式でチップ
毎の書き込み特性のばらつきに対処できなかった。
慮されずに、メモリセル全体の書き込み特性にどのよう
な偏りがあるチップが製作されても、書き込み動作は一
様に予め決められた書き込み電圧を与える方式でチップ
毎の書き込み特性のばらつきに対処できなかった。
【００１２】本発明は、上記問題点を解決すべくなされ
たもので、第１の目的は、メモリセルのしきい電圧の分
布が広がらずに高速なデータ書き込みを実現する不揮発
性半導体記憶装置を提供することにある。
たもので、第１の目的は、メモリセルのしきい電圧の分
布が広がらずに高速なデータ書き込みを実現する不揮発
性半導体記憶装置を提供することにある。
【００１３】この発明の第２の目的は、メモリセルのし
きい電圧の分布が広がらずに高速なデータ書き込みを、
チップ毎のメモリセルの書き込み特性に応じつつ実現す
る半導体メモリ装置を提供することにある。
きい電圧の分布が広がらずに高速なデータ書き込みを、
チップ毎のメモリセルの書き込み特性に応じつつ実現す
る半導体メモリ装置を提供することにある。
【００１４】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明は、メモリセルアレイと、前記メモリ
セルアレイのメモリセルにデータを書き込む手段と、前
記メモリセルアレイのメモリセルからデータを読み出
し、正確なデータが書き込まれているか否かを判断する
手段と、前記メモリセルアレイの全てのメモリセルに正
確なデータが書き込まれていない場合に再書き込みを実
行する手段と、前記再書き込みの書き込み回数が増える
に従って書き込み電圧を次第に上昇させ、かつ、書き込
み電圧が最大値になった後には、書き込み電圧を最大値
に維持し、前記再書き込みの書き込み回数が増えるに従
って書き込み時間を次第に長く設定する手段とを備える
ことを特徴とする。
るために、本発明は、メモリセルアレイと、前記メモリ
セルアレイのメモリセルにデータを書き込む手段と、前
記メモリセルアレイのメモリセルからデータを読み出
し、正確なデータが書き込まれているか否かを判断する
手段と、前記メモリセルアレイの全てのメモリセルに正
確なデータが書き込まれていない場合に再書き込みを実
行する手段と、前記再書き込みの書き込み回数が増える
に従って書き込み電圧を次第に上昇させ、かつ、書き込
み電圧が最大値になった後には、書き込み電圧を最大値
に維持し、前記再書き込みの書き込み回数が増えるに従
って書き込み時間を次第に長く設定する手段とを備える
ことを特徴とする。
【００１５】上記第２の目的を達成するために、本発明
は、上記書き込み電圧が最大値に至るまでの昇圧のレベ
ルを、書き込みの回数に応じて段階的に分けるためのプ
ログラム手段をさらに具備する。
は、上記書き込み電圧が最大値に至るまでの昇圧のレベ
ルを、書き込みの回数に応じて段階的に分けるためのプ
ログラム手段をさらに具備する。
【００１６】この発明によれば、書き込み電圧が上限に
達すると書き込み時間を延ばして書き込み効率を上げ
る。また、チップ毎の書き込み特性に応じるためにプロ
グラム手段によって書き込み電圧の昇圧レベルの段階を
可変にする。
達すると書き込み時間を延ばして書き込み効率を上げ
る。また、チップ毎の書き込み特性に応じるためにプロ
グラム手段によって書き込み電圧の昇圧レベルの段階を
可変にする。
【００１７】
【発明の実施の形態】図１は本発明の第１の実施形態に
係る不揮発性半導体メモリ装置の要部を示す回路ブロッ
ク図である。図２は図１の回路の動作を示すタイミング
図である。図３は図１の回路に関する書き込み動作の制
御を示すフローチャートである。本発明では、図３に示
したような書き込み及びベリファイ動作をチップ内部の
制御回路あるいはチップ外部のコントローラの制御によ
り、自動的に行うことができることを前提とする。
係る不揮発性半導体メモリ装置の要部を示す回路ブロッ
ク図である。図２は図１の回路の動作を示すタイミング
図である。図３は図１の回路に関する書き込み動作の制
御を示すフローチャートである。本発明では、図３に示
したような書き込み及びベリファイ動作をチップ内部の
制御回路あるいはチップ外部のコントローラの制御によ
り、自動的に行うことができることを前提とする。
【００１８】例えば、チップ外部からのコマンド信号を
受けて、チップ書き込みモードに入ると、チップ内部の
制御回路が動作を開始し、書き込み電圧が昇圧され（Ｓ
Ｔ１）、アドレスで指定されたメモリセルへのデータ書
き込み動作が行われる（ＳＴ２ ）。このとき、書き込
み動作回数はＣＮＴとしてカウントされる（ＳＴ3 ）。
その後、ベリファイ動作する（ＳＴ4 ）。
受けて、チップ書き込みモードに入ると、チップ内部の
制御回路が動作を開始し、書き込み電圧が昇圧され（Ｓ
Ｔ１）、アドレスで指定されたメモリセルへのデータ書
き込み動作が行われる（ＳＴ２ ）。このとき、書き込
み動作回数はＣＮＴとしてカウントされる（ＳＴ3 ）。
その後、ベリファイ動作する（ＳＴ4 ）。
【００１９】この発明におけるベリファイ動作はビット
毎ビットベリファイ方式を前提とする。すなわち、書き
込んだメモリセルのデータをセンスアンプに読出し、ビ
ット毎に書き込みが終了したかどうかをチップ内部で判
定する。すべてのビットが書き込み終了と判定されなけ
れば、再度、書き込み動作を行う。ただし、すでに書き
込みの終了したビットに対しては書き込み禁止状態とす
る。すべてのビットが書き込み終了と判定されれば、全
体の書き込み動作を終了する（ＳＴ5 ）。ただし、書き
込み動作回数ＣＮＴが規定の書き込み動作回数Ｍを越え
ることはない。書き込み動作回数ＣＮＴがＭ回に達して
書き込みが完了しなかった時は異常終了としてこのフロ
ーを実施する回路系の外に信号が検出される。以降、上
記ベリファイ動作に含まれるベリファイのため読み出し
動作をベリファイ・リードと呼ぶ。
毎ビットベリファイ方式を前提とする。すなわち、書き
込んだメモリセルのデータをセンスアンプに読出し、ビ
ット毎に書き込みが終了したかどうかをチップ内部で判
定する。すべてのビットが書き込み終了と判定されなけ
れば、再度、書き込み動作を行う。ただし、すでに書き
込みの終了したビットに対しては書き込み禁止状態とす
る。すべてのビットが書き込み終了と判定されれば、全
体の書き込み動作を終了する（ＳＴ5 ）。ただし、書き
込み動作回数ＣＮＴが規定の書き込み動作回数Ｍを越え
ることはない。書き込み動作回数ＣＮＴがＭ回に達して
書き込みが完了しなかった時は異常終了としてこのフロ
ーを実施する回路系の外に信号が検出される。以降、上
記ベリファイ動作に含まれるベリファイのため読み出し
動作をベリファイ・リードと呼ぶ。
【００２０】図１に示す回路ブロックの系は、図３に示
すＳＴ1 〜3 までのデータ書き込みの一連の動作を制御
する。ＳＴ4 以降はベリファイ系回路（図示せず）に制
御が移行し、ベリファイ系回路が再書き込みを必要とし
た場合にはこの図１の書き込み系回路に制御が戻され
る。
すＳＴ1 〜3 までのデータ書き込みの一連の動作を制御
する。ＳＴ4 以降はベリファイ系回路（図示せず）に制
御が移行し、ベリファイ系回路が再書き込みを必要とし
た場合にはこの図１の書き込み系回路に制御が戻され
る。
【００２１】図１において、メモリセルアレイ中のメモ
リセル181 はＭＯＳ型の不揮発性メモリトランジスタで
あり、電荷を蓄積するフローティングゲートを有する。
フローティングゲート上に配する制御ゲートＣＧは前記
メモリセルアレイ中のワード線に相当する。Ｄは基板上
のドレイン、ＳＬは基板上のソースである。本発明に係
る書き込み電圧ＶＰＰは制御ゲートＣＧに印加される。
不揮発性のメモリセルトランジスタは、書き込み時には
基板と制御ゲートＣＧとに印加される電位の差の絶対値
に応じ、その絶対値が大きいほどしきい電圧が大きく変
動し、そのしきい電圧に対応したデータを記憶する。
リセル181 はＭＯＳ型の不揮発性メモリトランジスタで
あり、電荷を蓄積するフローティングゲートを有する。
フローティングゲート上に配する制御ゲートＣＧは前記
メモリセルアレイ中のワード線に相当する。Ｄは基板上
のドレイン、ＳＬは基板上のソースである。本発明に係
る書き込み電圧ＶＰＰは制御ゲートＣＧに印加される。
不揮発性のメモリセルトランジスタは、書き込み時には
基板と制御ゲートＣＧとに印加される電位の差の絶対値
に応じ、その絶対値が大きいほどしきい電圧が大きく変
動し、そのしきい電圧に対応したデータを記憶する。
【００２２】チップ外部からのコマンド信号を受けてチ
ップ書き込みモードに入ると、書き込み制御回路11は、
制御信号Ｐ，Ｃを出力する。データの書き込みが開始さ
れると、書き込み制御信号Ｐの電圧は、“Ｌ”レベルか
ら“Ｈ”レベルへ変化する。制御信号Ｐの電圧は、デー
タの書き込み動作を行っている期間（昇圧の時間も含
む）、“Ｈ”レベルに保持されている。制御信号Ｃはタ
イマ13にも入力される。制御信号Ｃは昇圧が完了しメモ
リセルに書き込み電圧を与えるための信号である。制御
信号Ｃが“Ｈ”レベルに変化すると、タイマ13は、計時
動作を開始する。
ップ書き込みモードに入ると、書き込み制御回路11は、
制御信号Ｐ，Ｃを出力する。データの書き込みが開始さ
れると、書き込み制御信号Ｐの電圧は、“Ｌ”レベルか
ら“Ｈ”レベルへ変化する。制御信号Ｐの電圧は、デー
タの書き込み動作を行っている期間（昇圧の時間も含
む）、“Ｈ”レベルに保持されている。制御信号Ｃはタ
イマ13にも入力される。制御信号Ｃは昇圧が完了しメモ
リセルに書き込み電圧を与えるための信号である。制御
信号Ｃが“Ｈ”レベルに変化すると、タイマ13は、計時
動作を開始する。
【００２３】タイマ13は、データの書き込みの回数に応
じた所定時間が経過すると、パルス信号Ｓを出力する。
このパルス信号Ｓが書き込み制御回路11に入力される
と、書き込み制御回路11は、制御信号Ｐ，Ｃの電圧を
“Ｈ”レベルから“Ｌ”レベルに変化させる。これによ
り、１回のデータの書き込みが終了する。一方、カウン
タ12は、タイマ13からの信号Ｓを受け、データの書き込
み回数をカウントする。カウンタ12は書き込み回数（Ｃ
ＮＴ）を表す信号Ｎ1 ，Ｎ2 ，…を出力する。カウンタ
12の出力信号Ｎ1 ，Ｎ2 ，…は、タイマ13及び書き込み
電圧制御回路14に入力される。
じた所定時間が経過すると、パルス信号Ｓを出力する。
このパルス信号Ｓが書き込み制御回路11に入力される
と、書き込み制御回路11は、制御信号Ｐ，Ｃの電圧を
“Ｈ”レベルから“Ｌ”レベルに変化させる。これによ
り、１回のデータの書き込みが終了する。一方、カウン
タ12は、タイマ13からの信号Ｓを受け、データの書き込
み回数をカウントする。カウンタ12は書き込み回数（Ｃ
ＮＴ）を表す信号Ｎ1 ，Ｎ2 ，…を出力する。カウンタ
12の出力信号Ｎ1 ，Ｎ2 ，…は、タイマ13及び書き込み
電圧制御回路14に入力される。
【００２４】昇圧回路15は“Ｈ”レベルの制御信号Ｐが
入力されると、書き込み電圧の昇圧動作を開始する。昇
圧回路15が動作を開始してから一定期間が経過すると、
昇圧回路15の出力電圧ＶＰＰは、第１の書き込み電圧Ｖ
ＰＰ1 になる。昇圧回路15の出力電圧（書き込み電圧）
ＶＰＰは、書き込み電圧制御回路14の出力信号によって
決定される。すなわち、書き込み電圧制御回路14は、デ
ータの書き込みの回数に応じて、昇圧回路15の出力電圧
ＶＰＰのレベルを決定する。
入力されると、書き込み電圧の昇圧動作を開始する。昇
圧回路15が動作を開始してから一定期間が経過すると、
昇圧回路15の出力電圧ＶＰＰは、第１の書き込み電圧Ｖ
ＰＰ1 になる。昇圧回路15の出力電圧（書き込み電圧）
ＶＰＰは、書き込み電圧制御回路14の出力信号によって
決定される。すなわち、書き込み電圧制御回路14は、デ
ータの書き込みの回数に応じて、昇圧回路15の出力電圧
ＶＰＰのレベルを決定する。
【００２５】上述のように、１回目のデータの書き込み
では、書き込み電圧制御回路14は、昇圧回路15が出力電
圧として第１の書き込み電圧ＶＰＰ1 を出力するよう
に、昇圧回路15を制御する。この後、制御信号Ｃの電圧
は、“Ｌ”レベルから“Ｈ”レベルへ変化する。書き込
み電圧出力回路16は、制御信号Ｃが“Ｈ”レベルの期
間、昇圧回路15の出力電圧（書き込み電圧）を、ロウデ
コーダ17に供給し、ロウデコーダ17によって選択された
メモリセルの制御ゲートＣＧ（ワード線）に上記書き込
み電圧が印加される。
では、書き込み電圧制御回路14は、昇圧回路15が出力電
圧として第１の書き込み電圧ＶＰＰ1 を出力するよう
に、昇圧回路15を制御する。この後、制御信号Ｃの電圧
は、“Ｌ”レベルから“Ｈ”レベルへ変化する。書き込
み電圧出力回路16は、制御信号Ｃが“Ｈ”レベルの期
間、昇圧回路15の出力電圧（書き込み電圧）を、ロウデ
コーダ17に供給し、ロウデコーダ17によって選択された
メモリセルの制御ゲートＣＧ（ワード線）に上記書き込
み電圧が印加される。
【００２６】この後、ベリファイ動作はこの回路系以外
で行われる。ベリファイ・リードされた後、メモリセル
に所定のデータが正確に書き込まれているか否かをチェ
ックされ、全てのメモリセルに対して正確にデータが書
き込まれている場合には、データの書き込みが完了した
と判断し、全体の書き込み動作を終了させる。また、少
なくとも１つのメモリセルに対して書き込みが不十分で
ある場合には、２回目のデータの書き込み（再書き込
み）を実行する。
で行われる。ベリファイ・リードされた後、メモリセル
に所定のデータが正確に書き込まれているか否かをチェ
ックされ、全てのメモリセルに対して正確にデータが書
き込まれている場合には、データの書き込みが完了した
と判断し、全体の書き込み動作を終了させる。また、少
なくとも１つのメモリセルに対して書き込みが不十分で
ある場合には、２回目のデータの書き込み（再書き込
み）を実行する。
【００２７】上記と同様に、２回目のデータの書き込み
が、書き込み電圧ＶＰＰ2 によって行われる。この２回
目のデータの書き込みよっても全てのメモリセルに対し
て正確にデータが書き込まれない場合には、全てのメモ
リセルに対して正確にデータが書き込まれるまで、３回
目以降のデータの書き込み（再書き込み）を実行する。
が、書き込み電圧ＶＰＰ2 によって行われる。この２回
目のデータの書き込みよっても全てのメモリセルに対し
て正確にデータが書き込まれない場合には、全てのメモ
リセルに対して正確にデータが書き込まれるまで、３回
目以降のデータの書き込み（再書き込み）を実行する。
【００２８】ところでカウンタ12は、タイマ13の信号Ｓ
を受けることにより、その信号Ｓを受け取った時点での
書き込みの回数を記憶する。カウンタ12の出力が予め設
定された回数Ｋになるまでは、タイマ13はカウンタ12の
出力Ｎｉに基いて、各書き込み回数での書き込み時間Ｔ
（ｎ）が一定時間ｔになるように信号Ｓを出力する。
を受けることにより、その信号Ｓを受け取った時点での
書き込みの回数を記憶する。カウンタ12の出力が予め設
定された回数Ｋになるまでは、タイマ13はカウンタ12の
出力Ｎｉに基いて、各書き込み回数での書き込み時間Ｔ
（ｎ）が一定時間ｔになるように信号Ｓを出力する。
【００２９】カウンタ12からの信号を受ける書き込み電
圧制御回路14は、カウンタ12の出力が予め設定された回
数Ｋになるまでは、書き込み電圧がΔＶＰＰずつ上昇す
るように書き込み電圧ＶＰＰを制御する。カウンタ12の
出力が予め設定された回数Ｋより大きくなると、すなわ
ちＫ＋１回目以降の書き込みにおいては、タイマ13は、
カウンタ12の出力Ｎｉに基いて、各書き込み回数での書
き込み時間Ｔ（ｎ）が、Ａ×Ｔ（ｎ−１）になるように
信号Ｓを出力する。また、書き込み電圧制御回路14はこ
のカウンタ12の信号を受け、書き込み回数Ｋ以降のデー
タ書き込みにおいては上限の書き込み電圧ＶＰＰmax を
維持するように制御される。
圧制御回路14は、カウンタ12の出力が予め設定された回
数Ｋになるまでは、書き込み電圧がΔＶＰＰずつ上昇す
るように書き込み電圧ＶＰＰを制御する。カウンタ12の
出力が予め設定された回数Ｋより大きくなると、すなわ
ちＫ＋１回目以降の書き込みにおいては、タイマ13は、
カウンタ12の出力Ｎｉに基いて、各書き込み回数での書
き込み時間Ｔ（ｎ）が、Ａ×Ｔ（ｎ−１）になるように
信号Ｓを出力する。また、書き込み電圧制御回路14はこ
のカウンタ12の信号を受け、書き込み回数Ｋ以降のデー
タ書き込みにおいては上限の書き込み電圧ＶＰＰmax を
維持するように制御される。
【００３０】すなわち、回数Ｋは、書き込み電圧が上限
のＶＰＰmax になる回数であり、Ａは、書き込み電圧の
上昇分ΔＶＰＰに依存する値であり、ｎは、書き込み回
数であり、Ｔ（ｎ）は、ｎ回目のデータの書き込みにお
ける書き込み時間である。すなわち、図２の例では回数
Ｋ＝３、Ａ＝４であり、初回のデータの書き込み時間Ｔ
（１）＝ｔ、２回目のデータの書き込み時間Ｔ（２）＝
ｔ、３回目のデータの書き込み時間はＴ（３）＝ｔであ
る。
のＶＰＰmax になる回数であり、Ａは、書き込み電圧の
上昇分ΔＶＰＰに依存する値であり、ｎは、書き込み回
数であり、Ｔ（ｎ）は、ｎ回目のデータの書き込みにお
ける書き込み時間である。すなわち、図２の例では回数
Ｋ＝３、Ａ＝４であり、初回のデータの書き込み時間Ｔ
（１）＝ｔ、２回目のデータの書き込み時間Ｔ（２）＝
ｔ、３回目のデータの書き込み時間はＴ（３）＝ｔであ
る。
【００３１】つまり、昇圧回路15の出力電圧（書き込み
電圧）ＶＰＰが上限のＶＰＰmax になるまでは、書き込
み時間は、一定時間ｔである。昇圧回路15の出力電圧
（書き込み電圧）を書き込み回数ごとにΔＶＰＰ（例え
ば１．５Ｖ）ずつ上昇させ、昇圧回路15の出力電圧ＶＰ
Ｐが上限のＶＰＰｍａｘに達したとき（ｎ＝Ｋ＝３）、
これ以降のデータの書き込みについては、昇圧回路15の
出力電圧は、一定値ＶＰＰmax を維持しつつ、書き込み
時間はＴ（ｎ）＝４×Ｔ（ｎ−１）になるように変化さ
せる。
電圧）ＶＰＰが上限のＶＰＰmax になるまでは、書き込
み時間は、一定時間ｔである。昇圧回路15の出力電圧
（書き込み電圧）を書き込み回数ごとにΔＶＰＰ（例え
ば１．５Ｖ）ずつ上昇させ、昇圧回路15の出力電圧ＶＰ
Ｐが上限のＶＰＰｍａｘに達したとき（ｎ＝Ｋ＝３）、
これ以降のデータの書き込みについては、昇圧回路15の
出力電圧は、一定値ＶＰＰmax を維持しつつ、書き込み
時間はＴ（ｎ）＝４×Ｔ（ｎ−１）になるように変化さ
せる。
【００３２】すなわち、図２の例において、４回目のデ
ータの書き込み時間Ｔ（４）＝４×Ｔ（４−１）＝４×
Ｔ（３）＝４ｔ、５回目のデータの書き込み時間Ｔ
（５）＝４×Ｔ（５−１）＝４×Ｔ（４）＝１６ｔであ
り、図示しないが、６回目のデータの書き込み時間はＴ
（６）＝４×Ｔ（６−１）＝４×Ｔ（５）＝６４ｔとな
る。
ータの書き込み時間Ｔ（４）＝４×Ｔ（４−１）＝４×
Ｔ（３）＝４ｔ、５回目のデータの書き込み時間Ｔ
（５）＝４×Ｔ（５−１）＝４×Ｔ（４）＝１６ｔであ
り、図示しないが、６回目のデータの書き込み時間はＴ
（６）＝４×Ｔ（６−１）＝４×Ｔ（５）＝６４ｔとな
る。
【００３３】上記例で、Ａ＝４である理由を説明する。
本願発明では、昇圧回路15の出力電圧（書き込み電圧）
ＶＰＰが上限のＶＰＰmax に達したときは、それ以降の
データの書き込みについては、書き込み電圧の上昇分Δ
ＶＰＰ（１．５Ｖ）によるメモリセルのしきい電圧の変
動分と等価になる分だけ書き込み時間を長くしている。
つまり、書き込み電圧ＶＰＰが制限されているため、次
回の書き込み動作におけるメモリセルのしきい電圧の変
動分のさらなる拡大を、書き込み時間を変化させること
によって達成している。
本願発明では、昇圧回路15の出力電圧（書き込み電圧）
ＶＰＰが上限のＶＰＰmax に達したときは、それ以降の
データの書き込みについては、書き込み電圧の上昇分Δ
ＶＰＰ（１．５Ｖ）によるメモリセルのしきい電圧の変
動分と等価になる分だけ書き込み時間を長くしている。
つまり、書き込み電圧ＶＰＰが制限されているため、次
回の書き込み動作におけるメモリセルのしきい電圧の変
動分のさらなる拡大を、書き込み時間を変化させること
によって達成している。
【００３４】本願発明は、書き込み電圧の上昇分ΔＶＰ
Ｐと、書き込み時間Ｔ（ｎ）との間における以下の関係
を応用したものである。 ΔＶＰＰ ＝ ２．６・ｌｏｇ ΔＴ …(1) ΔＴ ＝ Ｔ（ｎ）／Ｔ（ｎ−１） …(2) （但し、係数２．６は、製造プロセスに依存する値） 従って、例えば、書き込み電圧の上昇分ΔＶＰＰが約
１．５Ｖとした場合、この書き込み電圧の上昇分ΔＶＰ
Ｐによるメモリセルのしきい電圧の変動分と等価な書き
込み時間の変化分ΔＴは、約４となる。
Ｐと、書き込み時間Ｔ（ｎ）との間における以下の関係
を応用したものである。 ΔＶＰＰ ＝ ２．６・ｌｏｇ ΔＴ …(1) ΔＴ ＝ Ｔ（ｎ）／Ｔ（ｎ−１） …(2) （但し、係数２．６は、製造プロセスに依存する値） 従って、例えば、書き込み電圧の上昇分ΔＶＰＰが約
１．５Ｖとした場合、この書き込み電圧の上昇分ΔＶＰ
Ｐによるメモリセルのしきい電圧の変動分と等価な書き
込み時間の変化分ΔＴは、約４となる。
【００３５】図４はセルのしきい電圧をΔＶth上昇させ
る、書き込み電圧の上昇分ΔＶＰＰと、このΔＶＰＰに
等価な書き込み時間の関係を示す特性図である。説明の
ためメモリセルＭＣ1 ，ＭＣ2 ，ＭＣ3 は共に書き込み
終了直前で同じしきい電圧レベルを持つとする。メモリ
セルＭＣ1 は書き込みが速く、メモリセルＭＣ3 は書き
込みが遅い。メモリセルＭＣ2 はＭＣ1 とＭＣ3 の中間
の特性を持っている。
る、書き込み電圧の上昇分ΔＶＰＰと、このΔＶＰＰに
等価な書き込み時間の関係を示す特性図である。説明の
ためメモリセルＭＣ1 ，ＭＣ2 ，ＭＣ3 は共に書き込み
終了直前で同じしきい電圧レベルを持つとする。メモリ
セルＭＣ1 は書き込みが速く、メモリセルＭＣ3 は書き
込みが遅い。メモリセルＭＣ2 はＭＣ1 とＭＣ3 の中間
の特性を持っている。
【００３６】ループ1 ，2 ，3 …5 は、図３の書き込み
−ベリファイ動作のループの回数である。３回目の書き
込み（ループ3 ）までは書き込み電圧はΔＶＰＰ（＝
１．５Ｖ）ずつ増加し、その後は、同じ電圧ＶＰＰmax
のままである。４回目の書き込み（ループ4 ）以降の書
き込み時間の変化分ΔＴは各々前の時間分の４倍とし
た。このような条件は上述の図２と同じである。
−ベリファイ動作のループの回数である。３回目の書き
込み（ループ3 ）までは書き込み電圧はΔＶＰＰ（＝
１．５Ｖ）ずつ増加し、その後は、同じ電圧ＶＰＰmax
のままである。４回目の書き込み（ループ4 ）以降の書
き込み時間の変化分ΔＴは各々前の時間分の４倍とし
た。このような条件は上述の図２と同じである。
【００３７】図４において、メモリセルＭＣ1 は２回の
ループで書き込み完了する。ループ3 までは書き込み電
圧を毎回ΔＶＰＰずつ上昇させているので、書き込み時
間に比例してセルのしきい電圧は上昇する。
ループで書き込み完了する。ループ3 までは書き込み電
圧を毎回ΔＶＰＰずつ上昇させているので、書き込み時
間に比例してセルのしきい電圧は上昇する。
【００３８】メモリセルＭＣ2 は４回のループで書き込
み完了する。ループ4 からは、書き込み電圧はもはや上
限（ＶＰＰmax ）に達しているため上昇せず、ＶＰＰma
x を維持する。従って、ループ4 以降では、書き込み電
圧をさらにΔＶＰＰ上昇させたときのセルのしきい電圧
の変動分（点線41）と等価な分だけのセルのしきい電圧
の変動分を、書き込み時間を変更することによって得
る。セルのしきい電圧の推移は書き込み電圧を一定とす
ると、書き込みに要する時間は指数関数的に増大する。
よって、ループ4 ではセルのしきい電圧はカーブ42のよ
うに推移することを考慮して、ループ3 の書き込み時間
（ｔ）より長い書き込み時間（４ｔ）が必要である。
み完了する。ループ4 からは、書き込み電圧はもはや上
限（ＶＰＰmax ）に達しているため上昇せず、ＶＰＰma
x を維持する。従って、ループ4 以降では、書き込み電
圧をさらにΔＶＰＰ上昇させたときのセルのしきい電圧
の変動分（点線41）と等価な分だけのセルのしきい電圧
の変動分を、書き込み時間を変更することによって得
る。セルのしきい電圧の推移は書き込み電圧を一定とす
ると、書き込みに要する時間は指数関数的に増大する。
よって、ループ4 ではセルのしきい電圧はカーブ42のよ
うに推移することを考慮して、ループ3 の書き込み時間
（ｔ）より長い書き込み時間（４ｔ）が必要である。
【００３９】メモリセルＭＣ3 は５回のループで書き込
み完了する。ループ4 におけるカーブ43はカーブ42と同
様である。ループ5 では、ループ4 の書き込み効果に比
べて書き込み電圧をさらにΔＶＰＰ上昇させた場合のセ
ルのしきい電圧の変動分と等価な分だけのセルのしきい
電圧の変動分を実際に得るために、さらに書き込み時間
を変更する。ループ5 ではセルのしきい電圧はカーブ44
のように推移することを考慮して、ループ4 の書き込み
時間（４ｔ）より長い書き込み時間（１６ｔ）が必要で
ある。
み完了する。ループ4 におけるカーブ43はカーブ42と同
様である。ループ5 では、ループ4 の書き込み効果に比
べて書き込み電圧をさらにΔＶＰＰ上昇させた場合のセ
ルのしきい電圧の変動分と等価な分だけのセルのしきい
電圧の変動分を実際に得るために、さらに書き込み時間
を変更する。ループ5 ではセルのしきい電圧はカーブ44
のように推移することを考慮して、ループ4 の書き込み
時間（４ｔ）より長い書き込み時間（１６ｔ）が必要で
ある。
【００４０】上記構成によれば、書き込み電圧が上限
（ＶＰＰmax ）に達した後は、それまでの書き込み電圧
の上昇分（ΔＶＰＰ）に相当する分だけ書き込み時間を
毎回増加させる。このため、全ての書き込み動作にわた
って、書き込み回数を重ねる毎に徐々に書き込み効率を
アップさせることができる。これにより、毎回十分な書
き込みを行った後、ベリファイ・リードができ、高速な
データの書き込みが実現できる。
（ＶＰＰmax ）に達した後は、それまでの書き込み電圧
の上昇分（ΔＶＰＰ）に相当する分だけ書き込み時間を
毎回増加させる。このため、全ての書き込み動作にわた
って、書き込み回数を重ねる毎に徐々に書き込み効率を
アップさせることができる。これにより、毎回十分な書
き込みを行った後、ベリファイ・リードができ、高速な
データの書き込みが実現できる。
【００４１】例えば、メモリセルへの初回の書き込み時
間ｔとして、ベリファイ・リード及び書き込みのための
昇圧の時間の和の時間がｔであり、上記書き込み時間ｔ
と等しいとする。上述した第１の実施形態を適用して、
すべてのメモリセルの書き込みが完了するまで５回のル
ープを要するとすると、全体の書き込み時間は、 (t+t)+(t+t)+(t+t)+(4t+t)+(16t+t)=28t …(3) となる。
間ｔとして、ベリファイ・リード及び書き込みのための
昇圧の時間の和の時間がｔであり、上記書き込み時間ｔ
と等しいとする。上述した第１の実施形態を適用して、
すべてのメモリセルの書き込みが完了するまで５回のル
ープを要するとすると、全体の書き込み時間は、 (t+t)+(t+t)+(t+t)+(4t+t)+(16t+t)=28t …(3) となる。
【００４２】仮に従来のように、書き込み電圧が上限
（ＶＰＰmax ）に達しても書き込み時間を増加させない
場合を考えると、セルのしきい電圧の上昇が不十分なま
まベリファイ・リードと書き込みのための昇圧を何度も
行うことになる。すなわち、本発明では５回のループで
足りるのに対し、この場合では上記４ｔは４回分、上記
１６ｔは１６回分のループに相当するから計２３回のル
ープとなり、それぞれにベリファイ・リード及び書き込
みのための昇圧の時間ｔがかかるため、全体の書き込み
時間は、 (t+t) ×23=46t …(4) となり、このような効率の悪いループがシステム全体の
書き込み時間を増大させる。
（ＶＰＰmax ）に達しても書き込み時間を増加させない
場合を考えると、セルのしきい電圧の上昇が不十分なま
まベリファイ・リードと書き込みのための昇圧を何度も
行うことになる。すなわち、本発明では５回のループで
足りるのに対し、この場合では上記４ｔは４回分、上記
１６ｔは１６回分のループに相当するから計２３回のル
ープとなり、それぞれにベリファイ・リード及び書き込
みのための昇圧の時間ｔがかかるため、全体の書き込み
時間は、 (t+t) ×23=46t …(4) となり、このような効率の悪いループがシステム全体の
書き込み時間を増大させる。
【００４３】上記から、(4) 式に比べて(3) 式はメモリ
全体の書き込み時間を６５％短縮している。このよう
に、本願においては不必要なベリファイ・リード及び書
き込みのための昇圧の時間を省略することができ、全体
の書き込み時間を短縮することができる。
全体の書き込み時間を６５％短縮している。このよう
に、本願においては不必要なベリファイ・リード及び書
き込みのための昇圧の時間を省略することができ、全体
の書き込み時間を短縮することができる。
【００４４】上述の第１の実施形態では、３回目のデー
タの書き込みまでは、書き込み電圧（制御ゲート電圧）
を除々に上昇させ、４回目以降のデータの書き込みは、
書き込み電圧（制御ゲート電圧）を一定にして書き込み
時間を長くしている。
タの書き込みまでは、書き込み電圧（制御ゲート電圧）
を除々に上昇させ、４回目以降のデータの書き込みは、
書き込み電圧（制御ゲート電圧）を一定にして書き込み
時間を長くしている。
【００４５】しかし、第１の実施形態では、１つのウェ
ハで複数製作される全てのチップにおけるメモリセルに
対して一律に同一の条件で再書き込みを実行する仕様と
なるため、チップ間で書き込み特性のばらつきが生じた
場合には、必ずしも最適ではなくなる恐れがある。その
理由を例１、例２として以下に示す。
ハで複数製作される全てのチップにおけるメモリセルに
対して一律に同一の条件で再書き込みを実行する仕様と
なるため、チップ間で書き込み特性のばらつきが生じた
場合には、必ずしも最適ではなくなる恐れがある。その
理由を例１、例２として以下に示す。
【００４６】（例１）：プロセスの変動等により、設計
に比べてデータの書き込みが比較的速いメモリセルを有
するチップが製作されたとすると、このチップは通常の
チップと比較して少ない書き込み回数で書き込みを終了
することになる。この場合、書き込み後のメモリセルの
しきい電圧の分布は通常より高くなり、さらに最悪の場
合には過書き込み状態になるメモリセルが存在する可能
性がある。過書き込み状態とは、読み出し動作において
正常な読み出しが不可能となる領域にセルのしきい電圧
が分布することをいう。このようなチップに対しては、
通常よりも低い書き込み電圧に設定して、書き込み後の
セルのしきい電圧の分布を低い位置に抑える必要があ
る。
に比べてデータの書き込みが比較的速いメモリセルを有
するチップが製作されたとすると、このチップは通常の
チップと比較して少ない書き込み回数で書き込みを終了
することになる。この場合、書き込み後のメモリセルの
しきい電圧の分布は通常より高くなり、さらに最悪の場
合には過書き込み状態になるメモリセルが存在する可能
性がある。過書き込み状態とは、読み出し動作において
正常な読み出しが不可能となる領域にセルのしきい電圧
が分布することをいう。このようなチップに対しては、
通常よりも低い書き込み電圧に設定して、書き込み後の
セルのしきい電圧の分布を低い位置に抑える必要があ
る。
【００４７】（例２）：プロセスの変動等により、設計
に比べてデータの書き込みが比較的遅いメモリセルを有
するチップが製作されたとすると、このチップは期待し
た所望回数以内の書き込み動作で十分なデータ書き込み
が行えないため、このチップに関しては初回から書き込
み電圧をある程度上げて書き込み回数の増加を抑える必
要がある。
に比べてデータの書き込みが比較的遅いメモリセルを有
するチップが製作されたとすると、このチップは期待し
た所望回数以内の書き込み動作で十分なデータ書き込み
が行えないため、このチップに関しては初回から書き込
み電圧をある程度上げて書き込み回数の増加を抑える必
要がある。
【００４８】このような危惧を解消するために、本発明
は第２の実施形態を提供する。図５は本発明の第２の実
施形態に係る不揮発性半導体メモリ装置の要部を示す回
路ブロック図である。図６は図５の回路の動作を示すタ
イミング図である。この第２の実施形態は、チップ毎
に、最適な書き込み電圧の与え方が選択できるようにチ
ップ製作後に書き込み電圧の与え方をプログラムする回
路を備えている。
は第２の実施形態を提供する。図５は本発明の第２の実
施形態に係る不揮発性半導体メモリ装置の要部を示す回
路ブロック図である。図６は図５の回路の動作を示すタ
イミング図である。この第２の実施形態は、チップ毎
に、最適な書き込み電圧の与え方が選択できるようにチ
ップ製作後に書き込み電圧の与え方をプログラムする回
路を備えている。
【００４９】図５に示す回路ブロックの系は、図３に示
すＳＴ1 〜3 までのデータ書き込みの一連の動作を制御
する。ＳＴ4 以降はベリファイ系回路（図示せず）に制
御が移る。ベリファイ系回路が再書き込みを必要と判断
した場合にはこの図１の書き込み系の回路ブロックに制
御が戻される。
すＳＴ1 〜3 までのデータ書き込みの一連の動作を制御
する。ＳＴ4 以降はベリファイ系回路（図示せず）に制
御が移る。ベリファイ系回路が再書き込みを必要と判断
した場合にはこの図１の書き込み系の回路ブロックに制
御が戻される。
【００５０】図５において、書き込み制御回路11は、チ
ップ外部からのコマンド入力を受けて書き込みモードを
認識すると、チップ全体の書き込み動作を制御する。書
き込み制御回路11は、各書き込み毎に、制御信号Ｐ，Ｃ
を出力する。制御信号Ｐは、書き込み電圧制御回路14、
昇圧回路15及びヒューズデコーダ20をそれぞれ活性化さ
せる。昇圧回路15は、電源電圧ＶＣＣに基いて書き込み
電圧ＶＰＰを発生する。
ップ外部からのコマンド入力を受けて書き込みモードを
認識すると、チップ全体の書き込み動作を制御する。書
き込み制御回路11は、各書き込み毎に、制御信号Ｐ，Ｃ
を出力する。制御信号Ｐは、書き込み電圧制御回路14、
昇圧回路15及びヒューズデコーダ20をそれぞれ活性化さ
せる。昇圧回路15は、電源電圧ＶＣＣに基いて書き込み
電圧ＶＰＰを発生する。
【００５１】書き込み電圧制御回路14は、書き込み電圧
選択回路21の選択信号Ｖ1 〜Ｖ10に対応する書き込み電
圧ＶＰＰを書き込み電圧出力回路16に供給する。制御信
号Ｃに制御される書き込み電圧出力回路16は、供給され
た書き込み電圧ＶＰＰを、ロウデコーダ17を介して、メ
モリセルアレイ18を構成するメモリセル181 の制御ゲー
トＣＧ（ワード線）に印加する。
選択回路21の選択信号Ｖ1 〜Ｖ10に対応する書き込み電
圧ＶＰＰを書き込み電圧出力回路16に供給する。制御信
号Ｃに制御される書き込み電圧出力回路16は、供給され
た書き込み電圧ＶＰＰを、ロウデコーダ17を介して、メ
モリセルアレイ18を構成するメモリセル181 の制御ゲー
トＣＧ（ワード線）に印加する。
【００５２】また、制御信号Ｃはタイマ13を起動する。
タイマ13は、所定の書き込み時間の経過後、信号Ｓを出
力する。信号Ｓはパルス信号であり、書き込み制御回路
11及びループカウンタ12ａ，12ｂに入力される。これに
より、制御信号Ｐ，Ｃは、“Ｌ”レベルとなり、書き込
みが終了する。
タイマ13は、所定の書き込み時間の経過後、信号Ｓを出
力する。信号Ｓはパルス信号であり、書き込み制御回路
11及びループカウンタ12ａ，12ｂに入力される。これに
より、制御信号Ｐ，Ｃは、“Ｌ”レベルとなり、書き込
みが終了する。
【００５３】ループカウンタ12ａは、信号Ｓによってイ
ンクリメントされ、全体の書き込み回数をカウントし、
書き込み回数を示す信号Ｎｉを書き込み電圧選択回路21
に出力する。タイマ13は、書き込み電圧選択回路21が上
限の書き込み電圧を指定する信号Ｖ10を選択するまで
は、一定間隔の書き込みパルス（信号Ｓ）を出力する。
ンクリメントされ、全体の書き込み回数をカウントし、
書き込み回数を示す信号Ｎｉを書き込み電圧選択回路21
に出力する。タイマ13は、書き込み電圧選択回路21が上
限の書き込み電圧を指定する信号Ｖ10を選択するまで
は、一定間隔の書き込みパルス（信号Ｓ）を出力する。
【００５４】また、書き込み電圧選択回路21において、
上限の書き込み電圧に対応する信号Ｖ10を選択したと
き、制御信号Ｃのパルス信号が“Ｌ”レベルになった
後、信号Ｆ（図６では“Ｈ”レベル）が出力される。ル
ープカウンタ12ｂは、タイマ13の出力信号Ｓを受け、書
き込み電圧ＶＰＰが上限に達した後の書き込み回数をカ
ウントし、信号Ｍｊを出力する。タイマ13は、ループカ
ウンタ12ｂの出力信号Ｍｊを受けることにより、書き込
み電圧ＶＰＰが上限に達した後の書き込み回数に比例し
て書き込み時間を増加させる信号Ｓを出力する。すなわ
ち、タイマ13は、書き込み電圧ＶＰＰが上限に達した後
は、制御信号Ｃのパルス幅を一定倍率で広げるように信
号Ｓを制御する。
上限の書き込み電圧に対応する信号Ｖ10を選択したと
き、制御信号Ｃのパルス信号が“Ｌ”レベルになった
後、信号Ｆ（図６では“Ｈ”レベル）が出力される。ル
ープカウンタ12ｂは、タイマ13の出力信号Ｓを受け、書
き込み電圧ＶＰＰが上限に達した後の書き込み回数をカ
ウントし、信号Ｍｊを出力する。タイマ13は、ループカ
ウンタ12ｂの出力信号Ｍｊを受けることにより、書き込
み電圧ＶＰＰが上限に達した後の書き込み回数に比例し
て書き込み時間を増加させる信号Ｓを出力する。すなわ
ち、タイマ13は、書き込み電圧ＶＰＰが上限に達した後
は、制御信号Ｃのパルス幅を一定倍率で広げるように信
号Ｓを制御する。
【００５５】図７は、図５中のトリミングヒューズ回路
19の回路構成の一例を示すものである。図８は、図５中
のヒューズデコーダ20の回路構成の一例を示すものであ
る。両者とも実際には上記構成の回路が複数必要であ
る。ここでは、トリミングヒューズ回路19は、図７の回
路３個の組み合わせ構成である（ｉ＝1 〜3 ）。ヒュー
ズデコーダは、図８の回路８個の組み合わせ構成である
（ｉ＝1 〜8 ）。
19の回路構成の一例を示すものである。図８は、図５中
のヒューズデコーダ20の回路構成の一例を示すものであ
る。両者とも実際には上記構成の回路が複数必要であ
る。ここでは、トリミングヒューズ回路19は、図７の回
路３個の組み合わせ構成である（ｉ＝1 〜3 ）。ヒュー
ズデコーダは、図８の回路８個の組み合わせ構成である
（ｉ＝1 〜8 ）。
【００５６】トリミングヒューズ回路は、直列接続され
た５つのインバータ61〜65と、ＭＯＳトランジスタ66
と、ヒューズ67とから構成される。制御信号Ｐは、イン
バータ61及びＭＯＳトランジスタ66のゲートに入力され
る。ヒューズ67はポリシリコン層で形成され、溶断はレ
ーザ照射により行う。ヒューズ67は、インバータ62の出
力ノードとＭＯＳトランジスタ66のドレインの間に接続
される。ＭＯＳトランジスタ66のソースは、接地点に接
続される。
た５つのインバータ61〜65と、ＭＯＳトランジスタ66
と、ヒューズ67とから構成される。制御信号Ｐは、イン
バータ61及びＭＯＳトランジスタ66のゲートに入力され
る。ヒューズ67はポリシリコン層で形成され、溶断はレ
ーザ照射により行う。ヒューズ67は、インバータ62の出
力ノードとＭＯＳトランジスタ66のドレインの間に接続
される。ＭＯＳトランジスタ66のソースは、接地点に接
続される。
【００５７】プログラム信号ＦＳｉ（ｉ＝1 〜3 ）は、
インバータ64から出力され、プログラム信号ＦＳｉＢ
（ｉ＝1 〜3 ）は、インバータ65から出力される。ヒュ
ーズデコーダは、制御信号ＰとＦＳｉまたはＦＳｉＢが
入力されるＮＡＮＤ回路71と、ＮＡＮＤ回路71の出力信
号を反転させて信号ＴＲＭｉ（ｉ＝1 〜8 ）を出力する
インバータ72とから構成される。
インバータ64から出力され、プログラム信号ＦＳｉＢ
（ｉ＝1 〜3 ）は、インバータ65から出力される。ヒュ
ーズデコーダは、制御信号ＰとＦＳｉまたはＦＳｉＢが
入力されるＮＡＮＤ回路71と、ＮＡＮＤ回路71の出力信
号を反転させて信号ＴＲＭｉ（ｉ＝1 〜8 ）を出力する
インバータ72とから構成される。
【００５８】このようなトリミングヒューズ回路19及び
ヒューズデコーダ20において、ヒューズ67が切断される
か否かによって、信号ＴＲＭｉ（ｉ＝1 〜8 ）のうちの
１つが“Ｈ”レベルになる。これにより、８通りの書き
込み電圧ＶＰＰの供給パターンを選択することが可能に
なる。このようなＶＰＰ供給パターンの選択を以下、書
き込み電圧ＶＰＰのトリミングと呼ぶ。この実施形態で
は、書き込み電圧のトリミングをチップ製造後のダイソ
ート工程で行う。
ヒューズデコーダ20において、ヒューズ67が切断される
か否かによって、信号ＴＲＭｉ（ｉ＝1 〜8 ）のうちの
１つが“Ｈ”レベルになる。これにより、８通りの書き
込み電圧ＶＰＰの供給パターンを選択することが可能に
なる。このようなＶＰＰ供給パターンの選択を以下、書
き込み電圧ＶＰＰのトリミングと呼ぶ。この実施形態で
は、書き込み電圧のトリミングをチップ製造後のダイソ
ート工程で行う。
【００５９】図９はヒューズデコーダ20からの出力信号
ＴＲＭｉ（ｉ＝1 〜8 ）により選択される書き込み電圧
ＶＰＰを示したものである。横軸はヒューズデコーダの
出力信号ＴＲＭｉを示し、縦軸は信号ＴＲＭｉにより選
択される書き込み電圧ＶＰＰを示している。なお、縦軸
の１目盛りは、例えば０．５Ｖであり、書き込み回数毎
のステップ幅は、例えば１．５Ｖである。
ＴＲＭｉ（ｉ＝1 〜8 ）により選択される書き込み電圧
ＶＰＰを示したものである。横軸はヒューズデコーダの
出力信号ＴＲＭｉを示し、縦軸は信号ＴＲＭｉにより選
択される書き込み電圧ＶＰＰを示している。なお、縦軸
の１目盛りは、例えば０．５Ｖであり、書き込み回数毎
のステップ幅は、例えば１．５Ｖである。
【００６０】図９においては上限の書き込み電圧ＶＰＰ
max はＶ１０に対応する電圧である。この上限の書き込
み電圧は通常、チップの動作の信頼性を確保するため、
メモリセルまたは周辺回路を構成するトランジスタのゲ
ート酸化膜耐圧あるいは接合耐圧よりある一定電圧分低
く設定する。書き込み電圧選択回路21からの信号Ｖ1〜
Ｖ10のうちいずれかが選択されることにより、対応する
書き込み電圧が発生するようになっている。
max はＶ１０に対応する電圧である。この上限の書き込
み電圧は通常、チップの動作の信頼性を確保するため、
メモリセルまたは周辺回路を構成するトランジスタのゲ
ート酸化膜耐圧あるいは接合耐圧よりある一定電圧分低
く設定する。書き込み電圧選択回路21からの信号Ｖ1〜
Ｖ10のうちいずれかが選択されることにより、対応する
書き込み電圧が発生するようになっている。
【００６１】なお、図６のＶ10，Ｖ10F は、トリミング
（信号ＴＲＭｉ）に関係なく書き込み電圧が上限になる
場合の共通の波形である。また、ＴＲＭ1 〜7 はそれぞ
れ、初回の書き込み電圧と次の書き込み電圧との差が
１．５Ｖであることから、Ｖｉ，Ｖｉ＋3 はトリミング
において、ＴＲＭ1 〜7 に共通する波形であるので代表
的に示した。
（信号ＴＲＭｉ）に関係なく書き込み電圧が上限になる
場合の共通の波形である。また、ＴＲＭ1 〜7 はそれぞ
れ、初回の書き込み電圧と次の書き込み電圧との差が
１．５Ｖであることから、Ｖｉ，Ｖｉ＋3 はトリミング
において、ＴＲＭ1 〜7 に共通する波形であるので代表
的に示した。
【００６２】図９を例を用いて説明する。上記（例１）
のような特性を持つチップには、例えば、ＴＲＭ1 の電
圧ＶＰＰの供給パターンが選択される。すなわち、トリ
ミングヒューズ回路19にプログラムされたトリミング情
報に基き、ヒューズデコーダ20の出力信号ＴＲＭ1 が
“Ｈ”レベルとなる。これにより、このチップは書き込
み電圧ＶＰＰに対応する選択信号Ｖ1 ，Ｖ4 ，Ｖ7 ，Ｖ
10のうちの１つが各書き込み回数毎に書き込み電圧制御
回路14に供給されるようになる。
のような特性を持つチップには、例えば、ＴＲＭ1 の電
圧ＶＰＰの供給パターンが選択される。すなわち、トリ
ミングヒューズ回路19にプログラムされたトリミング情
報に基き、ヒューズデコーダ20の出力信号ＴＲＭ1 が
“Ｈ”レベルとなる。これにより、このチップは書き込
み電圧ＶＰＰに対応する選択信号Ｖ1 ，Ｖ4 ，Ｖ7 ，Ｖ
10のうちの１つが各書き込み回数毎に書き込み電圧制御
回路14に供給されるようになる。
【００６３】すなわち、書き込み動作の初回であるルー
プ1 （図３の書き込み−ベリファイ動作のＳＴ1 〜6 の
ループの１回目をいう）における、信号Ｖ1 に対応する
書き込み電圧ＶＰＰによるメモリセルへの書き込みが実
行される。この書き込み動作で書き込み不十分なメモリ
セルがあれば、そのメモリセルに対してそれぞれ、次の
ループ2 における、信号Ｖ4 に対応する書き込み電圧Ｖ
ＰＰによるメモリセルへの書き込みが実行される。この
書き込み動作で、なお書き込み不十分なメモリセルがあ
れば、そのメモリセルに対してそれぞれ、次のループ3
における、信号Ｖ7 に対応する書き込み電圧ＶＰＰによ
るメモリセルへの書き込みが実行される。さらに書き込
み不十分なメモリセルに対してそれぞれ、次のループ4
における、信号Ｖ10に対応する書き込み電圧ＶＰＰ（上
限の書き込み電圧ＶＰＰmax ）によるメモリセルへの書
き込みが実行される。
プ1 （図３の書き込み−ベリファイ動作のＳＴ1 〜6 の
ループの１回目をいう）における、信号Ｖ1 に対応する
書き込み電圧ＶＰＰによるメモリセルへの書き込みが実
行される。この書き込み動作で書き込み不十分なメモリ
セルがあれば、そのメモリセルに対してそれぞれ、次の
ループ2 における、信号Ｖ4 に対応する書き込み電圧Ｖ
ＰＰによるメモリセルへの書き込みが実行される。この
書き込み動作で、なお書き込み不十分なメモリセルがあ
れば、そのメモリセルに対してそれぞれ、次のループ3
における、信号Ｖ7 に対応する書き込み電圧ＶＰＰによ
るメモリセルへの書き込みが実行される。さらに書き込
み不十分なメモリセルに対してそれぞれ、次のループ4
における、信号Ｖ10に対応する書き込み電圧ＶＰＰ（上
限の書き込み電圧ＶＰＰmax ）によるメモリセルへの書
き込みが実行される。
【００６４】上記ループ4 における書き込み後に、さら
に書き込み不十分なメモリセルに対してはそれぞれ、図
示しないループ5 における、信号Ｖ10に対応する書き込
み電圧ＶＰＰ（上限の書き込み電圧ＶＰＰmax ）による
メモリセルへの書き込みが実行される。このときには、
書き込み時間が長くなり、仮に書き込み電圧をさらにΔ
ＶＰＰ（例えば１．５Ｖ）上昇させたときのメモリセル
のしきい電圧の変動分に相当する書き込み時間が設定さ
れる。それ以降、書き込み回数が増える毎にΔＶＰＰに
等価的な書き込み時間が設定される。ループカウンタ12
ａが所定の書き込み回数をカウントしたときは書き込み
動作を終了する。この時点でまだ書き込み不十分なメモ
リセルがあれば、異常終了として図３のフローを実施す
る回路系の外に検出される。
に書き込み不十分なメモリセルに対してはそれぞれ、図
示しないループ5 における、信号Ｖ10に対応する書き込
み電圧ＶＰＰ（上限の書き込み電圧ＶＰＰmax ）による
メモリセルへの書き込みが実行される。このときには、
書き込み時間が長くなり、仮に書き込み電圧をさらにΔ
ＶＰＰ（例えば１．５Ｖ）上昇させたときのメモリセル
のしきい電圧の変動分に相当する書き込み時間が設定さ
れる。それ以降、書き込み回数が増える毎にΔＶＰＰに
等価的な書き込み時間が設定される。ループカウンタ12
ａが所定の書き込み回数をカウントしたときは書き込み
動作を終了する。この時点でまだ書き込み不十分なメモ
リセルがあれば、異常終了として図３のフローを実施す
る回路系の外に検出される。
【００６５】上記（例２）のような特性を持つチップに
は、例えば、ＴＲＭ6 の電圧ＶＰＰの供給パターンが選
択される。すなわち、トリミングヒューズ回路19でプロ
グラムされ、ヒューズデコーダ20の出力信号ＴＲＭ6 が
“Ｈ”レベルとなる。これにより、このチップは書き込
み電圧ＶＰＰとして、選択信号Ｖ6 ，Ｖ9 ，Ｖ10に対応
する電圧のうちの１つが各書き込み回数毎に供給される
ようになる。
は、例えば、ＴＲＭ6 の電圧ＶＰＰの供給パターンが選
択される。すなわち、トリミングヒューズ回路19でプロ
グラムされ、ヒューズデコーダ20の出力信号ＴＲＭ6 が
“Ｈ”レベルとなる。これにより、このチップは書き込
み電圧ＶＰＰとして、選択信号Ｖ6 ，Ｖ9 ，Ｖ10に対応
する電圧のうちの１つが各書き込み回数毎に供給される
ようになる。
【００６６】すなわち、書き込み動作の初回であるルー
プ1 （図３の書き込み−ベリファイ動作のＳＴ1 〜6 の
ループの１回目をいう）における、信号Ｖ6 に対応する
書き込み電圧ＶＰＰによるメモリセルへの書き込みが実
行される。この書き込み動作で書き込み不十分なメモリ
セルがあれば、そのメモリセルに対してそれぞれ、次の
ループ2 における、信号Ｖ9 に対応する書き込み電圧Ｖ
ＰＰによるメモリセルへの書き込みが実行される。この
書き込み動作で、なお書き込み不十分なメモリセルがあ
れば、そのメモリセルに対してそれぞれ、次のループ3
における、信号Ｖ10に対応する書き込み電圧ＶＰＰ（上
限の書き込み電圧ＶＰＰmax ）によるメモリセルへの書
き込みが実行される。
プ1 （図３の書き込み−ベリファイ動作のＳＴ1 〜6 の
ループの１回目をいう）における、信号Ｖ6 に対応する
書き込み電圧ＶＰＰによるメモリセルへの書き込みが実
行される。この書き込み動作で書き込み不十分なメモリ
セルがあれば、そのメモリセルに対してそれぞれ、次の
ループ2 における、信号Ｖ9 に対応する書き込み電圧Ｖ
ＰＰによるメモリセルへの書き込みが実行される。この
書き込み動作で、なお書き込み不十分なメモリセルがあ
れば、そのメモリセルに対してそれぞれ、次のループ3
における、信号Ｖ10に対応する書き込み電圧ＶＰＰ（上
限の書き込み電圧ＶＰＰmax ）によるメモリセルへの書
き込みが実行される。
【００６７】上記ループ3 における書き込み後に、さら
に書き込み不十分なメモリセルに対してはそれぞれ、図
示しないループ4 における、信号Ｖ10に対応する書き込
み電圧ＶＰＰ（上限の書き込み電圧ＶＰＰmax ）による
メモリセルへの書き込みが実行される。このときには、
書き込み時間が長くなり、仮に書き込み電圧をさらにΔ
ＶＰＰ（例えば１．５Ｖ）上昇させたときのメモリセル
のしきい電圧の変動分に相当する書き込み時間が設定さ
れる。それ以降、書き込み回数が増える毎にΔＶＰＰに
等価的な書き込み時間が設定される。ループカウンタ12
ａが所定の書き込み回数をカウントしたときは書き込み
動作を終了する。この時点でまだ書き込み不十分なメモ
リセルがあれば、異常終了として図３のフローを実施す
る回路系の外に検出される。
に書き込み不十分なメモリセルに対してはそれぞれ、図
示しないループ4 における、信号Ｖ10に対応する書き込
み電圧ＶＰＰ（上限の書き込み電圧ＶＰＰmax ）による
メモリセルへの書き込みが実行される。このときには、
書き込み時間が長くなり、仮に書き込み電圧をさらにΔ
ＶＰＰ（例えば１．５Ｖ）上昇させたときのメモリセル
のしきい電圧の変動分に相当する書き込み時間が設定さ
れる。それ以降、書き込み回数が増える毎にΔＶＰＰに
等価的な書き込み時間が設定される。ループカウンタ12
ａが所定の書き込み回数をカウントしたときは書き込み
動作を終了する。この時点でまだ書き込み不十分なメモ
リセルがあれば、異常終了として図３のフローを実施す
る回路系の外に検出される。
【００６８】図１０及び図１１はそれぞれ、図５中の書
き込み電圧選択回路21の構成を部分的に示す回路図であ
る。書き込み電圧選択回路21は、図１０の回路構成が１
０個と図１１の回路が１個により構成される。図１０に
おいて、ＭＯＳトランジスタ9ｉａ， 9ｉｂ（ｉ＝1 〜8
）は、ノード100 と接地点との間に直列接続され、各
ゲートには、入力信号対INPUT ｉ（ｉ＝1 〜8 ）が入力
される。例えば、ＭＯＳトランジスタ91ａ，91ｂは、ノ
ード100 と接地点との間に直列接続され、各ゲートには
入力信号対INPUT 1 が入力される。これらドライブ用の
ＭＯＳトランジスタ 9ｉａ， 9ｉｂ（ｉ＝1 〜8 ）は、
Ｎチャネルエンハンスメント型ＭＯＳトランジスタであ
る。負荷用のＭＯＳトランジスタ99ａ，99ｂは、Ｎチャ
ネルディプレッション型ＭＯＳトランジスタであり、ノ
ード100 と電源端子との間に直列接続されている。ＭＯ
Ｓトランジスタ99ａ，99ｂのゲートは、共にノード100
に接続されている。ノード100 の電位は、インバータ99
ｃにより反転され、書き込み電圧選択信号Ｖｉ（ｉ＝1
〜10）となる。
き込み電圧選択回路21の構成を部分的に示す回路図であ
る。書き込み電圧選択回路21は、図１０の回路構成が１
０個と図１１の回路が１個により構成される。図１０に
おいて、ＭＯＳトランジスタ9ｉａ， 9ｉｂ（ｉ＝1 〜8
）は、ノード100 と接地点との間に直列接続され、各
ゲートには、入力信号対INPUT ｉ（ｉ＝1 〜8 ）が入力
される。例えば、ＭＯＳトランジスタ91ａ，91ｂは、ノ
ード100 と接地点との間に直列接続され、各ゲートには
入力信号対INPUT 1 が入力される。これらドライブ用の
ＭＯＳトランジスタ 9ｉａ， 9ｉｂ（ｉ＝1 〜8 ）は、
Ｎチャネルエンハンスメント型ＭＯＳトランジスタであ
る。負荷用のＭＯＳトランジスタ99ａ，99ｂは、Ｎチャ
ネルディプレッション型ＭＯＳトランジスタであり、ノ
ード100 と電源端子との間に直列接続されている。ＭＯ
Ｓトランジスタ99ａ，99ｂのゲートは、共にノード100
に接続されている。ノード100 の電位は、インバータ99
ｃにより反転され、書き込み電圧選択信号Ｖｉ（ｉ＝1
〜10）となる。
【００６９】図１１において、書き込み選択信号Ｖ10
は、ＮＯＲゲート101 及びインバータ103 に入力され
る。また、リセット信号Ｒ及びＮＯＲゲート101 の出力
信号は、ＮＯＲゲート102 に入力される。ＮＯＲゲート
102 の出力信号は、ＮＯＲゲート101 、ＮＡＮＤゲート
104 及びインバータ106 に入力される。インバータ103
の出力信号はＮＡＮＤゲート104 に入力される。ＮＡＮ
Ｄゲート104 の出力信号は、インバータ105 を通過して
信号Ｆとなる。また、ＮＯＲゲート102 の出力信号はイ
ンバータ106 ，107 を通過して信号Ｖ10Ｆとなる。
は、ＮＯＲゲート101 及びインバータ103 に入力され
る。また、リセット信号Ｒ及びＮＯＲゲート101 の出力
信号は、ＮＯＲゲート102 に入力される。ＮＯＲゲート
102 の出力信号は、ＮＯＲゲート101 、ＮＡＮＤゲート
104 及びインバータ106 に入力される。インバータ103
の出力信号はＮＡＮＤゲート104 に入力される。ＮＡＮ
Ｄゲート104 の出力信号は、インバータ105 を通過して
信号Ｆとなる。また、ＮＯＲゲート102 の出力信号はイ
ンバータ106 ，107 を通過して信号Ｖ10Ｆとなる。
【００７０】すなわち、図１１はＮＯＲゲート101 と10
2 によりフリップフロップを構成し、書き込み電圧の上
限のＶＰＰmax を指定する信号Ｖ10を、書き込み終了
（リセット）されるまでラッチする。
2 によりフリップフロップを構成し、書き込み電圧の上
限のＶＰＰmax を指定する信号Ｖ10を、書き込み終了
（リセット）されるまでラッチする。
【００７１】信号Ｆは図５におけるタイマ13及びループ
カウンタ12ｂに書き込み電圧の上限のＶＰＰmax になっ
たことを伝達する。信号Ｆを受けたタイマ13は書き込み
毎に書き込み時間を所定時間長くするよう書き込み制御
回路11に信号Ｓ（パルス）を供給すると共に、ループカ
ウンタ12ａ，12ｂにパルスをカウントさせる。表１は、
図１０及び図１１の書き込み電圧選択回路の入出力表を
示している。
カウンタ12ｂに書き込み電圧の上限のＶＰＰmax になっ
たことを伝達する。信号Ｆを受けたタイマ13は書き込み
毎に書き込み時間を所定時間長くするよう書き込み制御
回路11に信号Ｓ（パルス）を供給すると共に、ループカ
ウンタ12ａ，12ｂにパルスをカウントさせる。表１は、
図１０及び図１１の書き込み電圧選択回路の入出力表を
示している。
【００７２】
【表１】
【００７３】ループカウンタ12ａの出力信号Ｎｉとヒュ
ーズデコーダの出力信号ＴＲＭｉの組み合わせ（入力信
号対INPUT ｉ各々に相当）により、書き込み電圧選択回
路は書き込み電圧制御回路に選択信号Ｖ1 ，Ｖ2 …，Ｖ
10Ｆを出力する。すなわち、この書き込み電圧選択回路
21は、トリミングヒューズ回路19にプログラムされたト
リミング情報と、ループカウンタ12ａの示す書き込み回
数に基づき、図９に示すような書き込み電圧ＶＰＰを生
成するように動作する。
ーズデコーダの出力信号ＴＲＭｉの組み合わせ（入力信
号対INPUT ｉ各々に相当）により、書き込み電圧選択回
路は書き込み電圧制御回路に選択信号Ｖ1 ，Ｖ2 …，Ｖ
10Ｆを出力する。すなわち、この書き込み電圧選択回路
21は、トリミングヒューズ回路19にプログラムされたト
リミング情報と、ループカウンタ12ａの示す書き込み回
数に基づき、図９に示すような書き込み電圧ＶＰＰを生
成するように動作する。
【００７４】図１２は、図５の書き込み電圧制御回路の
構成を示す回路図である。ＲＥＦは、チップ内部の他の
回路で発生される一定電圧である。入力される選択信号
Ｖ１〜Ｖ１０Ｆのうちのいずれかか“Ｈ”レベルになる
と、ノードＶＩＮと一定電圧ＲＥＦとが等しくなるよう
に、ノード130 の電圧が決定される。これにより、書き
込み電圧ＶＰＰは、ｐｎ接合ダイオードＱ1 〜Ｑ4 の各
ブレイクダウン電圧とノード130 の電圧の和に等しくな
るように制御され、図５の書き込み電圧出力回路に供給
される。
構成を示す回路図である。ＲＥＦは、チップ内部の他の
回路で発生される一定電圧である。入力される選択信号
Ｖ１〜Ｖ１０Ｆのうちのいずれかか“Ｈ”レベルになる
と、ノードＶＩＮと一定電圧ＲＥＦとが等しくなるよう
に、ノード130 の電圧が決定される。これにより、書き
込み電圧ＶＰＰは、ｐｎ接合ダイオードＱ1 〜Ｑ4 の各
ブレイクダウン電圧とノード130 の電圧の和に等しくな
るように制御され、図５の書き込み電圧出力回路に供給
される。
【００７５】上記構成の第２の実施形態における不揮発
性半導体メモリ装置において、例えば、図８におけるＴ
ＲＭ4 が“Ｈ”レベルになるように、ダイソート工程に
おいて図７のヒューズ67を切断すれば、１回目のデータ
書き込みでは、書き込み電圧ＶＰＰは、信号Ｖ4 に対応
する電圧になり、２回目のデータ書き込みでは、書き込
み電圧ＶＰＰは、信号Ｖ7 に対応する電圧になり、３回
目のデータ書き込みでは、書き込み電圧ＶＰＰは、信号
Ｖ10に対応する上限の電圧ＶＰＰmax になるように制御
される。
性半導体メモリ装置において、例えば、図８におけるＴ
ＲＭ4 が“Ｈ”レベルになるように、ダイソート工程に
おいて図７のヒューズ67を切断すれば、１回目のデータ
書き込みでは、書き込み電圧ＶＰＰは、信号Ｖ4 に対応
する電圧になり、２回目のデータ書き込みでは、書き込
み電圧ＶＰＰは、信号Ｖ7 に対応する電圧になり、３回
目のデータ書き込みでは、書き込み電圧ＶＰＰは、信号
Ｖ10に対応する上限の電圧ＶＰＰmax になるように制御
される。
【００７６】また、４回目以降のデータ書き込みにおい
ては、常に、書き込み電圧ＶＰＰは、ＶＰＰmax になる
ように制御される。また、書き込み時間は、１回目から
３回目までのデータ書き込みにおいては、一定値とし、
４回目以降のデータ書き込みにおいては、毎回、前回の
書き込み時間の４倍になるように制御する。これによ
り、チップ毎の書き込み特性を考慮して、チップ毎に最
適な書き込み電圧の与え方を個々に設定できる。
ては、常に、書き込み電圧ＶＰＰは、ＶＰＰmax になる
ように制御される。また、書き込み時間は、１回目から
３回目までのデータ書き込みにおいては、一定値とし、
４回目以降のデータ書き込みにおいては、毎回、前回の
書き込み時間の４倍になるように制御する。これによ
り、チップ毎の書き込み特性を考慮して、チップ毎に最
適な書き込み電圧の与え方を個々に設定できる。
【００７７】以上、説明したように、本発明の不揮発性
半導体メモリ装置によれば、次のような効果がある。書
き込み回数が増えるにつれて次第に書き込み電圧を上昇
させ、かつ、書き込み電圧が上限値になった後には、書
き込み電圧を最大値に維持し、書き込み回数が増えるに
つれて次第に書き込み時間を長くすることにより、全て
のメモリセルに高速にデータを書き込むことができ、か
つ、メモリセルのしきい電圧の分布の幅も狭くすること
ができる。さらに書き込み回数が増えるにつれて次第に
書き込み電圧を上昇させる書き込み方式であることによ
り、メモリセルトランジスタのゲート酸化膜にかかるス
トレスを低減でき、メモリセルの信頼性向上を図ること
ができる。
半導体メモリ装置によれば、次のような効果がある。書
き込み回数が増えるにつれて次第に書き込み電圧を上昇
させ、かつ、書き込み電圧が上限値になった後には、書
き込み電圧を最大値に維持し、書き込み回数が増えるに
つれて次第に書き込み時間を長くすることにより、全て
のメモリセルに高速にデータを書き込むことができ、か
つ、メモリセルのしきい電圧の分布の幅も狭くすること
ができる。さらに書き込み回数が増えるにつれて次第に
書き込み電圧を上昇させる書き込み方式であることによ
り、メモリセルトランジスタのゲート酸化膜にかかるス
トレスを低減でき、メモリセルの信頼性向上を図ること
ができる。
【００７８】また、チップ間において書き込み特性のば
らつきがある場合にも、チップ毎に最適な書き込み電圧
及び書き込み時間を設定する手段を備えることにより、
全てのチップについて高速な書き込みが可能となり、狭
いしきい電圧の分布が得られる。
らつきがある場合にも、チップ毎に最適な書き込み電圧
及び書き込み時間を設定する手段を備えることにより、
全てのチップについて高速な書き込みが可能となり、狭
いしきい電圧の分布が得られる。
【００７９】なお、この発明が適用されるするスタック
ゲート型の半導体不揮発性メモリセルは、ＮＡＮＤ型、
ＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型等いずれの構成でメ
モリセルアレイを構成してもよい。
ゲート型の半導体不揮発性メモリセルは、ＮＡＮＤ型、
ＡＮＤ型、ＮＯＲ型、ＤＩＮＯＲ型等いずれの構成でメ
モリセルアレイを構成してもよい。
【００８０】
【発明の効果】以上、説明したようにこの発明の不揮発
性半導体記憶装置によれば、全てのメモリセルにおい
て、しきい電圧の分布が広がらずに高速なデータ書き込
みを実現することができ、かつ、メモリセルの閾値分布
の幅も狭くすることができる。
性半導体記憶装置によれば、全てのメモリセルにおい
て、しきい電圧の分布が広がらずに高速なデータ書き込
みを実現することができ、かつ、メモリセルの閾値分布
の幅も狭くすることができる。
【００８１】また、チップ間において書き込み特性のば
らつきがある場合にも、チップ毎に最適な書き込み電圧
及び書き込み時間を設定する手段を備えることにより、
メモリセルのしきい電圧の分布を広げない高速なデータ
書き込みを、チップ毎のメモリセルの書き込み特性に応
じつつ実現する。
らつきがある場合にも、チップ毎に最適な書き込み電圧
及び書き込み時間を設定する手段を備えることにより、
メモリセルのしきい電圧の分布を広げない高速なデータ
書き込みを、チップ毎のメモリセルの書き込み特性に応
じつつ実現する。
【図１】本発明の第１の実施形態に係る不揮発性メモリ
装置の要部の構成を示す回路ブロック図。
装置の要部の構成を示す回路ブロック図。
【図２】図１の回路の動作を示す波形図。
【図３】図１の回路に関する書き込み動作の制御を示す
フローチャート。
フローチャート。
【図４】セルのしきい電圧を上昇させる、書き込み電圧
の上昇分及びこの上昇分に等価な書き込み時間の関係を
示す特性図。
の上昇分及びこの上昇分に等価な書き込み時間の関係を
示す特性図。
【図５】本発明の第２の実施形態に係る不揮発性メモリ
装置の要部の構成を示すブロック図。
装置の要部の構成を示すブロック図。
【図６】図５の回路の動作を示すタイミング図。
【図７】図５のトリミングヒューズ回路の構成を示す回
路図。
路図。
【図８】図５中のヒューズデコーダの回路構成を示す回
路図。
路図。
【図９】ヒューズデコーダの出力信号と書き込み電圧の
供給パターンとの関係を示す図。
供給パターンとの関係を示す図。
【図１０】図５の書き込み電圧選択回路の構成を示す一
部の回路図。
部の回路図。
【図１１】図５の書き込み電圧選択回路の構成を示す一
部の回路図。
部の回路図。
【図１２】図５の書き込み電圧制御回路の構成を示す回
路図。
路図。
11…書き込み制御回路 12，12ａ，12ｂ…ループカウンタ 13…タイマ 14…書き込み電圧制御回路 15…昇圧回路 16…書き込み電圧出力回路 17…ロウデコーダ 18…メモリセルアレイ 19…トリミングヒューズ回路 20…ヒューズデコーダ 21…書き込み電圧選択回路 62〜65，72，99ｃ，103 ，105 〜107 …インバータ 66，91ａ〜99ａ，91ｂ〜99ｂ…ＭＯＳトランジスタ 67…ヒューズ 71，104 …ＮＡＮＤ回路 101 ，102 …ＮＯＲ回路 103 ，105 〜107 …インバータ Ｒ1 〜Ｒ12…抵抗 Ｑ1 〜Ｑ4 …ｐｎ接合ダイオード
Claims (18)
- 【請求項１】 メモリセルアレイと、 前記メモリセルアレイのメモリセルにデータを書き込む
手段と、 前記メモリセルアレイのメモリセルからデータを読み出
し、正確なデータが書き込まれているか否かを判断する
手段と、 前記メモリセルアレイの全てのメモリセルに正確なデー
タが書き込まれていない場合に再書き込みを実行する手
段と、 前記再書き込みの書き込み回数が増えるに従って書き込
み電圧を次第に上昇させ、かつ、書き込み電圧が最大値
になった後には、書き込み電圧を最大値に維持し、前記
再書き込みの書き込み回数が増えるに従って書き込み時
間を次第に長く設定する手段とを具備することを特徴と
する不揮発性半導体記憶装置。 - 【請求項２】 前記書き込み電圧の上昇分をΔＶＰＰと
したとき、前記書き込み電圧が最大値になった後の書き
込み時間Ｔ（ｎ）は、 ΔＶＰＰ ＝ Ａ・ｌｏｇ ΔＴ ΔＴ ＝ Ｔ（ｎ）／Ｔ（ｎ−１） （但し、Ａは、定数、ｎは、書き込み回数、Ｔ（ｎ）
は、ｎ回目の書き込みの書き込み時間である）を満たし
ていることを特徴とする請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項３】 請求項１に記載の不揮発性半導体記憶装
置において、 それぞれの書き込みにおける書き込み電圧をチップ毎に
設定し得る手段を具備することを特徴とする。 - 【請求項４】 複数の不揮発性メモリセルを含むメモリ
セルアレイと、 前記メモリセルに供給するための書き込み電圧を昇圧す
る昇圧回路と、 書き込み回数をカウントするカウンタと、 前記カウンタの指定する任意の書き込み回数に至るまで
は前記メモリセルへの前記書き込み電圧の供給時間を一
定とし、前記任意の書き込み回数の後は前記メモリセル
への前記書き込み電圧の供給時間を段階的に増加させる
タイマと、 前記書き込み電圧が予め決められた上限に至るまでの前
記昇圧回路による昇圧レベルを、前記任意の書き込み回
数に応じて段階的に分け、かつ前記書き込み電圧が予め
決められた上限に至るとその書き込み電圧を維持する書
き込み電圧制御回路とを具備したことを特徴とする不揮
発性半導体記憶装置。 - 【請求項５】 請求項４記載の不揮発性半導体記憶装置
において、 前記段階的に増加させる書き込み電圧の供給時間はそれ
ぞれ、前記書き込み電圧が予め決められた上限に至る前
における前記書き込み電圧の段階的に分けられたうちの
１回の上昇分に応じた前記メモリセルのしきい電圧上昇
分が得られるように設定されることを特徴とする。 - 【請求項６】 請求項４記載の不揮発性半導体記憶装置
において、 前記書き込み電圧が予め決められた上限に至るまでの前
記昇圧回路による昇圧レベルを、前記任意の書き込み回
数に応じて段階的に分けるためのプログラム手段をさら
に具備することを特徴とする。 - 【請求項７】 複数の不揮発性メモリセルを含むメモリ
セルアレイと、 前記メモリセルに供給するための書き込み電圧を昇圧す
る昇圧回路と、 書き込み動作の所定回数をカウントする第１のカウンタ
と、 前記所定回数のうちの任意の書き込み回数から後をカウ
ントする第２のカウンタと、 前記第２のカウンタの指定する任意の書き込み回数に至
るまでは前記メモリセルへの前記書き込み電圧の供給時
間を一定とし、前記任意の書き込み回数の後は前記メモ
リセルへの前記書き込み電圧の供給時間を段階的に増加
させるタイマと、 前記書き込み電圧が予め決められた上限に至るまでの前
記昇圧回路による昇圧レベルを、前記任意の書き込み回
数に応じて段階的に分け、かつ前記書き込み電圧が予め
決められた上限に至るとその書き込み電圧を維持する書
き込み電圧制御回路と、 前記書き込み電圧が予め決められた上限に至るまでの前
記昇圧回路による昇圧レベルを、前記任意の書き込み回
数に応じて段階的に分けるプログラムシステムとを具備
したことを特徴とする不揮発性半導体記憶装置。 - 【請求項８】 請求項７記載の不揮発性半導体記憶装置
において、 前記プログラムシステムは、前記書き込み電圧制御回路
に前記昇圧レベルを設定するための選択信号を出力する
書き込み電圧選択回路と、前記書き込み電圧選択回路の
選択信号を指定するデコーダと、前記デコーダにプログ
ラム信号を与えるヒューズ回路とを含むことを特徴とす
る。 - 【請求項９】 請求項７記載の不揮発性半導体記憶装置
において、 前記プログラムシステムによって、前記任意の書き込み
回数の初回の前記昇圧レベルを可変にすると共に、前記
書き込み電圧が予め決められた上限に至るまで前記昇圧
レベルを段階的に分けられる前記任意の書き込み回数が
変えられることを特徴とする。 - 【請求項１０】 請求項７記載の不揮発性半導体記憶装
置において、 前記段階的に増加させる書き込み電圧の供給時間はそれ
ぞれ、前記書き込み電圧が予め決められた上限に至る前
における前記書き込み電圧の段階的に分けられたうちの
１回の上昇分に応じた前記メモリセルのしきい電圧上昇
分が得られるように設定されることを特徴とする。 - 【請求項１１】 複数の不揮発性メモリセルを含むメモ
リセルアレイと、 前記メモリセルを選択するためのデコーダと、 前記メモリセルに供給するための書き込み電圧を昇圧す
る昇圧回路と、 書き込み回数をカウントするカウンタと、 前記カウンタの指定する任意の書き込み回数に至るまで
は前記メモリセルへの前記書き込み電圧の供給時間を一
定とし、前記任意の書き込み回数の後は前記メモリセル
への前記書き込み電圧の供給時間を段階的に増加させる
タイマと、 前記書き込み電圧が予め決められた上限に至るまでの前
記昇圧回路による昇圧レベルを、前記任意の書き込み回
数に応じて段階的に分け、かつ前記書き込み電圧が予め
決められた上限に至るとその書き込み電圧を維持する書
き込み電圧制御回路とを具備し、前記カウンタのカウン
ト毎に、前記メモリセルアレイの選択したメモリセルに
正しいデータが書き込まれているか否かを判断するベリ
ファイが行われ、正しいデータが書き込まれるまでこの
選択したメモリセルに対し、前記タイマの制御に従って
書き込み動作を行うことを特徴とする不揮発性半導体記
憶装置。 - 【請求項１２】 請求項１１記載の不揮発性半導体記憶
装置において、 前記段階的に増加させる書き込み電圧の供給時間はそれ
ぞれ、前記書き込み電圧が予め決められた上限に至る前
における前記書き込み電圧の段階的に分けられたうちの
１回の上昇分に応じた前記メモリセルのしきい電圧上昇
分が得られるように設定されることを特徴とする。 - 【請求項１３】 請求項１１記載の不揮発性半導体記憶
装置において、 前記書き込み電圧が予め決められた上限に至るまでの前
記昇圧回路による昇圧レベルを、前記任意の書き込み回
数に応じて段階的に分けるためのプログラム手段をさら
に具備する。 - 【請求項１４】 請求項１３記載の不揮発性半導体記憶
装置において、 前記プログラム手段は、前記書き込み電圧制御回路に前
記昇圧レベルを設定するための選択信号を出力する書き
込み電圧選択回路と、前記書き込み電圧選択回路の選択
信号を指定するデコーダと、前記デコーダにプログラム
信号を与えるヒューズ回路とを含み、前記プログラム手
段によって、前記書き込み電圧が予め決められた上限に
至るまで前記昇圧レベルを段階的に分けられる前記任意
の書き込み回数が変わることを特徴とする。 - 【請求項１５】 複数の不揮発性メモリセルを含むメモ
リセルアレイと、 前記メモリセルに供給するための書き込み電圧を昇圧す
る昇圧回路と、 書き込み回数をカウントするカウンタと、 前記メモリセルへの前記書き込み電圧の供給時間を制御
するため、前記カウンタによる所定回数のカウントのう
ち、初回から任意回数までは一定時間間隔でカウントさ
せ、前記任意回数から後の回数は段階的に増加する時間
間隔でカウントさせる信号を出力するタイマと、 前記書き込み電圧が予め決められた上限に至るまでの前
記昇圧回路による昇圧レベルを、前記任意回数に応じて
段階的に分け、かつ前記書き込み電圧が予め決められた
上限に至るとその書き込み電圧を維持する書き込み電圧
制御回路とを具備したことを特徴とする不揮発性半導体
記憶装置。 - 【請求項１６】 請求項１５記載の不揮発性半導体記憶
装置において、 前記タイマの出力する信号における段階的に増加する時
間間隔はそれぞれ、前記書き込み電圧が予め決められた
上限に至る前における前記書き込み電圧の段階的に分け
られたうちの１回の上昇分に応じた前記メモリセルのし
きい電圧上昇分が得られるように設定することを特徴と
する。 - 【請求項１７】 複数の不揮発性メモリセルを含むメモ
リセルアレイと、 前記メモリセルに供給するための書き込み電圧を昇圧す
る昇圧回路と、 書き込み動作の所定回数をカウントする第１のカウンタ
と、 前記所定回数のうちの任意回数から後をカウントする第
２のカウンタと、 前記メモリセルへの前記書き込み電圧の供給時間を制御
するため、前記第１のカウンタによる所定回数のカウン
トのうち、初回から前記任意回数までは一定時間間隔で
カウントさせ、前記任意回数から後の回数は段階的に増
加する時間間隔でカウントさせる信号を出力するタイマ
と、 前記書き込み電圧が予め決められた上限に至るまでの前
記昇圧回路による昇圧レベルを、前記任意回数に応じて
段階的に分け、かつ前記書き込み電圧が予め決められた
上限に至るとその書き込み電圧を維持する書き込み電圧
制御回路と、 前記任意回数の初回の前記昇圧レベルを可変にするた
め、前記書き込み電圧が予め決められた上限に至るまで
の前記昇圧回路による昇圧レベルを、前記任意回数に応
じて段階的に分けるプログラムシステムとを具備したこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項１８】 請求項１７記載の不揮発性半導体記憶
装置において、 前記プログラムシステムは、前記書き込み電圧制御回路
に前記昇圧レベルを設定するための選択信号を出力する
書き込み電圧選択回路と、前記書き込み電圧選択回路の
選択信号を指定するデコーダと、前記デコーダにプログ
ラム信号を与えるヒューズ回路とを含むことを特徴とす
る。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07257996A JP3621501B2 (ja) | 1995-03-29 | 1996-03-27 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7136795 | 1995-03-29 | ||
| JP7-71367 | 1995-03-29 | ||
| JP07257996A JP3621501B2 (ja) | 1995-03-29 | 1996-03-27 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08329694A true JPH08329694A (ja) | 1996-12-13 |
| JP3621501B2 JP3621501B2 (ja) | 2005-02-16 |
Family
ID=26412468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07257996A Expired - Fee Related JP3621501B2 (ja) | 1995-03-29 | 1996-03-27 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3621501B2 (ja) |
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-
1996
- 1996-03-27 JP JP07257996A patent/JP3621501B2/ja not_active Expired - Fee Related
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| JP3621501B2 (ja) | 2005-02-16 |
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