JP2006331618A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】動作の高速性を保ちつつ、書き込みしきい値電圧の分布幅を狭くすることを可能とすること。
【解決手段】メモリセルＭと、メモリセルＭの一端に接続されるビット線ＢＬと、ビット線ＢＬに接続され、メモリセルＭへのプログラムデータを一時的に記憶するデータ回路１１と、を具備する。データ回路１１は、データ書き込み時に、ビット線ＢＬに転送する転送電位を、プログラムデータのプログラム順序に応じて変更する。
【選択図】図６
【解決手段】メモリセルＭと、メモリセルＭの一端に接続されるビット線ＢＬと、ビット線ＢＬに接続され、メモリセルＭへのプログラムデータを一時的に記憶するデータ回路１１と、を具備する。データ回路１１は、データ書き込み時に、ビット線ＢＬに転送する転送電位を、プログラムデータのプログラム順序に応じて変更する。
【選択図】図６
Description
本発明は、半導体集積回路装置に関し、特に、電気的に書き換えが可能な不揮発性半導体記憶装置を備えた半導体集積回路装置に関する。
電気的に書き換えが可能な不揮発性半導体記憶装置、例えば、多値フラッシュメモリでは、書き込みしきい値電圧の分布幅を狭くする必要がある。
しかし、書き込みしきい値電圧の分布幅を狭くしようとすると、ライト動作時に、しきい値電圧のシフト幅を小さくする必要があり、ライト動作が遅くなる、という事情がある。
特開２００３−１９６９８８号公報
米国特許６，６４３，１８８号明細書
この発明は、動作の高速性を保ちつつ、書き込みしきい値電圧の分布幅を狭くすることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供する。
この発明の第１態様に係る半導体集積回路装置は、不揮発性半導体メモリセルと、前記不揮発性半導体メモリセルの一端に接続されるビット線と、前記ビット線に接続され、前記不揮発性半導体メモリセルへのプログラムデータを一時的に記憶するデータ回路と、を具備し、前記データ回路は、データ書き込み時に、前記ビット線に転送する転送電位を、前記プログラムデータのプログラム順序に応じて変更する。
この発明の第２態様に係る半導体集積回路装置は、不揮発性半導体メモリセルと、前記不揮発性半導体メモリセルの一端に接続されるビット線と、前記ビット線に接続され、前記不揮発性半導体メモリセルへのプログラムデータを一時的に記憶するデータ回路と、を具備し、前記データ回路は、データ書き込み時に、前記ビット線に転送する転送電位を、前記プログラムデータの書き込み方式に応じて変更する。
この発明によれば、動作の高速性を保ちつつ、書き込みしきい値電圧の分布幅を狭くすることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供できる。
発明を実施するための形態の説明に先立ち、パス ライト（Ｐａｓｓ Ｗｒｉｔｅ）、クイック パス ライト（Ｑｕｉｃｋ Ｐａｓｓ Ｗｒｉｔｅ）、及びモディファイド クイック パス ライト（Ｍｏｄｉｆｉｅｄ Ｑｕｉｃｋ Ｐａｓｓ Ｗｒｉｔｅ）と呼ばれる書き込み方式について説明する。
多値ＮＡＮＤ型フラッシュメモリのように、高精度のしきい値電圧の制御が必要とされるプログラム動作においては、パス ライトと呼ばれる書き込み方式を採用する場合がある。パス ライトとは、１ＳＴ Ｐａｓｓと呼ばれる１度目のプログラムと、２ＮＤ Ｐａｓｓと呼ばれる２度目のプログラム（２度書き）とを行うことによって、書き込みしきい値の分布幅を狭くする手法である。
パス ライトの改良例としてクイック パス ライトと呼ばれる書き込み方式がある。これは、１ＳＴ Ｐａｓｓと、２ＮＤ Ｐａｓｓとを並列処理して、書き込み時間の短縮を図ったものである。
パス ライトのさらなる改良例としてモディファイド クイック パス ライトと呼ばれる書き込み方式がある。これは、クイック パス ライトと同様に、１ＳＴ Ｐａｓｓと、２ＮＤ Ｐａｓｓとを並列処理する。さらに、２ＮＤ Ｐａｓｓを行うライト動作回数を１回とすることで、しきい値電圧を、さらに高精度に制御する。
本明細書においては、クイック パス ライトを“ＱＰＷ”、モディファイド クイック パス ライト“ＭＱＰＷ”と略記する。
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
（第１実施形態）
図１は、この発明の第１実施形態に係る半導体集積回路装置の一例を示すブロック図である。第１実施形態は、半導体集積回路装置の一例とし、ＮＡＮＤ型フラッシュメモリを示すが、この発明はＮＡＮＤ型フラッシュメモリ以外のメモリにも適用することができる。
図１は、この発明の第１実施形態に係る半導体集積回路装置の一例を示すブロック図である。第１実施形態は、半導体集積回路装置の一例とし、ＮＡＮＤ型フラッシュメモリを示すが、この発明はＮＡＮＤ型フラッシュメモリ以外のメモリにも適用することができる。
メモリセルアレイ１には、不揮発性半導体メモリセルがマトリクス状に配置される。不揮発性半導体メモリセルの一例は、フラッシュメモリセルである。
カラム制御回路２は、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、及びメモリセルからのデータ読み出しを行う。カラム制御回路２は、メモリセルアレイ１に隣接して設けられる。
ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、消去、書き込み、及び読み出しに必要な電位を印加する。
ソース線制御回路４は、メモリセルアレイ１のソース線を制御する。
Ｐウェル制御回路５は、メモリセルアレイ１が形成されるＰ型セルウェルの電位を制御する。
データ入出力バッファ６は、カラム制御回路２にＩＯ線対ＩＯ、ＩＯｎを介して電気的に接続され、外部のホスト（図示せず）に外部Ｉ／Ｏ線を介して電気的に接続される。データ入出力バッファ６には、例えば、入出力バッファ回路が配置される。データ入出力バッファ６は、書き込みデータの受け取り、読み出しデータの出力、及びアドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータをＩＯ線対ＩＯ、ＩＯｎを介してカラム制御回路２に送り、また、カラム制御回路２から読み出したデータをＩＯ線対ＩＯ、ＩＯｎを介して受け取る。さらに、メモリセルアレイ１のアドレスを選択するために外部から入力されたアドレスデータを、カラム制御回路２やロウ制御回路３に、ステートマシン８を介して送る。また、外部ホストからのコマンドデータを、コマンドインターフェイス７に送る。
コマンドインターフェイス７は、外部制御信号線を介して外部ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータなのか、あるいはコマンドデータなのか、あるいはアドレスデータなのかを判断し、コマンドデータであれば、コマンドデータとしてステートマシン８に転送する。
ステートマシン８は、フラッシュメモリ全体の管理を行う。外部ホストからのコマンドデータを受け、読み出し、書き込み、消去、及びデータの入出力管理を行う。
図２は、図１に示すメモリセルアレイ１の一例を示す図である。
図２に示すように、メモリセルアレイ１は複数のブロック、例えば、１０２４個のブロックBLOCK0〜BLOCK1023に分割される。ブロックは、例えば、消去の最小単位である。各ブロックBLOCKiは複数のＮＡＮＤ型メモリユニット、例えば、８５１２個のＮＡＮＤ型メモリユニットを含む。この例では、各ＮＡＮＤ型メモリユニットは２つの選択トランジスタＳＴＤ、ＳＴＳと、これらの間に、直列に接続された複数のメモリセルＭ（本例では４つ）を含む。ＮＡＮＤ型メモリユニットの一端は選択ゲート線ＳＧＤに繋がる選択トランジスタＳＴＤを介してビット線ＢＬに接続され、その他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳＴＳを介して共通ソース線Ｃ-sourceに接続される。各メモリセルＭはワード線ＷＬに繋がる。０から数えて偶数番目のビット線ＢＬｅと、奇数番目のビット線ＢＬｏとは、互いに独立してデータの書き込みと読み出しとが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、例えば、ビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。各メモリセルＭが記憶する１ビットのデータが４２５６個のメモリセル分集まって、ページという単位を構成する。ページは、例えば、読み出しの最小単位である。１つのメモリセルＭで２ビットのデータを記憶する場合、４２５６個のメモリセルは２ページ分のデータを記憶する。同様に、ビット線ＢＬｏに接続される４２５６個のメモリセルで別の２ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しとが行われる。
図３は、チップレイアウトの一例を示す平面図である。
図３に示すように、半導体チップ１００には、メモリセルアレイ領域１０２、ロウデコーダ領域１０４、ページバッファ領域１０６、周辺回路領域１０８、チャージポンプ回路領域１１０、及びパッド領域１１２が設けられる。
本例では、メモリセルアレイ領域１０２は二箇所有り、それぞれにメモリセルアレイ１がレイアウトされる。
ロウデコーダ領域１０４は、メモリセルアレイ領域１００の、ロウ方向に沿った両端に配置され、それぞれにロウ制御回路３がレイアウトされる。
ページバッファ領域１０６、周辺回路領域１０８、チャージポンプ回路領域１１０、及びパッド領域１１２は、メモリセルアレイ領域１００の、カラム方向に沿った一端に順次配置される。
ページバッファ領域１０６には、カラム制御回路、例えば、ページバッファがレイアウトされる。ページバッファはデータ回路の一種であり、メモリセルアレイ１へ書き込む、例えば、１ページ分の書き込みデータを一時的に記憶したり、メモリセルアレイ１から読み出した、例えば、１ページ分の読み出しデータを一時的に記憶したりする。
周辺回路領域１０８には、カラム系制御回路２、データ入出力バッファ６、コマンドインターフェイス７、及びステートマシン８がレイアウトされる。
チャージポンプ回路１１０には、チャージポンプ回路がレイアウトされる。チャージポンプ回路は昇圧回路の一種であり、書き込み、消去に必要とされる電源電位、例えば、外部電源電位よりも高い電位や、チップ内部で使用されるチップ内電源電位を発生させる。
本例では、パッド領域１１２は一箇所有り、チップの一つの辺に沿って配置される。パッド領域１１２には、パッドがレイアウトされる。パッドは、半導体チップ１００と、外部との接続点である。パッドは、例えば、データ入出力バッファ６、及びコマンドインターフェイス７に接続される。
次に、第１実施形態に係る半導体集積回路装置の動作の一例を説明する。
本例においては、ライト動作以外の動作については、従来知られている動作と同じで良い。従って、本明細書においては、ライト動作のみを説明する。
図４は、４値記憶ＮＡＮＤ型フラッシュメモリのメモリセルのしきい値電圧Ｖｔｈの分布を示す図である。
図４に示すように、１つのメモリセルには、２ビットデータ(４値データ)を記憶させる。本例では、２ビットデータを、しきい値電圧Ｖｔｈが低いほうから順に、“１１”、“０１”、“１０”、“００”とする。２ビットデータのうち、１ビットは論理下位ページデータ(□で示す)として、また、他の１ビットは論理上位ページデータ(○で示す)として、同一のメモリセルに記憶される。
“１１”はイレーズ状態である。イレーズ状態のメモリセルは、負のしきい値電圧Ｖｔｈを有する。
“０１”、“１０”、“００”はライト状態である。ライト状態のメモリセルは、正のしきい値電圧Ｖｔｈを有する。
このように、２ビットデータは、論理下位ページデータと論理上位ページデータとからなり、２回のライト動作によってメモリセルに書き込まれる。
クイック パス ライトを用いたメモリセルへのライト動作を以下で説明する。
図５Ａ、及び図５Ｂは、しきい値電圧Ｖｔｈの分布の変化を示す図である。
（論理下位ページデータのプログラミング）
まず、論理下位ページデータのプログラミングを行う。
まず、論理下位ページデータのプログラミングを行う。
当初、全てのメモリセルのしきい値電圧Ｖｔｈはイレーズ状態、即ち、“１１”状態にあるものとする。この後、論理下位ページデータのプログラミングを行うと、しきい値電圧Ｖｔｈの分布は、ライトデータ(論理下位ページデータ)の値が“１”か“０”かに応じて、２つに分けられる（図５Ａ）。
（論理下位ページデータ“１”のプログラミング）
論理下位ページデータ（□で示す）が“１”の場合には、メモリセルのしきい値電圧Ｖｔｈをシフトさせない。このための一例は、ワード線にライト電位を転送する際に、ビット線の電位を“Ｈ”(チップ内電源電位Ｖｄｄ、例：２．５Ｖ)とする。これにより、メモリセルのトンネル酸化膜に高電界がかからないようにして、しきい値電圧Ｖｔｈの上昇を抑制する。この結果、メモリセルのしきい値電圧Ｖｔｈは、イレーズ状態（“１１”状態)を維持する。
論理下位ページデータ（□で示す）が“１”の場合には、メモリセルのしきい値電圧Ｖｔｈをシフトさせない。このための一例は、ワード線にライト電位を転送する際に、ビット線の電位を“Ｈ”(チップ内電源電位Ｖｄｄ、例：２．５Ｖ)とする。これにより、メモリセルのトンネル酸化膜に高電界がかからないようにして、しきい値電圧Ｖｔｈの上昇を抑制する。この結果、メモリセルのしきい値電圧Ｖｔｈは、イレーズ状態（“１１”状態)を維持する。
（論理下位ページデータ“０”のプログラミング）
論理下位ページデータが“０”の場合には、しきい値電圧Ｖｔｈをシフトさせる。このための一例は、ワード線にライト電位を転送する際に、１ＳＴ Ｐａｓｓと２ＮＤ Ｐａｓｓとの２つのプログラム段階に応じて、ビット線に異なる電位を転送する。
論理下位ページデータが“０”の場合には、しきい値電圧Ｖｔｈをシフトさせる。このための一例は、ワード線にライト電位を転送する際に、１ＳＴ Ｐａｓｓと２ＮＤ Ｐａｓｓとの２つのプログラム段階に応じて、ビット線に異なる電位を転送する。
（１ＳＴ Ｐａｓｓ）
しきい値電圧Ｖｔｈが図２に示す“Verify L0 Low Level”よりも低いメモリセル、即ち、１ＳＴ Ｐａｓｓを行うメモリセルに対しては、ビット線の電位を“Ｌ”(チップ内接地電位Ｖｄｄ、例：０Ｖ)とする。これにより、トンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、しきい値電圧Ｖｔｈを上昇させる。
しきい値電圧Ｖｔｈが図２に示す“Verify L0 Low Level”よりも低いメモリセル、即ち、１ＳＴ Ｐａｓｓを行うメモリセルに対しては、ビット線の電位を“Ｌ”(チップ内接地電位Ｖｄｄ、例：０Ｖ)とする。これにより、トンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、しきい値電圧Ｖｔｈを上昇させる。
（２ＮＤ Ｐａｓｓ）
しきい値電圧Ｖｔｈが図２に示す“Verify L0 Low Level”と“Verify L0 Level”との間にあるメモリセル、即ち、２ＮＤ Ｐａｓｓを行うメモリセルに対しては、ビット線の電位を、１ＳＴ Ｐａｓｓ時よりも高い電位(例：０．５Ｖ)として、１ＳＴ Ｐａｓｓ時よりも少ない電界をトンネル酸化膜に印加する。これにより、１ＳＴ Ｐａｓｓ時よりも小さい、しきい値電圧Ｖｔｈの上昇を得る。
しきい値電圧Ｖｔｈが図２に示す“Verify L0 Low Level”と“Verify L0 Level”との間にあるメモリセル、即ち、２ＮＤ Ｐａｓｓを行うメモリセルに対しては、ビット線の電位を、１ＳＴ Ｐａｓｓ時よりも高い電位(例：０．５Ｖ)として、１ＳＴ Ｐａｓｓ時よりも少ない電界をトンネル酸化膜に印加する。これにより、１ＳＴ Ｐａｓｓ時よりも小さい、しきい値電圧Ｖｔｈの上昇を得る。
つまり、論理下位ページデータ“０”プログラミングが行われるメモリセルにおいては、初期状態であるイレーズ状態（“１１”状態）から、“Verify L0 Low Level”までは、ライト動作１回あたりのしきい値電圧Ｖｔｈのシフト幅が大きく、その後“Verify L0 Level”を超えるまで、ライト動作１回あたりのしきい値電圧Ｖｔｈのシフト幅が小さくなる。
論理下位ページデータのプログラミング時のビット線への転送電位は、ビット線に接続されるデータ回路（例えば、ページバッファ）によって制御される。
（データ回路）
図６は、データ回路の一例を示す回路図である。
図６は、データ回路の一例を示す回路図である。
データ回路１１は、データ記憶回路１３と、電位転送回路１５とを含む。本例のデータデータ記憶回路１３は、データ記憶部（データキャッシュ）ＤＳ１〜ＤＳ４を含む。
ライト動作に先立って、書き込むべき論理下位ページデータが、データ記憶部ＤＳ４にＩＯ線対ＩＯ、ＩＯｎを介して記憶される。本明細書では、これを外部データロード（External Data Load）と呼ぶ。外部データロードの後、データキャッシュセットと呼ばれる記憶部ＤＳ２〜ＤＳ４へのデータ記憶が行われる。これらについては、図７Ａ〜図７Ｄ、及び図８Ａ〜図８Ｃにその様子の一例を示すことで、その説明は省略する。データキャッシュセットの後、ライト動作に入る。
ライト動作において、データ記憶部ＤＳ３には、プログラムが完了している場合“１”が記憶され、完了していない場合“０”が記憶される。即ち、論理下位ページデータが“１”の場合には、データ記憶部ＤＳ３には“１”が記憶される。また、論理下位ページデータが“０”の場合には、“Verify L0 Level”のベリファイ結果に応じて、パス（Pass）の場合“１”が記憶され、フェイル（Fail）の場合“０”が記憶される。
データ記憶部ＤＳ２には、１ＳＴ Ｐａｓｓが完了している場合“１”が記憶され、完了していない場合“０”が記憶される。即ち、論理下位ページデータが“１”の場合には、プログラム自体が完了しているため、ＤＳ２には“１”が記憶される。また、論理下位ページデータが“０”の場合には、“Verify L0 Low Level”のベリファイ結果に応じて、パスの場合“１”が記憶され、フェイルの場合“０”が記憶される。
論理下位ページデータのプログラミング時、データ記憶部ＤＳ３からビット線への転送電位は、ＤＳ３に記憶されているデータが“１”の場合Ｖｄｄ、同じくデータが“０”の場合Ｖｓｓである。
また、ＱＰＷでは、制御信号ＶＰＲＥがＶｄｄとなる。データ記憶部ＤＳ２のデータが“１”の場合には、Ｎチャネル型ＭＯＳトランジスタＱｎ１のゲートの電位は、ブートストラップ現象によって、Ｖｄｄ程度から５Ｖ程度にまで上昇する。このため、ＶＰＲＥ（＝Ｖｄｄ）は、ＤＳ２に記憶されているデータが“１”の場合のみ、電位転送回路（Ｑｎ２）のゲートに入力されるレギュレート信号ＲＥＧに制限されつつ、ビット線へと転送される。
よって、ビット線へは、ＤＳ３に記憶されているデータが“１”の場合にはＶｄｄが転送される。同様に、ＤＳ３に記憶されているデータが“０”、かつ、ＤＳ２に記憶されているデータが“０”の場合にはＶｓｓが転送され、ＤＳ３に記憶されているデータが“０”、かつ、ＤＳ２に記憶されているデータが“１”の場合にはレギュレート制御信号ＲＥＧに応じた電位が転送される。
論理下位ページデータのプログラミング時における、しきい値電圧Ｖｔｈに応じたデータキャッシュ（記憶部ＤＳ２〜ＤＳ４）の変化の様子を図９に示しておく。
（論理上位ページデータのプログラミング）
次に、論理上位ページデータのプログラミングが行われる。
次に、論理上位ページデータのプログラミングが行われる。
当初、メモリセルしきい値電圧Ｖｔｈの分布は、図５Ａに示すように、論理下位ページデータのプログラミングにより、“１１”状態(イレーズ状態)、または“Ｌ０”状態にある。この後、論理上位ページデータのプログラミングを行うと、しきい値電圧Ｖｔｈの分布は、図５Ｂに示すように、ライトデータ(論理上位ページデータ)の値（“１”、“０”）に応じて、４つに分けられる。
以下では、例として、“１１”状態にあるメモリセルの、ライトデータ“０”による“０１”状態へのプログラムを簡単に説明する。
“０１”状態へのプログラムの場合、論理下位ページの“０”プログラムと同様、ワード線にライト電位を転送する際に、１ＳＴ Ｐａｓｓと、２ＮＤ Ｐａｓｓの２つのプログラム段階に応じて、ビット線に異なる電位を転送する。しきい値電圧が図４で示される““Verify 01 Low Level”よりも低いメモリセル、即ち、１ＳＴ Ｐａｓｓを行うメモリセルに対しては、ビット線を“Ｌ”（接地電位Ｖｓｓ）とし、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、しきい値電圧Ｖｔｈを上昇させる。また、しきい値電圧Ｖｔｈが図４に示す“Verify 01 Low Level”と“Verify 01 Level”の間にあるメモリセル、即ち、２ＮＤ Ｐａｓｓを行うメモリセルに対しては、ビット線の電位を、１ＳＴ Ｐａｓｓよりも高い電位として、１ＳＴ Ｐａｓｓ時よりも小さい、しきい値電圧Ｖｔｈの上昇を得る。これは、論理下位ページデータのプログラミングで説明した通りである。また、本例の２ＮＤ Ｐａｓｓでは、論理下位ページデータのプログラミング時よりも高い電位を、ビット線に与える。例えば、０．５Ｖ以上Ｖｄｄ未満である。これにより、論理下位ページデータのプログラミング時よりも、さらに、狭いしきい値分布を得る。
論理上位ページデータのプログラミング時、例えば、“０１”プログラミング時のビット線への転送電位は、論理下位ページデータのプログラミング時と同様に、データ回路によって制御される。
論理上位ページのプログラムでは、ライト動作に先立って、論理下位ページデータの読み出しと、データ記憶部ＤＳ３への記憶が行われる。本明細書では、これを内部データロード（Internal Data Load）と呼ぶ。また、書き込むべき論理上位データを、データ記憶部ＤＳ４に記憶させる（外部データロード）。これらの後、データキャッシュセットを行う。これらについては、図１０Ａ〜図１０Ｄ、及び図１１Ａ〜図１１Ｄにその様子の一例を示すことで、その説明は省略する。
データ記憶部ＤＳ３には、“Verify 01 Level”のベリファイ結果に応じて、パスの場合“１”が、フェイルの場合“０”がそれぞれ記憶される。
データ記憶部ＤＳ２には、“Verify L0 Low Level”のベリファイ結果に応じて、パスの場合“１”が、フェイルの場合“０”が記憶される。
論理下位データのプログラミング時と同様、ビット線へは、ＤＳ３に記憶されているデータが“１”の場合にはＶｄｄが転送される。同様に、ＤＳ３に記憶されているデータが“０”、かつ、ＤＳ２に記憶されているデータが“０”の場合にはＶｓｓが転送され、ＤＳ３に記憶されているデータが“０”、かつ、ＤＳ２に記憶されているデータが“１”の場合にはレギュレート信号ＲＥＧに応じた電位が転送される。
論理上位ページデータのプログラミング時における、しきい値電圧Ｖｔｈに応じたデータ記憶部ＤＳ２〜ＤＳ４の状態の様子を図１２Ａ〜図１２Ｄに示しておく。
従来、パス ライトを用いてプログラムを行う場合、２ＮＤ Ｐａｓｓを行うセルが接続されたビット線への転送電位は、電位転送回路１５を制御する制御信号、例えば、レギュレート信号ＲＥＧによって決まった値を持つ。
対して、本例では、論理下位ページデータのプログラミング時と、論理上位ページデータのプログラミング時とで、２ＮＤ Ｐａｓｓを行うセルが接続されたビット線への転送電位を変える。これにより、例えば、論理下位ページデータのプログラミング時には、２ＮＤ Ｐａｓｓ時のしきい値電圧Ｖｔｈのシフト幅を大きくし、反対に、論理上位ページデータのプログラミング時には、２ＮＤ Ｐａｓｓ時のしきい値電圧Ｖｔｈのシフト幅を小さくすることができる。これにより、論理下位ページデータのプログラミング時においては、高速に書き込みを行え、この後に行われる論理上位ページデータのプログラミング時においては、書き込みしきい値電圧の分布幅を狭くすることができる。
図１３に、本実施形態に係る半導体集積回路装置の論理下位ページデータのプログラミング時におけるしきい値変化の様子の例を、図１４に、論理上位ページデータのプログラミング時におけるしきい値変化の様子の例を示す。
図１３、及び図１４は、図５Ａ、及び図５Ｂに示したしきい値変化の様子を、書き込みパルスの１パルス毎にプロットし直した図に相当する。
図１３、図１４に示されたしきい値変化の様子を説明する。
まず、図１３に示すように、論理下位ページを書き込む。
図１３中の白い四角は書き込み易いメモリセルのしきい値、及びこのメモリセルに供給される書き込み制御電圧（ビット線の電圧）を示し、黒い四角は書き込み難いメモリセルのしきい値、及びこのメモリセルに供給される書き込み制御電圧（ビット線の電圧）を示す。これら２つのメモリセルは同じページに属し、それぞれのカラムのデータを記憶する。どちらも初期状態では、データが消去されており、しきい値は負の電圧である。
ワード線に与えられる書き込み電圧Ｖｐｇｍは複数のパルスに分割されており、１パルス毎に、例えば、１．０Ｖずつ上昇する。即ち、書き込み電圧Ｖｐｇｍの１パルス当たりの増加量ΔＶｐｇｍ１は、１．０Ｖである。
メモリセルのしきい値が“Verify 10 Low Level”に達するまでは、書き込み制御電圧（ビット線の電圧）は０Ｖとする（１ＳＴ Ｐａｓｓ）。
メモリセルのしきい値が“Verify 10 Low Level”に達し、かつ、“Verify 10 Level”に達するまでは、書き込み制御電圧（ビット線の電圧）は０．８Ｖとされる。
“Verify 10 Low Level”付近における１パルス当たりのしきい値のシフト量は、書き込み制御電圧（ビット線の電圧）が０Ｖのとき、例えば、約１．０Ｖである。対して、書き込み制御電圧（ビット線の電圧）が０．８Ｖのときには、約０．２Ｖに低くなる。これにより、狭いしきい値分布幅が得られる（２ＮＤ Ｐａｓｓ）。
メモリセルのしきい値が“Verify 10 Level”に達すると、書き込み制御電圧（ビット線の電圧）はＶｄｄとされる。書き込み制御電圧（ビット線の電圧）がＶｄｄとなると、書き込みは抑制され、メモリセルのしきい値はシフトしなくなる。
図１４に、本実施形態に係る半導体集積回路装置における論理上位ページデータのプログラミング時におけるしきい値電圧の変化の状態の一例を示す。図１４は、図５Ｂに示したしきい値電圧の変化の状態を、書き込みパルスの１パルス毎にプロットし直した図に相当する。
続いて、図１４に示すように、論理上位ページを書き込む。
図１４中の白い四角は図１３と同様に、書き込み易いメモリセルのしきい値、及びこのメモリセルに供給される書き込み制御電圧（ビット線の電圧）を示し、黒い四角は書き込み難いメモリセルのしきい値、及びこのメモリセルに供給される書き込み制御電圧（ビット線の電圧）を示す。これら２つのメモリセルは同じページに属し、それぞれのカラムのデータを記憶する。
ワード線に与えられる書き込み電圧Ｖｐｇｍの増加量ΔＶｐｇｍ２は、０．２Ｖである。
メモリセルのしきい値が“Verify 01 Low Level”、又は“Verify 00 Low Level”に達するまでは、書き込み制御電圧（ビット線の電圧）は０Ｖとする（１ＳＴ Ｐａｓｓ）。
メモリセルのしきい値が“Verify 01 Low Level”、又は“Verify 00 Low Level”に達し、かつ、“Verify 01 Level”、又は“Verify 00 Level”に達するまでは、書き込み制御電圧（ビット線の電圧）は、論理下位ページデータのプログラミング時よりも低い０．４Ｖとされる。
“Verify 10 Low Level”付近における１パルス当たりのしきい値のシフト量は、書き込み制御電圧（ビット線の電圧）が０Ｖのとき、例えば、約０．２Ｖである。対して、書き込み制御電圧（ビット線の電圧）が０．４Ｖのときには、約０．０５Ｖに低くなる。これにより、論理下位ページデータのプログラミング時よりも、さらに狭いしきい値分布幅が得られる（２ＮＤ Ｐａｓｓ）。
メモリセルのしきい値が“Verify 01 Level”、又は“Verify 00 Level”に達すると、書き込み制御電圧（ビット線の電圧）はＶｄｄとされる。書き込み制御電圧（ビット線の電圧）がＶｄｄとなると、書き込みは抑制され、メモリセルのしきい値はシフトしなくなる。
本例では、ビット線への転送電位を変更する一つの方法として、レギュレート信号ＲＥＧの値を、論理下位ページデータのプログラミング時と、論理上位ページデータのプログラミング時とで変えるようにしている。
図１５は、この発明の第１実施形態に係る半導体集積回路装置が具備するレギュレート電位発生回路の一例を示す回路図である。
図１５に示すように、レギュレート電位発生回路２１は、電位転送回路１５に与えるレギュレート信号ＲＥＧを出力する。レギュレート信号ＲＥＧの電位は、切り換え信号に応じて変更される。切り替え信号は、プログラム順序を示す信号、例えば、論理下位ページデータの書き込みか、論理上位ページデータの書き込みかを示す信号を使用することができる。また、この信号に基づいて生成した信号を使用することも可能である。論理下位ページデータの書き込みか、論理上位ページデータの書き込みかを示す信号の例としては、プログラムデータのプログラムアドレスがある。この種のプログラムアドレスの例としては、例えば、チップ内部で発生される、プログラムデータが論理上位側ページのデータか論理下位側ページのデータかを示すアドレスがある。
このように第１実施形態に係る半導体集積回路装置によれば、論理下位ページデータのプログラミング時と、論理上位ページデータのプログラミング時とで、２ＮＤ Ｐａｓｓを行うセルが接続されたビット線への転送電位を変える。
よって、上述したように、動作の高速性を保ちつつ、書き込みしきい値電圧の分布幅を狭くすることが可能な、電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を得ることができる。
また、第１実施形態によれば、転送電位の変更を、レギュレート信号ＲＥＧの電位を変更することで行う。これによれば、転送電位を、新たな回路を必要とせずに変更できる。これによれば、回路面積を無用に増加させずに、転送電位を変更できる、という利点を得ることができる。この利点は、後述する実施形態においても同様に得ることができる。
（第２実施形態）
第２実施形態は、ビット線に転送する転送電位を、偶数ビット線か奇数ビット線かに応じて変更する半導体集積回路装置である。
第２実施形態は、ビット線に転送する転送電位を、偶数ビット線か奇数ビット線かに応じて変更する半導体集積回路装置である。
しきい値電圧に応じてデータを記憶する不揮発性半導体記憶装置においては、後に書き込むデータについては、書き込みしきい値電圧のシフト幅を小さくするのが良い。本明細書の第１実施形態においても、論理下位ページデータのプログラム時よりも、論理上位ページデータのプログラム時において、２ＮＤ Ｐａｓｓ時のしきい値電圧Ｖｔｈのシフト幅を小さくしたことも、同じ理由である。
不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリでは、ビット線を、偶数ビット線と、奇数ビット線とに分け、それぞれ互いに独立してデータの書き込みと読み出しとを行う装置がある。例えば、本明細書の図２に示した装置である。
この種の装置では、データを、偶数ビット線に接続されたメモリセルに先に書くか、奇数ビット線に接続されたメモリセルに先に書くかが決められる。要するに、データ書き込み時に、プログラム順序が生ずる。プログラム順序が生ずる以上、後に書き込むデータについては、書き込みしきい値電圧のシフト幅が小さくなるように、ビット線への転送電位を変更する。例えば、データを、偶数ビット線に接続されたメモリセルに先に書き、奇数ビット線に接続されたメモリセルに後に書くとする。この場合には、奇数ビット線に接続されたメモリセルに書く際に、例えば、２ＮＤ Ｐａｓｓ時のしきい値電圧Ｖｔｈのシフト幅を小さくする。このために、ビット線への転送電位を変更する。
第２実施形態におけるビット線への転送電位の変更は、第１実施形態と同様に、レギュレート信号の電位を変更することでできる。レギュレート信号の電位の変更には、第１実施形態と同様に、切り替え信号を使用すれば良い。切り替え信号としては、プログラム順序を示す信号、例えば、偶数ビット線への書き込みか、奇数ビット線への書き込みかを示す信号を使用することができる。もちろん、この信号に基づいて生成した信号を使用することも可能である。偶数ビット線への書き込みか、奇数ビット線への書き込みかを示す信号の例としては、プログラムデータのプログラムアドレスがある。この種のプログラムアドレスの例としては、プログラムデータを偶数ビット線へ書き込むのか奇数ビット線へ書き込むのかを示すアドレスがある。
このように第２実施形態に係る半導体集積回路装置によれば、偶数ビット線へのプログラミング時と、奇数ビット線へのプログラミング時とで、例えば、２ＮＤ Ｐａｓｓを行うセルが接続されたビット線への転送電位を変える。
よって、第１実施形態と同様に、動作の高速性を保ちつつ、書き込みしきい値電圧のシフト幅を狭くすることが可能な、電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を得ることができる。
（第３実施形態）
第３実施形態は、第１実施形態と第２実施形態とを組み合わせた半導体集積回路装置の例である。
第３実施形態は、第１実施形態と第２実施形態とを組み合わせた半導体集積回路装置の例である。
第２実施形態において説明した、偶数ビット線と奇数ビット線とに、それぞれ互いに独立してデータの書き込みと読み出しとを行う不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは、二値記憶ばかりでなく、多値記憶にも利用できる。
例えば、データを、偶数ビット線に接続されたメモリセルに先に書き、奇数ビット線に接続されたメモリセルに後に書くとする。そして、多値記憶の例として、４値記憶と仮定する。この場合、プログラム順序は、例えば、下記のようになる。
１．偶数ページ、論理下位ページデータ
２．奇数ページ、論理下位ページデータ
３．偶数ページ、論理上位ページデータ
４．奇数ページ、論理上位ページデータ
このようなプログラム順序の場合には、奇数ページ、論理上位ページデータのプログラミング時において、最も書き込みしきい値電圧のシフト幅を小さくしたい。
２．奇数ページ、論理下位ページデータ
３．偶数ページ、論理上位ページデータ
４．奇数ページ、論理上位ページデータ
このようなプログラム順序の場合には、奇数ページ、論理上位ページデータのプログラミング時において、最も書き込みしきい値電圧のシフト幅を小さくしたい。
従って、例えば、奇数ページ、論理上位ページデータのプログラミング時に、最も書き込みしきい値電圧のシフト幅が小さくなるように、ビット線への転送電位を変更する。
その変更の仕方は、例えば、第１実施形態、及び第２実施形態において説明した変更の仕方を併用すれば良い。
また、第３実施形態においては、下記のような変形も可能である。
（１） 偶数ページ、論理上位ページデータのプログラミング時、及び奇数ページ、論理上位ページデータのプログラミング時に、最も書き込みしきい値電圧のシフト幅が小さくなるように、ビット線への転送電位を変更する。
この場合の変更の仕方の例は、第１実施形態と同様に、例えば、図１３に示した切り替え信号として、プログラム順序を示す信号、例えば、論理下位ページデータの書き込みか、論理上位ページデータの書き込みかを示す信号を使用すれば良い。これを使用してレギュレート信号ＲＥＧの電位を制御する。
（２） 下記の順序で、書き込みしきい値電圧のシフト幅が順次小さくなるように、ビット線への転送電位を変更する。
１．偶数ページ、論理下位ページデータ
２．奇数ページ、論理下位ページデータ
３．偶数ページ、論理上位ページデータ
４．奇数ページ、論理上位ページデータ
この場合の変更の仕方の例は、例えば、偶数ビット線への書き込みか、奇数ビット線への書き込みかを示す信号、及び論理下位ページデータの書き込みか、論理上位ページデータの書き込みかを示す信号の双方を使用すれば良い。これを使用してレギュレート信号ＲＥＧの電位を制御する。
２．奇数ページ、論理下位ページデータ
３．偶数ページ、論理上位ページデータ
４．奇数ページ、論理上位ページデータ
この場合の変更の仕方の例は、例えば、偶数ビット線への書き込みか、奇数ビット線への書き込みかを示す信号、及び論理下位ページデータの書き込みか、論理上位ページデータの書き込みかを示す信号の双方を使用すれば良い。これを使用してレギュレート信号ＲＥＧの電位を制御する。
このような第３実施形態においても、第１、第２実施形態と同様の効果を得ることができる。
（第４実施形態）
第４実施形態は、ビット線に転送する転送電位を、書き込み方式に基づいて変更する半導体集積回路装置である。
第４実施形態は、ビット線に転送する転送電位を、書き込み方式に基づいて変更する半導体集積回路装置である。
不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリでは、図５Ａに示した“Ｌ０”プログラムの書き込み方式としてＭＱＰＷを用い、図５Ｂに示した“０１”プログラムの書き込み方式としてＱＰＷを用いる装置がある。ＭＱＰＷは、２ＮＤ Ｐａｓｓを行うライト動作回数を１回とする。このため、例えば、ＭＱＰＷにおいては、ＱＰＷよりも書き込みしきい値電圧のシフト幅が小さくなるように制御したい。そこで、例えば、書き込み方式がＭＱＰＷか、ＱＰＷかを指定する信号を使用して、ビット線への転送電位を変更するようにする。変更の仕方は、第１、第２、第３実施形態と同様に、レギュレート信号ＲＥＧの電位を変更すれば良い。
書き込み方式を指定する信号、例えば、ＭＱＰＷか、ＱＰＷかを指定する信号は、例えば、プログラムデータのプログラム順序に応じて発生される。例えば、“Ｌ０”プログラムの場合にはＭＱＰＷを指定する信号が発生され、例えば、“０１”プログラムの場合にはＱＰＷを指定する信号が発生される。これを図１５に示すレギュレート電位発生回路２１に入力する。レギュレート電位発生回路２１は、ＭＱＰＷを指定する信号、及びＱＰＷを指定する信号に応じて発生させる電位を変更する。
このような第４実施形態に半導体集積回路装置においても、第１、第２、第３実施形態と同様の効果を得ることができる。
（第５実施形態）
不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリには、ライト動作時に、選択されたワード線に与える電位を、ライトパルス毎にステップアップする方式がある。本明細書では、ステップアップする電位をステップアップ電位ΔＶｐｇｍと呼ぶ。
不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリには、ライト動作時に、選択されたワード線に与える電位を、ライトパルス毎にステップアップする方式がある。本明細書では、ステップアップする電位をステップアップ電位ΔＶｐｇｍと呼ぶ。
多値記憶、例えば、４値記憶において、論理下位ページのプログラミング時の電位ΔＶｐｇｍ１Ｌは、論理上位ページのプログラミング時の電位ΔＶｐｇｍ１Ｕと変わらない。これが、一般的な方式である。その一例を図１６Ａ、及び図１６Ｂに示す。
この方式の場合、論理上位ページのプログラミング時に、論理下位ページのプログラミング時よりも書き込みしきい値電圧のシフト幅が狭くなるようにするには、例えば、第１実施形態において説明したように、ビット線への転送電位を変える。この場合、ビット線への転送電位は、論理下位ページのプログラミング時の転送電位よりも、論理上位ページのプログラミング時の転送電位を高くする。
また、別な方式として、図１７Ａ、及び図１７Ｂに示すように、論理上位ページのプログラミング時の電位ΔＶｐｇｍ１Ｕを、論理下位ページのプログラミング時の電位ΔＶｐｇｍ１Ｌよりも小さくする方式もある。
この方式の場合には、ビット線への転送電位を、論理下位ページのプログラミング時よりも、論理上位ページのプログラミング時を高くするとは限らない。逆に小さくする場合も有りうる。
つまり、論理上位ページのプログラミング時に、論理下位ページのプログラミング時よりも書き込みしきい値電圧のシフト幅が狭くなるようにするには、ビット線への転送電位を、論理下位ページのプログラミング時よりも、論理上位ページのプログラミング時を高くする場合と、反対に低くする場合との二通りがある。これら二通りのいずれかを、適宜用いれば良い。
（第６実施形態）
第１実施形態においては、ビット線への転送電位を変更する一つの方法として、レギュレート信号ＲＥＧの値を、論理下位ページデータのプログラミング時と、論理上位ページデータのプログラミング時とで変える例を示した。
第１実施形態においては、ビット線への転送電位を変更する一つの方法として、レギュレート信号ＲＥＧの値を、論理下位ページデータのプログラミング時と、論理上位ページデータのプログラミング時とで変える例を示した。
さらに、第１実施形態には、レギュレート信号ＲＥＧを発生するレギュレート電位発生回路の一例として、切り替え信号に応じて、レギュレート信号ＲＥＧの電位を変更するレギュレート電位発生回路２１が示された。
本例は、切り替え信号に応じて、レギュレート信号ＲＥＧの電位を変更するレギュレート電位発生回路２１において、さらに、別の例を示す。
図１８は、この発明の第６実施形態に係るレギュレート電位発生回路の一例を示すブロック図である。
図１８に示すように、本例のレギュレート電位発生回路は、トリミングデータラッチ２００、ＵＰＰＥＲ／ＬＯＷＥＲセレクタ２０２、エンコーダ２０４、ＶＣＬＡＭＰセレクタ２０６、及びＲＥＧセレクタ２０８を含む。
トリミングデータラッチ２００は、例えば、電源投入時に実行されるブートシーケンスにおいて、トリミングデータをラッチする回路である。トリミングデータとは、半導体集積回路チップの特性に応じて、半導体集積回路チップ個々に設定されるデータのことである。例えば、書き込み電圧Ｖｐｇｍの値などは、トリミングデータに従ってチップ個々に設定される。本例では、レギュレート信号ＲＥＧの値が、トリミングデータに従ってチップ個々に設定される。トリミングデータは、半導体集積回路チップ内のＲＯＭ、あるいは不揮発性メモリセルが集積されたメモリセルアレイの一部の領域を使用して、チップに記憶される。
チップに電源が投入されると、トリミングデータが上記ＲＯＭ、あるいはメモリセルアレイから読み出される。信号ＬＯＡＤ、及び信号ＦＳＥＴがともにイネーブルを示す状態になると、トリミングデータは、データバスＤＩＮｒを介してトリミングデータラッチにラッチされる。本例のデータバスＤＩＮｒのビット長は８ビットである（ＤＩＮｒ〔７：０〕）。トリミングデータラッチ２００の一例を図１９に示す。
図１９に示すように、一例に係るトリミングデータラッチ２００は、論理下位用トリミングデータラッチ回路４００、及び論理上位用トリミングデータラッチ回路４０２を含む。論理下位用データラッチ回路４００は、論理下位プログラミング時に使用する信号ＲＥＧの値を決めるトリミングデータＦＲＥＧＬＯＷＡＲをラッチする。同様に、論理上位用データラッチ回路４０２は、論理上位プログラミング時に使用する信号ＲＥＧの値を決めるトリミングデータＦＲＥＧＵＰＰＥＲをラッチする。本例では、トリミングデータＦＲＥＧＬＯＷＡＲのビット長は４ビットであり（ＦＲＥＧＬＯＷＡＲ〔３：０〕）、同様にトリミングデータＦＲＥＧＵＰＰＥＲのビット長は４ビットである（ＦＲＥＧＵＰＰＥＲ〔３：０〕）。よって、論理下位用トリミングデータラッチ回路４００は４セットあり（４００-０〜４００-３）、同様に論理上位用トリミングデータラッチ回路４０２は４セットある（４０２-０〜４０２-３）。トリミングデータＦＲＥＧＬＯＷＡＲ〔３：０〕、及びトリミングデータＦＲＥＧＵＰＰＥＲ〔３：０〕はＵＰＰＥＲ／ＬＯＷＥＲセレクタ２０２に入力される。
ＵＰＰＥＲ／ＬＯＷＥＲセレクタ２０２は、切り換え信号に従って、トリミングデータＦＲＥＧＬＯＷＡＲ〔３：０〕、及びトリミングデータＦＲＥＧＵＰＰＥＲ〔３：０〕のいずれか一方を選ぶ。切り替え信号は、第１実施形態において説明した切り換え信号が使われれば良い。ＵＰＰＥＲ／ＬＯＷＥＲセレクタ２０２の一例を図２０に示す。
図２０に示すように、一例に係るＵＰＰＥＲ／ＬＯＷＥＲセレクタ２０２は、切り換え信号を、例えば、奇数段のインバータ回路を通すか、偶数段のインバータ回路を通すかで、論理下位プログラミングを指示する信号ＬＯＷＥＲ、及び論理上位プログラミングを指示する信号ＵＰＰＥＲを発生させる。信号ＬＯＷＥＲはＬＯＷＥＲ用ＡＮＤゲート回路４０８の第１入力に入力され、信号ＵＰＰＥＲはＵＰＰＥＲ用ＡＮＤゲート回路４１０の第１入力に入力される。ＬＯＷＥＲ用ＡＮＤゲート回路４０８の第２入力には、トリミングデータＦＲＥＧＬＯＷＡＲが入力され、ＵＰＰＥＲ用ＡＮＤゲート回路４１０の第２入力には、トリミングデータＦＲＥＧＵＰＰＥＲが入力される。ＬＯＷＥＲ用ＡＮＤゲート回路４０８の出力、及びＵＰＰＥＲ用ＡＮＤゲート回路４１０の出力は、ＯＲゲート回路４１２に入力される。
信号ＬＯＷＥＲが“Ｈ”レベル、信号ＵＰＰＥＲが“Ｌ”レベルであると、ＵＰＰＥＲ用ＡＮＤゲート回路４１０の出力は、トリミングデータＦＲＥＧＵＰＰＥＲの値に関係なく、“Ｈ”レベルとなる。一方、ＬＯＷＥＲ用ＡＮＤゲート回路４０８の出力は、トリミングデータＦＲＥＧＬＯＷＥＲの値に従って、“Ｈ”レベル、又は“Ｌ”レベルとなる（ＬＯＷＥＲがイネーブルの状態）。従って、ＯＲゲート回路４１２の出力ＦＲＥＧの値は、トリミングデータＦＲＥＧＬＯＷＥＲの値に従った値となる。
反対に、信号ＬＯＷＥＲが“Ｌ”レベル、信号ＵＰＰＥＲが“Ｈ”レベルであると、ＵＰＰＥＲがイネーブルの状態となり、ＯＲゲート回路４１２の出力ＦＲＥＧの値は、トリミングデータＦＲＥＧＵＰＰＥＲの値に従った値となる。本例では、出力ＦＲＥＧのビット長は４ビットである（ＦＲＥＧ〔３：０〕）。よって、ＡＮＤゲート回路４０８、４１０、及びＯＲゲート回路４１２の組合せ回路は４セットある（４０８-０〜４０８-３、４１０-０〜４１０-３、４１２-０〜４１２-３）。出力ＦＲＥＧ〔３：０〕は、エンコーダ２０４に入力される。
エンコーダ２０４は、４ビットの出力ＦＲＥＧ〔３：０〕をエンコードし、１６本のＶＣＬＡＭＰ選択信号ＶＣＬＳＥＬ〔１５：０〕を発生する。エンコーダ２０４の一例を図２１に示す。
図２１に示すように、一例に係るエンコーダ２０４は、４ビットの出力ＦＲＥＧ〔３：０〕を、１６通りの組合せに従って受ける１６個のＡＮＤゲート回路４１４-０〜４１４-１５を含む。ＡＮＤゲート回路４１４-０〜４１４-１５は、選択信号ＶＣＬＳＥＬ〔１５：０〕を出力する。選択信号ＶＣＬＳＥＬ〔１５：０〕は、ＶＣＬＡＭＰセレクタ２０６に入力される。
ＶＣＬＡＭＰセレクタ２０６は、電源電位Ｖｄｄと回路内接地電位Ｖｓｓとの間に直列に接続されたＰチャネル型ＭＯＳトランジスタ３０４、可変抵抗回路３００、Ｎチャネル型ＭＯＳトランジスタ３０８を含む。選択信号ＶＣＬＳＥＬ〔１５：０〕は、可変抵抗回路３００に入力される。可変抵抗回路３００の一例を図２２に示す。
図２２に示すように、一例に係る可変抵抗回路３００は、抵抗分割型の可変抵抗回路である。本例の抵抗分割型の可変抵抗回路は、出力ノード３０２から直列に接続された抵抗ｒの列を含み、この抵抗列の抵抗ｒの各接続点と接地側ノード３０６との間に、Ｎチャネル型ＭＯＳトランジスタ４１６-０〜４１６-１５を並列に接続したものである。トランジスタ４１６-０〜４１６-１５のゲートには、選択信号ＶＣＬＳＥＬ〔１５：０〕が供給される。トランジスタ４１６-０〜４１６-１５は、選択信号ＶＣＬＳＥＬ〔１５：０〕に従って、いずれか一つが導通する。いずれか一つのＭＯＳトランジスタが導通することによって、出力ノード３０２と接地側ノード３０６とは、１６通りの抵抗値のいずれか一つをもって接続される。出力ノード３０２の電位ＶＣＬＡＭＰは、選択信号ＶＣＬＳＥＬ〔１５：０〕に従って、１６通りの値のうちの一つとなる。
ＶＣＬＡＭＰセレクタ２０６の出力ノード３０２と電源電位Ｖｄｄとの間には、図１８に示すように、Ｐチャネル型ＭＯＳトランジスタ３０４が直列に接続される。同様に、接地側ノード３０６と回路内接地電位Ｖｓｓとの間には、Ｎチャネル型ＭＯＳトランジスタ３０８が直列に接続される。Ｐチャネル型ＭＯＳトランジスタ３０４のゲートには、信号ＶＣＬＡＭＰＯＵＴｎが与えられ、Ｎチャネル型ＭＯＳトランジスタ３０８のゲートには、信号ＶＣＬＡＭＰＯＵＴが与えられる。信号ＶＣＬＡＭＰＯＵＴｎ、及びＶＣＬＡＭＰＯＵＴは、ＶＣＬＡＭＰセレクタ２０６から電位ＶＣＬＡＭＰを出力するタイミングを決定する信号である。電位ＶＣＬＡＭＰは、信号ＶＣＬＡＭＰＯＵＴｎが“Ｌ”レベル、かつ、信号ＶＣＬＡＭＰが“Ｈ”レベルとなるとＶＣＬＡＭＰセレクタ２０６から出力される。反対に、信号ＶＣＬＡＭＰＯＵＴｎが“Ｈ”レベル、及び信号ＶＣＬＡＭＰが“Ｌ”レベルのときには、電位ＶＣＬＡＭＰは出力されない。本例では、出力ノード３０２と回路内接地電位Ｖｓｓとの間に、Ｎチャネル型ＭＯＳトランジスタ３１０が直列に接続される。Ｎチャネル型ＭＯＳトランジスタ３１０のゲートには、信号ＶＣＬＡＭＰＯＵＴｎが与えられる。Ｎチャネル型ＭＯＳトランジスタ３１０は、信号ＶＣＬＡＭＰＯＵＴｎが“Ｈ”レベルの間、即ち、電位ＶＣＬＡＭＰが出力されない間、導通して出力ノード３０２を回路内接地電位Ｖｓｓに固定する。電位ＶＣＬＡＭＰは、ＲＥＧセレクタ２０８に入力される。
図１８に示すように、ＲＥＧセレクタ２０８は、電位ＶＣＬＡＭＰ、電位Ｖｓｇ、電源電位Ｖｄｄ、回路内接地電位Ｖｓｓのいずれか一つを、選択信号ＶＣＬＡＭＰＳＥＬ、ＶｓｇＳＥＬ、ＶｄｄＳＥＬ、ＶｓｓＳＥＬに従って選ぶ。選ばれた電位は、レギュレート信号ＲＥＧとして出力され、例えば、図１５に示したＮチャネル型ＭＯＳトランジスタＱｎ２のゲートに与えられる。選択信号ＶＣＬＡＭＰＳＥＬ、ＶｓｇＳＥＬ、ＶｄｄＳＥＬ、ＶｓｓＳＥＬは、それぞれ、ＲＥＧセレクタ２０８内に設けられたＮチャネル型ＭＯＳトランジスタ３１２、３１４、３１６、及び３１８のゲートに与えられる。トランジスタ３１２は、本例では電位ＶＣＬＡＭＰの供給ノード（本例ではＶＣＬＡＭＰセレクタ２０６の出力ノード３０２）と、ＲＥＧセレクタ２０８の出力ノード３２０との間に直列に接続される。同様に、トランジスタ３１４、３１６、及び３１８は、電位Ｖｓｇの供給ノードと出力ノード３２０との間、電位Ｖｄｄの供給ノードと出力ノード３２０との間、及び電位Ｖｓｓの供給ノードと出力ノード３２０との間に、それぞれ直列に接続される。
第６実施形態によれば、切り換え信号に応じて、論理下位ページのプログラミング時と、論理上位ページのプログラミング時とでレギュレート信号ＲＥＧの電位を変更できる。
さらに、第６実施形態によれば、トリミングレギュレート信号ＲＥＧの電位を、トリミングデータラッチ２００にラッチされたトリミングデータに従って決定される。即ち、論理下位ページのプログラミング時、及び論理上位ページのプログラミング時に使用されるレギュレート信号ＲＥＧの値のいずれもが、チップ個々に設定することができる。このため、書き込みしきい値電圧の分布幅のバラツキは、チップ個々が持つ特性に基いて、チップ個々に補正することができる。従って、チップどうしで上記分布幅のバラツキの差が小さく、上記分布幅の均一性が製品間で良好な不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリを有した半導体集積回路装置を得ることができる。
さらに、上記実施形態は以下の態様を含む。
（１） 不揮発性半導体メモリセルと、
前記不揮発性半導体メモリセルの一端に接続されるビット線と、
前記ビット線に接続され、前記不揮発性半導体メモリセルへのプログラムデータを一時的に記憶するデータ回路と、を具備し、
前記データ回路は、データ書き込み時に、前記ビット線に転送する転送電位を、前記プログラムデータのプログラム順序に応じて変更する半導体集積回路装置。
前記不揮発性半導体メモリセルの一端に接続されるビット線と、
前記ビット線に接続され、前記不揮発性半導体メモリセルへのプログラムデータを一時的に記憶するデータ回路と、を具備し、
前記データ回路は、データ書き込み時に、前記ビット線に転送する転送電位を、前記プログラムデータのプログラム順序に応じて変更する半導体集積回路装置。
（２） （１）の態様に係る半導体集積回路装置であって、
前記データ回路は、データ記憶回路と電位転送回路とを有し、
前記電位転送回路は、前記転送電位を、前記プログラム順序に応じて変更する半導体集積回路装置。
前記データ回路は、データ記憶回路と電位転送回路とを有し、
前記電位転送回路は、前記転送電位を、前記プログラム順序に応じて変更する半導体集積回路装置。
（３） （１）及び（２）いずれかの態様に係る半導体集積回路装置であって、
前記プログラム順序は、前記プログラムデータのプログラムアドレスを参照して決定される半導体集積回路装置。
前記プログラム順序は、前記プログラムデータのプログラムアドレスを参照して決定される半導体集積回路装置。
（４） （３）の態様に係る半導体集積回路装置であって、
前記プログラムアドレスは、前記プログラムデータが論理上位ページのデータか論理下位ページのデータかを示すアドレスである半導体集積回路装置。
前記プログラムアドレスは、前記プログラムデータが論理上位ページのデータか論理下位ページのデータかを示すアドレスである半導体集積回路装置。
（５） （３）の態様に係る半導体集積回路装置であって、
前記プログラムアドレスは、前記プログラムデータを偶数ビット線に転送するか奇数ビット線に転送するかを示すアドレスである半導体集積回路装置。
前記プログラムアドレスは、前記プログラムデータを偶数ビット線に転送するか奇数ビット線に転送するかを示すアドレスである半導体集積回路装置。
（６） （１）乃至（５）いずれか一つの態様に係る半導体集積回路装置であって、
前記不揮発性半導体メモリセルは、ＮＡＮＤ型メモリユニットを含む半導体集積回路装置。
前記不揮発性半導体メモリセルは、ＮＡＮＤ型メモリユニットを含む半導体集積回路装置。
（７） 不揮発性半導体メモリセルと、
前記不揮発性半導体メモリセルの一端に接続されるビット線と、
前記ビット線に接続され、前記不揮発性半導体メモリセルへのプログラムデータを一時的に記憶するデータ回路と、を具備し、
前記データ回路は、データ書き込み時に、前記ビット線に転送する転送電位を、前記プログラムデータの書き込み方式に応じて変更する半導体集積回路装置。
前記不揮発性半導体メモリセルの一端に接続されるビット線と、
前記ビット線に接続され、前記不揮発性半導体メモリセルへのプログラムデータを一時的に記憶するデータ回路と、を具備し、
前記データ回路は、データ書き込み時に、前記ビット線に転送する転送電位を、前記プログラムデータの書き込み方式に応じて変更する半導体集積回路装置。
（８） （７）の態様に係る半導体集積回路装置であって、
前記データ回路は、データ記憶回路と電位転送回路とを有し、
前記電位転送回路は、前記転送電位を、前記書き込み方式に応じて変更する半導体集積回路装置。
前記データ回路は、データ記憶回路と電位転送回路とを有し、
前記電位転送回路は、前記転送電位を、前記書き込み方式に応じて変更する半導体集積回路装置。
（９） （７）及び（８）いずれかの態様に係る半導体集積回路装置であって、
前記書き込み方式は、前記プログラムデータのプログラム順序に応じて決定される半導体集積回路装置。
前記書き込み方式は、前記プログラムデータのプログラム順序に応じて決定される半導体集積回路装置。
（１０） （７）乃至（９）いずれか一つの態様に係る半導体集積回路装置であって、
前記書き込み方式は、クイック パス ライトかモディファイド クイック パス ライトかである半導体集積回路装置。
前記書き込み方式は、クイック パス ライトかモディファイド クイック パス ライトかである半導体集積回路装置。
（１１） （７）乃至（１０）いずれか一つの態様に係る半導体集積回路装置であって、
前記不揮発性半導体メモリセルは、ＮＡＮＤ型メモリユニットを含む半導体集積回路装置。
前記不揮発性半導体メモリセルは、ＮＡＮＤ型メモリユニットを含む半導体集積回路装置。
（１２） 不揮発性半導体メモリセルと、
前記不揮発性半導体メモリセルの一端に接続されるビット線と、
電流通路を有し、この電流通路を介して前記ビット線に電位を与えるトランジスタを含む電位転送回路と、
前記電位転送回路の前記トランジスタのゲートに与えるレギュレート電位を発生するレギュレート電位発生回路と、を具備し、
前記レギュレート電位発生回路は、
トリミングデータをラッチするトリミングデータラッチと、
切り換え信号に応じて前記トリミングデータをセレクトする第１のセレクタと、
前記セレクトされたトリミングデータをエンコードし、第１の選択信号群を出力するエンコーダと、
前記第１の選択信号群に応じて出力電位を選択する第２のセレクタと、
第２の選択信号群に従って前記出力電位を選択し、前記レギュレート電位として出力する第３のセレクタと、を含む半導体集積回路装置。
前記不揮発性半導体メモリセルの一端に接続されるビット線と、
電流通路を有し、この電流通路を介して前記ビット線に電位を与えるトランジスタを含む電位転送回路と、
前記電位転送回路の前記トランジスタのゲートに与えるレギュレート電位を発生するレギュレート電位発生回路と、を具備し、
前記レギュレート電位発生回路は、
トリミングデータをラッチするトリミングデータラッチと、
切り換え信号に応じて前記トリミングデータをセレクトする第１のセレクタと、
前記セレクトされたトリミングデータをエンコードし、第１の選択信号群を出力するエンコーダと、
前記第１の選択信号群に応じて出力電位を選択する第２のセレクタと、
第２の選択信号群に従って前記出力電位を選択し、前記レギュレート電位として出力する第３のセレクタと、を含む半導体集積回路装置。
（１３） （１２）の態様に係る半導体集積回路装置であって、
前記不揮発性半導体メモリセルは、ＮＡＮＤ型メモリユニットを含む半導体集積回路装置。
前記不揮発性半導体メモリセルは、ＮＡＮＤ型メモリユニットを含む半導体集積回路装置。
上記実施形態によれば、動作の高速性を保ちつつ、書き込みしきい値電圧の分布幅を狭くすることが可能な電気的に書き換えが可能な不揮発性半導体記憶装置を有した半導体集積回路装置を提供できる。
以上、この発明をいくつかの実施形態により説明したが、この発明は各実施形態に限定されるものではなく、その実施にあたっては発明の要旨を逸脱しない範囲で種々に変形することが可能である。
また、各実施形態は単独で実施することが可能であるが、適宜組み合わせて実施することも可能である。
また、各実施形態は種々の段階の発明を含んでおり、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することが可能である。
また、実施形態は、この発明をＮＡＮＤ型フラッシュメモリに適用した例に基づき説明したが、この発明はＮＡＮＤ型フラッシュメモリに限られるものではなく、ＡＮＤ型、ＮＯＲ型等、ＮＡＮＤ型以外のフラッシュメモリにも適用することができる。さらに、これらフラッシュメモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
Ｍ…メモリセル、ＢＬ…ビット線、１１…データ回路、１３…データ記憶回路、１５…電位転送回路
Claims (5)
- 不揮発性半導体メモリセルと、
前記不揮発性半導体メモリセルの一端に接続されるビット線と、
前記ビット線に接続され、前記不揮発性半導体メモリセルへのプログラムデータを一時的に記憶するデータ回路と、を具備し、
前記データ回路は、データ書き込み時に、前記ビット線に転送する転送電位を、前記プログラムデータのプログラム順序に応じて変更することを特徴とする半導体集積回路装置。 - 前記データ回路は、データ記憶回路と電位転送回路とを有し、
前記電位転送回路は、前記転送電位を、前記プログラム順序に応じて変更することを特徴とする請求項１に記載の半導体集積回路装置。 - 前記プログラム順序は、前記プログラムデータのプログラムアドレスを参照して決定されることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
- 不揮発性半導体メモリセルと、
前記不揮発性半導体メモリセルの一端に接続されるビット線と、
前記ビット線に接続され、前記不揮発性半導体メモリセルへのプログラムデータを一時的に記憶するデータ回路と、を具備し、
前記データ回路は、データ書き込み時に、前記ビット線に転送する転送電位を、前記プログラムデータの書き込み方式に応じて変更することを特徴とする半導体集積回路装置。 - 前記データ回路は、データ記憶回路と電位転送回路とを有し、
前記電位転送回路は、前記転送電位を、前記書き込み方式に応じて変更することを特徴とする請求項４に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
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Family
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Country Status (1)
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