TW202236285A - 半導體記憶裝置 - Google Patents

Abstract

本發明之其中一個實施形態，係提供一種能夠將動作高速化之半導體記憶裝置。 其中一個實施形態之半導體記憶裝置(2)，係具備有：複數之平面(PL1、PL2)；和介面電路(20)，係使包含有關連於平面(PL1、PL2)之動作之控制訊號的訊號被作輸入輸出；和序列器(41)，係基於控制訊號來對於平面(PL1、PL2)之動作進行控制。當於平面(PL1)正在進行資料之寫入動作或刪除動作的途中，於介面電路(20)處被輸入有下達對於平面(PL2)之資料之讀出動作的指示之控制訊號的情況時，序列器(41)，係於在平面(PL1)處而驗證動作被進行的期間中，使平面(PL2)進行讀出動作。

Description

半導體記憶裝置

本發明之實施形態，係有關於半導體記憶裝置。 [關連申請案] 本申請案，係享受以日本專利申請2021-27242號(申請日：2021年2月24日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。

例如在像是NAND型快閃記憶體一般之半導體記憶裝置中，資料係被記憶在記憶體胞陣列處。作為此種半導體記憶裝置，係亦周知有「具有複數之平面(plane)，並在各個平面之每一者處分別被設置有記憶體胞陣列」之構成者。

若依據所揭示之實施形態，則係提供一種能夠將動作高速化之半導體記憶裝置。 實施形態之半導體記憶裝置，係具備有：複數之平面，係各別具備有記憶體胞陣列；和介面電路，係使包含有關連於平面之動作之控制訊號的訊號被作輸入輸出；和控制電路，係基於控制訊號來對於平面之動作進行控制。當將複數之平面中之正在進行對於記憶體胞陣列之資料之寫入動作或刪除動作者作為第1平面，並將複數之平面中之並未進行對於記憶體胞陣列之資料之寫入動作以及刪除動作之任一動作者之其中一個作為第2平面時，當於第1平面正在進行資料之寫入動作或刪除動作的途中，於介面電路處被輸入有下達對於第2平面之從記憶體胞陣列之資料之讀出動作的指示之控制訊號的情況時，控制電路，係於在第1平面處而驗證動作被進行的期間中，使第2平面進行讀出動作。

以下，參考所添附的圖面，針對本實施形態作說明。為了容易進行說明之理解，在各圖面中，對於相同之構成要素，係盡可能附加相同之元件符號，並省略重複之說明。 針對第1實施形態作說明。本實施形態之半導體記憶裝置2，係身為作為NAND型快閃記憶體而被構成之非揮發性之記憶裝置。在圖1中，係將包含有半導體記憶裝置2之記憶體系統之構成例作為區塊圖來作展示。此記憶體系統，係具備有記憶體控制器1、和半導體記憶裝置2。關於半導體記憶裝置2之具體性之構成，係於後再作說明。圖1之記憶體系統，係能夠與未圖示之主機(host)作連接。主機，例如，係為個人電腦或行動終端等之電子機器。 記憶體控制器1，係依循於從主機而來的寫入要求而對於對半導體記憶裝置2之資料之寫入作控制。又，記憶體控制器1，係依循於從主機而來的讀出要求而對於從半導體記憶裝置2之資料的讀出作控制。 在記憶體控制器1與半導體記憶裝置2之間，晶片致能訊號/CE、準備、繁忙(ready、busy)訊號/RB、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號/WE、讀取致能訊號RE、/RE、寫入保護訊號/WP、身為資料之訊號DQ＜7：0＞、資料選通訊號DQS、/DQS之各訊號係被作送收訊。 晶片致能訊號/CE，係為用以將半導體記憶裝置2致能(enable)之訊號。準備、繁忙訊號/RB，係為用以展示半導體記憶裝置2是身為準備狀態還是身為繁忙狀態之訊號。所謂「準備狀態」，係身為能夠受理從外部而來之命令的狀態。所謂「繁忙狀態」，係身為無法受理從外部而來之命令的狀態。指令閂鎖致能訊號CLE，係身為代表「訊號DQ[7：0]乃身為指令」一事之訊號。位址閂鎖致能訊號ALE，係身為代表「訊號DQ[7：0]乃身為位址」一事之訊號。寫入致能訊號/WE，係身為用以將所收訊了的訊號導入至半導體記憶裝置2之訊號，並在每次藉由記憶體控制器1而收訊指令、位址以及資料時，會被作宣告(assert)。記憶體控制器1，係以會在訊號/WE乃身為“L(Low)”準位的期間中將訊號DQ＜7：0＞作導入的方式，來對於半導體記憶裝置2下達指示。 讀取致能訊號RE、/RE，係為用以使記憶體控制器1從半導體記憶裝置2而讀出資料之訊號。此些，例如，係為了對於將訊號DQ＜7：0＞輸出時之半導體記憶裝置2之動作時序作控制，而被使用。寫入保護訊號/WP，係身為用以對於半導體記憶裝置2而下達禁止資料之寫入以及刪除之指示的訊號。訊號DQ＜7：0＞，係身為在半導體記憶裝置2與記憶體控制器1之間而被作送收訊之資料的實體，並包含指令、位址以及資料。資料選通訊號DQS、/DQS，係為用以對於訊號DQ＜7：0＞之輸入輸出之時序作控制的訊號。 記憶體控制器1，係具備有RAM11、處理器12、主機介面13、ECC電路14以及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14以及記憶體介面15，係相互藉由內部匯流排16而被作連接。 主機介面13，係將從主機所受訊了的要求、使用者資料(寫入資料)等，輸出至內部匯流排16處。又，主機介面13，係將從半導體記憶裝置2所讀出了的使用者資料、從處理器12而來之回應等，對於主機作送訊。 記憶體介面15，係基於處理器12之指示，而對於將使用者資料等對於半導體記憶裝置2作寫入之處理和從半導體記憶裝置2而讀出之處理作控制。 處理器12，係對於記憶體控制器1作統籌性的控制。處理器12，例如係為CPU或MPU等。處理器12，當從主機經由主機介面13而接收了要求的情況時，係進行依循於該要求之控制。例如，處理器12，係依循於從主機而來之要求，而對於記憶體介面15下達對於半導體記憶裝置2之使用者資料以及同位檢查碼的寫入之指示。又，處理器12，係依循於從主機而來之要求，而對於記憶體介面15下達從半導體記憶裝置2之使用者資料以及同位檢查碼的讀出之指示。 處理器12，係對於被儲存在RAM11中之使用者資料，而決定在半導體記憶裝置2上之儲存區域(記憶體區域)。使用者資料，係經由內部匯流排16而被儲存於RAM11中。處理器12，係對於身為寫入單位之頁面單位的資料(頁面資料)，而實施記憶體區域之決定。以下，係將被儲存在半導體記憶裝置2之1個頁面中的使用者資料，亦稱作「單位資料」。單位資料，一般而言係被編碼並作為碼字而被儲存在半導體記憶裝置2中。在本實施形態中，編碼係並非為必須。記憶體控制器1，係亦可並不進行編碼地而將單位資料儲存在半導體記憶裝置2中，但是，在圖1中，作為其中一構成例，係對於進行編碼之構成作展示。當記憶體控制器1並不進行編碼的情況時，頁面資料係與單位資料相互一致。又，係可基於1個的單位資料來產生1個的碼字，亦可基於使單位資料被作了分割後的分割資料，來產生1個的碼字。又，係亦可使用複數之單位資料，來產生1個的碼字。 處理器12，係針對各單位資料之每一者，而分別決定寫入目標之半導體記憶裝置2之記憶體區域。在半導體記憶裝置2之記憶體區域處，係被分配有物理位址。處理器12，係使用物理位址來對於單位資料之寫入目標之記憶體區域作管理。處理器12，係以指定所決定了的記憶體區域(物理位址)並將使用者資料對於半導體記憶裝置2作寫入的方式，來對於記憶體介面15下達指示。處理器12，係對於使用者資料之邏輯位址(主機所管理的邏輯位址)與物理位址之間之對應關係作管理。處理器12，當受訊了從主機而來之包含有邏輯位址之讀出要求的情況時，係特定出與邏輯位址相對應之物理位址，並對於物理位址作指定而對於記憶體介面15下達使用者資料的讀出之指示。 ECC電路14，係將被儲存在RAM11中之使用者資料作編碼，並產生碼字。又，ECC電路14，係將從半導體記憶裝置2所讀出了的碼字作解碼。 RAM11，係將從主機所受訊了的使用者資料暫時性地作儲存，直到將其記憶至半導體記憶裝置2中為止，或者是將從半導體記憶裝置2所讀出了的資料暫時性地作儲存，直到對於主機作送訊為止。RAM11，例如係身為SRAM或DRAM等之通用記憶體。 在圖1中，係對於記憶體控制器1為分別具備有ECC電路14和記憶體介面15的構成例作展示。但是，ECC電路14係亦可被內藏於記憶體介面15中。又，ECC電路14係亦可被內藏於半導體記憶裝置2中。在圖1中所示之各要素之具體性的構成和配置，係並不被特別作限定。 當從主機而收訊了寫入要求的情況時，圖1之記憶體系統係如同下述一般地而動作。處理器12，係將成為寫入動作的對象之資料暫時性地儲存於RAM11中。處理器12，係讀出被儲存於RAM11中之資料，並輸入至ECC電路14處。ECC電路14，係將被輸入了的資料作編碼，並將碼字輸入至記憶體介面15處。記憶體介面15，係將被輸入了的碼字寫入至半導體記憶裝置2中。 當從主機而收訊了讀出要求的情況時，圖1之記憶體系統係如同下述一般地而動作。記憶體介面15，係將從半導體記憶裝置2所讀出了的碼字輸入至ECC電路14處。ECC電路14，係將被輸入了的碼字解碼，並將被作了解碼後之資料儲存於RAM11中。處理器12，係將被儲存在RAM11中之資料，經由主機介面13來送訊至主機處。 主要參照圖2，針對半導體記憶裝置2之構成作說明。如同該圖中所示一般，半導體記憶裝置2，係具備有2個的平面PL1、PL2、和輸入輸出電路21、和邏輯控制電路22、和序列器41、和暫存器42、和電壓產生電路43、和輸入輸出用墊片群31、和邏輯控制用墊片群32、以及電源輸入用端子群33。 平面PL1，係具備有記憶體胞陣列110、和感測放大器120、以及行解碼器130。平面PL2，係具備有記憶體胞陣列210、和感測放大器220、以及行解碼器230。平面PL1之構成與平面PL2之構成係互為相同。亦即是，記憶體胞陣列110之構成與記憶體胞陣列210之構成係互為相同，感測放大器120之構成與感測放大器220之構成係互為相同，行解碼器130之構成與行解碼器230之構成係互為相同。被設置在半導體記憶裝置2處之平面之數量，係可如同本實施形態一般地而為2個，亦可為3個以上。 記憶體胞陣列110以及記憶體胞陣列210，係身為記憶資料之部分。記憶體胞陣列110以及記憶體胞陣列210之各者，係包含有被與字元線以及位元線相互附加有關連之複數之記憶體胞電晶體。關於此些之具體性之構成，係於後再作說明。 輸入輸出電路21，係與記憶體控制器1之間進行訊號DQ＜7：0＞以及資料選通訊號DQS、/DQS之送收訊。輸入輸出電路21，係將訊號DQ＜7：0＞內之指令以及位址傳輸至暫存器42處。又，輸入輸出電路21，係將寫入資料以及讀出資料在自身與感測放大器120或感測放大器220之間作送收訊。 邏輯控制電路22，係從記憶體控制器1而收訊晶片致能訊號/CE、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號/WE、讀取致能訊號RE、/RE、以及寫入保護訊號/WP。又，邏輯控制電路22，係將準備繁忙訊號/RB傳送至記憶體控制器1處而將半導體記憶裝置2之狀態對於外部作通知。 輸入輸出電路21以及邏輯控制電路22，係均身為作為在自身與記憶體控制器1之間而使訊號被作輸入輸出之部分所被構成之電路。以下，係亦將輸入輸出電路21以及邏輯控制電路22，總稱為「介面電路20」。介面電路20，係可視為使包含有關連於平面PL1、PL2之動作之控制訊號的訊號被作輸入輸出之部分。上述之所謂「控制訊號」，例如，係身為被輸入至輸入輸出電路21處之訊號DQ＜7：0＞內之指令以及位址、被輸入至邏輯控制電路22處之指令閂鎖致能訊號CLE等。 序列器41，係基於從記憶體控制器1而被輸入至介面電路20中的控制訊號，來對於平面PL1、PL2和電壓產生電路43等之各部之動作進行控制。序列器41，係相當於在本實施形態中之「控制電路」。係亦可將序列器41與邏輯控制電路22之雙方，視為相當於在本實施形態中之「控制電路」。如同圖3中所示一般，序列器41，係具備有第1序列器411、第2序列器412以及第3序列器413。 第1序列器411，係身為進行在平面PL1、PL2之寫入動作與刪除動作中所必要的處理之部分。第1序列器411，例如，係若是在後述之第1指令暫存器421(參照圖4)中被儲存有指令，則開始動作。第1序列器411，係亦進行對於第2序列器412以及第3序列器413之動作進行統籌控制之處理。 第2序列器412，係身為進行在平面PL1之讀出動作中所必要的處理之部分。第2序列器412，例如，係若是在後述之第2指令暫存器422(參照圖4)中被儲存有指令，則開始動作。 第3序列器413，係身為進行在平面PL2之讀出動作中所必要的處理之部分。第3序列器413，例如，係若是在後述之第3指令暫存器423(參照圖4)中被儲存有指令，則開始動作。 另外，在第1序列器411、第2序列器412以及第3序列器413處之上述一般之功能的分攤，係僅為其中一例。例如，係亦可身為因應於被儲存在暫存器中的指令之順序，來使第1序列器411等之個別所擔負的功能隨時作變化的態樣。針對藉由序列器41所進行的具體性之處理之內容，係於後再作說明。 圖2之暫存器42，係身為將指令或位址暫時性地作保持之部分。如同圖4中所示一般，暫存器42，係包含有第1指令暫存器421、第2指令暫存器422、第3指令暫存器433、第1位址暫存器424、第2位址暫存器425、第1狀態暫存器426以及第2狀態暫存器427。 第1指令暫存器421，係身為下達平面PL1、PL2之寫入動作或刪除動作之指示的指令所被作保持之部分。該指令，係在從記憶體控制器1而被輸入至輸入輸出電路21中之後，從輸入輸出電路21而被傳輸至第1指令暫存器421處並被作保持。 第2指令暫存器422，係身為下達平面PL1之讀出動作之指示的指令所被作保持之部分。該指令，係在從記憶體控制器1而被輸入至輸入輸出電路21中之後，從輸入輸出電路21而被傳輸至第2指令暫存器422處並被作保持。 第3指令暫存器423，係身為下達平面PL2之讀出動作之指示的指令所被作保持之部分。該指令，係在從記憶體控制器1而被輸入至輸入輸出電路21中之後，從輸入輸出電路21而被傳輸至第3指令暫存器423處並被作保持。 第1位址暫存器424，係身為與針對平面PL1之指令相對應的位址所被作保持之部分。該位址，係在從記憶體控制器1而被輸入至輸入輸出電路21中之後，從輸入輸出電路21而被傳輸至第1位址暫存器424處並被作保持。 第2位址暫存器425，係身為與針對平面PL2之指令相對應的位址所被作保持之部分。該位址，係在從記憶體控制器1而被輸入至輸入輸出電路21中之後，從輸入輸出電路21而被傳輸至第2位址暫存器425處並被作保持。 第1狀態暫存器426，係身為代表平面PL1之狀態的第1狀態資訊所被作儲存之部分。被儲存在第1狀態暫存器426中之第1狀態資訊，係因應於平面PL1之動作狀態，而藉由序列器41來隨時被作更新。第1狀態資訊，係因應於從記憶體控制器1而來之要求，來作為狀態訊號而被從輸入輸出電路21對於記憶體控制器1作輸出。 第2狀態暫存器427，係身為代表平面PL2之狀態的第2狀態資訊所被作儲存之部分。第2狀態資訊，係因應於平面PL2之動作狀態，而藉由序列器41來隨時被作更新。被儲存在第2狀態暫存器427中之第2狀態資訊，係因應於從記憶體控制器1而來之要求，來作為狀態訊號而被從輸入輸出電路21對於記憶體控制器1作輸出。 藉由使暫存器42具備有上述一般之第1狀態暫存器426以及第2狀態暫存器427，序列器41，係能夠進行用以「將代表各個的平面(PL1、PL2)之狀態之狀態訊號，因應於從記憶體控制器1而來之要求而從介面電路20作輸出」之處理。 圖2之電壓產生電路43，係身為因應於從序列器41而來之指示而產生於「在記憶體胞陣列110、210處之資料的寫入動作、讀出動作以及刪除動作」之各者中所需要的電壓之部分。如同圖5中所示一般，電壓產生電路43，係具備有第1電壓產生電路431、第2電壓產生電路432以及第3電壓產生電路433。 第1電壓產生電路431，係身為產生於「在平面PL1、PL2處之資料的寫入動作和刪除動作」中所需要的電壓之部分。在此種電壓中，例如，係包含有後述之對於字元線WL所施加之VPGM或VPASS＿PGM一般之電壓，或者是後述之對於位元線BL所施加之電壓等。 第2電壓產生電路432，係身為產生於「在平面PL1處之資料的讀出動作」中所需要的電壓之部分。在此種電壓中，例如，係包含有對於字元線WL所施加之VrA或VPASS＿READ一般之電壓，或者是對於位元線BL所施加之電壓等。 第3電壓產生電路433，係身為產生於「在平面PL2處之資料的讀出動作」中所需要的電壓之部分。在此種電壓中，例如，係包含有對於字元線WL所施加之VrA或VPASS＿READ一般之電壓，或者是對於位元線BL所施加之電壓等。 另外，在第1電壓產生電路431、第2電壓產生電路432以及第3電壓產生電路433處之上述一般之功能的分攤，係僅為其中一例。電壓產生電路43，係只要構成為能夠以能夠使平面PL1以及平面PL2相互進行平行動作的方式來對於各字元線WL和位元線BL等之各者而個別地施加電壓即可。 輸入輸出用墊片群31，係身為被設置有用以在記憶體控制器1與輸入輸出電路21之間而進行各訊號之送收訊的複數之端子(墊片)之部分。各個的端子，係分別與訊號DQ＜7：0＞以及資料選通訊號DQS、/DQS之各者相互對應地而被個別作設置。 邏輯控制用墊片群32，係身為被設置有用以在記憶體控制器1與邏輯控制電路22之間而進行各訊號之送收訊的複數之端子(墊片)之部分。各個的端子，係分別與晶片致能訊號/CE、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號/WE、讀取致能訊號RE、/RE、寫入保護訊號/WP以及準備繁忙訊號/RB之各者相互對應地而被個別作設置。 電源輸入用端子群33，係身為被設置有用以接受在半導體記憶裝置2之動作中所需要的各電壓之施加的複數之端子之部分。在被施加於各個的端子處之電壓中，係包含有電源電壓Vcc、VccQ、Vpp、以及接地電壓Vss。 電源電壓Vcc，係身為作為動作電源而從外部所賦予的電路電源電壓，例如係為3.3V程度之電壓。電源電壓VccQ，例如係為1.2V之電壓。電源電壓VccQ，係身為當在記憶體控制器1與半導體記憶裝置2之間而進行訊號之送收訊時所被使用之電壓。電源電壓Vpp，係身為較電源電壓Vcc而更高壓之電源電壓，例如係為12V之電壓。 在對於記憶體胞陣列110、210而寫入資料或者是將資料刪除時，係成為需要20V程度之高的電壓(VPGM)。此時，相較於將約3.3V之電源電壓Vcc藉由電壓產生電路43之升壓電路來進行升壓，係以將約12V之電源電壓Vpp作升壓的情形時能夠更高速且更低消耗電力地來產生所期望之電壓。另一方面，例如，當半導體記憶裝置2為被使用於無法供給高電壓之環境中的情況時，對於電源電壓Vpp係亦可並不供給電壓。就算是在並不供給電源電壓Vpp的情況時，只要被供給有電源電壓Vcc，則半導體記憶裝置2係能夠實行各種之動作。亦即是，電源電壓Vcc，係為標準性地被供給至半導體記憶裝置2處之電源，電源電壓Vpp，例如係為因應於使用環境而被追加性、任意性地供給之電源。 針對平面PL1、PL2之構成作說明。另外，如同於前所述一般，平面PL1之構成與平面PL2之構成係互為相同。因此，以下係僅針對平面PL1之構成作說明，關於平面PL2之構成係將圖示以及說明省略。 在圖6中，係將被設置在平面PL1處之記憶體胞陣列110之構成，作為等價電路圖來作展示。記憶體胞陣列110，係身為藉由複數之區塊BLK所構成者，但是，在圖6中，係僅針對此些之中之1個的區塊BLK作圖示。記憶體胞陣列110所具有之其他之區塊BLK之構成，係與在圖6中所示者相同。 如同圖6中所示一般，區塊BLK，例如係包含有4個的字串單元SU(SU0~SU3)。又，各個的字串單元SU，係包含有複數之NAND字串NS。NAND字串NS之各者，例如係包含有8個的記憶體胞電晶體MT(MT0~MT7)、和選擇電晶體ST1、ST2。 另外，記憶體胞電晶體MT的個數，係並不被限定於8個，例如，係亦可為32個、48個、64個、96個。例如為了提高截止(cut off)特性，選擇電晶體ST1、ST2之各者，係亦可並非為單一，而是藉由複數之電晶體所構成。進而，在記憶體胞電晶體MT與選擇電晶體ST1、ST2之間，係亦可設置有假胞電晶體。 記憶體胞電晶體MT，係於選擇電晶體ST1與選擇電晶體ST2之間，以被作串聯連接的方式而被作配置。其中一端側之記憶體胞電晶體MT7，係被與選擇電晶體ST1之源極作連接，另外一端側之記憶體胞電晶體MT0，係被與選擇電晶體ST2之汲極作連接。 字串單元SU0~SU3之各者之選擇電晶體ST1之閘極，係分別被與選擇閘極線SGD0~SGD3作共通連接。選擇電晶體ST2之閘極，係在位於同一之區塊BLK內的複數之字串單元SU間，被與同一之選擇閘極線SGS作共通連接。位於同一區塊BLK內的記憶體胞電晶體MT0~MT7之控制閘極，係分別被與字元線WL0~WL7作共通連接。亦即是，字元線WL0~WL7以及選擇閘極線SGS，係於同一區塊BLK內之複數之字串單元SU0~SU3之間而成為共通，相對於此，選擇閘極線SGD，係就算是於同一區塊BLK內亦係在字串單元SU0~SU3之各者處而被個別地作設置。 在記憶體胞陣列110處，係被設置有m根的位元線BL(BL0、BL1、・・・、BL(m－1))。上述之「m」，係代表在1個的字串單元SU中所包含的NAND字串NS之根數，而為整數。各個的NAND字串NS之中，選擇電晶體ST1之汲極，係被與相對應之位元線BL作連接。選擇電晶體ST2之源極，係被與源極線SL作連接。源極線SL，係對於區塊BLK所具有的複數之選擇電晶體ST2之源極，而被作共通連接。 被記憶在位於同一區塊BLK內的複數之記憶體胞電晶體MT中之資料，係整批地被消除。另一方面，資料之讀出以及寫入，係針對被與1根的字元線WL作連接並且隸屬於1個的字串單元SU之複數之記憶體胞電晶體MT，而被整批地進行。各個的記憶體胞，係能夠保持由上位位元、中位位元以及下位位元所成之3位元之資料。 亦即是，本實施形態之半導體記憶裝置2，作為對於記憶體胞電晶體MT之資料的寫入方式，係採用有在1個的記憶體胞電晶體MT中記憶3位元之資料的TLC(Triple-Level Cell)方式。替代此種態樣，作為對於記憶體胞電晶體MT之資料的寫入方式，係亦可採用像是在1個的記憶體胞電晶體MT中記憶2位元之資料的MLC方式或者是在1個的記憶體胞電晶體MT中記憶1位元之資料的SLC方式等。 另外，在以下之說明中，係將「被與1根的字元線WL作連接並且隸屬於1個的字串單元SU之複數之記憶體胞電晶體MT」所記憶的1位元之資料之集合，稱作「頁面」。在圖6中，係對於1個的如同上述一般之由複數之記憶體胞電晶體MT所成之集合，附加有元件符號「MG」。 在如同本實施形態一般之「於1個的記憶體胞電晶體MT中被記憶有3位元之資料」的情況時，於1個的字串單元SU內而被與共通之字元線WL作了連接的複數之記憶體胞電晶體MT之集合，係能夠記憶3個頁面之量之資料。 在圖7中，係將記憶體胞陣列110之構成，作為示意性之剖面圖來作展示。如同該圖中所示一般，在記憶體胞陣列110中，係於矽基板之p型井區域(P－well)上，被形成有複數之NAND字串NS。在p型井區域之上方處，係被層積有作為選擇閘極線SGS而起作用之複數之配線層333、作為字元線WL而起作用之複數之配線層332以及作為選擇閘極線SGD而起作用之複數之配線層331。在被作了層積的配線層333、332、331之各者之間，係被設置有未圖示之絕緣層。 在記憶體胞陣列110處，係被形成有複數之記憶體洞334。記憶體洞334，係身為以「於上下方向而貫通上述之配線層333、332、331以及存在於此些之間之未圖示之絕緣層並且到達p型井區域處」的方式所形成之孔。在記憶體洞334之側面處，係依序被形成有阻隔絕緣膜335、電荷積蓄層336以及閘極絕緣膜337，並進而於其之內側被埋入有導電體柱338。導電體柱338，例如係由多晶矽所成，並作為「當被包含於NAND字串NS中之記憶體胞電晶體MT和選擇電晶體ST1以及ST2之動作時而被形成有通道的區域」而起作用。如此這般，在記憶體洞334之內側處，係被形成有由阻隔絕緣膜335、電荷積蓄層336、閘極絕緣膜337以及導電體柱338而成之柱狀體。 被形成於記憶體洞334之內側處之柱狀體中的與被作了層積之配線層333、332、331之各者相交叉的各部分，係作為電晶體而起作用。此些之複數之電晶體之中之位於與配線層331相交叉之部分處者，係作為選擇電晶體ST1而起作用。複數之電晶體之中之位於與配線層332相交叉之部分處者，係作為記憶體胞電晶體MT(MT0~MT7)而起作用。複數之電晶體之中之位於與配線層333相交叉之部分處者，係作為選擇電晶體ST2而起作用。藉由此種構成，被形成於各記憶體洞334之內側處的柱狀體之各者，係作為參照圖6所作了說明的NAND字串NS而起作用。 在較導電體柱338而更上側處，係被形成有作為位元線BL而起作用之配線層。在導電體柱338之上端處，係被形成有將導電體柱338與位元線BL作連接之接觸插塞339。 進而，在p型井區域之表面內，係被形成有n＋型雜質擴散層以及未圖示之p＋型雜質擴散層。在n＋型雜質擴散層上，係被形成有接觸插銷340，在接觸插銷340上，係被形成有作為源極線SL而起作用之配線層。 與圖7中所示之構成相同的構成，係沿著圖7之紙面的深處方向而被作複數配列。藉由沿著圖7之紙面之深處方向而並排為1列的複數之NAND字串NS之集合，1個的字串單元SU係被形成。 回到圖2，並繼續進行說明。如同於前所述一般，在平面PL1處，係除了上述之記憶體胞陣列110以外，亦被設置有感測放大器120和行解碼器130。 感測放大器120，係身為用以對於被施加在位元線BL處之電壓作調整或者是將位元線BL之電壓讀出並轉換為資料的電路。感測放大器120，在資料之讀出時，係取得從記憶體胞電晶體MT而讀出至了位元線BL處之讀出資料，並將所取得的讀出資料傳輸至輸入輸出電路21處。感測放大器120，在資料之寫入時，係將經由位元線BL而被寫入的寫入資料傳輸至記憶體胞電晶體MT處。 行解碼器130，係身為用以對於字元線WL之各者施加電壓的作為未圖示之開關群而被構成之電路。行解碼器130，係從暫存器42而接收區塊位址以及行位址，並基於該區塊位址而選擇所對應之區塊BLK，並且基於該行位址而選擇所對應之字元線WL。行解碼器130，係以對於被選擇了的字元線WL而施加從電壓產生電路43而來之電壓的方式，來對於上述之開關群之開閉作切換。 在圖8中，係對於感測放大器120之構成例作展示。感測放大器120，係包含有被與複數之位元線BL之各者分別相互附加有關連的複數之感測放大器單元SAU。在圖8中，係對於此些之中之1個的感測放大器單元SAU之詳細的電路構成作抽出展示。 如同圖8中所示一般，感測放大器單元SAU，係包含有感測放大器部SA、和閂鎖電路SDL、ADL、BDL、CDL、XDL。感測放大器部SA、閂鎖電路SDL、ADL、BDL、CDL、XDL，係以能夠相互進行資料之送收訊的方式，來藉由匯流排LBUS而被作連接。 感測放大器部SA，例如在讀出動作中，係對於被讀出至了所對應的位元線BL處之資料作感測，並判定所讀出的資料是身為“0”還是身為“1”。感測放大器部SA，例如，係包含有身為p通道MOS電晶體之電晶體TR1、和身為n通道MOS電晶體之電晶體TR2~TR9、以及電容器C10。 電晶體TR1之其中一端，係被與電源線作連接，電晶體TR1之另外一端，係被與電晶體TR2作連接。電晶體TR1之閘極，係被與閂鎖電路SDL內之節點INV作連接。電晶體TR2之其中一端，係被與電晶體TR1作連接，電晶體TR2之另外一端，係被與節點COM作連接。在電晶體TR2之閘極處，係被輸入有訊號BLX。電晶體TR3之其中一端，係被與節點COM作連接，電晶體TR3之另外一端，係被與電晶體TR4作連接。在電晶體TR3之閘極處，係被輸入有訊號BLC。電晶體TR4，係身為高耐壓之MOS電晶體。電晶體TR4之其中一端，係被與電晶體TR3作連接。電晶體TR4之另外一端，係被與相對應之位元線BL作連接。在電晶體TR4之閘極處，係被輸入有訊號BLS。 電晶體TR5之其中一端，係被與節點COM作連接，電晶體TR5之另外一端，係被與節點SRC作連接。電晶體TR5之閘極，係被與節點INV作連接。電晶體TR6之其中一端，係被連接於電晶體TR1與電晶體TR2之間，電晶體TR6之另外一端，係被與節點SEN作連接。在電晶體TR6之閘極處，係被輸入有訊號HLL。電晶體TR7之其中一端，係被與節點SEN作連接，電晶體TR7之另外一端，係被與節點COM作連接。在電晶體TR7之閘極處，係被輸入有訊號XXL。 電晶體TR8之其中一端，係被作接地，電晶體TR8之另外一端，係被與電晶體TR9作連接。電晶體TR8之閘極，係被與節點SEN作連接。電晶體TR9之其中一端，係被與電晶體TR8作連接，電晶體TR9之另外一端，係被與匯流排LBUS作連接。在電晶體TR9之閘極處，係被輸入有訊號STB。電容器C10之其中一端，係被與節點SEN作連接。電容器C10之另外一端，係被輸入有時脈CLK。 訊號BLX、BLC、BLS、HLL、XXL以及STB，例如係藉由序列器41而被產生。又，在被與電晶體TR1之其中一端作連接的電源線處，例如係被施加有身為半導體記憶裝置2之內部電源電壓的電壓Vdd，在節點SRC處，例如係被施加有身為半導體記憶裝置2之接地電壓的電壓Vss。 閂鎖電路SDL、ADL、BDL、CDL、XDL，係將讀出資料暫時性地作保持。閂鎖電路XDL係被與輸入輸出電路21作連接，並被使用於感測放大器單元SAU與輸入輸出電路21之間之資料的輸入輸出中。 閂鎖電路SDL，例如，係包含有反向器IV11、IV12、和身為n通道MOS電晶體之電晶體TR13、TR14。反向器IV11之輸入節點，係被與節點LAT作連接。反向器IV11之輸出節點，係被與節點INV作連接。反向器IV12之輸入節點，係被與節點INV作連接。反向器IV12之輸出節點，係被與節點LAT作連接。電晶體TR13之其中一端，係被與節點INV作連接，電晶體TR13之另外一端，係被與匯流排LBUS作連接。在電晶體TR13之閘極處，係被輸入有訊號STI。電晶體TR13之其中一端，係被與節點LAT作連接，電晶體TR14之另外一端，係被與匯流排LBUS作連接。在電晶體TR14之閘極處，係被輸入有訊號STL。例如，在節點LAT處而被作保持之資料，係相當於被保持於閂鎖電路SDL處之資料。又，在節點INV處而被作保持之資料，係相當於被保持於節點LAT處的資料之反轉資料。閂鎖電路ADL、BDL、CDL、XDL之電路構成，例如，由於係與閂鎖電路SDL之電路構成相同，因此係省略說明。 圖9，係為對於記憶體胞電晶體MT之臨限值分布等作示意性展示之圖。位於圖9之中段之圖，係代表記憶體胞電晶體MT之臨限值電壓(橫軸)與記憶體胞電晶體MT之個數(縱軸)之間的對應關係。 在如同本實施形態一般之採用有TLC方式的情況時，複數之記憶體胞電晶體MT，係如同圖9之中段所示一般地而形成8個的臨限值分布。將此8個的臨限值分布(寫入準位)，從臨限值電壓為低者起，依序稱作“ER”準位、“A”準位、“B”準位、“C”準位、“D”準位、“E”準位、“F”準位、“G”準位。 位於圖9之上段之表，係對於與臨限值電壓之上述各準位之各者分別相互對應地而被分配之資料之例作展示。如同該表中所示一般，在“ER”準位、“A”準位、“B”準位、“C”準位、“D”準位、“E”準位、“F”準位以及“G”準位處，例如係如同以下所示一般，被分配有互為相異之3位元之資料。 “ER”準位：“111”(“下位位元/中位位元/上位位元”) “A”準位：“011” “B”準位：“001” “C”準位：“000” “D”準位：“010” “E”準位：“110” “F”準位：“100” “G”準位：“101” 在相鄰之一對的臨限值分布之間，係分別被設定有在寫入動作中所被使用之驗證(verify)電壓。具體而言，係分別與“A”準位、“B”準位、“C”準位、“D”準位、“E”準位、“F”準位以及“G”準位相互對應地，而被設定有驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF以及VfyG。 驗證電壓VfyA，係被設定於在“ER”準位處之最大之臨限值電壓與在“A”準位處之最小之臨限值電壓之間。若是在記憶體胞電晶體MT處被施加有驗證電壓VfyA，則臨限值電壓為被包含於“ER”準位中之記憶體胞電晶體MT係成為ON狀態，臨限值電壓為被包含於“A”準位以上的臨限值分布中之記憶體胞電晶體MT係成為OFF狀態。 其他之驗證電壓VfyB、VfyC、VfyD、VfyE、VfyF以及VfyG，亦係與上述之驗證電壓VfyA相同地而被作設定。驗證電壓VfyB，係被設定於“A”準位與“B”準位之間，驗證電壓VfyC，係被設定於“B”準位與“C”準位之間，驗證電壓VfyD，係被設定於“C”準位與“D”準位之間，驗證電壓VfyE，係被設定於“D”準位與“E”準位之間，驗證電壓VfyF，係被設定於“E”準位與“F”準位之間，驗證電壓VfyG，係被設定於“F”準位與“G”準位之間。 例如，係可將驗證電壓VfyA設定為0.8V，將驗證電壓VfyB設定為1.6V，將驗證電壓VfyC設定為2.4V，將驗證電壓VfyD設定為3.1V，將驗證電壓VfyE設定為3.8V，將驗證電壓VfyF設定為4.6V，並將驗證電壓VfyG設定為5.6V。但是，係並不被限定於此，驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF以及VfyG，例如，係亦可在0V~7.0V之範圍內而適宜階段性地作設定。 又，在相鄰之臨限值分布之間，係分別被設定有在讀出動作中所被使用之讀出電壓。所謂「讀出電壓」，係身為在讀出動作時，對於與成為讀出對象之記憶體胞電晶體MT相連接之字元線WL、亦即是選擇字元線WL所施加之電壓。在讀出動作中，係基於「成為讀出對象之記憶體胞電晶體MT之臨限值電壓是否為較被施加的讀出電壓而更高」一事的判定結果，而使資料被決定。 如同在圖9之下段之圖中所示意性展示一般，具體而言，對於「記憶體胞電晶體MT之臨限值電壓是被包含於“ER”準位處還是被包含於“A”準位以上處」一事作判定之讀出電壓VrA，係被設定於在“ER”準位處之最大之臨限值電壓與“A”準位處之最小之臨限值電壓之間。 其他之讀出電壓VfyB、VfyC、VfyD、VfyE、VfyF以及VfyG，亦係與上述之讀出電壓VfyA相同地而被作設定。讀出電壓VrB，係被設定於“A”準位與“B”準位之間，讀出電壓VrC，係被設定於“B”準位與“C”準位之間，讀出電壓VrD，係被設定於“C”準位與“D”準位之間，讀出電壓VrE，係被設定於“D”準位與“E”準位之間，讀出電壓VrF，係被設定於“E”準位與“F”準位之間，讀出電壓VrG，係被設定於“F”準位與“G”準位之間。 又，在較最高之臨限值分布(例如“G”準位)之最大之臨限值電壓而更高之電壓處，係被設定有讀出通過電壓VPASS＿READ。在閘極處被施加有讀出通過電壓VPASS＿READ之記憶體胞電晶體MT，係無關於所記憶之資料地而成為ON狀態。 另外，驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF以及VfyG，例如，係被設定為分別較讀出電壓VrA、VrB、VrC、VrD、VrE、VrF以及VrG而更高之電壓。亦即是，驗證電壓VfyA、VfyB、VfyC、VfyD、VfyE、VfyF以及VfyG，係分別被設定於“A”準位、“B”準位、“C”準位、“D”準位、“E”準位、“F”準位以及“G”之臨限值分布之下裙襬近旁處。 在被適用有如同以上所說明一般之資料之分配的情況時，於讀出動作中，下位位元之1頁面資料(下位頁面資料)，係能夠藉由使用有讀出電壓VrA以及VrE之讀出結果而確定。中位位元之1頁面資料(中位頁面資料)，係能夠藉由使用有讀出電壓VrB、VrD以及VrF之讀出結果而確定。上位位元之1頁面資料(上位頁面資料)，係能夠藉由使用有讀出電壓VrC以及VrG之讀出結果而確定。如此這般，下位頁面資料、中位頁面資料以及上位頁面資料，由於係分別藉由2次、3次以及2次之讀出動作而確定，因此，上述一般之資料之分配，係被稱作「2－3－2編碼」。 另外，以上所說明一般之資料之分配，係僅為其中一例，實際之資料的分配係並不被限定於此。例如，係亦可將2位元或4位元以上之資料記憶在1個的記憶體胞電晶體MT中。又，資料所被作分配的臨限值分布之數量，係亦可為7以下，亦可為9以上。 針對在半導體記憶裝置2處所被進行的寫入動作作說明。在寫入動作中，係進行有程式化(program)動作以及驗證(verify)動作。所謂「程式化動作」，係指藉由將電子注入至記憶體胞電晶體MT之電荷積蓄層336中來使該記憶體胞電晶體MT之臨限值電壓上升的動作。另外，在程式化動作中，係亦包含有藉由禁止對於記憶體胞電晶體MT之電荷積蓄層336之電子之注入，來維持該記憶體胞電晶體MT之臨限值電壓的動作。 所謂「驗證動作」，係指在寫入動作中，於上述之程式化動作之後，藉由將資料讀出，來判定記憶體胞電晶體MT之臨限值電壓是否有一直到達目標準位處一事進行判定之動作。臨限值電壓有到達目標準位處之記憶體胞電晶體MT，之後，係被設為禁止寫入。 在寫入動作中，係反覆進行有以上之程式化動作以及驗證動作之組合。藉由此，記憶體胞電晶體MT之臨限值電壓係一直上升至目標準位。 圖10，係對於在程式化動作時之各配線之電位變化作展示。以下，針對在平面PL1處而被進行有程式化動作的情況之例進行說明。在程式化動作中，感測放大器120，係對應於程式化資料而使各位元線BL之電位改變。在被與程式化對象之(應使臨限值電壓上升之)記憶體胞電晶體MT相連接的位元線BL處，係作為“L”準位而被施加有接地電壓Vss(例如0V)。在被與並非為程式化對象之(應維持臨限值電壓之)記憶體胞電晶體MT相連接的位元線BL處，係作為“H”準位而例如被施加有2.5V。前者之位元線BL，在圖10中係被標記為「BL(0)」。後者之位元線BL，在圖10中係被標記為「BL(1)」。 行解碼器130，係作為寫入動作之對象而選擇任一個的區塊BLK，並進而選擇任一個的字串單元SU。更具體而言，在被選擇了的字串單元SU處之選擇閘極線SGD(選擇選擇閘極線SGDsel)處，係從電壓產生電路43經由行解碼器130而例如被施加有5V。藉由此，選擇電晶體ST1係成為ON狀態。另一方面，在選擇閘極線SGS處，係從電壓產生電路43經由行解碼器130而例如被施加有電壓Vss。藉由此，選擇電晶體ST2係成為OFF狀態。 又，在選擇區塊BLK處之非選擇字串單元SU處之選擇閘極線SGD(非選擇選擇閘極線SGDusel)處，係從電壓產生電路43經由行解碼器130而例如被施加有電壓5V。藉由此，選擇電晶體ST1係成為ON狀態。另外，在被包含於各區塊BLK中的字串單元SU處，選擇閘極線SGS係被共通地作連接。故而，在非選擇字串單元SU處，亦同樣的，選擇電晶體ST2係成為OFF狀態。 進而，在非選擇區塊BLK處之選擇閘極線SGD以及選擇閘極線SGS處，係從電壓產生電路43經由行解碼器130而例如被施加有電壓Vss。藉由此，選擇電晶體ST1以及選擇電晶體ST2係成為OFF狀態。 源極線SL，係被設為較選擇閘極線SGS之電位而更高的電位。該電位，例如係為1V。 之後，將在選擇區塊BLK處的選擇選擇閘極線SGDsel之電位，例如設為2.5V。此電位，係身為雖然會使與在上述之例中被賦予有0V之位元線BL(0)相對應的選擇電晶體ST1成為ON但是會使與被賦予有2.5V之位元線BL(1)相對應之選擇電晶體ST1被截止(cut off)之電壓。藉由此，在選擇字串單元SU處，與位元線BL(0)相對應的選擇電晶體ST1係被設為ON，與被賦予有2.5V之位元線BL(1)相對應之選擇電晶體ST1係被截止。另一方面，將非選擇選擇閘極線SGDusel之電位，例如設為電壓Vss。藉由此，在非選擇字串單元SU處，無關於位元線BL(0)以及位元線BL(1)之電位，選擇電晶體ST1均係被截止。 之後，行解碼器130，係在選擇區塊BLK中，作為寫入動作之對象而選擇任一個的字元線WL。在成為寫入動作之對象的字元線WL(選擇字元線WLsel)處，係從電壓產生電路43經由行解碼器130而被施加有例如電壓VPGM。另一方面，在其他之字元線WL(非選擇字元線WLusel)處，係從電壓產生電路43經由行解碼器130而被施加有例如電壓VPASS＿PGM。電壓VPGM，係身為用以藉由穿隧現象而將電子注入至電荷積蓄層336中的高電壓。電壓VPASS＿PGM，係身為雖然會將與字元線WL相連接之記憶體胞電晶體MT設為ON但是並不會使臨限值電壓改變之程度的電壓。VPGM係為較VPASS＿PGM而更高之電壓。 在與程式化對象之位元線BL(0)相對應之NAND字串NS處，選擇電晶體ST1係成為ON狀態。因此，被與選擇字元線WLsel作了連接的記憶體胞電晶體MT之通道電位係成為0V。控制閘極與通道之間之電位差係變大，其結果，由於電子係被注入至電荷積蓄層336中，因此，記憶體胞電晶體MT之臨限值電壓係上升。 在與並非為程式化對象之位元線BL(1)相對應之NAND字串NS處，選擇電晶體ST1係成為截止狀態。因此，被與選擇字元線WLsel作了連接的記憶體胞電晶體MT之通道係成為電性浮動，藉由與字元線WL等之間之電容耦合，通道電位係一直上升至電壓VPGM附近。控制閘極與通道之間之電位差係變小，其結果，由於電子係並不會被注入至電荷積蓄層336中，因此，記憶體胞電晶體MT之臨限值電壓係被維持。正確而言，臨限值電壓係並不會作「遷移至臨限值分布準位為更高之分布處」的程度之變動。 針對讀出動作(驗證動作)作說明。圖19，係對於在讀出動作時之各配線之電位變化作展示。以下，針對在平面PL1處而被進行有讀出動作的情況之例進行說明。在讀出動作中，包含有「成為讀出動作之對象之記憶體胞電晶體MT」的NAND字串NS係被作選擇。或者是，包含有「成為讀出動作之對象之頁面」的字串單元SU係被作選擇。 首先，在選擇選擇閘極線SGDsel、非選擇選擇閘極線SGDusel以及選擇閘極線SGS處，係從電壓產生電路43經由行解碼器130而例如被施加有5V。藉由此，在選擇區塊BLK中所包含之選擇電晶體ST1以及選擇電晶體ST2係成為ON狀態。又，在選擇字元線WLsel以及非選擇字元線處，係從電壓產生電路43經由行解碼器130而被施加有例如讀出通過電壓VPASS＿READ。讀出通過電壓VPASS＿READ，係身為無關於記憶體胞電晶體MT之臨限值電壓地而能夠將記憶體胞電晶體MT設為ON並且不會使臨限值電壓變化之程度的電壓。藉由此，無關於是身為選擇字串單元SU或者是身為非選擇字串單元SU，於在選擇區塊BLK中所包含的全部之NAND字串NS處，電流係導通。 接著，對於被與成為讀出動作之對象的記憶體胞電晶體MT作連接之字元線WL(選擇字元線WLsel)，而從電壓產生電路43經由行解碼器130來施加例如VrA一般之讀出電壓Vr。對於其以外之字元線WL(非選擇字元線WLusel)，係被施加有讀出通過電壓VPASS＿READ。 又，施加於選擇選擇閘極線SGDsel以及選擇閘極線SGS處之電壓係被作維持，同時，在非選擇選擇閘極線SGDusel處，係從電壓產生電路43經由行解碼器130而例如被施加有電壓Vss。藉由此，在選擇字串單元SU中所包含之選擇電晶體ST1，係維持為ON狀態，但是，在非選擇字串單元SU中所包含之選擇電晶體ST1係成為OFF狀態。另外，無關於是身為選擇字串單元SU或者是身為非選擇字串單元SU，在選擇區塊BLK中所包含的選擇電晶體ST2均係成為ON狀態。 藉由此，在非選擇字串單元SU中所包含之NAND字串NS，係由於至少選擇電晶體ST1係成為OFF狀態，因此，係並不會形成電流通路。另一方面，在選擇字串單元SU中所包含之NAND字串NS，係因應於被施加在選擇字元線WLsel處之讀出電壓Vr與記憶體胞電晶體MT之臨限值電壓之間的關係，而被形成有電流通路或者是並未被形成有電流通路。 感測放大器120，係對於與被作了選擇的NAND字串NS相連接之位元線BL而施加電壓。在此狀態下，感測放大器120，係基於在該位元線BL處所流動的電流之值，而進行資料之讀出。具體而言，係判定「成為讀出動作之對象之記憶體胞電晶體MT之臨限值電壓是否為較被施加於該記憶體胞電晶體MT處之讀出電壓而更高」。另外，資料之讀出，係亦可並非為基於在該位元線BL處所流動的電流之值，而是基於在位元線BL處之電位之時間變化來進行。於後者之情況，位元線BL，係預先以會成為特定之電位的方式而被作預充電。 於先前所作了敘述的驗證動作，亦係與上述一般之讀出動作相同地而被進行。在驗證動作中，對於被與成為驗證之對象的記憶體胞電晶體MT作連接之字元線WL，係成為從電壓產生電路43經由行解碼器130而被施加有例如VfyA一般之驗證電壓。 另外，在先前所作了敘述的程式化動作之初期階段中之「對於選擇選擇閘極線SGDsel以及非選擇選擇閘極線SGDusel而施加5V之電壓」的動作，係會有被作省略的情況。同樣的，在先前所作了敘述的讀出動作(驗證動作)之初期階段中之「對於非選擇選擇閘極線SGDusel而施加5V之電壓並對於選擇字元線WLsel施加讀出通過電壓VPASS＿READ」的動作，係會有被作省略的情況。 在本實施形態中，如同上述一般，下位位元之1個頁面之資料(下位頁面資料)，係能夠藉由使用有讀出電壓VrA以及VrE之讀出結果而被作確定，中位位元之1個頁面之資料(中位頁面資料)，係能夠藉由使用有讀出電壓VrB、VrD以及VrF之讀出結果而被作確定，上位位元之1個頁面之資料(上位頁面資料)，係能夠藉由使用有讀出電壓VrC以及VrG之讀出結果而被作確定。 在圖20中，針對在下位頁面之讀出動作中的被施加於選擇字元線WLsel處之電壓與感測放大器單元SAU之控制訊號STB之間之關係的其中一例作展示。同樣的，在圖21中，針對在中位頁面之讀出動作中的被施加於選擇字元線WLsel處之電壓與感測放大器單元SAU之控制訊號STB之間之關係的其中一例作展示。又，在圖22中，針對在上位頁面之讀出動作中的被施加於選擇字元線WLsel處之電壓與感測放大器單元SAU之控制訊號STB之間之關係的其中一例作展示。控制訊號STB，係身為用以基於在與感測放大器單元SAU相對應之位元線BL處所流動的電流之值來進行資料之讀出的控制訊號。 於以上記載中，雖係針對在平面PL1處之寫入動作以及讀出動作而作了說明，但是，在平面PL2處之寫入動作等，亦係與上述一般之平面PL1之情況相同地而被進行。 針對寫入動作之具體性之流程作說明。在寫入動作中，係反覆進行有程式化動作與驗證動作，直到確認到資料係被正確地作了寫入為止。在圖11中，係以「藉由反覆進行19次的程式化動作以及驗證動作之組合，而使資料被作寫入」的情況為例來作了展示。以下，將如此這般地而被反覆進行之各動作，亦稱作「迴圈」。 在圖11中，係展示有在各迴圈處所被進行的驗證動作之目標準位。如同圖示一般，在第1次以及第2次之迴圈中，驗證動作係僅以“A”準位作為對象地而被進行。亦即是，在驗證動作時，於選擇字元線WLsel處係被施加有電壓VfyA，電壓VfyB~VfyG係並未被施加。接著，在第3次以及第4次之迴圈中，驗證動作係以“A”準位與“B”準位作為對象地而被進行。亦即是，在驗證動作時，於選擇字元線WLsel處係依序被施加有驗證電壓VfyA以及VfyB，驗證電壓VfyC~VfyG係並未被施加。 在第5次以及第6次之迴圈中，驗證動作係以“A”準位、“B”準位以及“C”準位作為對象地而被進行。亦即是，在驗證動作時，於選擇字元線WLsel處係依序被施加有驗證電壓VfyA、VfyB以及VfyC，驗證電壓VfyD~VfyG係並未被施加。而，以“A”準位作為對象之驗證動作，係在第6次的迴圈處而完成。此係因為係能夠經驗性地求取出「對於“A”準位之程式化，例如係以6次的迴圈而能夠略完成」一事之故。 又，在第7次以及第8次之迴圈中，驗證動作係以“B”準位、“C”準位以及“D”準位作為對象地而被進行。亦即是，在驗證動作時，於選擇字元線WLsel處係依序被施加有驗證電壓VfyB、VfyC以及VfyD。而，以“B”準位作為對象之驗證動作，係在第8次的寫入動作處而完成。進而，在第9次以及第10次之迴圈中，驗證動作係以“C”準位、“D”準位以及“E”準位作為對象地而被進行。亦即是，在驗證動作時，於選擇字元線WLsel處係依序被施加有驗證電壓VfyC、VfyD以及VfyE。而，以“C”準位作為對象之驗證動作，係在第10次的迴圈處而完成。 之後，係同樣的而一直進行至“G”準位之寫入，迴圈係最大被作19次的反覆進行。 於圖12中，對於在上述一般之寫入動作時之各配線之電位的模樣作展示。圖12，係對於在第1次~第6次之迴圈中的「選擇字元線WLsel之電位」、「與應維持“Er”準位之記憶體胞電晶體MT相對應之位元線BL(在圖12中係標記為BL(“Er”))之電位」以及「與應使臨限值上升至“A”~“G”準位內之值之記憶體胞電晶體MT相對應之位元線BL(在圖12中係分別標記為BL(“A”)、BL(“B”)、BL(“C”)、BL(“D”)、BL(“E”)、BL(“F”)以及BL(“G”))之電位」的時間變化作展示。 如同圖示一般，在第1次的迴圈中，以與位元線BL(“A”)~BL(“G”)之各者相連接的記憶體胞電晶體MT作為對象，程式化動作係被進行。具體而言，在選擇字元線WLsel處係被施加有電壓VPGM，在位元線BL(“Er”)處例如係被施加有2.5V，在位元線BL(“A”)~BL(“G”)處例如係被施加有電壓VSS(＝0V)。藉由此，與位元線BL(“A”)~ BL(“G”)之各者相連接的選擇記憶體胞電晶體MT之臨限值電壓係上升。 接續於此種程式化動作，係進行有針對“A”準位之驗證動作。具體而言，位元線BL(“A”)例如係被預充電為0.7V，在選擇字元線WLsel處係被施加有驗證電壓VfyA。其他之位元線BL(“Er”)、BL(“B”)~BL(“G”)，例如係被固定為0V等，而被從驗證對象除外。其結果，如同參照圖11而於先前所敘述一般，在第1次之迴圈中，係成為僅以“A”準位作為對象而進行驗證動作。 在第2次的迴圈中，以與「第1次之針對“A”準位之驗證動作為失敗的位元線BL(“A”)以及位元線BL(“B”)~ BL(“G”)」之各者相連接的記憶體胞電晶體MT作為對象，程式化動作係被進行。此時，被施加於選擇字元線WLsel處之電壓VPGM，係被階段性上升為較在第1次之迴圈中的電壓VPGM而更些許大。之後，與第1次相同的，係實行有針對(“A”準位之驗證動作。亦即是，在第2次之迴圈中，亦同樣的，驗證動作係僅以“A”準位作為對象地而被進行。 在第3次的迴圈中，係與第2次相同的，以與「針對“A”準位之驗證動作為失敗的位元線BL(“A”)以及位元線BL(“B”)~BL(“G”)」之各者相連接的記憶體胞電晶體MT作為對象，程式化動作係被進行。此時，被施加於選擇字元線WLsel處之電壓VPGM，係更進而被階段性上升為較在第2次之迴圈中的電壓VPGM而更些許大。之後，與第1次以及第2次相同的，首先，係實行有針對(“A”準位之驗證動作。 接著，係實行有針對“B”準位之驗證動作。具體而言，位元線BL(“A”)以及BL(“B”)例如係被預充電為0.7V，在選擇字元線WLsel處係依序被施加有驗證電壓VfyA以及VfyB。其他之位元線BL(“Er”)以及BL(“C”)~BL(“G”)，例如係被固定為0V等，而被從驗證對象除外。其結果，如同參照圖11而於先前所敘述一般，在第3次之迴圈中，係成為以“A”準位與“B”準位作為對象而進行驗證動作。 在第4次之迴圈中，電壓VPGM係更進一步被作階段性上升，並進行與第3次之迴圈相同之動作。 在第5次的迴圈中，以與位元線BL(“A”)、BL(“B”)以及BL(“C”)之各者相連接的記憶體胞電晶體MT作為對象，程式化動作係被進行。接著，係針對“A”準位、“B”準位以及“C”準位而進行驗證動作。在第6次之迴圈中，電壓VPGM係被作階段性上升，並進行與第5次之迴圈相同之動作。 在第7次以後的迴圈中，與上述相同之程式化動作以及驗證動作係被反覆進行。其結果，於選擇字元線WLsel處，電壓VPGM之施加和驗證電壓VfyA等之施加係被交互反覆進行。 如同在圖12中所示一般，於各個的迴圈中，接續於電壓VPGM之施加之後而被進行的驗證電壓VfyA等之施加，係被進行1次或者是被反覆進行複數次。在各個的迴圈內而被反覆進行之驗證電壓VfyA等之施加次數，在圖12之例中，係成為1次~3次之範圍，但是，係亦可為與此例相異之次數。在圖13之圖表中，係對於「針對選擇字元線WLsel所進行之電壓VPGM之施加以及驗證電壓VfyA等之施加係被反覆進行」的模樣作示意性展示。 在本實施形態之半導體記憶裝置2中，當於其中一方之平面(例如平面PL1)處正被進行有寫入動作或刪除動作時，係能夠與該動作相互並行地，而於另外一方之平面(例如平面PL2)處進行讀出動作。針對此種動作之例，參考圖14來作說明。 圖14(A)，係對於「關連於平面PL1之動作之控制訊號之被輸入至介面電路20處之時序」作展示。圖14(B)，係對於「關連於平面PL2之動作之控制訊號之被輸入至介面電路20處之時序」作展示。 圖14(C)，係對於「在進行寫入動作之平面PL1處，被施加於選擇字元線WLsel處之電壓(電壓VPGM和驗證電壓VfyA等)之變化」作展示。圖14(D)、圖14(E)以及圖14(F)之各者，係分別對於「在進行讀出動作之平面PL2處，被施加於選擇字元線WLsel處之電壓(讀出電壓VrA等)之變化」作展示。如同於後所說明一般，實際上被施加於選擇字元線WLsel處之電壓，係如同在圖14(D)、圖14(E)以及圖14(F)之其中一者中所示一般地而變化。 如同在圖14(A)中所示一般，於此例中，在時刻t0處，用以使平面PL1進行寫入動作之控制訊號PG係被輸入至介面電路20處。在控制訊號PG中，係包含有特定出成為動作對象之平面之訊號、和要求進行寫入動作之訊號、以及代表成為寫入動作之對象的位址和寫入資料之訊號。 在時刻t0之後，在平面PL1處，寫入動作係被進行。亦即是，在平面PL1處，參照圖12等而作了說明一般之程式化動作以及驗證動作係被反覆實行。如同在圖14(C)中所示一般，在時刻t0之後，對於平面PL1之選擇字元線WLsel的電壓VPGM之施加以及驗證電壓VfyA之施加係被反覆進行。在此例中，於程式化動作中的電壓VPGM之施加係被進行有合計4次，在各個的程式化動作之後，係各進行有1次的針對“A”準位之驗證動作。 在圖14(C)之例中，程式化動作被開始之時序、亦即是被施加電壓VPGM之時序，係成為時刻t0、t2、t4、t6。又，程式化動作結束而驗證動作被開始之時序、亦即是被施加驗證電壓VfyA之時序，係成為時刻t1、t3、t5、t7。時刻t8，係身為最後之驗證動作結束的時序。另外，在圖14(C)中，程式化動作結束之時序和接續的驗證動作之被開始之時序，雖係被描繪為身為同一時序，但是，各者之實際的時序，係亦可如同在圖12之例中所示一般地而有所相異。 如同在圖14(B)中所示一般，在較時刻t0而更之後的時刻t10處，用以使平面PL2進行讀出動作之控制訊號RD係被輸入至介面電路20處。在控制訊號RD中，係包含有特定出成為動作對象之平面之訊號、和要求進行讀出動作之訊號、以及代表成為讀出動作之對象的位址之訊號。控制訊號RD被作輸入的時刻t10，在此例中，係成為較時刻t1而更之後且較時刻t2而更之前之時序，亦即是，係成為在平面PL1處而第1次的驗證動作正被實行的途中之時序。 就算是控制訊號RD被作輸入，與其相對應之平面PL2之讀出動作，在該時間點(時刻t10)處也並未被開始。平面PL2之讀出動作被開始的時間，係如同在圖14(D)、圖14(E)以及圖14(F)中所示一般，成為在平面PL1處而下一個的驗證動作被開始之時刻t3。 如同圖9中所示一般，在將上位頁面資料讀出的情況時，係進行有使用有讀出電壓VrC以及VrG之讀出，並根據各者之結果而確定資料。於此情況，在平面PL2之讀出動作中，被施加於選擇字元線WLsel處之讀出電壓係如同圖14(D)一般地而變化。於此情況，在控制訊號RD被作了輸入之後，於在平面PL1處而下一個的驗證動作被進行之期間中、亦即是在時刻t3~時刻t4之期間中，係進行有使用有讀出電壓VrC之讀出。又，於在平面PL1處而更下一個的驗證動作被進行之期間中、亦即是在時刻t5~時刻t6之期間中，係進行有使用有讀出電壓VrG之讀出。另外，係並不需要涵蓋時刻t4~時刻t5地而將選擇字元線WLsel之電壓重置為0V。例如，係亦可將選擇字元線WLsel之電壓，涵蓋時刻t4~時刻t5地而維持為讀出電壓VrC。或者是，係亦可將選擇字元線WLsel之電壓，涵蓋時刻t4~時刻t5地而從讀出電壓VrC來平緩地變化為讀出電壓VrG。關於針對本實施形態之並行動作之模樣作展示的其他之圖，亦為相同。 如同圖9中所示一般，在將中位頁面資料讀出的情況時，係進行有使用有讀出電壓VrB、VrD以及VrF之讀出，並根據各者之結果而確定資料。於此情況，在平面PL2之讀出動作中，被施加於選擇字元線WLsel處之讀出電壓係如同圖14(E)一般地而變化。於此情況，在控制訊號RD被作了輸入之後，於在平面PL1處而下一個的驗證動作被進行之期間中、亦即是在時刻t3~時刻t4之期間中，係進行有使用有讀出電壓VrB之讀出。又，於在平面PL1處而更下一個的驗證動作被進行之期間中、亦即是在時刻t5~時刻t6之期間中，係進行有使用有讀出電壓VrD之讀出。又，於在平面PL1處而更下一個的驗證動作被進行之期間中、亦即是在時刻t7~時刻t8之期間中，係進行有使用有讀出電壓VrF之讀出。 如同圖9中所示一般，在將下位頁面資料讀出的情況時，係進行有使用有讀出電壓VrA以及VrE之讀出，並根據各者之結果而確定資料。於此情況，在平面PL2之讀出動作中，被施加於選擇字元線WLsel處之讀出電壓係如同圖14(F)一般地而變化。於此情況，在控制訊號RD被作了輸入之後，於在平面PL1處而下一個的驗證動作被進行之期間中、亦即是在時刻t3~時刻t4之期間中，係進行有使用有讀出電壓VrA之讀出。又，於在平面PL1處而更下一個的驗證動作被進行之期間中、亦即是在時刻t5~時刻t6之期間中，係進行有使用有讀出電壓VrE之讀出。 如此這般，被施加於選擇字元線WLsel處之讀出電壓，係因應於成為讀出動作之對象的頁面資料之種類(亦即是，上位、中位、下位之其中一者)，而如同在圖14(D)、圖14(E)以及圖14(F)之其中一者中所示一般地而變化。不論是在何者之情況，均同樣的，在平面PL2處之讀出動作，係成為配合於在平面PL1處之驗證動作所被進行的時序地而被實行。在此種時序之調整中所必要之處理，係藉由身為控制電路之序列器41來進行。 序列器41，係因應於從記憶體控制器1而來之要求，而進行為了將代表各個的平面PL1、PL2之各者之動作狀態的狀態訊號經由介面電路20(具體而言，輸入輸出電路21)來對於記憶體控制器1作送訊所需要之處理。具體而言，序列器41，係基於平面PL1之動作狀態，而將被儲存在第1狀態暫存器426中之第1狀態資訊作更新。又，係基於平面PL2之動作狀態，而將被儲存在第2狀態暫存器427中之第2狀態資訊作更新。第1狀態資訊以及第2狀態資訊，係因應於從記憶體控制器1而來之要求，來作為狀態訊號而被從介面電路20作送訊。 例如，在圖14(D)中所示之例的情況時，亦即是當在TLC方式中而讀出上位頁面資料的情況時，代表「平面PL2係身為讀出動作中」之內容的第2狀態資訊，係成為在時刻t3~時刻t6之期間中，藉由序列器41而被儲存在第2狀態暫存器427中。 在圖14(E)中所示之例的情況時，亦即是當在TLC方式中而讀出中位頁面資料的情況時，代表「平面PL2係身為讀出動作中」之內容的第2狀態資訊，係成為在時刻t3~時刻t8之期間中，藉由序列器41而被儲存在第2狀態暫存器427中。 在圖14(F)中所示之例的情況時，亦即是當在TLC方式中而讀出下位頁面資料的情況時，代表「平面PL2係身為讀出動作中」之內容的第2狀態資訊，係成為在時刻t3~時刻t6之期間中，藉由序列器41而被儲存在第2狀態暫存器427中。 就算是在作為對於記憶體胞電晶體MT之資料的寫入方式而採用了MLC方式或SLC方式的情況時，在平面PL2處之讀出動作，係亦只要與上述相同的，設為配合於在平面PL1處之驗證動作所被進行的時序地而被實行即可。例如在採用SLC方式的情況時，在時刻t3~時刻t4之期間中，係成為進行有僅1次的使用有讀出電壓VrA等之資料的讀出。 另外，係亦可以考慮在身為控制訊號RD被作了輸入的時序之時刻t10處，便立即開始在平面PL2處之讀出動作。然而，當在時刻t10處而開始了在平面PL2處之讀出動作的情況時，於該讀出動作正被進行的途中之時刻t2處，在平面PL1之選擇字元線WLsel處係成為被施加有電壓VPGM。亦即是，在平面PL1處之電壓VPGM之施加和在平面PL2處之讀出電壓VrA等之施加，係會成為同時被進行。 電壓VPGM，相較於被施加於位元線BL處之電壓或讀出電壓VrA等，係身為較高之電壓。因此，當在平面PL1處之電壓VPGM之施加和在平面PL2處之讀出電壓VrA等之施加被同時地進行的情況時，起因於在平面PL2處之感測放大器220等之電路受到電壓VPGM之影響等的因素，係會有在平面PL2處而產生錯誤動作的可能性。具體而言，例如，係會有「在平面PL2處之位元線BL之電位或選擇字元線WLsel之電位等受到電壓VPGM之影響並變動，並起因於此而導致錯誤動作產生」的可能性。 因此，在本實施形態之半導體記憶裝置2中，身為控制電路之序列器41，係以會「於在平面PL1處而驗證動作被進行的期間中，使平面PL2進行讀出動作」的方式，來對於平面PL2之動作時序有所調整。具體而言，序列器41，係構成為於在平面PL1處而驗證動作被開始的時序處，在平面PL2處而使讀出動作開始。藉由此，由於「在平面PL1處之電壓VPGM之施加與在平面PL2處之讀出電壓VrA等之施加被同時進行」的情形係被確實地防止，因此，係亦能夠防止上述一般之錯誤動作。又，在平面PL1處而被實行之驗證動作、和與此並行地在平面PL2處而被實行之讀出動作，係均成為為了將資料讀出而被進行的相同種類之動作。如此這般，藉由將相同種類之動作同時並行地進行，係亦能夠得到「使控制成為更為容易進行」之優點。 為了防止「在平面PL1處之電壓VPGM之施加和在平面PL2處之讀出電壓VrA等之施加被同時地進行」，係亦可考慮在「將在平面PL1處之寫入動作暫時性地作了中斷的狀態下，使在平面PL2處之讀出動作進行」之構成。在圖15中，係作為比較例，而對於使半導體記憶裝置2如此這般地動作的情況之例作展示。 圖15(A)，係與圖14(A)相同的，對於「關連於平面PL1之動作之控制訊號之被輸入至介面電路20處之時序」作展示。圖15(B)，係與圖14(B)相同的，對於「關連於平面PL2之動作之控制訊號之被輸入至介面電路20處之時序」作展示。圖15(C)，係與圖14(C)相同的，對於「在進行寫入動作之平面PL1處，被施加於選擇字元線WLsel處之電壓(電壓VPGM和驗證電壓VfyA等)之變化」作展示。圖15(D)，係與圖15(E)相同的，對於「在進行讀出動作之平面PL2處，被施加於選擇字元線WLsel處之電壓(讀出電壓VrB等)之變化」作展示。 在此比較例中，亦同樣的，在時刻t0處，用以使平面PL1進行寫入動作之控制訊號PG係被輸入至介面電路20處。又，在之後的時刻t1處，用以使平面PL2進行讀出動作之控制訊號RD係被輸入至介面電路20處。 在圖15之例中，序列器41，係在時刻t1處而使在平面PL1處之寫入動作暫時性地中斷。此時，在平面PL1處，由電壓PGRM之施加所致之程式化動作係已完成。然而，在此時間點處，接續於程式化動作之驗證動作係並未被開始。 為了使在平面PL1處之寫入動作如同上述一般地中斷，記憶體控制器1，係只要構成為在控制訊號RD之送訊之前，先送訊用以使平面PL1之動作暫時性地中斷之指令即可。 在時刻t1之後，在平面PL2處之讀出動作係被進行。例如，在讀出中位頁面資料的情況時，被施加於平面PL2之選擇字元線WLsel處之讀出電壓，係如同圖15(D)一般地而變化。具體而言，在時刻t1~時刻t2之期間中，係進行有使用有讀出電壓VrB之讀出。又，在時刻t2~時刻t3之期間中，係進行有使用有讀出電壓VrD之讀出。進而，在時刻t3~時刻t4之期間中，係進行有使用有讀出電壓VrF之讀出。 在時刻t4處，在平面PL2處之讀出動作係結束。記憶體控制器1，係基於從半導體記憶裝置2所送訊而來之狀態訊號，而對於在平面PL2處之讀出動作為結束一事有所掌握。 於此時序處，記憶體控制器1，係使在平面PL1處之寫入動作再度開始。具體而言，記憶體控制器1，係將用以使平面PL1再度開始寫入動作之控制訊號RM，於時刻t4處而輸入至介面電路20處。 基於控制訊號RM，序列器41，係使在平面PL1處之寫入動作再度開始。如同在圖15(C)中所示一般，從時刻t4起，在平面PL1處之第1次的驗證動作係被進行。之後，在平面PL1處之程式化動作以及驗證動作係被反覆進行。在圖15(C)之例中，於再度開始後而程式化動作被開始之時序、亦即是被施加電壓VPGM之時序，係成為時刻t5、t7。又，再度開始後之程式化動作結束而驗證動作被開始之時序、亦即是被施加驗證電壓VfyA之時序，係成為時刻t6、t8。時刻t9，係身為最後之驗證動作結束的時序。 就算是藉由進行上述一般之比較例之動作，亦能夠確實地防止「在平面PL1處之電壓VPGM之施加和在平面PL2處之讀出電壓VrA等之施加同時被進行」的情形。然而，於此情況中，於在平面PL2處而讀入動作被進行之期間中、亦即是在時刻t1~時刻t4之期間中，平面PL1之寫入動作係會被中斷。其結果，在該寫入動作中所需要的時間係會變長。又，在寫入動作被中斷的期間中，係亦會有產生在平面PL1處的資料留存(data retention)(臨限值電壓之變化)的可能性。 相對於此，在本實施形態之半導體記憶裝置2中，係如同參照圖14所作了說明一般，能夠並不將在平面PL1處之寫入動作中斷地，而使在平面PL2處之讀入動作被實行。因此，係不會有發生上述一般之問題的情形，相較於先前技術係能夠將半導體記憶裝置2之動作高速化。 上述一般之處理，就算是在「當在平面PL1處刪除動作正被進行時，於平面PL1處而實行讀入動作」時，亦係同樣地被進行。與一般性的半導體記憶裝置相同地，在本實施形態之半導體記憶裝置2中，亦同樣的，在刪除動作中，「由對於選擇字元線WLsel而施加高電壓一事所致之資料之刪除」與「驗證動作」係被反覆實行。因此，係只要使「在平面PL2處之讀入動作被開始的時序」與「在平面PL1處作為刪除動作之其中一環而使驗證動作被開始的時序」相互一致即可。 上述一般之處理，就算是在「當在平面PL2處寫入動作或刪除動作正被進行時，於平面PL1處而實行讀入動作」時，亦係同樣地被進行。亦即是，於「在平面PL2處而驗證動作被開始的時序」處，在平面PL1處的讀入動作係被開始。於此情況之具體性的處理之態樣，係與在以上之說明中將平面PL1之動作與平面PL2之動作作了替換者相同。 上述一般之處理，就算是當在半導體記憶裝置2處被設置有3個以上的平面的情況時，亦係被同樣的進行。不論是在何種情況，均同樣的，係將被設置在半導體記憶裝置2處的複數之平面中之「進行有對於記憶體胞陣列之資料之寫入動作或刪除動作者」，定義為「第1平面」，並將「並未進行對於記憶體胞陣列之資料之寫入動作以及刪除動作之任一動作者」，定義為「第2平面」。在如此這般地作了定義的情況時，當「於第1平面正在進行資料之寫入動作或刪除動作的途中，在介面電路20處被輸入有下達對於第2平面之資料之讀出動作的指示之控制訊號」的情況時，本實施形態之身為控制電路之序列器41，係成為於在第1平面處而驗證動作被進行的期間中，使第2平面進行讀出動作。具體而言，序列器41，係構成為於在第1平面處而驗證動作被開始的時序處，使第2平面開始讀出動作。 針對第2實施形態作說明。以下，主要針對與第1實施形態相異之部分作說明，關於與第1實施形態共通之部分，係適宜省略說明。 在圖16中，本實施形態之半導體記憶裝置2之動作，係藉由與圖14相同之方法來作展示。在圖16(A)~(F)之各者中所示之項目，係與在圖14(A)~(F)之各者中所示之項目相同。 如同在圖16(A)以及圖16(B)中所示一般，在本實施形態中，亦同樣的，在時刻t0處，用以使平面PL1進行寫入動作之控制訊號PG係被輸入至介面電路20處。又，在之後的時刻t10處，用以使平面PL2進行讀出動作之控制訊號RD係被輸入至介面電路20處。 如同在圖16(C)中所示一般，在時刻t10處，於平面PL1處，係成為正在進行作為寫入動作之其中一環的驗證動作之途中。該驗證動作係一直被進行至時刻t11處，在時刻t11~時刻t12之期間中，係被進行有接下來的程式化動作。 如同在圖16(C)中所示一般，在本實施形態中，在接續於程式化動作之驗證動作中，以3個的準位作為對象之驗證動作係依序被進行。例如，在時刻t11~時刻t12之期間中，程式化動作係被進行，之後，於時刻t12~時刻t13之期間中，以“A”準位作為對象之驗證動作係被進行，於時刻t13~時刻t14之期間中，以“B”準位作為對象之驗證動作係被進行，於時刻t14~時刻t15之期間中，以“C”準位作為對象之驗證動作係被進行。同樣的，於時刻t15~時刻t16為止之期間中，程式化動作係被進行，之後，於時刻t16~時刻t17之期間中，以“A”準位作為對象之驗證動作係被進行，於時刻t17~時刻t18之期間中，以“B”準位作為對象之驗證動作係被進行，於時刻t18~時刻t19之期間中，以“C”準位作為對象之驗證動作係被進行。 就算是在時刻t10處而控制訊號RD被作輸入，與其相對應的平面PL2之讀出動作被開始的時間，亦係如同在圖14(D)、圖14(E)以及圖14(F)中所示一般，成為在平面PL1處而下一個的驗證動作被開始之時刻t12。 在讀出上位頁面資料的情況時，於平面PL2處而被施加在選擇字元線WLsel處之讀出電壓，係如同圖16(D)一般地而變化。於此情況，在時刻t12~時刻t13之期間中，係進行有使用有讀出電壓VrC之讀出。接著，在時刻t13~時刻t14之期間中，係進行有使用有讀出電壓VrG之讀出。 在讀出中位頁面資料的情況時，於平面PL2處而被施加在選擇字元線WLsel處之讀出電壓，係如同圖16(E)一般地而變化。於此情況，在時刻t12~時刻t13之期間中，係進行有使用有讀出電壓VrB之讀出。又，在時刻t13~時刻t14之期間中，係進行有使用有讀出電壓VrD之讀出。在時刻t14~時刻t15之期間中，係進行有使用有讀出電壓VrF之讀出。 在讀出下位頁面資料的情況時，於平面PL2處而被施加在選擇字元線WLsel處之讀出電壓，係如同圖16(F)一般地而變化。於此情況，在時刻t12~時刻t13之期間中，係進行有使用有讀出電壓VrA之讀出。又，在時刻t13~時刻t14之期間中，係進行有使用有讀出電壓VrE之讀出。 如此這般，被施加於選擇字元線WLsel處之讀出電壓，係因應於成為讀出動作之對象的頁面資料之種類(亦即是，上位、中位、下位之其中一者)，而如同在圖16(D)、圖16(E)以及圖16(F)之其中一者中所示一般地而變化。不論是在何者之情況，均同樣的，在平面PL2處之讀出動作，係成為配合於在平面PL1處之驗證動作所被進行的時序地而被實行。進而，在本實施形態中，在平面PL2處之讀出動作被進行的期間，不論是在上述之何者之情況，均同樣的，係被包含於「從控制訊號RD被作了輸入起，在平面PL1處而下一個的驗證動作被進行之期間(例如，時刻t12~時刻t15之期間)」之中。 在本實施形態中，於平面PL1處，以3個的準位作為對象之驗證動作係依序被進行。因此，該驗證動作所被進行的期間，相較於第1實施形態的情況係變長。故而，在本實施形態中，係構成為「於在平面PL1處而驗證動作被進行的上述之期間內，在平面PL2處而將複數之準位的讀出動作連續地進行」。 另外，作為讀入動作，係亦可被進行有一面使讀出電壓作變化一面進行複數次之讀出的被稱作所謂「重試(retry)系」之讀入動作。作為重試系之讀入動作，例如係可列舉有「DLA讀取」等。 係亦可能會發生「在重試系之讀入動作之實行中所需要的時間並無法被容納於在平面PL1處而驗證動作被進行的期間(例如，時刻t12~時刻t15之期間)之中」的情況。於此情況，係亦可如同圖16(D)中所示一般，構成為將平面PL2之讀入動作之一部分，在「於平面PL1處而下一個的驗證動作被進行的期間(例如，時刻t16~時刻t19之期間)」中而實行。在圖16(D)之例中，於時刻t16~時刻t17之期間中，係進行有使用有讀出電壓VrC’之讀出，於時刻t17~時刻t18之期間中，係進行有使用有讀出電壓VrD’之讀出。讀出電壓VrC’、VrD’，係身為將讀出VrC、VrD之各者作了些許的變化之電壓。 如此這般，當「在平面PL2處之讀出動作中所需要的時間並無法被容納於在平面PL1處之1次的驗證動作之期間內」的情況時，係只要構成為將平面PL2之讀出動作分割為複數，並將被作了分割之各個的讀出動作，在「於平面PL1處而驗證動作被進行的各期間」中而實行即可。於在平面PL2處之讀出動作中所需要的期間，由於係能夠預先藉由序列器41來有所掌握，因此，係能夠因應於狀況，而靈活的進行如同上述一般地進行分割等的對應。不論是在何者之情況，均同樣的，序列器41，係成為於「在平面PL1處而驗證動作被進行」的期間內，使平面PL2進行讀出動作。就算是藉由此種態樣，也能夠發揮與在第1實施形態中所作了說明者相同之效果。 針對第3實施形態作說明。以下，主要針對與第1實施形態相異之部分作說明，關於與第1實施形態共通之部分，係適宜省略說明。 在圖17中，本實施形態之半導體記憶裝置2之動作，係藉由與圖14相同之方法來作展示。在圖17(A)~(C)之各者中所示之項目，係與在圖14(A)~(C)之各者中所示之項目相同。又，於圖17(D)中，係與圖14(E)相同的，針對在從平面PL2而讀出中位頁面資料的情況時，被施加於平面PL2之選擇字元線WLsel處之電壓的變化之例作展示。 如同在圖17(A)以及圖17(B)中所示一般，在本實施形態中，亦同樣的，在時刻t0處，用以使平面PL1進行寫入動作之控制訊號PG係被輸入至介面電路20處。又，在之後的時刻t10處，用以使平面PL2進行讀出動作之控制訊號RD係被輸入至介面電路20處。 如同在圖17(C)中所示一般，控制訊號RD被作了輸入的時刻t10，在本實施形態中，亦係成為於平面PL1處而正在進行寫入動作之途中的時序。但是，在圖17之例中，控制訊號RD被作了輸入的時刻t10，係成為緊接於平面PL1之寫入動作完成之前的時序。 具體而言，在時刻t10處，係被進行了於平面PL1處而被實行之驗證動作，之後，在時刻t11~時刻t12之期間中，於平面PL1處，係被進行有最後的程式化動作。接著，在時刻t12~時刻t13之期間中，於平面PL1，最後的驗證動作係被進行，在時刻t13處，平面PL1之寫入動作係完成。 在本實施形態中，亦同樣的，平面PL2之讀出動作被開始的時間，係成為在平面PL1處而下一個的驗證動作被開始之時刻t12。為了在平面PL2之讀出動作中將中位頁面資料讀出，係成為需要進行分別使用有讀出電壓VrB、VrD、VrF之3個準位的讀出。因此，如同在圖17(D)中所示一般，在時刻t12~時刻t13之期間中，係進行有使用有讀出電壓VrB之讀出。又，在時刻t13~時刻t14之期間中，係進行有使用有讀出電壓VrD之讀出。在時刻t14~時刻t15之期間中，係進行有使用有讀出電壓VrF之讀出。 如同此例一般，當「在緊接於平面PL1之寫入動作完成之前的時序處，控制訊號RD係被輸入，平面PL2之讀入動作係被作了開始」的情況時，於較平面PL2之讀入動作完成的時刻t15而更之前的時刻t13處，平面PL1之寫入動作便已完成。 於時刻t13之後，係會有從記憶體控制器1而被下達有平面PL1之下一個的寫入動作等之指示的可能性。例如，當在時刻t13~時刻t15之期間的任一處而平面PL1之下一個的寫入動作被作了開始的情況時，在平面PL1處之電壓VPGM之施加和在平面PL2處之讀出電壓VrD等之施加，係會成為同時被進行。 因此，在本實施形態中，為了防止成為此種狀態，係使序列器41，構成為在時刻t13~時刻t15之期間TM1中，使平面PL1進行虛擬性的驗證動作。所謂「虛擬性的驗證動作」，例如係身為用以對於記憶體控制器1而使其看起來像是在平面PL1處而正被進行有驗證動作的虛擬性之動作。在虛擬性的驗證動作中，係並未被進行有對於平面PL1之選擇字元線的驗證電壓之施加。 例如，在被進行有虛擬性之驗證動作的期間TM1中，代表「在平面PL1處而驗證動作上未完成」一事之第1狀態資訊係被儲存於第1狀態暫存器426中。在該期間TM1中，當存在有從記憶體控制器1而來之要求的情況時，上述之第1狀態資訊，係作為狀態訊號而被從輸入輸出電路21對於記憶體控制器1作輸出。虛擬性之驗證動作，係以與被進行有實際之驗證動作的情況時相同之期間而被繼續地進行。 藉由被進行有此種處理，係能夠確實地防止「在時刻t13~時刻t15之期間中，亦即是於在平面PL2處而讀出動作正被進行之期間TM1之途中，於平面PL1處而下一個的寫入動作被開始」的情形。 如同上述一般，在本實施形態中，當在較平面PL2(第2平面)之讀出動作完成而更之前時，在平面PL1(第1平面)處之寫入動作便已完成的情況時，身為控制電路之序列器41，係使平面PL1(第1平面)進行虛擬性之驗證動作，直到平面PL2(第2平面)之讀出動作完成為止。當在平面PL2(第2平面)之讀出動作完成之前，平面PL1(第1平面)之刪除動作便已完成的情況時，亦係進行有與上述相同之處理。 另外，在時刻t13~時刻t15之期間TM1中所被進行的處理，係亦可為與上述一般之「虛擬性的驗證動作」相異之處理。例如，在期間TM1中，序列器41，係亦可僅進行為了將代表平面PL1乃身為動作中一事的狀態訊號從介面電路20作輸出所需要之處理。具體而言，在期間TM1中，序列器41，係亦可構成為將代表平面PL1乃身為動作中一事之第2狀態資訊，儲存在第2狀態暫存器427中。就算是藉由此種方法，亦同樣的，係能夠確實地防止「於在平面PL2處而讀出動作正被進行之期間TM1之途中，於平面PL1處而下一個的寫入動作被開始」的情形。 如同上述之例一般，係亦可構成為：當在較平面PL2(第2平面)之讀出動作完成而更之前時，平面PL1(第1平面)之寫入動作便已完成的情況時，身為控制電路之序列器41，係進行為了將代表平面PL1(第1平面)乃身為動作中一事的狀態訊號從介面電路20而輸出所需要的處理，直到平面PL2(第2平面)之讀出動作完成為止。當在平面PL2(第2平面)之讀出動作完成之前，平面PL1(第1平面)之刪除動作便已完成的情況時，亦係進行有與上述相同之處理。 針對第4實施形態作說明。以下，主要針對與上述之第3實施形態相異之部分作說明，關於與第3實施形態共通之部分，係適宜省略說明。 在圖18中，本實施形態之半導體記憶裝置2之動作，係藉由與圖17相同之方法來作展示。在圖18(A)~(D)之各者中所示之項目，係與在圖17(A)~(D)之各者中所示之項目相同。 如同在圖18(A)以及圖18(B)中所示一般，在本實施形態中，亦同樣的，在時刻t0處，用以使平面PL1進行寫入動作之控制訊號PG係被輸入至介面電路20處。又，在之後的時刻t10處，用以使平面PL2進行讀出動作之控制訊號RD係被輸入至介面電路20處。 如同在圖18(C)中所示一般，控制訊號RD被作了輸入的時刻t10，在本實施形態中，係成為緊接於平面PL1之寫入動作完成之前的時序。具體而言，在時刻t10處，係被進行了於平面PL1處而被實行之驗證動作，之後，在時刻t11~時刻t12之期間中，於平面PL1處，係被進行有最後的程式化動作。接著，在時刻t12~時刻t13之期間中，於平面PL1，最後的驗證動作係被進行，在時刻t13處，平面PL1之寫入動作係完成。 在本實施形態中，亦同樣的，平面PL2之讀出動作被開始的時間，係成為在平面PL1處而下一個的驗證動作被開始之時刻t12。為了在平面PL2之讀出動作中將中位頁面資料讀出，係成為需要進行分別使用有讀出電壓VrB、VrD、VrF之3個準位的讀出。因此，在使平面PL2之讀出動作與圖17(D)之第3實施形態相同地而被進行的情況時，該讀出動作完成的時間，係成為較平面PL1之寫入動作完成的時刻t13而更之後的時刻t15。 故而，在本實施形態中，係構成為於平面PL1之寫入動作完成的時刻t13處，將平面PL2之讀出動作中斷。在圖18(D)所示之例中，於時刻t13處，在平面PL2處，係一直完成至了使用有讀出電壓VrB之讀出，關於使用有讀出電壓VrD之讀出以及使用有讀出電壓VrF之讀出，則係尚未完成。 在時刻t13處，序列器41，係將代表平面PL2之讀出動作並未完成一事之第2狀態資訊，儲存在第2狀態暫存器427中。第2狀態資訊，係因應於從記憶體控制器1而來之要求，來作為狀態訊號而被從輸入輸出電路21對於記憶體控制器1作輸出。 之後，當從記憶體控制器1而再度送訊有代表進行平面PL2之讀出動作之內容之控制訊號的情況時，分別使用有讀出電壓VrB、VrD、VrF之3個準位的讀出係再度被實行。於此情況，係亦可從前一次所作了中斷的時間點起而使處理再度開始。 如同上述一般，在本實施形態中，當在較平面PL2(第2平面)之讀出動作完成而更之前時，平面PL1(第1平面)之寫入動作便已完成的情況時，身為控制電路之序列器41，係進行為了將代表平面PL2(第2平面)之讀出動作尚未完成一事的狀態訊號從介面電路20而輸出所需要的處理。就算是身為此種態樣，亦能夠防止「在平面PL1處之電壓VPGM之施加和在平面PL2處之讀出電壓VrA等之施加同時被進行」的情形。當在平面PL2(第2平面)之讀出動作完成之前，平面PL1(第1平面)之刪除動作便已完成的情況時，亦係進行有與上述相同之處理。 以上，係參照具體例而對於本實施形態作了說明。但是，本發明係並不被限定於此些之具體例。就算是當業者對於此些之具體例而適宜施加有設計變更者，只要是具備有本發明之特徵，則便被包含於本發明之範圍中。前述之各具體例所具備的各要素以及其之配置、條件、形狀等，係並不被限定為所作了例示者，而能夠適宜作變更。前述之各具體例所具備的各要素，只要不會產生技術上的矛盾，則便可適宜對於其組合作變更。

2:半導體記憶裝置 PL1,PL2:平面 110,210:記憶體胞陣列 20:介面電路 41:序列器

[圖1]係為對於第1實施形態的記憶體系統之構成例作展示之區塊圖。 [圖2]係為對於第1實施形態之半導體記憶裝置的構成作展示之區塊圖。 [圖3]係為對於序列器之構成作展示的區塊圖。 [圖4]係為對於暫存器之構成作展示的區塊圖。 [圖5]係為對於電壓產生電路之構成作展示的區塊圖。 [圖6]係為對於記憶體胞陣列之構成作展示之等價電路圖。 [圖7]係為對於記憶體胞陣列之構成作展示之剖面圖。 [圖8]係為對於感測放大單元之電路構成作展示之圖。 [圖9]係為對於記憶體胞電晶體之臨限值分布之其中一例作展示之圖。 [圖10]係為對於在寫入動作時之各配線之電位變化作展示之圖。 [圖11]係為對於在寫入動作時之迴圈(loop)次數與驗證動作之間的關係作展示之圖。 [圖12]係為對於在寫入動作時之各配線之電位變化作展示之圖。 [圖13]係為對於在寫入動作時之字元線之電位變化作展示之圖。 [圖14(A)~(F)]係為對於在寫入動作時之各配線之電位變化等作展示之圖。 [圖15(A)~(D)]係為對於在比較例的寫入動作時之各配線之電位變化等作展示之圖。 [圖16(A)~(F)]係為對於在第2實施形態之半導體記憶裝置之寫入動作時之各配線之電位變化等作展示之圖。 [圖17(A)~(D)]係為對於在第3實施形態之半導體記憶裝置之寫入動作時之各配線之電位變化等作展示之圖。 [圖18(A)~(D)]係為對於在第4實施形態之半導體記憶裝置之寫入動作時之各配線之電位變化等作展示之圖。 [圖19]係為對於在讀出動作時之各配線之電位變化作展示之圖。 [圖20]係為對於在下位頁面之讀出動作時之各配線之電位變化等作展示之圖。 [圖21]係為對於在中位頁面之讀出動作時之各配線之電位變化等作展示之圖。 [圖22]係為對於在上位頁面之讀出動作時之各配線之電位變化等作展示之圖。

PL1,PL2:平面

PG:控制訊號

t0~t8,t10:時刻

VPGM:電壓

VfyA:驗證電壓

VrA~VrG:讀出電壓

Claims (10)

1. 一種半導體記憶裝置，係具備有： 複數之平面，係具有第1平面和第2平面，該第1平面，係包含有第1記憶體胞以及與前述第1記憶體胞之閘極作連接之第1字元線，該第2平面，係包含有第2記憶體胞以及與前述第2記憶體胞之閘極作連接之第2字元線；和 第1電路，係進行前述複數之平面的控制訊號之輸入輸出；和 第2電路，係基於前述控制訊號來控制前述複數之平面， 在前述第1平面處，當進行有對於前述第1字元線施加第1電壓之第1動作與接續於前述第1動作而被進行之對於前述第1字元線施加較前述第1電壓而更低之第2電壓之第2動作時，前述第2電路，係以在至少一部分為與前述第2動作之期間相重複的期間中，於前述第2平面處而進行第3動作的方式，而進行控制。
2. 如請求項1所記載之半導體記憶裝置，其中， 前述第1動作，係為前述第1記憶體胞之程式化動作，前述第2動作，係為前述第1記憶體胞之驗證動作，前述第3動作，係為前述第2記憶體胞之讀出動作。
3. 如請求項1所記載之半導體記憶裝置，其中， 於在前述第1平面處而正進行有前述第1動作的期間中，前述第2電路，係以在前述第2平面處而並不進行動作的方式，而進行控制。
4. 如請求項1所記載之半導體記憶裝置，其中， 前述第1電路，係更進而輸出代表前述複數之平面之各者之狀態的狀態訊號。
5. 如請求項4所記載之半導體記憶裝置，其中， 當在前述第2平面之前述第3動作完成之前，前述第1平面之前述第2動作已完成的情況時，前述第1電路，係輸出代表前述第1平面乃身為動作中一事之前述狀態訊號。
6. 如請求項5所記載之半導體記憶裝置，其中， 前述第1電路，係輸出代表前述第1平面乃身為動作中一事之前述狀態訊號，直到前述第2平面之前述第3動作完成為止。
7. 如請求項5所記載之半導體記憶裝置，其中， 在前述第1電路輸出代表前述第1平面乃身為動作中一事之前述狀態訊號的期間中，前述第2電路係以並不對於前述第1字元線施加前述第2電壓的方式而進行控制。
8. 如請求項4所記載之半導體記憶裝置，其中， 當在前述第2平面之前述第3動作完成之前，前述第1平面之前述第2動作已完成的情況時，前述第1電路，係輸出代表前述第2平面並未完成動作一事之前述狀態訊號。
9. 如請求項1所記載之半導體記憶裝置，其中， 前述第2電路，係交互進行前述第1動作以及前述第2動作。
10. 如請求項1所記載之半導體記憶裝置，其中， 前述第2電路，係以在至少一部分為與前述第2動作之期間相重複的期間中，進行對於前述第2字元線而施加較前述第1電壓而更低之第3電壓之前述第3動作的方式，而進行控制。

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