JP6820380B2 - ダミーセルの制御方法および半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 21
- 238000000034 method Methods 0.000 title claims description 14
- 230000004044 response Effects 0.000 claims description 4
- 238000010187 selection method Methods 0.000 claims 1
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000013500 data storage Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- G11C16/08—Address circuits; Decoders; Word-line control circuits
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- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
- G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
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- G—PHYSICS
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- G11C8/00—Arrangements for selecting an address in a digital store
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Description
本発明は、フラッシュメモリ等の半導体記憶装置に関し、特にＮＡＮＤストリングに含まれるダミーセルの制御に関する。
ＮＡＮＤ型フラッシュメモリは、複数のブロックを含むメモリセルアレイを含み、各ブロックには、ビット線側選択トランジスタとソース線側選択トランジスタとの間に複数のメモリセルが接続されたＮＡＮＤストリングが複数形成される。フラッシュメモリの微細化によりビット線側選択トランジスタ／ソース線側選択トランジスタとメモリセルとの距離が小さくなると、ビット線側選択トランジスタ／ソース線側選択トランジスタのドレイン端でゲート誘導ドレインリーク電流（ＧＩＤＬ：Gate Induced Drain Leakage）が発生し、これにより隣接するメモリセルのフローティングゲートに電子が注入され、メモリセルのしきい値が変動したり、あるいは誤書込みが生じてしまう。これを抑制するため、ビット線側選択トランジスタ／ソース線側選択トランジスタと隣接するメモリセルとの間に、データ記憶に無関係なダミーセルを配置している（例えば、特許文献１）
ＮＡＮＤ型フラッシュメモリでは、メモリセルアレイ内に形成されるブロックの数を増やすことで記憶容量を増加させることが可能である。しかし、ブロック数を増やすと、ブロックの配列方向に延在するグローバルビット線の配線長が長くなり、その増加した負荷容量により読出し速度等が遅くなってしまう。そこで、記憶容量の増加を図りつつグローバルビット線の負荷容量を抑えるためにメモリセルアレイを複数に分割し、分割した複数のメモリセルアレイに一定数のブロックを形成している。
このようなメモリセルアレイを複数に分割したマルチプルプレーンのフラッシュメモリでは、１つのチップ上に複数のプレーンが形成され、１つのプレーンにおいて、メモリセルアレイ、行デコータ／駆動回路、列デコーダ、ページバッファ／センス回路等がそれぞれ機能的に動作可能である。また、コントローラや入出力回路は、複数のプレーンによって共有することができる。コントローラまたはアドレスデコーダ等は、入力された列アドレス情報に基づき複数のプレーンの中から１つまたは複数のプレーンを選択したり、選択されたプレーンにおいて読出し動作、プログラム動作、あるいは消去動作を制御する。プレーンの選択は、例えば、外部から入力されたアドレスに基づきコントローラが１つのプレーンを選択したり、あるいは複数のプレーンを同時に選択する。
図１に、２つのプレーンＰ０、Ｐ１が形成されたフラッシュメモリの概略を示す。同図には、プレーンＰ０とプレーンＰ１のそれぞれの一部のブロックｎ−１、ｎ、ｎ＋１と、それらの各ブロックのワード線を駆動する行駆動回路Ｘ＿ＤＲＶｎ−１、ｎ、ｎ＋１と、それらの各ブロックのビット線側選択トランジスタおよびソース線側選択トランジスタを駆動する駆動制御回路１０Ａ、１０Ｂとが例示されている。
図２に、ブロックｎのＮＡＮＤストリングとビット線選択回路の構成を示す。ここには、１つの偶数グローバルビット線ＢＬＥと１つの奇数グローバルビット線ＢＬＯとこれらに接続されたＮＡＮＤストリングおよびビット線選択回路２０とが例示されている。１つのＮＡＮＤストリングは、直列に接続された複数のトランジスタから構成され、すなわち、グローバルビット線ＢＬＥ／ＢＬＯに接続されたビット線側選択トランジスタＳＥＬ＿Ｄと、ビット線側のダミーセルＤＣＤと、ソース線ＳＬに接続されたソース線側選択トランジスタＳＥＬ＿Ｓと、ソース線側のダミーセルＤＣＳと、これらダミーセル間に接続されたメモリセルＭＣ０〜ＭＣ３１とを有する。
ビット線選択回路２０は、偶数ビット線ＢＬＥを選択するためのトランジスタＢＬＳＥ、奇数ビット線ＢＬＯを選択するためのトランジスタＢＬＳｏ、仮想電源ＶＩＲＰＷＲを偶数ビット線ＢＬＥに接続するためのトランジスタＹＢＬｅ、仮想電源ＶＩＲＰＷＲを奇数ビット線ＢＬＯに接続するためのトランジスタＹＢＬｏを含んで構成される。
また、プレーンＰ０、Ｐ１のそれぞれに駆動制御回路１０Ａ、１０Ｂが用意される。駆動制御回路１０Ａ、１０Ｂは、ソース線側選択トランジスタＳＥＬ＿Ｓを駆動するための選択信号ＳＧＳとビット線選択トランジスタＳＥＬ＿Ｄを駆動するための選択信号ＳＧＤを出力する。駆動制御回路１０Ａ、１０Ｂは、フラッシュメモリの動作に応じて選択信号ＳＧＳ／ＳＧＤの電圧レベルを制御する。
例えば、読出し動作が行われるとき、プレーンＰ０が選択プレーン、プレーンＰ１が非選択プレーンとし、ブロックｎが選択されるものとする。行デコーダ（図示省略）は、行アドレスのデコード結果に基づきブロックｎを選択するためのブロック選択信号ＢＳＥＬｎを選択プレーンＰ０の行駆動回路Ｘ＿ＤＲＶｎおよび非選択プレーンＰ１の行駆動回路Ｘ＿ＤＲＶｎに共通に出力する。これにより、選択プレーンＰ０および非選択プレーンＰ１の行駆動回路Ｘ＿ＤＲＶｎのパストランジスタがオンする。なお、ブロック選択信号ＢＳＥＬｎは、ワード線や選択信号ＳＧＳ／ＳＧＤに印加される電圧がパストランジスタによってＶｔ降下しないように十分に高い電圧（例えば、ワード線に高電圧が印加されるならば、ブロック選択信号ＢＳＥＬｎの電圧はこれよりも十分に高い電圧）で駆動される。
選択プレーンＰ０では、ビット線側選択トランジスタＳＥＬ＿Ｄおよびソース線側選択トランジスタＳＥＬ＿Ｓがオンし、選択ワード線にＧＮＤ電圧が印加され、非選択ワード線に読み出し電圧Ｖｐａｓｓが印加され、選択プレーンＰ０のページバッファ／センス回路において選択メモリセルのデータが読み出され、これが外部に出力される。
他方、非選択プレーンＰ１では、図３に示すバイアス電圧でトランジスタが駆動され、行駆動回路Ｘ＿ＤＲＶのパストランジスタはオンされるが、選択信号ＳＧＳ／ＳＧＤがＧＮＤであるため、ビット線側選択トランジスタＳＥＬ＿Ｄおよびソース線側選択トランジスタＳＥＬ＿Ｓが強制的にオフされ、非選択プレーンＰ１のメモリセルは、選択プレーンＰ０の動作の影響を受けない。
駆動制御回路１０Ａ、１０Ｂは、高電圧の選択信号ＳＧＳ／ＳＧＤを出力する必要があるため、高電圧バイアスをスイッチングするため高電圧トランジスタやレベルシフタを持つ必要があり、それ故、レイアウト面積が大きくなる。これを解決するため、図４に示すフラッシュメモリは、２つのプレーンＰ０、Ｐ１によって共有される駆動制御回路１０を備えている。この場合、駆動制御回路１０は、選択プレーンＰ０と非選択プレーンＰ１の双方に共通の選択信号ＳＧＳ／ＳＧＤを出力する。このため、非選択プレーンＰ１のビット線側選択トランジスタＳＥＬ＿Ｄおよびソース線側選択トランジスタＳＥＬ＿Ｓを強制的にオフすることができず、非選択プレーンのＮＡＮＤストリングに不所望の電流が流れ、これによりメモリセルのしきい値分布が変動し得る、という課題がある。
図５に、読出し動作時に非選択プレーンＰ１の各トランジスタに印加されるバイアス電圧を示す。読出し動作が開始されるとき、ビット線選択回路２０の各トランジスタがオフ（ゲート電圧＝ＧＮＤ）であり、かつビット線側選択トランジスタＳＥＬ＿Ｄがオフ（選択信号ＳＧＤ＝ＧＮＤ）であるため、非選択プレーンＰ１のグローバルビット線ＢＬＥ／ＢＬＯは、フローティング状態である。読出し動作が開始されると、駆動制御回路１０は、先ず選択信号ＳＧＤをＨレベル（ＶＳＧＤ＝例えば、４．５Ｖ）にセットする。この選択信号ＳＧＤは、非選択プレーンＰ１のビット線側選択トランジスタＳＥＬ＿Ｄにも供給される。そうすると、非選択プレーンＰ１のグローバルビット線ＢＬＥ／ＢＬＯは、ゲートの選択信号ＳＧＤとの容量結合の影響を受け、グローバルビット線ＢＬＥ／ＢＬＯの電圧は、最終的にフローティング状態の０Ｖから０．５Ｖもしくはそれ以上の電圧（容量結合比による）まで上昇する。
次に、駆動制御回路１０は、選択信号ＳＧＳをＨレベル（ＶＳＧＳ＝例えば、４．５Ｖ）にセットし、この選択信号ＳＧＳは、非選択プレーンＰ１のソース線側選択トランジスタＳＥＬ＿Ｓにも供給される。ダミーセルＤＣＳ／ＤＣＤは、消去された状態（負のしきい値）であり、ダミーワード線ＤＷＬＳ／ＤＷＬＤにはＧＮＤが印加され、このとき、もし、ＮＡＮＤストリングの全てのメモリセル３０が深く消去された状態（負のしきい値）であると、ＮＡＮＤストリングにセル電流Ｉｃが発生する。つまり、オン状態であるビット線側選択トランジスタＳＥＬ＿Ｄおよびソース線側選択トランジスタＳＥＬ＿Ｄを介してグローバルビット線ＢＬＥ／ＢＬＯからソース線ＳＬに電流が流れる。たとえ、ワード線ＷＬの全てがＧＮＤにセットされていても、このセル電流Ｉｃの発生は避けることができない。セル電流Ｉｃが流れると、メモリセルのしきい値分布を変動させ、信頼性の低下を招いてしまう。
本発明は、このような従来の課題を解決し、メモリセルのしきい値分布の安定化を図る高信頼性の半導体装置およびダミーセルの制御方法を提供することを目的とする。
本発明に係るフラッシュメモリのＮＡＮＤストリングに含まれるダミーセルを制御する方法は、選択されたブロックの消去後に、当該ブロックのダミーセルに接続されたダミーワード線にプログラム電圧を印加してダミーセルをプログラム状態にプログラムするステップを含む。
ある実施態様では、ＮＡＮＤストリングは、ビット線側選択トランジスタとメモリセルとの間に接続された第１のダミーセルとソース線側選択トランジスタとメモリセルとの間に接続された第２のダミーセルとを含み、前記プログラムするステップは、第１および第２のダミーセルの少なくとも一方をプログラムする。ある実施態様では、前記プログラムするステップは、第２のダミーセルをプログラムする。ある実施態様では、前記プログラム状態は、ダミーワード線にＧＮＤレベルの電圧が印加されたときにダミーセルが導通しない状態である。
本発明に係る半導体装置は、ダミーセルを含むＮＡＮＤストリングが形成されたメモリセルアレイと、前記メモリセルアレイの選択したブロックを消去する消去手段と、前記消去手段によりブロックの消去後に、ダミーセルに接続されたダミーワード線にプログラム電圧を印加してダミーセルをプログラム状態にプログラムするプログラム手段とを有する。
ある実施態様では、ＮＡＮＤストリングは、ビット線側選択トランジスタとメモリセルとの間に接続された第１のダミーセルとソース線側選択トランジスタとメモリセルとの間に接続された第２のダミーセルとを含み、前記プログラム手段は、第１および第２のダミーセルの少なくとも一方をプログラムする。ある実施態様では、前記プログラム手段は、第２のダミーセルをプログラムする。ある実施態様では、前記プログラム状態は、ダミーワード線にＧＮＤレベルの電圧が印加されたときにダミーセルが導通しない状態である。ある実施態様では、メモリセルアレイは複数のプレーンを含み、ＮＡＮＤストリングに含まれるビット線側選択トランジスタおよびソース線側選択トランジスタを駆動するための選択信号が複数のプレーンに共通に供給される。
本発明に係る半導体装置は、ダミーセルを含むＮＡＮＤストリングが形成されたメモリセルアレイと、前記メモリセルアレイの選択したブロックを消去する消去手段と、前記消去手段によりブロックの消去後に、ダミーセルに接続されたダミーワード線にプログラム電圧を印加してダミーセルをプログラム状態にプログラムするプログラム手段とを有する。
ある実施態様では、ＮＡＮＤストリングは、ビット線側選択トランジスタとメモリセルとの間に接続された第１のダミーセルとソース線側選択トランジスタとメモリセルとの間に接続された第２のダミーセルとを含み、前記プログラム手段は、第１および第２のダミーセルの少なくとも一方をプログラムする。ある実施態様では、前記プログラム手段は、第２のダミーセルをプログラムする。ある実施態様では、前記プログラム状態は、ダミーワード線にＧＮＤレベルの電圧が印加されたときにダミーセルが導通しない状態である。ある実施態様では、半導体装置さらに、ＮＡＮＤストリングに含まれるビット線側選択トランジスタおよびソース線側選択トランジスタを駆動するための選択信号を出力する駆動手段を含み、当該駆動手段は、前記メモリセルアレイの複数のプレーンによって共有される。
さらに本発明に係る半導体装置は、ダミーセルを含むＮＡＮＤストリングが形成されたプレーンを複数有するメモリセルアレイと、アドレス情報に基づき複数のプレーンのそれぞれのブロックを選択する選択手段と、ＮＡＮＤストリングに含まれるビット線側選択トランジスタおよびソース線側選択トランジスタを駆動するための選択信号を前記選択手段で選択された複数のプレーンの各ブロックに共通に出力する駆動手段と、前記選択手段によって選択されたブロックを消去するとき、当該ブロックの消去後に当該ブロックに含まれるダミーセルをプログラム状態にプログラムするダミーセル制御手段とを含む。
ある実施態様では、半導体装置はさらに、複数のプレーンの中からいずれかのプレーンを選択するプレーン選択手段を含み、前記選択手段は、前記プレーン選択手段によって選択されたプレーンおよび非選択プレーンの各ブロックを選択する。ある実施態様では、非選択プレーンのダミーセルは、ダミーワード線に印加された電圧によって導通しない。ある実施態様では、半導体装置はさらに、前記選択手段によって選択されたブロックのページを読み出す読出し手段を含み、当該読出し手段は、選択されたプレーンのダミーワード線にプログラム状態の如何にかかわらずダミーセルが導通する読出し電圧を印加し、非選択プレーンのダミーワード線にGNDレベルの電圧を印加する。
本発明によれば、ＮＡＮＤストリングに含まれるダミーセルを、ブロックの消去後にプログラム状態にプログラムすることで、非動作時または非選択時にＮＡＮＤストリングに流れる不所望な電流の発生を抑制することができる。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。
図６は、本発明の実施例に係るマルチプレーンタイプのＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例のフラッシュメモリ１００は、複数のプレーンＰ０、Ｐ１を含むメモリセルアレイ１１０と、外部入出力端子Ｉ／Ｏに接続されデータの入力または出力を行う入出力回路１２０と、入出力回路１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０から受け取ったコマンドや外部制御信号（ＣＬＥ、ＡＬＥ等）に基づき各部を制御するコントローラ１４０と、アドレスレジスタ１３０からの行アドレス情報Ａｘに基づきブロックの選択やワード線等の駆動を行うワード線選択・駆動回路１５０と、選択ページから読み出されたデータを保持したり、選択ページにプログラムすべきデータを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０からの列アドレス情報Ａｙに基づきページバッファ／センス回路１６０内のデータの選択等を行う列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、消去電圧Vers、読出し電圧Vreadなど）を生成する内部電圧発生回路１８０とを含んで構成される。
メモリアレイ１１０は、上記したように２つのプレーンＰ０、Ｐ１を含み、各プレーンには、列方向にｍ−１個のブロックが形成される。１つのブロックには、図２に示すように行方向に複数のＮＡＮＤストリングが形成される。１つのＮＡＮＤストリングは、ソース線側選択トランジスタＳＥＬ＿Ｓ、ソース線側ダミーセルＤＣＳ、直列に接続された複数のメモリセルＭＣ０〜ＭＣ３１、ドレイン側ダミーセルＤＣＤ、ビット線側選択トランジスタＳＥＬ＿Ｄとを含み、ソース線側選択トランジスタＳＥＬ＿Ｓが共通ソース線ＳＬに接続され、ビット線側選択トランジスタＳＥＬ＿Ｄが対応するグローバルビット線ＢＬＥまたはＢＬＯに接続される。
メモリセルＭＣ０〜ＭＣ３１のゲートに接続されたワード線ＷＬ０〜ＷＬ３１、およびダミーセルＤＣＳ、ＤＣＤのゲートに接続されたダミーワード線ＤＷＬＳ、ＤＷＬＤは、ワード線選択・駆動回路１５０によって駆動される。ワード線選択・駆動回路１５０は、選択プレーンまたは非選択プレーンのワード線およびダミーワード線を個別に駆動制御することが可能である。また、ソース線側選択トランジスタＳＥＬ＿Ｓおよびビット線側選択トランジスタＳＥＬ＿Ｄのゲートには、ワード線選択・駆動回路１５０に含まれる駆動制御回路１０（図４を参照）から選択信号ＳＧＳおよび選択信号ＳＧＤが供給される。駆動制御回路１０は、複数のプレーンによって共有され、つまり、選択プレーンおよび非選択プレーンの各選択ブロックに対して選択信号ＳＧＳ／ＳＧＤを共通に供給する。
なお、ＮＡＮＤストリングは、基板表面に形成された２次元アレイ状であってもよいし、基板表面上に形成された半導体層を利用する３次元アレイ状であってもよい。また、１つのメモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
各プレーンの各ブロックのＮＡＮＤストリングは、ビット線側選択トランジスタＳＥＬ＿Ｄを介してグローバルビット線ＢＬＥ／ＢＬＯに接続され、グローバルビット線ＢＬＥ／ＢＬＯは、ビット線選択回路２０を介してページバッファ／センス回路１６０に接続される。
図７は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る読み出し電圧（例えば０Ｖ）を印加し、非選択ワード線に読み出しパス電圧Vpass（例えば４．５Ｖ）を印加し、選択信号ＳＧＤ／ＳＧＳに正の電圧（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタＳＥＬ＿Ｄおよびソース線側選択トランジスタＳＥＬ＿Ｓをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタＳＥＬ＿Ｄをオンさせ、ソース線側選択トランジスタＳＥＬ＿Ｓをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、ブロック単位でデータを消去する。
マルチプレーンタイプのフラッシュメモリ１００では、例えば、外部から入力された列アドレス情報Ａｙに基づきプレーンＰ０またはＰ１の選択が可能である。また、モードを選択するコマンドに応じてプレーンＰ０およびＰ１の双方を選択することも可能である。コントローラ１４０は、読出し動作、プログラム動作および消去動作時に、選択プレーンおよび非選択プレーンを個別に制御することが可能である。ワード線選択・駆動回路１５０は、アドレス情報Ａｘに基づきブロックを選択するためのＨレベルのブロック選択信号ＢＳＥＬをパストランジスタのゲートに出力し、パストランジスタをオンさせるが、このブロック選択信号ＢＳＥＬは、同時に非選択プレーンにも出力される。つまり、選択プレーンのブロックに対応する非選択プレーンのブロックに接続されたパストランジスタもオンされる。また、上記したように、駆動制御回路１０から出力される選択信号ＳＧＳ／ＳＧＤは、フラッシュメモリの動作に応じた電圧で駆動され(図７を参照)、この駆動電圧がオン状態のパストランジスタを介して非選択プレーンのブロックに供給され、これが原因となって、非選択プレーンのＮＡＮＤストリングに不所望のセル電流Ｉｃが流れる（図５を参照）。
本実施例では、非選択プレーンのＮＡＮＤストリングのセル電流Ｉｃを抑制するため、ＮＡＮＤストリングに含まれるダミーセルをプログラム状態にする。ＮＡＮＤストリングには、ソース線側選択トランジスタＳＥＬ＿ＳとメモリセルＭＣ０との間にソース線側のダミーセルＤＣＳが接続され、ビット線側選択トランジスタＳＥＬ＿ＤとメモリセルＭＣ３１との間にビット線側のダミーセルＤＣＤが接続される。ダミーセルＤＣＳ／ＤＣＤは、ソース線側選択トランジスタＳＥＬ＿Ｓやビット線側選択トランジスタＳＥＬ＿Ｄに隣接するメモリセルＭＣ０、ＭＣ３１がＧＩＤＬ等によって誤ってプログラムされたり、あるいはしきい値が変動するのを防止するために、データ記憶とは無関係に設けられたものである。ダミーセルＤＣＤ／ＤＣＳの少なくとも一方をプログラムすることで、ダミーセルのしきい値が正の方向にシフトする。仮に非選択プレーンのＮＡＮＤストリングにＨレベルの選択信号ＳＧＳ／ＳＧＤが印加され、容量結合によりグローバルビット線の電圧が上昇したとしても、プログラムされたダミーセルは、ダミーワード線に印加されるＧＮＤ（０Ｖ）でオフすることができ、ダミーセルは、ＮＡＮＤストリングを貫通しようとするセル電流Ｉｃを遮断する。
図８は、本実施例のフラッシュメモリにおけるダミーセルを制御するための動作フローである。コントローラ１４０は、外部から入力された消去コマンドまたは自身に搭載されるガーベッジコレクション機能等を実行するときの内部の消去コマンドに応答して選択プレーンの選択ブロックを消去する（Ｓ１００）。コントローラ１４０は、選択ブロックを消去すると、直ちに、消去した選択ブロックのソース線側のダミーセルＤＣＳのページをプログラムする（Ｓ１１０）。具体的には、ワード線選択・駆動回路１５０を介してダミーセルＤＣＳに接続されたダミーワード線ＤＷＬＳを選択し、図７のテーブルに示すバイアス電圧に従いダミーワード線ＤＷＬＳにプログラム電圧を印加する。但し、ダミーセルＤＣＳのプログラムは、しきい値が正（Ｖｔｈ＞０）であれば良いため、それに応じたプログラム電圧に調整することも可能である。
このように選択ブロックを消去するときにダミーセルをプログラムしておくことで、非選択プレーンのＮＡＮＤストリングに選択信号ＳＧＳ／ＳＧＤのバイアス電圧が印加されたときに生じ得るセル電流Ｉｃの発生を防止することができる。図９は、ダミーセルＤＣＳをプログラムしたときの非選択プレーンのＮＡＮＤストリングのセル電流Ｉｃの発生の抑制を説明する図である。ここでは、プレーンＰ０を選択プレーン、プレーンＰ１を非選択プレーンとし、選択ブロックｎの選択ページの読出しが行われるものと仮定する。また、ソース線側のダミーセルＤＣＳは、前もってプログラムされた状態にある。
読出し動作が開始されるとき、非選択プレーンＰ１のグローバルビット線ＢＬＥ／ＢＬＯは、関連するトランジスタのゲート電圧がＧＮＤであるためフローティング状態にある。次に、選択プレーン側ではビット線をプリチャージするため、選択信号ＳＧＤがＧＮＤからＨレベル（ＶＳＧＤ＝４．５Ｖ）に駆動される。この駆動電圧は、非選択プレーン側のビット線側選択トランジスタＳＥＬ＿Ｄのゲートに印加され、これに応答して、グローバルビット線ＢＬＥ／ＢＬＯのフローティング電圧がゲートとのカップリングにより上昇する。このとき、選択プレーン側では、選択ワード線、非選択ワード線およびダミーワード線には、読出し電圧Ｖｐａｓｓ（例えば、４．５Ｖ）が印加されるが、非選択プレーンでは、ワード線ＷＬ０〜ＷＬ３１およびダミーワード線ＤＷＬＤ／ＤＷＬＳにはＧＮＤが印加される。
次に、選択プレーン側では、ビット線にプリチャージされた電荷を放電させるため、選択信号ＳＧＳがＧＮＤからＨレベル（ＶＳＧＳ＝４．５Ｖ）に駆動される。この駆動電圧は、非選択プレーン側のソース線選択トランジスタＳＥＬ＿Ｓのゲートにも印加され、ソース線選択トランジスタＳＥＬ＿Ｓがオン状態になる。しかし、ダミーセルＤＣＳはプログラムされており、そのしきい値は正の電圧であり、かつ非選択プレーン側のダミーワード線はＧＮＤに印加されているため、ダミーセルＤＣＳはオンすることができない。従って、グローバルビット線ＢＬＥ／ＢＬＯの電圧が０．５Ｖまたはそれ以上に上昇し、かつビット線選択トランジスタＳＥＬ＿Ｄおよびソース線選択トランジスタＳＥＬ＿Ｓがオン状態になったとしても、ＮＡＮＤストリングを貫通するセル電流Ｉｃは発生しない。それ故、非選択プレーンにおいてメモリセルのしきい値分布が変動することが防止される。
なお本実施例では、ソース線側のダミーセルＤＣＳをプログラムする例を示したが、これは、一般的なシーケンシャルプログラムの場合には、ソース線側のメモリセルからビット線側へのメモリセルへと順に行われる。それ故、本実施例でもソース線側のダミーセルＤＣＳをプログラムする。
但し、本発明は、必ずしもソース線側のダミーセルのプログラムに限定されるものではない。要は、セル電流Ｉｃを遮断することができれば良いので、ビット線側のダミーセルＤＣＤをプログラムするようにしてもよいし、あるいは、ビット線側のダミーセルＤＣＤとソース線側のダミーセルＤＣＳの双方をプログラムするようにしてもよい。さらにソース線側に複数のダミーセルを設けたり、ビット線側に複数のダミーセルを設けた場合には、それらの一部または全部のダミーセルをプログラムするようにしてもよい。
上記実施例では、２つのプレーンを有するフラッシュメモリを例示したが、プレーンの数は２つに限らず、３つ以上であってもよい。例えば、プレーン数が４つであるとき、２つのプレーンにおいて１つの駆動制御回路１０が共有され、残りの２つのプレーンにおいて１つの駆動制御回路１０が供給されるようにしてもよいし、４つのプレーンにおいて１つの駆動制御回路１０が共有されるようにしてもよい。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０、１０Ａ、１０Ｂ：駆動制御回路
２０：ビット線選択回路
３０：強く消去されたメモリセル
Ｉｃ：セル電流
ＢＬＥ、ＢＬＯ：グローバルビット線
１００：フラッシュメモリ
２０：ビット線選択回路
３０：強く消去されたメモリセル
Ｉｃ：セル電流
ＢＬＥ、ＢＬＯ：グローバルビット線
１００：フラッシュメモリ
Claims (14)
- フラッシュメモリのＮＡＮＤストリングに含まれるダミーセルを制御する方法であって、
選択されたブロックの消去後に、当該ブロックのダミーセルに接続されたダミーワード線にプログラム電圧を印加してダミーセルをプログラム状態にプログラムするステップを含み、
メモリセルアレイは複数のプレーンを含み、ＮＡＮＤストリングに含まれるビット線側選択トランジスタおよびソース線側選択トランジスタを駆動するための選択信号が複数のプレーンに共通に供給される、方法。 - ＮＡＮＤストリングは、ビット線側選択トランジスタとメモリセルとの間に接続された第１のダミーセルとソース線側選択トランジスタとメモリセルとの間に接続された第２のダミーセルとを含み、
前記プログラムするステップは、第１および第２のダミーセルの少なくとも一方をプログラムする、請求項１に記載の方法。 - 前記プログラムするステップは、第２のダミーセルをプログラムする、請求項２に記載の方法。
- 前記プログラム状態は、ダミーワード線にＧＮＤレベルの電圧が印加されたときにダミーセルが導通しない状態である、請求項１に記載の方法。
- 前記選択されたブロックの消去は、内部の消去コマンドに応答して行われる、請求項１に記載の方法。
- ダミーセルを含むＮＡＮＤストリングが形成されたメモリセルアレイと、
前記メモリセルアレイの選択したブロックを消去する消去手段と、
前記消去手段によりブロックの消去後に、ダミーセルに接続されたダミーワード線にプログラム電圧を印加してダミーセルをプログラム状態にプログラムするプログラム手段と、
ＮＡＮＤストリングに含まれるビット線側選択トランジスタおよびソース線側選択トランジスタを駆動するための選択信号を出力する駆動手段とを有し、
当該駆動手段は、前記メモリセルアレイの複数のプレーンによって共有される、半導体装置。 - ＮＡＮＤストリングは、ビット線側選択トランジスタとメモリセルとの間に接続された第１のダミーセルとソース線側選択トランジスタとメモリセルとの間に接続された第２のダミーセルとを含み、
前記プログラム手段は、第１および第２のダミーセルの少なくとも一方をプログラムする、請求項６に記載の半導体装置。 - 前記プログラム手段は、第２のダミーセルをプログラムする、請求項７に記載の半導体装置。
- 前記プログラム状態は、ダミーワード線にＧＮＤレベルの電圧が印加されたときにダミーセルが導通しない状態である、請求項６に記載の半導体装置。
- ダミーセルを含むＮＡＮＤストリングが形成されたプレーンを複数有するメモリセルアレイと、
アドレス情報に基づき複数のプレーンのそれぞれのブロックを選択する選択手段と、
ＮＡＮＤストリングに含まれるビット線側選択トランジスタおよびソース線側選択トランジスタを駆動するための選択信号を前記選択手段で選択された複数のプレーンの各ブロックに共通に出力する駆動手段と、
前記選択手段によって選択されたブロックを消去するとき、当該ブロックの消去後に当該ブロックに含まれるダミーセルをプログラム状態にプログラムするダミーセル制御手段と、
を含む半導体装置。 - 半導体装置はさらに、複数のプレーンの中からいずれかのプレーンを選択するプレーン選択手段を含み、
前記選択手段は、前記プレーン選択手段によって選択されたプレーンおよび非選択プレーンの各ブロックを選択する、請求項１０に記載の半導体装置。 - 非選択プレーンのダミーセルは、ダミーワード線に印加された電圧によって導通しない、請求項１０に記載の半導体装置。
- 半導体装置はさらに、前記選択手段によって選択されたブロックのページを読み出す読出し手段を含み、当該読出し手段は、選択されたプレーンのダミーワード線にプログラム状態の如何にかかわらずダミーセルが導通する読出し電圧を印加し、非選択プレーンのダミーワード線にＧＮＤレベルの電圧を印加する、請求項１１または１２に記載の半導体装置。
- フラッシュメモリの制御方法であって、
第１のコマンドを受け取り、前記フラッシュメモリの複数のプレーンを選択されたプレーンと非選択プレーンに分けるステップと、
前記非選択プレーンのＮＡＮＤストリングのダミーセルをプログラムするステップであって、当該プログラムされたダミーセルは前記第１のコマンドに応答してオフする、前記プログラムするステップと、
前記ダミーセルがプログラムされた後、前記第１のコマンドにより共通に前記選択されたプレーンの選択トランジスタのゲートおよび前記非選択プレーンの選択トランジスタのゲートに選択信号を提供し、前記選択プレーンに関して消去以外の動作を行うため前記選択トランジスタをオンするステップとを有し、
前記ダミーセルは、前記選択トランジスタとメモリセルとの間に配置される、制御方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019112460A JP6820380B2 (ja) | 2019-06-18 | 2019-06-18 | ダミーセルの制御方法および半導体装置 |
| TW109114755A TWI713034B (zh) | 2019-06-18 | 2020-05-04 | 快閃記憶體及其控制方法 |
| CN202010461072.1A CN112102866B (zh) | 2019-06-18 | 2020-05-27 | 快闪存储器及其控制方法 |
| KR1020200071874A KR102416047B1 (ko) | 2019-06-18 | 2020-06-12 | 더미 셀의 제어 방법 및 반도체 장치 |
| US16/903,714 US11227658B2 (en) | 2019-06-18 | 2020-06-17 | Flash memory and method for controlling the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2019112460A JP6820380B2 (ja) | 2019-06-18 | 2019-06-18 | ダミーセルの制御方法および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2020205133A JP2020205133A (ja) | 2020-12-24 |
| JP6820380B2 true JP6820380B2 (ja) | 2021-01-27 |
Family
ID=73750340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2019112460A Active JP6820380B2 (ja) | 2019-06-18 | 2019-06-18 | ダミーセルの制御方法および半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US11227658B2 (ja) |
| JP (1) | JP6820380B2 (ja) |
| KR (1) | KR102416047B1 (ja) |
| CN (1) | CN112102866B (ja) |
| TW (1) | TWI713034B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6770140B1 (ja) * | 2019-06-20 | 2020-10-14 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置およびその動作方法 |
| JP2022128812A (ja) * | 2021-02-24 | 2022-09-05 | キオクシア株式会社 | 半導体記憶装置 |
| CN113096715B (zh) * | 2021-04-15 | 2022-02-08 | 长江存储科技有限责任公司 | 3d存储器及其控制方法 |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100754894B1 (ko) * | 2005-04-20 | 2007-09-04 | 삼성전자주식회사 | 더미 메모리 셀을 가지는 낸드 플래시 메모리 장치 |
| KR100784862B1 (ko) * | 2006-01-09 | 2007-12-14 | 삼성전자주식회사 | 더미 셀을 포함하는 플래시 메모리 장치 |
| US7978522B2 (en) * | 2006-01-09 | 2011-07-12 | Samsung Electronics Co., Ltd. | Flash memory device including a dummy cell |
| JP2008084471A (ja) * | 2006-09-28 | 2008-04-10 | Toshiba Corp | 半導体記憶装置 |
| JP2008146771A (ja) * | 2006-12-12 | 2008-06-26 | Toshiba Corp | 半導体記憶装置 |
| KR101392431B1 (ko) * | 2007-08-14 | 2014-05-08 | 삼성전자주식회사 | 더미 셀을 갖는 플래시 메모리 장치 및 그것의 소거 방법 |
| JP2009146482A (ja) * | 2007-12-12 | 2009-07-02 | Sharp Corp | 不揮発性半導体記憶装置 |
| US7983078B2 (en) * | 2008-09-24 | 2011-07-19 | Sandisk Technologies Inc. | Data retention of last word line of non-volatile memory arrays |
| KR101478149B1 (ko) * | 2008-10-20 | 2015-01-05 | 삼성전자주식회사 | 더미 트랜지스터를 갖는 플래시 메모리 장치 |
| JP2010257530A (ja) * | 2009-04-24 | 2010-11-11 | Toshiba Corp | 半導体集積回路装置 |
| JP5249394B2 (ja) * | 2011-09-28 | 2013-07-31 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| JP5378574B1 (ja) * | 2012-06-13 | 2013-12-25 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| JP2014053565A (ja) | 2012-09-10 | 2014-03-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| US8885411B2 (en) * | 2013-03-15 | 2014-11-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
| WO2016014731A1 (en) * | 2014-07-22 | 2016-01-28 | Aplus Flash Technology, Inc. | Yukai vsl-based vt-compensation for nand memory |
| US9286994B1 (en) * | 2015-01-26 | 2016-03-15 | Sandisk Technologies Inc. | Method of reducing hot electron injection type of read disturb in dummy memory cells |
| US9460805B1 (en) | 2015-10-19 | 2016-10-04 | Sandisk Technologies Llc | Word line dependent channel pre-charge for memory |
| JP6027665B1 (ja) * | 2015-11-10 | 2016-11-16 | ウィンボンド エレクトロニクス コーポレーション | 不揮発性半導体記憶装置 |
| KR20170056072A (ko) * | 2015-11-12 | 2017-05-23 | 삼성전자주식회사 | 멀티 플레인을 포함하는 불 휘발성 메모리 장치 |
| JP6238378B2 (ja) * | 2016-02-09 | 2017-11-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US9852803B2 (en) * | 2016-05-11 | 2017-12-26 | Sandisk Technologies Llc | Dummy word line control scheme for non-volatile memory |
| KR102653139B1 (ko) * | 2016-10-28 | 2024-04-02 | 삼성전자주식회사 | 복수의 입출력 유닛들을 포함하는 불휘발성 메모리 장치 및 그것의 동작 방법 |
| JP2018125052A (ja) * | 2017-01-31 | 2018-08-09 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US10297330B2 (en) | 2017-06-07 | 2019-05-21 | Sandisk Technologies Llc | Separate drain-side dummy word lines within a block to reduce program disturb |
| US10297323B2 (en) * | 2017-10-06 | 2019-05-21 | Sandisk Technologies Llc | Reducing disturbs with delayed ramp up of dummy word line after pre-charge during programming |
| US10210941B1 (en) * | 2018-01-24 | 2019-02-19 | Sandisk Technologies Llc | Reducing injection type of read disturb in a cold read of a memory device |
-
2019
- 2019-06-18 JP JP2019112460A patent/JP6820380B2/ja active Active
-
2020
- 2020-05-04 TW TW109114755A patent/TWI713034B/zh active
- 2020-05-27 CN CN202010461072.1A patent/CN112102866B/zh active Active
- 2020-06-12 KR KR1020200071874A patent/KR102416047B1/ko active IP Right Grant
- 2020-06-17 US US16/903,714 patent/US11227658B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2020205133A (ja) | 2020-12-24 |
| KR102416047B1 (ko) | 2022-07-01 |
| CN112102866A (zh) | 2020-12-18 |
| US20200402583A1 (en) | 2020-12-24 |
| KR20200145705A (ko) | 2020-12-30 |
| CN112102866B (zh) | 2023-05-23 |
| TWI713034B (zh) | 2020-12-11 |
| TW202101465A (zh) | 2021-01-01 |
| US11227658B2 (en) | 2022-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190618 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| R250 | Receipt of annual fees |
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