CN112102866B - 快闪存储器及其控制方法 - Google Patents

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Abstract

本发明提供一种寻求存储单元临界值分布安定化的高信赖性的快闪存储器及控制方法。本发明的存储器包括：多个存储平面，各所述存储平面包括多个NAND字串，各所述NAND字串在选择晶体管与存储单元之间配置虚拟单元；快闪存储器的NAND字串包含：源极线侧选择晶体管，源极线侧的虚拟单元，多个存储单元，位线侧的虚拟单元，以及位线侧选择晶体管。本发明的快闪存储器控制方法包含：在所选择的区块抹除后，对连接该区块的虚拟单元的虚拟字线施加编程电压，以将虚拟单元编程为编程状态之步骤。根据本发明，通过将NAND字串当中的虚拟单元编程为编程状态，能够在非操作时或非选择时，抑制流入NAND字串这种不期望的电流产生。

Description

快闪存储器及其控制方法
技术领域
本发明是关于快闪存储器及其控制方法，特别是关于在NAND字串中包括虚拟单元的快闪存储器及其控制方法。
背景技术
NAND型快闪存储器包含存储单元阵列，存储单元阵列包含多个区块，各区块中形成多个NAND字串，各NAND字串是由多个存储单元，在位线侧选择晶体管与源极线侧选择晶体管之间连接而成。由于快闪存储器的微型化，位线侧/源极线侧选择晶体管与存储单元之间的距离愈来愈小，使得位线侧/源极线侧选择晶体管的漏极端容易产生栅极引发漏极漏电流(Gate Induced Drain Leakage，GIDL)，导致电子注入邻接的存储单元的浮闸，进而使存储单元的临界值发生变化，或是发生错误写入。为了抑制这种问题，专利文献1(特开2014-53565号公报)提出了在位线侧/源极线侧选择晶体管与邻接的存储单元之间配置与数据存储无关的虚拟单元。
NAND型快闪存储器中，可以通过增加形成于存储单元阵列内的区块数，使得存储容量增加。然而，若增加了区块数，在区块配列方向延伸的全域位线的配线长度就会变长，读取速度等会因为其增加的负载电容而变慢。因此，为了寻求存储容量的增加，同时抑制全域位线的负载电容，而将存储单元阵列分割为多个，且在分割后的多个存储单元阵列中，形成一定个数的区块。
诸如此类将存储单元阵列分割为多个的多平面的快闪存储器中，在1个芯片上形成多个平面，而1个平面当中，存储单元阵列、行解码/驱动电路、列解码器、页缓冲/感测电路等能够各自具备功能而操作。另外，控制器或输入输出电路可以由多个平面共享。控制器或地址解码器等基于输入的列地址信息，从多个平面中选择1个或多个平面，于所选择的平面中控制读取操作、编程操作、或抹除操作。举例来说，平面的选择是基于来自外部输入的地址，控制器选择1个平面，或者同时选择多个平面。
图1表示具有2个平面P0、P1的快闪存储器的概略图。平面P0、平面P1各自具备多个区块(n-1、n、n+1)、被配置为驱动这些区块的字线WL0～WL31的多个行驱动电路(X_DRVn-1、X_DRVn、X_DRVn+1)，及被配置为驱动这些区块的位线侧/源极线侧选择晶体管的驱动控制电路10A(或驱动控制电路10B)。
图2表示区块n的NAND字串以及位线选择电路的示意图。此处例示1个偶数全域位线BLE，1个奇数全域位线BLO，连接这些的NAND字串以及位线选择电路20。各NAND字串由串接的多个晶体管所构成，也就是包含：位线侧选择晶体管SEL_D，与全域位线BLE/BLO连接；位线侧虚拟单元DCD；源极线侧选择晶体管SEL_S，与源极线SL连接；源极线侧虚拟单元DCS；以及存储单元MC0～MC31，连接于位线侧虚拟单元DCD与源极线侧虚拟单元DCS之间。
位线选择电路20包含：晶体管BLSE，用于选择偶数位线BLE；晶体管BLSO，用于选择奇数位线BLO；晶体管YBLE，用于将假想电源VIRPWR与偶数位线BLE连接；以及晶体管YBLO，用于将假想电源VIRPWR与奇数位线BLO连接。
另外，平面P0、P1各自的驱动控制电路10A、10B输出用来驱动源极线侧选择晶体管SEL_S的选择信号SGS，以及用来驱动位线侧选择晶体管SEL_D的选择信号SGD。驱动控制电路10A、10B响应快闪存储器的操作，控制选择信号SGS/SGD的电压位准。
举例来说，执行读取操作时，将平面P0作为选择平面，将平面P1作为非选择平面，并选择区块n。行解码器(省略绘示)基于行地址的解码结果，把用于选择区块n的区块选择信号BSELn，共通输出给选择平面P0的行驱动电路X_DRVn、以及非选择平面P1的行驱动电路X_DRVn。藉此，选择平面P0与非选择平面P1的行驱动电路X_DRVn的通过晶体管会导通。另外，为了使施加在字线或选择信号SGS/SGD的驱动电压不会因为通过晶体管而下降，区块选择信号BSELn将以相当高的电压来驱动(例如，大于在字线所施加的高电压)。
响应于读取指令，在选择平面P0当中，驱动控制电路10A提供等于驱动电压的选择信号SGS/SGD，使位线侧选择晶体管SEL_D以及源极线侧选择晶体管SEL_S导通，行驱动电路X_DRVn在选择字线施加接地(GND)电压，在非选择字线施加读取通过电压Vpass，以在选择平面P0的页缓冲/感测电路中，读取并输出选择存储单元的数据，并将所读取的选择存储单元的数据输出到外部。
另一方面，在非选择平面P1当中，晶体管以图3所示的偏压电压驱动，行驱动电路X_DRVn的通过晶体管导通，但由于驱动控制电路10B提供等于GND位准的选择信号SGS/SGD，因此位线侧选择晶体管SEL_D以及源极线侧选择晶体管SEL_S会被强制断开，使得非选择平面P1的存储单元不会受到选择平面P0操作的影响。
由于驱动控制电路10A、10B必须要在对应的平面被选择的期间输出高电压的选择信号SGS/SGD，因此需要配置有高电压晶体管或位准偏移器以切换高电压偏压，因此使得布局的面积变大。为了降低面积，图4所示的快闪存储器具备由2个平面P0、P1所共享的驱动控制电路10，以对选择平面P0以及非选择平面P1共通地输出等于驱动电压的选择信号SGS/SGD。因此，非选择平面P1的位线侧选择晶体管SEL_D及源极线侧选择晶体管SEL_S均被导通而无法强制地断开，导致不期望的电流流入非选择平面P1的NAND字串，而造成存储单元的临界值分布发生变动的问题。
图5表示读取操作时，施加在非选择平面P1的各晶体管的偏压电压。读取操作开始时，由于位线选择电路20的各晶体管为断开(栅极电压＝GND)，且位线侧选择晶体管SEL_D为断开(选择信号SGD＝GND)，因此非选择平面P1的全域位线BLE/BLO为浮动状态。读取操作开始后，驱动控制电路10首先将选择信号SGD设为H位准(VSGD例如为4.5V)。然而，此H位准的选择信号SGD也会提供给非选择平面P1的位线侧选择晶体管SEL_D，导致非选择平面P1的全域位线BLE/BLO上的电压受到与栅极的选择信号SGD电容耦合的影响，将从初始的浮动状态的0V，最终上升到0.5V或更高的电压(视电容耦合比而定)。
接着，驱动控制电路10将选择信号SGS设为H位准(VSGS例如为4.5V)，这个选择信号SGS也会提供给非选择平面P1的源极线侧选择晶体管SEL_S。虚拟单元DCS/DCD为抹除后的状态(负的临界值)，在虚拟字线DWLS/DWLD施加GND电压，这个时候，如果NAND字串的所有存储单元30皆为深层抹除后的状态(负的临界值)，则NAND字串将产生单元电流Ic。也就是说，电流会通过导通状态的位线侧选择晶体管SEL_D、以及源极线侧选择晶体管SEL_S，从全域位线BLE/BLO流到源极线SL。即使字线WL全部都设为GND电压，也没办法避免这种单元电流Ic产生。若有单元电流Ic流动，就会让存储单元的临界值分布变动，造成信赖性的低落。
发明内容
本发明的目的是解决这样的既有课题，而提供一种寻求存储单元临界值分布安定化的高信赖性的快闪存储器及其控制方法。
关于本发明的快闪存储器的控制方法，包含：接收第一指令，以将快闪存储器中的多个平面分为选择平面与非选择平面；对非选择平面的NAND字串当中的虚拟单元进行编程，且经编程的虚拟单元响应于第一指令而成为不导通的状态；及在虚拟单元被编程后，依据第一指令共通地提供选择信号给选择平面以及非选择平面的选择晶体管的栅极，使选择晶体管导通，以对选择平面执行除了抹除以外的操作，其中，虚拟单元位于选择晶体管与存储单元之间。
关于本发明的快闪存储器，包含：多个存储平面，各存储平面包括多个NAND字串，各NAND字串在选择晶体管与存储单元之间配置虚拟单元；及控制器，被配置为：对连接这些存储平面的其中一者的虚拟单元的虚拟字线施加编程电压，以将虚拟单元编程为编程状态，且经编程的虚拟单元响应于第一指令而成为不导通的状态；以及在虚拟单元被编程后，依据第一指令共通地提供选择信号给这些存储平面的选择晶体管的栅极，使选择晶体管导通，以对这些存储平面的另一者执行除了抹除以外的操作。
根据本发明，通过将NAND字串当中的虚拟单元编程为编程状态，能够在非操作时或非选择时，抑制流入NAND字串这种不期望的电流产生。
附图说明
图1表示既有的多平面型快闪存储器的概略图；
图2表示存储单元阵列第n个区块的NAND字串，以及连接该字串的位线选择电路的示意图；
图3表示非选择平面当中的NAND字串，以及位线选择电路的各晶体管的偏压电压；
图4表示既有的多平面型快闪存储器中具有多个平面所共享的驱动控制电路的示意图；
图5表示读取操作时施加在如图4所示的快闪存储器的非选择平面的各晶体管的偏压电压；
图6表示关于本发明实施例的NAND型快闪存储器的示意图；
图7表示在NAND型快闪存储器操作时所施加的偏压电压；
图8说明关于本发明实施例的虚拟单元的控制方法的流程图；
图9说明编程关于本发明实施例的虚拟单元的例子。
符号说明
10,10A,10B:驱动控制电路 DWLD,DWLS:虚拟字线
20:位线选择电路 GND:接地电压(0V)
30:存储单元 Ic:单元电流
100:快闪存储器 MC0～MC31:存储单元
110:存储单元阵列 P0,P1:平面
120:输入输出电路 S100,S110:步骤
130:地址暂存器 SEL_D:位线侧选择晶体管
140:控制器 SEL_S:源极线侧选择晶体管
150:字线选择·驱动电路 SGD:选择信号
160:页缓冲/感测电路 SGS:选择信号
170:列选择电路 SL:源极线
180:内部电压产生电路 Vdd:电压
Ax:行地址信息 Vers:抹除电压
Ay:列地址信息 VIRPWR:假想电源
BLE:偶数全域位线 Vpass:读取通过电压
BLO:奇数全域位线 Vpgm:写入电压
BLK(0)～BLK(m):区块 Vread:读取电压
BLSE,BLSO:晶体管 VSGD,VSGS:电压
BSELn-1:区块选择信号 WL0～WL31:字线
BSELn:区块选择信号 X_DRVn-1:行驱动电路
BSELn+1:区块选择信号 X_DRVn:行驱动电路
DCD:位线侧虚拟单元 X_DRVn+1:行驱动电路
DCS:源极线侧虚拟单元 YBLE,YBLO:晶体管
具体实施方式
接着，针对本发明的实施形态参照图式详细说明。关于本发明的半导体装置，举例来说，为NAND型快闪存储器、或是嵌入如这种快闪存储器的微处理器、微控制器、逻辑、应用特定集成电路(ASIC)、处理影像或声音的处理器、处理无线信号等的信号之处理器等。
图6表示关于本发明实施例的多平面型的NAND型快闪存储器的示意图。本实施例的快闪存储器100包含：存储单元阵列110，包含多个平面P0、P1；输入输出电路120，连接外部输入输出端子I/O，执行数据的输入或输出；地址暂存器130，从输入输出电路120接收地址数据；控制器140，基于从输入输出电路120接收到的指令或外部控制信号(例如命令闸锁使能信号CLE、地址闸锁使能信号ALE等)以控制各部；字线选择·驱动电路150，基于来自地址暂存器130的行地址信息Ax，执行区块的选择或字线的驱动；页缓冲/感测电路160，保持从选择页读取出的数据，并保持对选择页应该编程的数据；列选择电路170，基于来自地址暂存器130的列地址信息Ay，执行页缓冲/感测电路160内的数据的选择等；以及内部电压产生电路180，产生数据的读取、编程、以及抹除等用途所必要的各种电压(写入电压Vpgm、读取通过电压Vpass、抹除电压Vers、读取电压Vread等)。
存储单元阵列110包含多个平面(例如平面P0、P1)，各平面于列方向形成m个区块。于1个区块中，如图2所示于行方向形成多个NAND字串。1个NAND字串包含：源极线侧选择晶体管SEL_S；源极线侧虚拟单元DCS；直列连接的多个存储单元MC0～MC31；漏极侧虚拟单元DCD；以及位线侧选择晶体管SEL_D，源极线侧选择晶体管SEL_S与共通源极线SL连接，位线侧选择晶体管SEL_D与对应的全域位线BLE或BLO连接。
与存储单元MC0～MC31的栅极连接的字线WL0～WL31，以及与虚拟单元DCS、DCD的栅极连接的虚拟字线DWLS、DWLD，是由字线选择·驱动电路150所驱动。字线选择·驱动电路150能够个别驱动控制选择平面或非选择平面的字线以及虚拟位线。另外，选择信号SGS以及选择信号SGD，是从字线选择·驱动电路150当中的驱动控制电路10(参照图4)，提供給源极线侧选择晶体管SEL_S、以及位线侧选择晶体管SEL_D的栅极。驱动控制电路10由多个平面共享，也就是说，对选择平面以及非选择平面的各选择区块，共通提供选择信号SGS/SGD。
另外，NAND字串可以是形成于基板表面的2维阵列状，也可以是利用形成于基板表面上的半导体层的3维阵列状。另外，1个存储单元可以是存储1位(2值数据)的SLC(单级单元)型，也可以是存储多位的MLC(多级单元)型。
各平面的各区块的NAND字串，通过位线侧选择晶体管SEL_D，连接全域位线BLE/BLO；而全域位线BLE/BLO，则是通过位线选择电路20，连接页缓冲/感测电路160。
图7表示在快闪存储器各操作时所施加的偏压电压的一例。在读取操作中，对位线施加某个正电压，对选择字线施加某个读取电压(例如0V)，对非选择字线施加读取通过电压Vpass(例如4.5V)，对选择信号SGD/SGS施加正电压(例如4.5V)，将位线侧选择晶体管SEL_D以及源极线侧选择晶体管SEL_S导通，对共通源极线施加0V。在编程(写入)操作中，对选择字线施加高电压的编程电压Vpgm(15～20V)，对非选择字线施加中间电位(例如10V)，让位线侧选择晶体管SEL_D导通，并让源极线侧选择晶体管SEL_S断开，将“0”或“1”的数据对应的电位提供给位线。在抹除操作中，对区块内的字线施加0V，对P型井(P-well)施加高电压(例如20V)，以区块为单位抹除数据。
举例来说，多平面型的快闪存储器100能够基于由外部输入进来的列地址信息Ay选择平面P0或P1，或者也能够响应选择模式的指令而同时选择平面P0以及P1双方。在读取操作、编程操作、以及抹除操作时，控制器140能够个别控制选择平面以及非选择平面。字线选择·驱动电路150基于地址信息Ax，将用来选择区块的H位准的区块选择信号BSEL，输出到选择平面以及非选择平面的行驱动电路的通过晶体管，使通过晶体管导通。另外，如以上所述，从驱动控制电路10输出的选择信号SGS/SGD，是以响应快闪存储器的操作的电压而驱动(参照图7)，这个驱动电压通过导通状态的通过晶体管提供给非选择平面的区块，导致不期望的单元电流Ic流入到非选择平面的NAND字串(参照图5)。
为了抑制非选择平面的NAND字串的单元电流Ic，本实施例中，当对选择平面进行操作时，在非选择平面的NAND字串中的虚拟单元为编程状态。特别是，在对选择平面进行除了抹除以外的操作之前，对非选择平面的NAND字串当中的虚拟单元进行编程。在NAND字串中，源极线侧的虚拟单元DCS连接于源极线侧选择晶体管SEL_S以及存储单元MC0之间，而位线侧的虚拟单元DCD连接于位线侧选择晶体管SEL_D以及存储单元MC31之间。虚拟单元DCS/DCD被设置为与数据存储无关，用来防止邻接于源极线侧选择晶体管SEL_S或位线侧选择晶体管SEL_D的存储单元MC0、MC31因为GIDL等而被错误编程或是临界值变动。通过将虚拟单元DCD/DCS的至少一方编程，使得虚拟单元的临界值偏移到正的方向。假若H位准的选择信号SGS/SGD施加于非选择平面的NAND字串，即使全域位线的电压因为电容耦合而上升，编程后的虚拟单元会因为施加在虚拟字线的GND电压(0V)而能够断开，而阻断原本会贯通NAND字串的单元电流Ic。
图8是本实施例的快闪存储器响应于抹除指令编程虚拟单元的操作流程图。控制器140被配置为响应从外部输入进来的抹除指令，或是响应执行自己本身搭载的垃圾回收(Garbage Collection)功能等的内部抹除指令，对选择平面的选择区块执行抹除(S100)。接着，控制器140被配置为在选择区块通过抹除验证后，紧接着对经抹除的选择区块的源极线侧的虚拟单元DCS执行编程(S110)。具体来说，上述虚拟单元DCS的地址是预先储存在逻辑暂存器电路中，通过字线选择·驱动电路150可在选择区块通过抹除验证后自动地选择连接虚拟单元DCS的虚拟字线DWLS，遵照图7的表格所示的偏压电压，对虚拟字线DWLS施加编程(写入)电压。然而，由于虚拟单元DCS的编程只需要使虚拟单元DCS的临界值为正(Vth>0)即可，因此亦可以调整为与之相对应的编程电压。须注意的是，步骤S100中的选择平面与后续读取的选择平面不同。例如，在读取平面P0之前，控制器140被配置为响应于抹除指令而对平面P1的选择区块进行抹除，并且在平面P1的选择区块通过抹除验证后，紧接着对经抹除的选择区块的源极线侧的虚拟单元DCS执行编程。
于另一实施例中，控制器被配置为响应于除了抹除以外的指令，在提供选择信号SGS/SGD之前，先对非选择平面的选择区块中的虚拟单元进行编程，并在虚拟单元编程完毕后才对选择平面与非选择平面提供选择信号SGS/SGD，以执行除了抹除以外的操作。详细而言，控制器被配置为响应于读取指令产生一特殊指令，上述特殊指令用来选择并编程虚拟单元，其中欲编程的虚拟单元所处的平面不同于欲读取的平面，控制器被配置为在虚拟单元编程完毕后才对选择平面与非选择平面提供选择信号SGS/SGD，以执行读取操作。其中，驱动控制电路10可响应于上述特殊指令而被失能，并在虚拟单元编程完毕后被使能。其中，虚拟单元可仅在上述特殊指令被发布时才被选择，也就是在一般的操作(例如读取、编程或抹除)中，虚拟单元并未被选择。
通过像这样于等于驱动电压的选择信号SGS/SGD被提供至选择平面与非选择平面前，先将非选择平面的虚拟单元编程，则可以防止选择信号SGS/SGD的偏压电压施加在非选择平面的NAND字串时，可能造成的单元电流Ic的产生。图9说明将虚拟单元DCS已编程时，抑制非选择平面中的NAND字串的单元电流Ic产生。此处，假定平面P0为选择平面，平面P1为非选择平面，执行选择区块n的选择页的读取。另外，源极线侧的虚拟单元DCS，为预先已编程的状态。
读取操作开始时，非选择平面P1的全域位线BLE/BLO，会因为相关联的晶体管的栅极电压为GND电压，而变成浮动状态。接着，由于在选择平面侧将位线预先充电，因此选择信号SGD将从GND位准驱动到H位准(VSGD＝4.5V)。该驱动电压施加在非选择平面侧的位线侧选择晶体管SEL_D的栅极，响应于此，全域位线BLE/BLO的浮动电压因为与栅极的耦合而上升。此时，在选择平面侧，读取通过电压Vpass(例如4.5V)施加在非选择字线以及虚拟字线；而在非选择平面侧，GND电压施加在字线WL0～WL31以及虚拟字线DWLD/DWLS。其中，在选择平面侧，虚拟字线上的读取通过电压Vpass被配置为使无论选择平面的虚拟单元的编程状态如何，虚拟单元都会导通的电压。
接着，在选择平面侧，为了让位线将预先充电的电荷放电，选择信号SGS由GND位准驱动到H位准(VSGS＝4.5V)。该驱动电压也会施加在非选择平面侧的源极线侧选择晶体管SEL_S的栅极，源极线侧选择晶体管SEL_S成为导通状态。然而，由于虚拟单元DCS已被编程，该临界值为正电压，且GND电压施加在非选择平面侧的虚拟字线，因此虚拟单元DCS没办法导通。因此，即使全域位线BLE/BLO的电压上升到0.5或在那以上，且位线侧选择晶体管SEL_D以及源极线侧选择晶体管SEL_S为导通状态，也不会产生贯通NAND字串的单元电流Ic。因此，能够防止非选择平面中存储单元的临界值分布发生变动。
依据一般序列编程的命令，编程操作将从源极线侧的存储单元开始编程，并依序编程到位线侧的存储单元为止。对应于此，本实施例仅编程源极线侧的虚拟单元DCS，因而不影响后续的序列编程操作。
然而，本发明未必限定于对源极线侧的虚拟单元进行编程。简单来说，只要是能够阻断单元电流Ic即可，因此可以设计为编程位线侧的虚拟单元DCD，或者也可以设计为编程位线侧的虚拟单元DCD以及源极线侧的虚拟单元DCS双方。另外，在一未绘示出的实施例中，在各NAND字串的源极线侧可设有多个虚拟单元，或是在位线侧可设有多个虚拟单元，而上述对虚拟单元的编程操作也可以设定为编程它们的一部份或全部的虚拟单元。
于上述实施例中，例示了具有2个平面的快闪存储器，但平面数并不限于2个，也可以是3个以上。例如，当平面数为4个时，可以在快闪存储器中提供2个驱动控制电路，其中1个驱动控制电路由2个平面所共享，且另1个驱动控制电路由另外2个平面所共享。然而，也可以设计为1个驱动控制电路由4个平面所共享。
详述了针对本发明较佳的实施形态，但本发明并非限定于特定的实施形态，在权利要求所记载本发明要旨的范围内，可进行各种的变形/变更。

Claims (18)

1.一种快闪存储器的控制方法，其特征在于，包含：
接收第一指令，以将快闪存储器中的多个平面分为选择平面与非选择平面；
对所述非选择平面的NAND字串当中的虚拟单元进行编程，且经编程的所述虚拟单元响应于所述第一指令而成为不导通的状态；及
在所述虚拟单元被编程后，依据所述第一指令共通地提供选择信号给所述选择平面以及所述非选择平面的选择晶体管的栅极，使所述选择晶体管导通，以对所述选择平面执行除了抹除以外的操作，
其中，于所述NAND字串当中，所述虚拟单元位于所述选择晶体管与多个存储单元当中最靠近所述选择晶体管的一者之间。
2.如权利要求1所述的快闪存储器的控制方法，其特征在于，所述虚拟单元包含第1虚拟单元与第2虚拟单元，所述选择晶体管包括位线侧选择晶体管与源极线侧选择晶体管，所述第1虚拟单元连接于所述位线侧选择晶体管与所述多个存储单元当中最靠近所述位线侧选择晶体管的一者之间，所述第2虚拟单元连接于所述源极线侧选择晶体管与所述多个存储单元当中最靠近所述源极线侧选择晶体管的一者之间，
其中，对所述虚拟单元进行编程的步骤是仅编程所述第2虚拟单元。
3.如权利要求1所述的快闪存储器的控制方法，其特征在于，还包括：
在接收所述第一指令之前，接收一抹除指令，以对所述非选择平面的选择区块进行抹除，并验证所述选择区块的抹除是否成功，
其中，在验证所述选择区块的抹除为成功后，紧接着对经抹除的所述选择区块的所述虚拟单元进行编程，
其中，所述虚拟单元包含第1虚拟单元与第2虚拟单元，所述选择晶体管包括位线侧选择晶体管与源极线侧选择晶体管，所述第1虚拟单元连接于所述位线侧选择晶体管与所述多个存储单元当中最靠近所述位线侧选择晶体管的一者之间，所述第2虚拟单元连接于所述源极线侧选择晶体管与所述多个存储单元当中最靠近所述源极线侧选择晶体管的一者之间，
其中，对所述虚拟单元进行编程的步骤包括编程所述第1虚拟单元与所述第2虚拟单元的至少一者。
4.如权利要求3所述的快闪存储器的控制方法，其特征在于，对所述虚拟单元进行编程的步骤是仅编程所述第2虚拟单元。
5.如权利要求1所述的快闪存储器的控制方法，其特征在于，还包括：
响应于所述第一指令，对经编程的所述虚拟单元所耦接的虚拟字线提供接地电压，使经编程的所述虚拟单元成为不导通的状态。
6.如权利要求3所述的快闪存储器的控制方法，其特征在于，还包括：
在对所述虚拟单元进行编程之前，储存所述虚拟单元的地址于逻辑暂存器电路中。
7.如权利要求3所述的快闪存储器的控制方法，其特征在于，所述第一指令为读取指令。
8.如权利要求1所述的快闪存储器的控制方法，其特征在于，对所述虚拟单元进行编程的步骤包括：
响应于所述第一指令产生一特殊指令，所述特殊指令用来选择并编程所述虚拟单元；
在完成所述虚拟单元的编程前，响应于所述特殊指令失能驱动控制电路，所述驱动控制电路被配置为产生所述选择信号；及
在完成所述虚拟单元的编程后，使能所述驱动控制电路，
其中所述第一指令为读取指令，且在完成所述虚拟单元的编程后自所述选择平面读出数据。
9.一种快闪存储器，其特征在于，包含：
多个平面，所述平面分为选择平面与非选择平面，各所述平面包括多个NAND字串，各所述NAND字串在选择晶体管与多个存储单元当中最靠近所述选择晶体管的一者之间配置虚拟单元；及
控制器，被配置为：
对连接所述多个平面的非选择平面的所述虚拟单元的虚拟字线施加编程电压，以将所述虚拟单元编程为编程状态，且经编程的所述虚拟单元响应于第一指令而成为不导通的状态；以及
在所述虚拟单元被编程后，依据所述第一指令共通地提供选择信号给所述多个平面的所述选择晶体管的栅极，使所述选择晶体管导通，以对所述多个平面的另一者执行除了抹除以外的操作。
10.如权利要求9所述的快闪存储器，其特征在于，
各所述NAND字串包含第1虚拟单元与第2虚拟单元，所述第1虚拟单元连接于位线侧选择晶体管与所述多个存储单元当中最靠近所述位线侧选择晶体管的一者之间，所述第2虚拟单元连接于源极线侧选择晶体管与所述多个存储单元当中最靠近所述源极线侧选择晶体管的一者之间，且所述控制器被配置为仅将所述第2虚拟单元编程为编程状态。
11.如权利要求9所述的快闪存储器，其特征在于，
所述控制器被配置为响应于一抹除指令抹除所述多个平面的其中一者中所选择的区块，且在所述所选择的区块抹除后，紧接着对连接所述虚拟单元的所述虚拟字线施加所述编程电压，以将所述虚拟单元编程为编程状态，
各所述NAND字串包含第1虚拟单元与第2虚拟单元，所述第1虚拟单元连接于位线侧选择晶体管与所述多个存储单元当中最靠近所述位线侧选择晶体管的一者之间，所述第2虚拟单元连接于源极线侧选择晶体管与所述多个存储单元当中最靠近所述源极线侧选择晶体管的一者之间，
所述控制器被配置为编程第1虚拟单元与第2虚拟单元的至少一方。
12.如权利要求11所述的快闪存储器，其特征在于，所述控制器被配置为仅将所述第2虚拟单元编程为编程状态。
13.如权利要求9所述的快闪存储器，其特征在于，所述编程状态是接地电压施加于所述虚拟字线时，所述虚拟单元不导通的状态。
14.如权利要求9所述的快闪存储器，其特征在于，还包含：
字线选择驱动电路，基于地址信息，选择所述多个平面的各自的区块；
驱动控制电路，将用来驱动所述多个NAND字串当中的位线侧选择晶体管以及源极线侧选择晶体管的所述选择信号，共通地输出给所述字线选择驱动电路所选择的所述多个平面的各区块。
15.如权利要求14所述的快闪存储器，其特征在于，
所述控制器被配置为响应于一抹除指令选择所述多个平面中的第一平面，抹除所述第一平面中所选择的区块，且在所述所选择的区块抹除后，紧接着对连接所述第一平面的所述虚拟单元的所述虚拟字线施加编程电压，以将所述第一平面的所述虚拟单元编程为编程状态，并被配置为响应于所述第一指令选择所述多个平面中的第二平面，以对所述第二平面所选择的区块执行读取操作。
16.如权利要求14所述的快闪存储器，其特征在于，所述控制器被配置为响应于所述第一指令读取所述多个平面的另一者中通过所述字线选择驱动电路所选择的所述区块的页；
其中，所述字线选择驱动电路被配置为：
响应于所述第一指令对欲读取的所述区块的页中的所述虚拟单元的虚拟字线施加读取通过电压，使所述欲读取的所述区块的页中的所述虚拟单元无论如何都会导通，及
响应于所述第一指令对经编程的所述虚拟单元的所述虚拟字线施加接地电压，使经编程的所述虚拟单元成为不导通的状态。
17.如权利要求11所述的快闪存储器，其特征在于，还包括：
逻辑暂存器电路，被配置为储存欲编程的所述虚拟单元的地址。
18.如权利要求14所述的快闪存储器，其特征在于，所述控制器被配置为：
响应于所述第一指令产生一特殊指令，所述特殊指令用来选择并编程所述虚拟单元；
在完成所述虚拟单元的编程前，响应于所述特殊指令失能所述驱动控制电路；及
在完成所述虚拟单元的编程后，使能所述驱动控制电路。
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