CN112116939B - 快闪存储器及其操作方法 - Google Patents

Abstract

本发明提供一种快闪存储器及其操作方法，所述快闪存储器包含多个平面、控制器、开关单元以及驱动控制电路。控制器被配置为选择至少1个平面。开关单元被配置为将非选择平面的位线电气连接至基准电压。驱动控制电路被配置为在非选择平面的位线电气连接至基准电压之后，共通地对选择平面及非选择平面的选择晶体管提供栅极选择信号。借此，提供一种寻求存储单元临界值分布安定化的高信赖性的快闪存储器。

Description

快闪存储器及其操作方法

技术领域

本发明是关于半导体存储装置及其操作方法，特别是关于具有多个平面的快闪存储器及其操作方法。

背景技术

NAND型快闪存储器包含存储单元阵列，存储单元阵列包含多个区块，各区块中形成多个NAND字串，各NAND字串是由多个存储单元，在位线侧选择晶体管与源极线侧选择晶体管之间连接而成。由于快闪存储器的微型化，位线侧/源极线侧选择晶体管与存储单元之间的距离愈来愈小，使得位线侧/源极线侧选择晶体管的漏极端容易产生栅极引发漏极漏电流(Gate Induced Drain Leakage，GIDL)，导致电子注入邻接的存储单元的浮栅，进而使存储单元的临界值发生变化，或是发生错误写入。为了抑制这种问题，专利文献1(特开2014-53565号公报)提出了在位线侧/源极线侧选择晶体管与邻接的存储单元之间配置与数据存储无关的虚拟单元。

NAND型快闪存储器中，可以借由增加形成于存储单元阵列内的区块数，使得存储容量增加。然而，若增加了区块数，在区块配列方向延伸的全域位线的配线长度就会变长，读取速度等会因为其增加的负载电容而变慢。因此，为了寻求存储容量的增加，同时抑制全域位线的负载电容，而将存储单元阵列分割为多个，且在分割后的多个存储单元阵列中，形成一定个数的区块。

诸如此类将存储单元阵列分割为多个的多平面的快闪存储器中，在1个晶片上形成多个平面，而1个平面当中，存储单元阵列、行解码/驱动电路、列解码器、页缓冲/感测电路等能够各自具备功能而操作。另外，控制器或输入输出电路可以由多个平面共享。控制器或地址解码器等基于输入的列地址信息，从多个平面中选择1个或多个平面，于所选择的平面中控制读取操作、编程操作、或擦除操作。举例来说，平面的选择是基于来自外部输入的地址，控制器选择1个平面，或者同时选择多个平面。

图1表示具有2个平面P0、P1的快闪存储器的概略图。平面P0、平面P1各自具备多个区块(n-1、n、n+1)、被配置为驱动这些区块的字线WL0～WL31的多个行驱动电路(X_DRVn-1、X_DRVn、X_DRVn+1)，及被配置为驱动这些区块的位线侧/源极线侧选择晶体管的驱动控制电路10A、10B。

图2表示区块n的NAND字串以及位线选择电路的示意图。此处例示1个偶数全域位线BLE，1个奇数全域位线BLO，连接这些的NAND字串以及位线选择电路20。各NAND字串由串接的多个晶体管所构成，也就是包含：位线侧选择晶体管SEL_D，与全域位线BLE/BLO连接；位线侧虚拟单元DCD；源极线侧选择晶体管SEL_S，与源极线SL连接；源极线侧虚拟单元DCS；以及存储单元MC0～MC31，连接于位线侧虚拟单元DCD与源极线侧虚拟单元DCS之间。

位线选择电路20包含：晶体管BLSE，用于选择偶数位线BLE；晶体管BLSO，用于选择奇数位线BLO；晶体管YBLE，用于将假想电源VIRPWR与偶数位线BLE连接；以及晶体管YBLO，用于将假想电源VIRPWR与奇数位线BLO连接。

另外，平面P0、P1各自的驱动控制电路10A、10B输出用来驱动源极线侧选择晶体管SEL_S的选择信号SGS，以及用来驱动位线侧选择晶体管SEL_D的选择信号SGD。驱动控制电路10A、10B响应快闪存储器的操作，控制选择信号SGS/SGD的电压电平。

举例来说，执行读取操作时，将平面P0作为选择平面，将平面P1作为非选择平面，并选择区块n。行解码器(省略绘示)基于行地址的解码结果，把用于选择区块n的区块选择信号BSELn，共通输出给选择平面P0的行驱动电路X_DRVn、以及非选择平面P1的行驱动电路X_DRVn。借此，选择平面P0与非选择平面P1的行驱动电路X_DRVn的通过晶体管会导通。另外，为了使施加在字线或选择信号SGS/SGD的驱动电压不会因为通过晶体管而下降，区块选择信号BSELn将以相当高的电压来驱动(例如，大于在字线所施加的高电压)。

响应于读取指令，在选择平面P0当中，驱动控制电路10A提供等于驱动电压的选择信号SGS/SGD，使位线侧选择晶体管SEL_D以及源极线侧选择晶体管SEL_S导通，行驱动电路X_DRVn在选择字线施加接地(GND)电压，在非选择字线施加读取通过电压Vpass，以在选择平面P0的页缓冲/感测电路中，读取并输出选择存储单元的数据，并将所读取的选择存储单元的数据输出到外部。

另一方面，在非选择平面P1当中，晶体管以图3所示的偏压电压驱动，行驱动电路X_DRVn的通过晶体管导通，但由于驱动控制电路10B提供等于GND电压的选择信号SGS/SGD，因此位线侧选择晶体管SEL_D以及源极线侧选择晶体管SEL_S会被强制断开，使得非选择平面P1的存储单元不会受到选择平面P0操作的影响。

由于驱动控制电路10A、10B必须要在对应的平面被选择的期间输出高电压的选择信号SGS/SGD，因此需要配置有高电压晶体管或电平偏移器以切换高电压偏压，因此使得布局的面积变大。为了降低面积，图4所示的快闪存储器具备由2个平面P0、P1所共享的驱动控制电路10，以对选择平面P0以及非选择平面P1共通输出等于驱动电压的选择信号SGS/SGD。因此，非选择平面P1的位线侧选择晶体管SEL_D、以及源极线侧选择晶体管SEL_S均被导通而无法强制地断开，导致不期望的电流流入非选择平面P1的NAND字串，而造成存储单元的临界值分布发生变动的问题。

图5表示读取操作时，施加在非选择平面P1的各晶体管的偏压电压。读取操作开始时，由于连接至非选择平面P1的位线选择电路20的各晶体管(YBLE、YBLO、BLSE、BLSO)为断开(栅极电压＝GND)，且位线侧选择晶体管SEL_D为断开(选择信号SGD＝GND)，因此非选择平面P1的全域位线BLE/BLO为浮动状态。读取操作开始后，驱动控制电路10首先将选择信号SGD设为高(H)电平(VSGD例如为4.5V)。然而，此H电平的选择信号SGD也会提供给非选择平面P1的位线侧选择晶体管SEL_D，导致非选择平面P1的全域位线BLE/BLO上的电压受到与栅极的选择信号SGD电容耦合的影响，将从初始的浮动状态的0V，最终上升到0.5V或更高的电压(视电容耦合比而定)。

接着，驱动控制电路10将选择信号SGS设为H电平(VSGS例如为4.5V)，这个选择信号SGS也会提供给非选择平面P1的源极线侧选择晶体管SEL_S。虚拟单元DCS/DCD为擦除后的状态(负的临界值)，在虚拟字线DWLS/DWLD施加GND电压，这个时候，如果NAND字串的所有存储单元30皆为深层擦除后的状态(负的临界值)，则NAND字串将产生单元电流Ic。也就是说，电流会通过导通状态的位线侧选择晶体管SEL_D、以及源极线侧选择晶体管SEL_S，从全域位线BLE/BLO流到源极线。即使字线WL全部都设为GND电压，也没办法避免这种单元电流Ic产生。若有单元电流Ic流动，就会让存储单元的临界值分布变动，造成信赖性的低落。

发明内容

本发明的目的是解决这样的既有课题，而提供一种寻求存储单元临界值分布安定化的高信赖性的快闪存储器及其操作方法。

关于本发明的快闪存储器的操作方法，快闪存储器包含多个平面，在各平面中包括多个NAND字串，各NAND字串包含选择晶体管及多个存储单元，且各NAND字串位于位线与源极线之间。本发明的方法包含：从这些平面中选择至少1个平面；将非选择平面的位线电气连接至基准电压；在非选择平面的位线电气连接至基准电压之后，共通地对选择平面及非选择平面的选择晶体管提供栅极选择信号；及在提供栅极选择信号之后，从选择平面读出数据、写入数据至选择平面或将选择平面的数据擦除。

关于本发明的快闪存储器，包含：多个平面，在各平面中包括多个NAND字串，各NAND字串包含选择晶体管及多个存储单元，且各NAND字串位于位线与源极线之间；控制器，被配置为从这些平面中选择至少1个平面，以对选择平面执行读取操作、写入操作或擦除操作；开关单元，具有一控制端，以被配置为将非选择平面的位线电气连接至基准电压；以及驱动控制电路，被配置为在非选择平面的位线电气连接至基准电压之后，共通地对选择平面及非选择平面的选择晶体管提供栅极选择信号。

根据本发明，借由在共通地对选择平面及非选择平面的选择晶体管提供栅极选择信号之前，将非选择平面的位线电气连接基准电压，能够在非操作时或非选择时，抑制不期望的电流发生在非选择平面的NAND字串中。

附图说明

图1表示既有的多平面型快闪存储器的概略图。

图2表示存储单元阵列第n个区块的NAND字串，以及连接该字串的位线选择电路的示意图。

图3表示非选择平面当中的NAND字串，以及位线选择电路的各晶体管的偏压电压。

图4表示既有的多平面型快闪存储器中具有多个平面所共享的驱动控制电路的示意图。

图5表示读取操作时施加在如图4所示的快闪存储器的非选择平面的各晶体管的偏压电压。

图6表示关于本发明实施例的NAND型快闪存储器的示意图。

图7表示在NAND型快闪存储器操作时所施加的偏压电压。

图8表示关于本发明实施例的非选择平面的控制方法。

图9表示关于本发明的假想电源的驱动电路的第一实施例的示意图。

图10A表示单元电流Iv通过导通的位线侧选择晶体管从区域位线流入假想电源的示意图。

图10B表示关于本发明的假想电源的驱动电路的第二实施例的示意图。

附图标记：

10，10A，10B：驱动控制电路 MC0～MC31：存储单元

20：位线选择电路 N：输出节点

30：存储单元 P0，P1：平面

100：快闪存储器 PD：下拉晶体管

110：存储单元阵列 PU：上拉晶体管

120：输入输出电路 Q：晶体管

130：地址寄存器 S1，S2：控制信号

140：控制器 SEL_D：位线侧选择晶体管

150：字线选择·驱动电路 SEL_S：源极线侧选择晶体管

160：页缓冲/感测电路 SGD/SGS：选择信号

170：列选择电路 SL：源极线

180：内部电压产生电路 Vdd：电压

Ax：行地址信息 Vers：擦除电压

Ay：列地址信息 VIRPWR：假想电源

BLE：偶数全域位线 VIRPWR_OUT：输出端子

BLO：奇数全域位线 Vpass：读取通过电压

BLK(0)～BLK(m)：区块 Vpgm：写入电压

BLSE，BLSO：晶体管 Vread：读取电压

BSELn-1：区块选择信号 VSGD，VSGS：电压

BSELn：区块选择信号 WL0～WL31：字线

BSELn+1：区块选择信号 X_DRVn-1：行驱动电路

DCD：位线侧虚拟单元 X_DRVn：行驱动电路

DCS：源极线侧虚拟单元 X_DRVn+1：行驱动电路

DWLD，DWLS：虚拟字线 YBLE，YBLO：晶体管

GND：接地电压(0V) YPASS：电压

Ic，Iv：单元电流

具体实施方式

接着，针对本发明的实施形态参照图式详细说明。关于本发明的半导体装置，举例来说，为NAND型快闪存储器、或是嵌入如这种快闪存储器的微处理器、微控制器、逻辑、专用集成电路(ASIC)、处理影像或声音的处理器、处理无线信号等的信号的处理器等。

图6表示关于本发明实施例的多平面型的NAND型快闪存储器的示意图。本实施例的快闪存储器100，包含：存储单元阵列110，包含多个平面P0、P1；输入输出电路120，连接外部输入输出端子I/O，执行数据的输入或输出；地址寄存器130，从输入输出电路120接收地址数据；控制器140，基于从输入输出电路120接收到的指令或外部控制信号(例如命令栅锁使能信号CLE、地址栅锁使能信号ALE等)以控制各部；字线选择·驱动电路150，基于来自地址寄存器130的行地址信息Ax，执行区块的选择或字线的驱动；页缓冲/感测电路160，保持从选择页读取出的数据，并保持对选择页应该编程的数据；列选择电路170，基于来自地址寄存器130的列地址信息Ay，执行页缓冲/感测电路160内的数据的选择等；以及内部电压产生电路180，产生数据的读取、编程、以及擦除等用途所必要的各种电压(写入电压Vpgm、读取通过电压Vpass、擦除电压Vers、读取电压Vread等)。

存储单元阵列110包含多个(例如平面P0、P1)，各平面于列方向形成m个区块。于1个区块中，如图2所示于行方向形成多个NAND字串。1个NAND字串包含：源极线侧选择晶体管SEL_S；源极线侧虚拟单元DCS；直列连接的多个存储单元MC0～MC31；漏极侧虚拟单元DCD；以及位线侧选择晶体管SEL_D，源极线侧选择晶体管SEL_S与共通源极线SL连接，位线侧选择晶体管SEL_D与对应的全域位线BLE或BLO连接。

与存储单元MC0～MC31的栅极连接的字线WL0～WL31，以及与虚拟单元DCS、DCD的栅极连接的虚拟字线DWLS、DWLD，是由字线选择·驱动电路150所驱动。字线选择·驱动电路150能够个别驱动控制选择平面或非选择平面的字线以及虚拟位线。另外，选择信号SGS以及选择信号SGD，是从字线选择·驱动电路150当中的驱动控制电路10(参照图4)，提供给源极线侧选择晶体管SEL_S、以及位线侧选择晶体管SEL_D的栅极。驱动控制电路10由多个平面共享，也就是说，对选择平面以及非选择平面的各选择区块，共通提供选择信号SGS/SGD。

另外，NAND字串可以是形成于基板表面的2维阵列状，也可以是利用形成于基板表面上的半导体层的3维阵列状。另外，1个存储单元可以是存储1位元(2值数据)的SLC(单级单元)型，也可以是存储多位元的MLC(多级单元)型。

各平面的各区块的NAND字串，通过位线侧选择晶体管SEL_D，连接全域位线BLE/BLO；而全域位线BLE/BLO，则是通过位线选择电路20，连接页缓冲/感测电路160。

图7表示在快闪存储器各操作时所施加的偏压电压的一例。在读取操作中，对位线施加某个正电压，对选择字线施加某个读取电压(例如0V)，对非选择字线施加读取通过电压Vpass(例如4.5V)，对选择信号SGD/SGS施加正电压(例如4.5V)，将位线侧选择晶体管SEL_D以及源极线侧选择晶体管SEL_S导通，对共通源极线施加0V。在编程(写入)操作中，对选择字线施加高电压的编程电压Vpgm(15～20V)，对非选择字线施加中间电位(例如10V)，让位线侧选择晶体管SEL_D导通，并让源极线侧选择晶体管SEL_S断开，将“0”或“1”的数据对应的电位提供给位线。在擦除操作中，对区块内的字线施加0V，对P型阱(P-well)施加高电压(例如20V)，以区块为单位擦除数据。

举例来说，多平面型的快闪存储器100能够基于由外部输入进来的列地址信息Ay选择平面P0或P1，或者也能够响应选择模式的指令而同时选择平面P0以及P1双方。在读取操作、编程操作、以及擦除操作时，控制器140能够个别控制选择平面以及非选择平面。字线选择·驱动电路150基于地址信息Ax，将用来选择区块的H电平的区块选择信号BSEL，输出到选择平面以及非选择平面的行驱动电路的通过晶体管，使通过晶体管导通。另外，如以上所述，从驱动控制电路10输出的选择信号SGS/SGD，是以响应快闪存储器的操作的电压而驱动(参照图7)，这个驱动电压通过导通状态的通过晶体管，提供给非选择平面的区块，导致不期望的单元电流Ic流入到非选择平面的NAND字串(参照图5)。

为了抑制不期望的单元电流Ic流入非选择平面中的NAND字串，本发明的一实施例将非选择平面的全域位线与基准电压(例如GND电平)连接，借以防止由于全域位线为浮动状态的电容耦合而引起的电压上升。

图8说明本实施例的非选择平面的全域位线的控制方法。此处假定平面P0为选择平面，平面P1为非选择平面，且对平面P0执行选择区块n的选择页的读取。

如同图8所示，于本实施例中，通过位线选择电路20将非选择平面P1的全域位线BLE/BLO电气连接至假想电源VIRPWR的GND电平。控制器140被配置为通过页缓冲/感测电路160来控制与非选择平面的全域位线BLE/BLO连接的位线选择电路20，详细而言，页缓冲/感测电路160被配置为对位线选择电路20中的晶体管YBLE/YBLO施加H电平的电压YPASS(例如：比供给电压Vdd还大的电压)，从而将偶数以及奇数的全域位线BLE/BLO电气连接至假想电源VIRPWR的GND电平。另外，图8例示了1组偶数与奇数全域位线BLE/BLO，但实际上，非选择平面的所有全域位线，都是通过位线选择电路20电气连接至假想电源VIRPWR的GND电平。

图9表示本发明用以提供假想电源VIRPWR的驱动电路的第一实施例。驱动电路200包含：P型上拉晶体管PU，连接在供给电压Vdd以及输出节点N之间；N型下拉晶体管PD，连接在输出节点N以及GND电平之间；以及N型晶体管Q，连接在输出节点N以及输出端子VIRPWR_OUT之间。控制器140对上拉晶体管PU、下拉晶体管PD以及晶体管Q的栅极分别施加控制信号S1、S2、S3。针对连接至非选择平面的驱动电路200，控制器140被配置为提供对应的控制信号S1、S2、S3以使上拉晶体管PU断开，并使下拉晶体管PD与晶体管Q导通，以将GND电压提供给输出端子VIRPWR_OUT。另一方面，针对连接至选择平面的驱动电路200，控制器140响应于对应的操作程序将控制信号S1、S2、S3驱动至H电平或L电平，以从输出端子VIRPWR_OUT提供供给电压Vdd或GND电平。

这样一来，非选择平面P1的所有全域位线BLE/BLO，通过导通的晶体管YBLE/YBLO与提供GND电平的假想电源VIRPWR电气连接，使得未被选择来进行操作的全域位线BLE/BLO并非为浮动状态，而是固定为GND电平的电压。

读取操作开始之后，首先，在选择平面P0当中，借由页缓冲/感测电路160执行全域位线BLE/BLO以及区域位线LBLE/LBLO的预先充电。区域位线LBLE/LBLO是指在NAND字串中从全域位线BLE/BLO到源极线SL的路径。为了执行全域位线BLE/BLO以及区域位线LBLE/LBLO的预先充电，驱动控制电路10(参照图4)将共通地提供至选择平面P0以及非选择平面P1的选择信号SGD从GND电平驱动至H电平(例如，VSGD＝4.5V)。该驱动电压VSGD施加在选择平面P0以及非选择平面P1的位线侧选择晶体管SEL_D的栅极，使位线侧选择晶体管SEL_D为导通状态。由于非选择平面P1的全域位线BLE/BLO并非浮动状态，而是固定在GND电平的电压，因此全域位线BLE/BLO的电压不会受到选择信号SGD的驱动电压VSGD的影响而上升。也就是说，位线侧选择晶体管SEL_D的栅极、以及全域位线BLE/BLO之间的电容耦合，事实上可以无视。

接着，在选择平面P0中，预先充电到全域位线BLE/BLO以及区域位线LBLE/LBLO的电荷开始放电。为了执行这些位线的放电，驱动控制电路10将共通地提供至选择平面P0以及非选择平面P1的选择信号SGS，从GND电平驱动至H电平(例如，VSGS＝4.5V)。该驱动电压VSGS施加在选择平面P0以及非选择平面P1的源极线侧选择晶体管SEL_S的栅极，使源极线侧选择晶体管SEL_S为导通状态。此时，由于非选择平面P1的全域位线BLE/BLO为GND电平，即便存储单元MC0～MC31以及虚拟单元DCS/DCD处于强擦除状态(临界值为负)，也可以防止单元电流Ic从全域位线BLE/BLO流入源极线SL。因此，本发明防止了在非选择平面P1中存储单元的临界值分布发生变动。

接着，针对本发明其他实施例进行说明。在上述实施例中，虽然可借由对非选择平面的全域位线BLE/BLO提供GND电压，以抑制单元电流Ic由非选择平面的全域位线BLE/BLO流入源极线SL，然而当区域位线LBLE/LBLO的电压因电容耦合而上升时，单元电流Iv(如图10A所示)就有可能通过位线侧选择晶体管SEL_D、全域位线BLE/BLO、以及位线选择电路20，从区域位线LBLE/LBLO流入假想电源VIRPWR。

为了在读取操作时进行所谓封闭式读取(Shield Read)，耦接至选择平面P0的假想电源VIRPWR的驱动电路200将偶数页或奇数页的非选择位线放电到GND电平，将选择位线耦接至供给电压Vdd。为了让全域位线的配线容量变大，且让非选择位线在短时间内放电到GND电平，因此，耦接至选择平面的驱动电路200的下拉晶体管PD需要强的驱动能力。然而，若对于非选择平面P1借由该驱动能力强的下拉晶体管PD将上述的单元电流Iv放电，就会让单元电流Iv一口气流通，导致区域位线LBLE/LBLO的电压变动增大，因而可能对非选择平面P1的存储单元的临界值造成影响。

为了改善上述问题，图10B示出了本发明的假想电源VIRPWR的驱动电路的第二实施例，驱动电路210在上拉晶体管PU与接地电压之间设置了并联的两个下拉晶体管PD_W、PD，其中下拉晶体管PD_W的驱动能力小于下拉晶体管PD，且利用驱动能力较弱的下拉晶体管PD_W让单元电流Iv放电。作为让晶体管的驱动能力相异的1个方法，下拉晶体管PD_W的宽长比(W/L)可小于下拉晶体管PD的宽长比。借此，下拉晶体管PD_W导通时所流通的漏级电流小于下拉晶体管PD导通时所流通的漏级电流。在此情况下，可以相同的栅极电压来导通下拉晶体管PD、PD_W。另外，作为让晶体管的驱动能力相异的另1个方法，也可以将用以驱动(导通)下拉晶体管PD_W的栅极电压配置为小于用以驱动下拉晶体管PD的栅极电压，借以使得流通于下拉晶体管PD_W的漏极电流变小，使得下拉晶体管PD_W的驱动能力小于下拉晶体管PD。举例来说，由电流镜电路所控制的偏压电压，可施加在驱动能力较弱的下拉晶体管PD_W的栅极，使漏极电流定电流化。另外，也可以同时采用上述2种方法，使得晶体管的驱动能力相异。

接着，针对本实施例的操作进行说明。如图10A所示，根据本发明的假想电源VIRPWR的驱动电路200，当非选择平面P1的选择信号SGD从GND驱动到H电平(例如，VSGD＝4.5V)时，位线侧选择晶体管SEL_D的栅极与全域位线BLE/BLO之间几乎不会发生耦合效应。然而，在位线侧选择晶体管SEL_D被导通之前，也就是选择信号SGD的电压VSGD比位线侧选择晶体管SEL_D的临界值还小的时候(VSGD<Vth)，区域位线LBLE/LBLO为浮动状态，导致区域位线LBLE/LBLO的电压会因为位线侧选择晶体管SEL_D的栅极与区域位线LBLE/LBLO之间的电容耦合而稍微上升。之后，当位线侧选择晶体管SEL_D成为导通状态时，单元电流Iv通过位线侧选择晶体管SEL_D，从区域位线LBLE/LBLO流向假想电源VIRPWR的GND电平。

为了改善上述问题，如图10B所示，假想电源的驱动电路210被配置为响应于控制信号S1、S2，使耦接至非选择平面P1的上拉晶体管PU以及驱动能力较强的下拉晶体管PD断开；响应于控制信号S3、S4，使驱动能力较弱的下拉晶体管PD_W以及晶体管Q导通。借此，单元电流Iv的放电速度或放电量受到限制，以抑制非选择平面P1中区域位线LBLE/LBLO上发生急遽的电压变动，使得单元电流Iv对存储单元的影响能够尽量变小。控制信号S4的电压也可以和控制信号S3的电压相同，如上所述，若是借由提供相异的栅极驱动电压来使得下拉晶体管PD_W、PD的驱动能力相异的情况下，也可以使用图式并未绘出的电流镜电路所产生的偏压来产生控制信号S4，使得流通于下拉晶体管PD_W的漏极电流变小。

另一方面，于一实施例中，例如，于执行封闭式读取等的时候，耦接至选择平面P0的假想电源的驱动电路210能够响应控制信号S2、S4，使驱动能力较强的下拉晶体管PD以及驱动能力较弱的下拉晶体管PD_W皆导通，让非选择位线在短时间放电到GND电平。

于上述实施例中，例示了具有2个平面的快闪存储器，但平面数并不限于2个，也可以是3个以上。例如，当平面数为4个时，可以在快闪存储器中提供2个驱动控制电路，其中1个驱动控制电路由2个平面所共享，且另1个驱动控制电路10由另外2个平面所共享。然而，也可以设计为1个驱动控制电路由4个平面所共享。

详述了针对本发明较佳的实施形态，但本发明并非限定于特定的实施形态，在权利要求所记载本发明要旨的范围内，可进行各种的变形/变更。

Claims (12)

1.一种快闪存储器的操作方法，其特征在于，该快闪存储器包含多个平面，在各该平面中包括多个NAND字串，各该NAND字串包含选择晶体管及多个存储单元，且各该NAND字串位于位线与源极线之间，该方法包含：

从该些平面中选择至少1个平面；

将非选择平面的该位线电气连接至基准电压；

在该非选择平面的该位线电气连接至该基准电压之后，共通地对该选择平面及该非选择平面的该选择晶体管提供栅极选择信号；及

在提供该栅极选择信号之后，从该选择平面读出数据、写入数据至该选择平面或将该选择平面的数据擦除。

2.如权利要求1所述的快闪存储器的操作方法，其特征在于，将该非选择平面的该位线电气连接至该基准电压的步骤包括：

通过假想电源的驱动电路提供该基准电压；及

在耦接至该非选择平面的位线选择电路中，导通位于该位线与假想电源之间的晶体管，使该位线经由该晶体管耦接至该假想电源的驱动电路所提供的该基准电压。

3.如权利要求2所述的快闪存储器的操作方法，其特征在于，该位线包括偶数位线与奇数位线，借由页缓冲/感测电路来控制该位线选择电路，以将该非选择平面的该偶数位线与该奇数位线皆连接该基准电压，该基准电压为接地电压，且导通该晶体管的电压大于供给电压。

4.如权利要求2所述的快闪存储器的操作方法，其特征在于，通过该假想电源的驱动电路提供该基准电压的步骤包括：

在该假想电源的驱动电路中提供并联设置的第一下拉晶体管与第二下拉晶体管，该第一下拉晶体管与该第二下拉晶体管耦接至该基准电压，且该第一下拉晶体管的驱动能力大于该第二下拉晶体管的驱动能力；及

导通该第二下拉晶体管，且断开该第一下拉晶体管。

5.如权利要求4所述的快闪存储器的操作方法，其特征在于，该选择晶体管包含位线侧选择晶体管以及源极线侧选择晶体管，且对该选择平面及该非选择平面的该选择晶体管提供该栅极选择信号的步骤包括：

共通地对该选择平面及该非选择平面的该位线侧选择晶体管提供该栅极选择信号，以导通该位线侧选择晶体管；

借由导通的该位线侧选择晶体管对该选择平面的该位线进行预充电；

在该选择平面的该位线进行预充电之后，共通地对该选择平面及该非选择平面的该源极线侧选择晶体管提供该栅极选择信号，以导通该源极线侧选择晶体管；及

借由导通的该源极线侧选择晶体管对该选择平面的该位线进行放电。

6.如权利要求5所述的快闪存储器的操作方法，其特征在于，还包括：

对耦接至该选择平面的非选择位线的该假想电源的驱动电路的该第一下拉晶体管的栅极提供第一控制信号，以导通该第一下拉晶体管；及

对耦接至该选择平面的该非选择位线的该假想电源的驱动电路的该第二下拉晶体管的栅极提供第二控制信号，以导通该第二下拉晶体管。

7.一种快闪存储器，其特征在于，包含：

多个平面，在各该平面中包括多个NAND字串，各该NAND字串包含选择晶体管及多个存储单元，且各该NAND字串位于位线与源极线之间；

控制器，被配置为从该些平面中选择至少1个平面，以对该选择平面执行读取操作、写入操作或擦除操作；

开关单元，具有一控制端，以被配置为将非选择平面的该位线电气连接至基准电压；以及

驱动控制电路，被配置为在该非选择平面的该位线电气连接至该基准电压之后，共通地对该选择平面及该非选择平面的该选择晶体管提供栅极选择信号。

8.如权利要求7所述的快闪存储器，其特征在于，还包含：

假想电源的驱动电路，被配置为提供该基准电压；及

位线选择电路，耦接于该位线与该假想电源的驱动电路之间，且包括该开关单元；

其中，该开关单元包括晶体管。

9.如权利要求8所述的快闪存储器，其特征在于，还包含页缓冲/感测电路，该位线通过该位线选择电路耦接至该页缓冲/感测电路；

其中，该位线包括偶数位线与奇数位线；

其中，该页缓冲/感测电路控制该位线选择电路，以将该非选择平面的该偶数位线与该奇数位线皆连接该基准电压，该基准电压为接地电压，且导通该晶体管的电压大于供给电压。

10.如权利要求8所述的快闪存储器，其特征在于，该假想电源的驱动电路包含第一下拉晶体管与第二下拉晶体管，该第一下拉晶体管与该第二下拉晶体管并联地设置于该假想电源的驱动电路中，该第一下拉晶体管与该第二下拉晶体管耦接至该基准电压，且该第一下拉晶体管的驱动能力大于该第二下拉晶体管的驱动能力；

其中，耦接至该非选择平面的该假想电源的驱动电路被配置为使该第二下拉晶体管导通，且使该第一下拉晶体管断开。

11.如权利要求10所述的快闪存储器，其特征在于，其中，该选择晶体管包含位线侧选择晶体管以及源极线侧选择晶体管；

其中，该驱动控制电路共通地对该选择平面及该非选择平面的该位线侧选择晶体管提供该栅极选择信号，以导通该位线侧选择晶体管，且该假想电源的驱动电路借由导通的该位线侧选择晶体管对该选择平面的该位线进行预充电；

其中，该驱动控制电路在该选择平面的该位线进行预充电之后，共通地对该选择平面及该非选择平面的该源极线侧选择晶体管提供该栅极选择信号，以导通该源极线侧选择晶体管，且该假想电源的驱动电路借由导通的该源极线侧选择晶体管对该选择平面的该位线进行放电。

12.如权利要求10所述的快闪存储器，其特征在于，该控制器被配置为对耦接至该选择平面的非选择位线的该假想电源的驱动电路的该第一下拉晶体管的栅极提供第一控制信号，以导通该第一下拉晶体管；并对耦接至该选择平面的该非选择位线的该假想电源的驱动电路的该第二下拉晶体管的栅极提供第二控制信号，以导通该第二下拉晶体管。

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